JPS62194665A - 半導体記録装置 - Google Patents
半導体記録装置Info
- Publication number
- JPS62194665A JPS62194665A JP61181927A JP18192786A JPS62194665A JP S62194665 A JPS62194665 A JP S62194665A JP 61181927 A JP61181927 A JP 61181927A JP 18192786 A JP18192786 A JP 18192786A JP S62194665 A JPS62194665 A JP S62194665A
- Authority
- JP
- Japan
- Prior art keywords
- word lines
- section
- memory
- diffusion layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 5
- 238000005452 bending Methods 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 3
- 239000011800 void material Substances 0.000 abstract description 3
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 239000011295 pitch Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記録装置に係り、特に高集積化に好適
な１トランジスタ１キヤパシタセルを有する折り返しデ
ータ線構成のＤＲＡＭに関する。
な１トランジスタ１キヤパシタセルを有する折り返しデ
ータ線構成のＤＲＡＭに関する。
このようなダイナミック型ＭＯＳメモリ・アレーはデー
タ線にのる雑音を隣接するデータ線の差動で信号を読み
出すことによって打ち消すために考案され、例えば第２
回に示すようなメモリ・アレーが米国特許第４，００４
，３４０号、公開技報第７８−３８２号などに記載され
ている０図中、ＷｌからＷ８までは８本のワード線、０
１からＤ４までは４本のデータ線、８３３．Ｓ３４．Ｓ
３７、Ｓ３８は蓄積部で、例えばＳ３３はＷ３とＤ３の
交点に位置するメモリ・セルに属する蓄積部を意味する
。
タ線にのる雑音を隣接するデータ線の差動で信号を読み
出すことによって打ち消すために考案され、例えば第２
回に示すようなメモリ・アレーが米国特許第４，００４
，３４０号、公開技報第７８−３８２号などに記載され
ている０図中、ＷｌからＷ８までは８本のワード線、０
１からＤ４までは４本のデータ線、８３３．Ｓ３４．Ｓ
３７、Ｓ３８は蓄積部で、例えばＳ３３はＷ３とＤ３の
交点に位置するメモリ・セルに属する蓄積部を意味する
。
このような装置においては、２個のメモリ・セルがデー
タ線の接触孔に関して対称に形成され。
タ線の接触孔に関して対称に形成され。
１個の接触孔を通してデータ線に接続されている。
しかしながら、このような構成では、データ線りとスイ
ッチングトランジスタを接続している部分Ｃとワードｌ
１ｉＡＷは、棒めて近く設けられることとなり、ここの
部分でワード線Ｗのピッチが決定されていた。
ッチングトランジスタを接続している部分Ｃとワードｌ
１ｉＡＷは、棒めて近く設けられることとなり、ここの
部分でワード線Ｗのピッチが決定されていた。
本発明の目的は、上記ワード線Ｗと接続部分Ｃの間隔は
従来と同じでも、ワード線の平均ピッチを小さくするこ
とを目的とする。
従来と同じでも、ワード線の平均ピッチを小さくするこ
とを目的とする。
上記目的は１本発明の半導体記憶装置において。
ワード線を、接続部分から離れるように屈曲して設ける
ことにより達成される。
ことにより達成される。
ワード線を屈曲して設けることにより、従来大きな間隔
がおいていた部分も、許容限度の間隔までせばめること
ができ、ワード線の平均ピッチを小さくすることができ
る６ 〔実施例〕 第１図は本発明による半導体メモリ・アレーの平面図で
１図中Ｄ１〜Ｄ４はデータ線、Ｗ１〜Ｗ８はワード線で
、蓄積部例えば８３３と８３４は接触孔Ｈ３１に関して
対称に形成されており、ワード線（Ｗｌ、Ｗ２．及びＷ
７．Ｗ８）は、接触孔（Ｈ３１，Ｈ３２）から離れるよ
うに屈曲して設けられている。このように配置すること
により、最小許容線幅でワード線を配置することができ
る。
がおいていた部分も、許容限度の間隔までせばめること
ができ、ワード線の平均ピッチを小さくすることができ
る６ 〔実施例〕 第１図は本発明による半導体メモリ・アレーの平面図で
１図中Ｄ１〜Ｄ４はデータ線、Ｗ１〜Ｗ８はワード線で
、蓄積部例えば８３３と８３４は接触孔Ｈ３１に関して
対称に形成されており、ワード線（Ｗｌ、Ｗ２．及びＷ
７．Ｗ８）は、接触孔（Ｈ３１，Ｈ３２）から離れるよ
うに屈曲して設けられている。このように配置すること
により、最小許容線幅でワード線を配置することができ
る。
また、上記構成を採ったことにより１例えばデータ線Ｄ
３の左端におけるように、１メモリ・セル分の空所が生
じる１本発明の更に改良した実施例によれば、この空所
にある蓄積部Ｓ３４と同一形状の半導体基板表面部分Ａ
３が一定電位に保たれた。メモリ・アレーの周辺を囲む
拡散層１１に電気的に接続される。同様に、データ線Ｄ
２の右端に生じる空所にある半導体基板表面部分Ａ２は
右側の拡散層■２に接続される。
３の左端におけるように、１メモリ・セル分の空所が生
じる１本発明の更に改良した実施例によれば、この空所
にある蓄積部Ｓ３４と同一形状の半導体基板表面部分Ａ
３が一定電位に保たれた。メモリ・アレーの周辺を囲む
拡散層１１に電気的に接続される。同様に、データ線Ｄ
２の右端に生じる空所にある半導体基板表面部分Ａ２は
右側の拡散層■２に接続される。
このようにすることによって、すべてのデータ線の容量
を等しくすることができるばかりでなく、ワード線Ｗ１
とＷ２の容量も等しくなり、アレー周辺部の信号が乱の
効果を小さくすることができる。
を等しくすることができるばかりでなく、ワード線Ｗ１
とＷ２の容量も等しくなり、アレー周辺部の信号が乱の
効果を小さくすることができる。
第４図は第１図のデータ線Ｄ３に沿った部分の断面構造
を示し、Ｐ１〜Ｐ３は蓄積電極で、Ｗ１〜Ｗ８．Ｄ３．
Ｓ３３，３３４，３３７，３３８は第２図と同一の部分
を意味する。メモリ動作は、例えば、蓄積電極Ｐ１で構
成されるＭＯＳキャパシタからなる蓄積部３３３に蓄え
られた信号電荷が、ワード線Ｗ３で構成されるスイッチ
・トランジスタを通して、データ線Ｄ３に読み出される
。
を示し、Ｐ１〜Ｐ３は蓄積電極で、Ｗ１〜Ｗ８．Ｄ３．
Ｓ３３，３３４，３３７，３３８は第２図と同一の部分
を意味する。メモリ動作は、例えば、蓄積電極Ｐ１で構
成されるＭＯＳキャパシタからなる蓄積部３３３に蓄え
られた信号電荷が、ワード線Ｗ３で構成されるスイッチ
・トランジスタを通して、データ線Ｄ３に読み出される
。
このとき、第２図の回路を実現するために、ワード線Ｗ
１およびＷ２は蓄積電極Ｐｌ上を通過する構造がとられ
る。しかしながら、ワード線Ｗ１直下の蓄積電極Ｐ１が
構成するＭＯＳキャパシタはメモリ・セルの蓄積部とし
て使用されていない。
１およびＷ２は蓄積電極Ｐｌ上を通過する構造がとられ
る。しかしながら、ワード線Ｗ１直下の蓄積電極Ｐ１が
構成するＭＯＳキャパシタはメモリ・セルの蓄積部とし
て使用されていない。
この部分（疑似蓄積部）は蓄積部Ｓ３４と同一形状をし
ているが、データ線の一方の端に生じた空所で、この空
所にある半導体基板表面部分Ａ３は、メモリ・アレーの
周辺回路部で発生した電荷が半導体基板を通してメモリ
・アレー内に侵入して来るのを阻止し、メモリ・アレー
内に蓄えられた信号電荷に影響を及ぼさないように設け
られている。
ているが、データ線の一方の端に生じた空所で、この空
所にある半導体基板表面部分Ａ３は、メモリ・アレーの
周辺回路部で発生した電荷が半導体基板を通してメモリ
・アレー内に侵入して来るのを阻止し、メモリ・アレー
内に蓄えられた信号電荷に影響を及ぼさないように設け
られている。
一定電位に保たれた拡散層１１に電気的に接続される。
以上説明したように、本発明によれば、ワード線の配置
ピッチを小さくすることができ、半導体記録装置の集積
度を向上させることができる。
ピッチを小さくすることができ、半導体記録装置の集積
度を向上させることができる。
本発明では更に、すべてのデータ線の容量を等しくする
ことができるばからでなく、両端の２対のワード線の容
量も等しくなり、メモリ・アレー周辺部の信号撹乱の効
果も小さくすることもできる。
ことができるばからでなく、両端の２対のワード線の容
量も等しくなり、メモリ・アレー周辺部の信号撹乱の効
果も小さくすることもできる。
第１図は本発明による半導体メモリ・アレーの平面図、
第２図は従来の半導体メモリ・アレーの回路図、第３図
は従来の半導体メモリ・アレーの平面図、第４図は第１
図に示す装置のデータ線Ｄ３に沿った断面図である。 Ｗ１〜Ｗ８・・・ワード線、Ｄ１〜Ｄ４・・・データ線
。 Ｓ３３，８３４．Ｓ３７．Ｓ３８・・・蓄積部、Ｈ３１
・・・接触孔、Ａ２．Ａ３・・・蓄積部と同一形状の半
導体基板表面部分、１１．１２・・・拡散層、Ｐ１〜Ｐ
３・・・蓄積電極。 第１国 第４図 第２日 ＷＩ ＷＺ Ｗ３ −Ｎ４ Ｗｔ Ｗｔ Ｗ
ｔ Ｗｌ第３凶
第２図は従来の半導体メモリ・アレーの回路図、第３図
は従来の半導体メモリ・アレーの平面図、第４図は第１
図に示す装置のデータ線Ｄ３に沿った断面図である。 Ｗ１〜Ｗ８・・・ワード線、Ｄ１〜Ｄ４・・・データ線
。 Ｓ３３，８３４．Ｓ３７．Ｓ３８・・・蓄積部、Ｈ３１
・・・接触孔、Ａ２．Ａ３・・・蓄積部と同一形状の半
導体基板表面部分、１１．１２・・・拡散層、Ｐ１〜Ｐ
３・・・蓄積電極。 第１国 第４図 第２日 ＷＩ ＷＺ Ｗ３ −Ｎ４ Ｗｔ Ｗｔ Ｗ
ｔ Ｗｌ第３凶
Claims (1)
- 【特許請求の範囲】 基体上に互に平行に配置された複数本のデータ線と、
上記データ線と交叉して配列された複数本のワード線と
、上記ワード線のうちの１本と上記データ線のうちの２
本との交点のうち、少なくとも１つの交点に配置された
記憶セルとを有する半導体記録装置において、 上記ワード線は、上記データ線が上記記憶セルと接続さ
れる部分近傍において、上記接続される部分から離れる
ように屈曲して設けられたことを特徴とする半導体記録
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181927A JPS62194665A (ja) | 1986-08-04 | 1986-08-04 | 半導体記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181927A JPS62194665A (ja) | 1986-08-04 | 1986-08-04 | 半導体記録装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146612A Division JPS5951562A (ja) | 1983-08-12 | 1983-08-12 | 半導体メモリ・アレ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62194665A true JPS62194665A (ja) | 1987-08-27 |
Family
ID=16109330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181927A Pending JPS62194665A (ja) | 1986-08-04 | 1986-08-04 | 半導体記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62194665A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5349969A (en) * | 1976-10-18 | 1978-05-06 | Hitachi Ltd | Semiconductor memory unit |
| JPS54524A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Semiconductor memory unit |
| JPS5477543A (en) * | 1977-12-02 | 1979-06-21 | Toshiba Corp | Reading exclusive memory unit |
-
1986
- 1986-08-04 JP JP61181927A patent/JPS62194665A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5349969A (en) * | 1976-10-18 | 1978-05-06 | Hitachi Ltd | Semiconductor memory unit |
| JPS54524A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Semiconductor memory unit |
| JPS5477543A (en) * | 1977-12-02 | 1979-06-21 | Toshiba Corp | Reading exclusive memory unit |
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