KR100408717B1 - 서브 8ｆ2 셀 어레이의 비트라인 구조 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 비트라인 중 서브 8F2 셀 어레이의 비트라인에 관한 것으로, 2층 구조의 비트라인을 이용하며 셀 어레이 블록 전체에 걸친 BL2와 절반에 걸친 BL1으로 구성하고 BL1 및 BL2의 콘택트를 BL2의 단부에 형성함으로써 공정상의 문제점 및 차지하는 영역의 손실을 방지하며, 비트 데이터 경로와 /비트 데이터 경로의 캐패시턴스를 거의 동일하게 할 수 있으며, 비트라인들에 의한 커플링 노이즈를 감소시킨다.

Description

서브 8Ｆ2 셀 어레이의 비트라인 구조{Bitline Structure of Sub 6F2 Cell Array}

본 발명은 반도체 메모리 장치의 비트라인에 관한 것으로서, 특히 서브 8F2 셀 어레이의 비트라인에 관한 것이다.

종래의 서브 8F2 셀 어레이의 비트라인 구조는 센스 앰프와 셀 트랜지스터를 연결해 주는 한쌍의 비트 데이터 경로(bit data path)와 /비트 데이터 경로 중에서 하나는 셀 어레이 블록의 절반에 걸친 BL1으로만 구성되어 있고, 나머지 하나는 셀 어레이 블록의 절반에 걸친 BL1과 셀 어레이 블록의 전체에 걸친 BL2로 구성되어있다. 도 1a 내지 도 1c를 참조하면, 제1 센스 앰프(1)에는 비트 BL1(3)이 접속되며, 비트 BL1(3)은 셀 어레이 블록의 중간 지점까지 연장된다. /비트 BL2(5)는 콘택트(6)를 통하여 그 일단이 제1 센스 앰프(1)에 접속되며, 그 타단은 셀 어레이 블록의 중간 지점까지 연장된다. /비트 BL2(5)는 비트 BL1(3)의 상부층에 위치하며, 비트 BL1(3)과 평행을 이루고 있다. /비트 BL2(5)의 타단에는 콘택트(7)를 통해 /비트 BL1(4)이 접속된다. /비트 BL1(4)은 제2 센스 앰프(2) 방향으로 연장되며, 비트 BL1(3)과 동일한 층에 위치한다.

도 1b에 도시된 구조과 대칭인 비트 라인 구조가 도 1c에 도시되어 있다. 제1 센스 앰프(2)에는 비트 BL1(3-1)이 접속되며, 비트 BL1(3-1)은 셀 어레이 블록의 중간 지점까지 연장된다. /비트 BL2(5-1)는 콘택트(6-1)를 통하여 그 일단이 제1 센스 앰프(2)에 접속되며, 그 타단은 셀 어레이 블록의 중간 지점까지 연장된다. /비트 BL2(5-1)는 비트 BL1(3-1)의 상부층에 위치하며, 비트 BL1(3-1)과 평행을 이루고 있다. /비트 BL2(5-1)의 타단에는 콘택트(7-1)를 통해 /비트 BL1(4-1)이 접속된다. /비트 BL1(4-1)은 제2 센스 앰프(2) 방향으로 연장되며, 비트 BL1(3-1)과 동일한 층에 위치한다.

이러한 종래 기술에 의한 비트라인 구조의 경우 비트 데이터 경로와 /비트 데이터 경로의 캐패시턴스에 많은 차이가 있고, 이웃한 비트라인들에 의한 커플링 노이즈로 인해 데이터 센싱에 어려움이 있다는 문제점이 있었다.

종래의 6F2 셀 어레이의 비트라인 구조는 센스 앰프와 셀 트랜지스터를 연결해 주는 한쌍의 비트 데이터 경로(bit data path)와 /비트 데이터 경로 중에서 하나는 셀 어레이 블록의 절반에 걸친 BL1으로만 구성되어 있고, 나머지 하나는 셀 어레이 블록의 절반에 걸친 BL1과 셀 어레이 블록의 전체에 걸친 BL2로 구성되어 있다. 도 1a 내지 도 1c를 참조하면, 제1 센스 앰프(1)에는 비트 BL1(3)이 접속되며, 비트 BL1(3)은 셀 어레이 블록의 중간 지점까지 연장된다. /비트 BL2(5)는 콘택트(6)를 통하여 그 일단이 제1 센스 앰프(1)에 접속되며, 그 타단은 셀 어레이 블록의 중간 지점까지 연장된다. /비트 BL2(5)는 비트 BL1(3)의 상부층에 위치하며, 비트 BL1(3)과 평행을 이루고 있다. /비트 BL2(5)의 타단에는 콘택트(7)를 통해 /비트 BL1(4)이 접속된다. /비트 BL1(4)은 제2 센스 앰프(2) 방향으로 연장되며, 비트 BL1(3)과 동일한 층에 위치한다.

도 1b에 도시된 구조과 대칭인 비트 라인 구조가 도 1c에 도시되어 있다. 제1 센스 앰프(2)에는 비트 BL1(3-1)이 접속되며, 비트 BL1(3-1)은 셀 어레이 블록의 중간 지점까지 연장된다. /비트 BL2(5-1)는 콘택트(6-1)를 통하여 그 일단이 제1 센스 앰프(2)에 접속되며, 그 타단은 셀 어레이 블록의 중간 지점까지 연장된다. /비트 BL2(5-1)는 비트 BL1(3-1)의 상부층에 위치하며, 비트 BL1(3-1)과 평행을 이루고 있다. /비트 BL2(5-1)의 타단에는 콘택트(7-1)를 통해 /비트 BL1(4-1)이 접속된다. /비트 BL1(4-1)은 제2 센스 앰프(2) 방향으로 연장되며, 비트 BL1(3-1)과 동일한 층에 위치한다.

이러한 종래의 셀 어레이 비트라인 구조는 BL1과 BL2 사이의 콘택트가 셀 어레이 블록의 가운데에 위치하므로 공간의 확보를 위하여 셀 어레이 블록을 반으로 나누어야 하며, 따라서 공정상의 어려움 및 영역 손실이 발생한다는 문제점이 있었다.

본 발명은 이러한 문제를 해결하기 위해 2층 구조의 비트라인을 이용하여 셀 어레이 블록 전체에 걸친 BL2와 절반에 걸친 BL1으로 구성하고 BL1 및 BL2의 콘택트를 BL2의 단부에 형성함으로써 공정상의 문제점 및 차지하는 영역의 손실을 방지하며, 비트 데이터 경로와 /비트 데이터 경로의 캐패시턴스를 거의 동일하게 할 수 있으며, 비트라인들에 의한 커플링 노이즈를 감소시킬 수 있다.

도 1a는 종래의 비트라인 구조를 도시한 평면도.

도 1b 및 도 1c는 각각 종래의 비트라인 구조의 A-A' 및 B-B'를 따른 단면도들.

도 2a는 본 발명에 따른 비트라인 구조를 도시한 평면도.

도 2b 및 도 2c는 각각 본 발명에 따른 비트라인 구조의 C-C' 및 D-D'를 따른 단면도들.

본 발명에 따른 서브 8F2 셀 어레이의 비트라인 구조는 제1 센스 앰프에 접속되며 상기 제1 센스 앰프와 동일한 층에 위치한 비트 BL1과, 제1 콘택트를 통하여 일단이 상기 비트 BL1에 접속되며 상기 BL1과 평행하도록 상부층에 위치한 비트 BL2와, 제2 콘택트를 통하여 일단이 상기 제1 센스 앰프에 접속되며 상기 비트 BL2와 평행하도록 상부층에 위치한 /비트 BL2 및 제3 콘택트를 통하여 상기 /비트 BL2의 타단에 접속되며 상기 /비트 BL2와 평행하도록 상기 BL1과 동일한 층에 위치한 /비트 BL1을 포함하는 것을 특징으로 한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 2a는 본 발명에 따른 비트라인 구조를 도시한 평면도이며 도 2b 및 도 2c는 본 발명에 따른 비트라인 구조를 도시한 단면도들이다. 도 2a의 점선은 상부층에 위치한 비트라인을 표시하며, 실선은 하부층에 위치한 비트라인을 표시한다. 도2a 및 도 2b를 참조하면, 본 발명에 따른 비트라인 구조는 2층 구조로 되어 있으며, 하부층에는 제1 센스 앰프(10), 제2 센스 앰프(20), 비트 BL1(30) 및 /비트 BL1(40)이 있으며, 상부층에는 비트 BL2(50) 및 /비트 BL2(60)가 있다. 제1 센스 앰프(10)에는 비트 BL1(30)이 접속되며, 비트 BL1(30)은 셀 어레이 블록의 중간 지점까지 연장된다.

상부층에 위치한 비트 BL2(50)의 일단은 비트 BL1(30)과 콘택트(70)에 의해 접속된다. 비트 BL2(50)는 비트 BL1(30)과 평행을 이루고 있으며, 비트 BL2(50)의 타단은 셀 어레이 블록의 중간 지점까지 연장된다. 상부층의 /비트 BL2(60)는 콘택트(80)를 통해 그 일단이 제1 센스 앰프(10)에 접속되며 비트 BL2(50)와 평행을 이루고 있다. /비트 BL2(60)의 타단은 셀 어레이 블록 전체에 미치도록 연장되며, /비트 BL2(60)의 타단에는 콘택트(90)를 통해 /비트 BL1(40)이 접속된다. /비트 BL1(40)은 하부층에 위치하고 /비트 BL2(60)와 평행을 이루고 있으며, 셀 어레이 블록의 중간 지점까지 연장된다.

도 2b에 도시된 구조과 대칭인 비트 라인 구조가 도 2c에 도시되어 있다. 도 2c를 참조하면, 본 발명에 따른 비트라인 구조는 2층 구조로 되어 있으며, 하부층에는 제1 센스 앰프(10), 제2 센스 앰프(20), 비트 BL1(30-1) 및 /비트 BL1(40-1)이 있으며, 상부층에는 비트 BL2(50-1) 및 /비트 BL2(60-1)가 있다. 제1 센스 앰프에(10)는 비트 BL1(30-1)이 접속되며, 비트 BL1(30-1)은 셀 어레이 블록의 중간 지점까지 연장된다.

상부층에 위치한 비트 BL2(50-1)의 일단은 비트 BL1(30-1)과 콘택트(70-1)에의해 접속된다. 비트 BL2(50-1)는 비트 BL1(30-1)과 평행을 이루고 있으며, 비트 BL2(50-1)의 타단은 셀 어레이 블록의 중간 지점까지 연장된다. 상부층의 /비트 BL2(60-1)는 콘택트(80-1)를 통해 그 일단이 제1 센스 앰프(10)에 접속되며 비트 BL2(50-1)와 평행을 이루고 있다. /비트 BL2(60-1)의 타단은 셀 어레이 블록 전체에 미치도록 연장되며, /비트 BL2(60-1)의 타단에는 콘택트(90-1)를 통해 /비트 BL1(40-1)이 접속된다. /비트 BL1(40-1)은 하부층에 위치하고 /비트 BL2(60-1)와 평행을 이루고 있으며, 셀 어레이 블록의 중간 지점까지 연장된다.

이상에서 설명한 바와 같이, 본 발명에 따른 서브 8F2 셀 어레이의 비트라인 구조는 2층 구조의 비트라인을 이용하여 셀 어레이 블록 전체에 걸친 BL2와 절반에 걸친 BL1으로 구성하고 BL1 및 BL2의 콘택트를 BL2의 단부에 형성함으로써 공정상의 문제점 및 차지하는 영역의 손실을 방지하au, 비트 데이터 경로와 /비트 데이터 경로의 캐패시턴스를 거의 동일하게 할 수 있으며, 비트라인들에 의한 커플링 노이즈를 감소시키는 효과가 있다.

Claims (1)

1. 서브 8F2 셀 어레이의 비트라인 구조에 있어서,

   제1 센스 앰프에 접속되며 상기 제1 센스 앰프와 동일한 층에 위치한 비트 BL1;

   제1 콘택트를 통하여 일단이 상기 비트 BL1에 접속되며 상기 BL1과 평행하도록 상부층에 위치한 비트 BL2;

   제2 콘택트를 통하여 일단이 상기 제1 센스 앰프에 접속되며 상기 비트 BL2와 평행하도록 상부층에 위치한 /비트 BL2; 및

   제3 콘택트를 통하여 상기 /비트 BL2의 타단에 접속되며 상기 /비트 BL2와 평행하도록 상기 BL1과 동일한 층에 위치한 /비트 BL1;

   을 포함하는 것을 특징으로 하는 서브 8F2 셀 어레이의 비트라인 구조.