JPH0887880A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0887880A JPH0887880A JP6222243A JP22224394A JPH0887880A JP H0887880 A JPH0887880 A JP H0887880A JP 6222243 A JP6222243 A JP 6222243A JP 22224394 A JP22224394 A JP 22224394A JP H0887880 A JPH0887880 A JP H0887880A
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- semiconductor memory
- memory device
- bit lines
- bit
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Abstract
(57)【要約】
【目的】４Ｆ2 や６Ｆ2 型のメモリセルアレイにおい
て、従来の技術に対して、センスアンプ数、ビット線間
のスイッチの数を削減して、フォールデッドビット線構
成を実現する。 【構成】 第１のビット線と、第１のビット線に対して
スイッチングトランジスタを介して接続された第２のビ
ット線と、第１のビット線及び第１のビット線のリファ
レンスビット線からなるビット線対に接続された単一の
センスアンプと、スイッチトランジスタを制御して、複
数の第２のビット線からのデータあるいは、第２のビッ
ト線と、第１のビット線に対して選択手段を介さずに接
続された第３のビット線からのデータを、第１のビット
線上へ時系列的に別々に読み出す選択用ワード線とを具
備し、折り返し型のビット線構成を有する。
て、従来の技術に対して、センスアンプ数、ビット線間
のスイッチの数を削減して、フォールデッドビット線構
成を実現する。 【構成】 第１のビット線と、第１のビット線に対して
スイッチングトランジスタを介して接続された第２のビ
ット線と、第１のビット線及び第１のビット線のリファ
レンスビット線からなるビット線対に接続された単一の
センスアンプと、スイッチトランジスタを制御して、複
数の第２のビット線からのデータあるいは、第２のビッ
ト線と、第１のビット線に対して選択手段を介さずに接
続された第３のビット線からのデータを、第１のビット
線上へ時系列的に別々に読み出す選択用ワード線とを具
備し、折り返し型のビット線構成を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関す
る。
る。
【０００２】
【従来の技術】近年、ＤＲＡＭのメモリセルアレイの高
集積化のため、従来の８Ｆ2 型（Ｆは最小デザインルー
ル）の面積を有するメモリセルから、４Ｆ2 型（クロス
ポイント型）や６Ｆ2 型のメモリセルが提案されてい
る。しかしながら、４Ｆ2 や６Ｆ2 型のメモリセルでは
通過ワード線の形成が困難なため、ワード線とビット線
の交点に必ずメモリセルが存在する。よって、選択した
ワード線に交差する全ビット線にメモリセルのデータが
読み出される。このため、ビット線とリファレンスビッ
ト線がセンスアンプの両側に開いた、いわゆるオープン
ビット線方式を用いることになり、従来の８Ｆ2 型のメ
モリセルで用いられていたフォールデッドビット線方式
に比べ、ノイズやソフトエラーに弱く、従って動作マー
ジンが大きく低下してしまうという問題があった。
集積化のため、従来の８Ｆ2 型（Ｆは最小デザインルー
ル）の面積を有するメモリセルから、４Ｆ2 型（クロス
ポイント型）や６Ｆ2 型のメモリセルが提案されてい
る。しかしながら、４Ｆ2 や６Ｆ2 型のメモリセルでは
通過ワード線の形成が困難なため、ワード線とビット線
の交点に必ずメモリセルが存在する。よって、選択した
ワード線に交差する全ビット線にメモリセルのデータが
読み出される。このため、ビット線とリファレンスビッ
ト線がセンスアンプの両側に開いた、いわゆるオープン
ビット線方式を用いることになり、従来の８Ｆ2 型のメ
モリセルで用いられていたフォールデッドビット線方式
に比べ、ノイズやソフトエラーに弱く、従って動作マー
ジンが大きく低下してしまうという問題があった。
【０００３】このような問題を回避するため、ビット線
を階層構成にしてフォールデッドビット線方式を実現す
るという提案がある。その１つは、Ashwin H.Shah, et
al" A 4Mb DRAM with Cross-point Trench Transistor
Cell ",ISSCC86(p.268-269(1986)に開示されており、図
９に示すような構成を有する。もう１つは、J.H.Ahn, e
t al " Bidirectional Matched Global Bit Line Sche
me for High Density DRAMs ", Symp.VLSI Cir.Dig.Tec
h.papers.p.91-92(1993)に開示されており、図１１に示
すような構成を有する。
を階層構成にしてフォールデッドビット線方式を実現す
るという提案がある。その１つは、Ashwin H.Shah, et
al" A 4Mb DRAM with Cross-point Trench Transistor
Cell ",ISSCC86(p.268-269(1986)に開示されており、図
９に示すような構成を有する。もう１つは、J.H.Ahn, e
t al " Bidirectional Matched Global Bit Line Sche
me for High Density DRAMs ", Symp.VLSI Cir.Dig.Tec
h.papers.p.91-92(1993)に開示されており、図１１に示
すような構成を有する。
【０００４】図から明らかなように、これらはいずれも
センスアンプを１組の上層ビット線対の両側に設け、新
たに設けたスイッチによって２本の下層ビット線に読み
だしたデータを上記の両センスアンプのそれぞれの上層
ビット線へと振り分けるものである。このため、フォー
ルデッドビット線方式で読み出すことができるため、動
作マージンは向上するものの、センスアンプを上層ビッ
ト線対の両側に設けているため、センスアンプが従来の
倍の数必要となってチップ面積が大きくなってしまうと
いう欠点があった。さらに、新たに設けたスイッチ（ト
ランジスタ）も、各下層ビット線−上層ビット線間に１
つずつ必要になるとともに、上層ビット線間のスイッチ
も必要となり、この分の面積増大によりチップ面積が増
大してしまうという欠点があった。
センスアンプを１組の上層ビット線対の両側に設け、新
たに設けたスイッチによって２本の下層ビット線に読み
だしたデータを上記の両センスアンプのそれぞれの上層
ビット線へと振り分けるものである。このため、フォー
ルデッドビット線方式で読み出すことができるため、動
作マージンは向上するものの、センスアンプを上層ビッ
ト線対の両側に設けているため、センスアンプが従来の
倍の数必要となってチップ面積が大きくなってしまうと
いう欠点があった。さらに、新たに設けたスイッチ（ト
ランジスタ）も、各下層ビット線−上層ビット線間に１
つずつ必要になるとともに、上層ビット線間のスイッチ
も必要となり、この分の面積増大によりチップ面積が増
大してしまうという欠点があった。
【０００５】
【発明が解決しようとする課題】このように、従来提案
されている階層ビット線方式によりフォールデッドビッ
ト線方式を実現するメモリセル構成では、センスアンプ
を上層ビット線対ごとに従来の２倍の２つずつ必要とな
ることから、また、各ビット線間のスイッチが多数必要
となることから、チップ面積が増大するという欠点があ
った。
されている階層ビット線方式によりフォールデッドビッ
ト線方式を実現するメモリセル構成では、センスアンプ
を上層ビット線対ごとに従来の２倍の２つずつ必要とな
ることから、また、各ビット線間のスイッチが多数必要
となることから、チップ面積が増大するという欠点があ
った。
【０００６】本発明の半導体記憶装置はこのような課題
に着目してなされたものであり、その目的とするところ
は、チップ面積の増大を最小限に抑えつつ、階層ビット
線構成を用いたフォールデッドビット線方式の４Ｆ2 型
や６Ｆ2 型のメモリセルを実現できる半導体記憶装置を
提供することにある。
に着目してなされたものであり、その目的とするところ
は、チップ面積の増大を最小限に抑えつつ、階層ビット
線構成を用いたフォールデッドビット線方式の４Ｆ2 型
や６Ｆ2 型のメモリセルを実現できる半導体記憶装置を
提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明に係る半導体記憶装置は、第１のビッ
ト線と、この第１のビット線のリファレンスビット線
と、前記第１のビット線に対して選択手段を介して接続
された第２のビット線と、前記第１のビット線に対して
選択手段を介さずに接続された第３のビット線と、前記
第１のビット線及び前記リファレンスビット線からなる
対に接続された単一のセンスアンプと、前記選択手段を
制御して、前記第２のビット線と、前記第３のビット線
からのデータを前記第１のビット線上へ時系列的に別々
に読み出す制御手段とを具備し、折り返し型のビット線
構成を有する。
めに、第１の発明に係る半導体記憶装置は、第１のビッ
ト線と、この第１のビット線のリファレンスビット線
と、前記第１のビット線に対して選択手段を介して接続
された第２のビット線と、前記第１のビット線に対して
選択手段を介さずに接続された第３のビット線と、前記
第１のビット線及び前記リファレンスビット線からなる
対に接続された単一のセンスアンプと、前記選択手段を
制御して、前記第２のビット線と、前記第３のビット線
からのデータを前記第１のビット線上へ時系列的に別々
に読み出す制御手段とを具備し、折り返し型のビット線
構成を有する。
【０００８】また、第２の発明に係る半導体記憶装置
は、第１のビット線と、この第１のビット線のリファレ
ンスビット線と、前記第１のビット線に対して選択手段
を介して接続された複数の第２のビット線と、前記第１
のビット線、及び前記リファレンスビット線からなる対
に接続された単一のセンスアンプと、前記選択手段を制
御して、前記複数の第２のビット線からのデータを前記
第１のビット線上へ時系列的に別々に読み出す制御手段
とを具備し、折り返し型のビット線構成を有する。
は、第１のビット線と、この第１のビット線のリファレ
ンスビット線と、前記第１のビット線に対して選択手段
を介して接続された複数の第２のビット線と、前記第１
のビット線、及び前記リファレンスビット線からなる対
に接続された単一のセンスアンプと、前記選択手段を制
御して、前記複数の第２のビット線からのデータを前記
第１のビット線上へ時系列的に別々に読み出す制御手段
とを具備し、折り返し型のビット線構成を有する。
【０００９】また、第３の発明に係る半導体記憶装置
は、第１又は第２の半導体記憶装置において、前記半導
体記憶装置が通過ワード線を持たない構成を有する。ま
た、第４の発明に係る半導体記憶装置は、第１のビット
線と、この第１のビット線に対してそれぞれ選択手段を
介して共通に接続された複数の第２のビット線と、前記
選択手段を制御して、前記複数の第２のビット線からの
データを前記第１のビット線上へ時系列的に別々に読み
出す制御手段とを具備する。
は、第１又は第２の半導体記憶装置において、前記半導
体記憶装置が通過ワード線を持たない構成を有する。ま
た、第４の発明に係る半導体記憶装置は、第１のビット
線と、この第１のビット線に対してそれぞれ選択手段を
介して共通に接続された複数の第２のビット線と、前記
選択手段を制御して、前記複数の第２のビット線からの
データを前記第１のビット線上へ時系列的に別々に読み
出す制御手段とを具備する。
【００１０】また、上記第１乃至第４の発明に係る半導
体記憶装置のいずれかにおいて、前記第２のビット線に
は複数のメモリセルが接続され、これらの複数のメモリ
セルを構成するトランジスタと、前記選択手段を構成す
るトランジスタとが、同一のピッチで連続パターンで構
成されている。
体記憶装置のいずれかにおいて、前記第２のビット線に
は複数のメモリセルが接続され、これらの複数のメモリ
セルを構成するトランジスタと、前記選択手段を構成す
るトランジスタとが、同一のピッチで連続パターンで構
成されている。
【００１１】
【作用】すなわち、第１の発明に係る半導体記憶装置
は、折り返し型のビット線構成を用い、第１のビット線
に対して選択手段を介して第２のビット線を接続し、前
記第１のビット線に対して選択手段を介さずに第３のビ
ット線を接続し、前記第１のビット線及びそのリファレ
ンスビット線からなる対に単一のセンスアンプを接続す
る。そして、前記選択手段を制御して、前記第２のビッ
ト線と、前記第３のビット線からのデータを前記第１の
ビット線上へ時系列的に別々に読み出す。
は、折り返し型のビット線構成を用い、第１のビット線
に対して選択手段を介して第２のビット線を接続し、前
記第１のビット線に対して選択手段を介さずに第３のビ
ット線を接続し、前記第１のビット線及びそのリファレ
ンスビット線からなる対に単一のセンスアンプを接続す
る。そして、前記選択手段を制御して、前記第２のビッ
ト線と、前記第３のビット線からのデータを前記第１の
ビット線上へ時系列的に別々に読み出す。
【００１２】また、第２の発明に係る半導体記憶装置
は、折り返し型のビット線構成を用い、第１のビット線
に対して選択手段を介して複数の第２のビット線を接続
し、前記第１のビット線、及びそのリファレンスビット
線からなる対に単一のセンスアンプを接続する。次に、
前記選択手段を制御して、前記複数の第２のビット線か
らのデータを前記第１のビット線上へ時系列的に別々に
読み出す。
は、折り返し型のビット線構成を用い、第１のビット線
に対して選択手段を介して複数の第２のビット線を接続
し、前記第１のビット線、及びそのリファレンスビット
線からなる対に単一のセンスアンプを接続する。次に、
前記選択手段を制御して、前記複数の第２のビット線か
らのデータを前記第１のビット線上へ時系列的に別々に
読み出す。
【００１３】また、第３の発明に係る半導体記憶装置
は、第１又は第２の発明に係る半導体記憶装置におい
て、前記半導体記憶装置が通過ワード線を持たない構成
とする。また、第４の発明に係る半導体記憶装置は、第
１のビット線に対してそれぞれ選択手段を介して共通に
複数の第２のビット線を接続する。そして、前記選択手
段を制御して、前記複数の第２のビット線からのデータ
を前記第１のビット線上へ時系列的に別々に読み出す。
は、第１又は第２の発明に係る半導体記憶装置におい
て、前記半導体記憶装置が通過ワード線を持たない構成
とする。また、第４の発明に係る半導体記憶装置は、第
１のビット線に対してそれぞれ選択手段を介して共通に
複数の第２のビット線を接続する。そして、前記選択手
段を制御して、前記複数の第２のビット線からのデータ
を前記第１のビット線上へ時系列的に別々に読み出す。
【００１４】また、第５の発明に係る半導体記憶装置
は、上記第１乃至第４の発明に係る半導体記憶装置のい
ずれかにおいて、前記第２のビット線に複数のメモリセ
ルを接続し、これらの複数のメモリセルを構成するトラ
ンジスタと、前記選択手段を構成するトランジスタと
が、同一のピッチで連続パターンになるように構成す
る。
は、上記第１乃至第４の発明に係る半導体記憶装置のい
ずれかにおいて、前記第２のビット線に複数のメモリセ
ルを接続し、これらの複数のメモリセルを構成するトラ
ンジスタと、前記選択手段を構成するトランジスタと
が、同一のピッチで連続パターンになるように構成す
る。
【００１５】
【実施例】本実施例では、上層ビット線対ごとに用いる
センスアンプを一個とし、かつ上層ビット線と下層ビッ
ト線との間のスイッチを各下層ビット線ごと、あるいは
２つの下層ビット線ごとに一個ずつ設け、一対の下層ビ
ット線からのデータを上記スイッチを用いて、時系列的
に上層ビット線に読み出すように制御する。
センスアンプを一個とし、かつ上層ビット線と下層ビッ
ト線との間のスイッチを各下層ビット線ごと、あるいは
２つの下層ビット線ごとに一個ずつ設け、一対の下層ビ
ット線からのデータを上記スイッチを用いて、時系列的
に上層ビット線に読み出すように制御する。
【００１６】以下、図面を参照して本発明の実施例を説
明する。図１は本発明の第１の実施例に係わるＤＲＡＭ
を示す回路構成図、図３（ａ）は素子レイアウトを示す
平面図、図３（ｂ），（ｃ），（ｄ）はそれぞれＡ−
Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′断面図である。
明する。図１は本発明の第１の実施例に係わるＤＲＡＭ
を示す回路構成図、図３（ａ）は素子レイアウトを示す
平面図、図３（ｂ），（ｃ），（ｄ）はそれぞれＡ−
Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′断面図である。
【００１７】図１に示すように、上層のビット線対ＢＬ
１、ＢＬ２の片側に読み出し／書き込み回路１に設けら
れたセンスアンプがあり、これらビット線対をなすＢＬ
１、ＢＬ２に対し共通の選択用ワード線ＷＬ０により制
御されるスイッチングトランジスタＳ１、Ｓ２がそれぞ
れ設けられている。Ｓ１のソースにはセルＭ1L1 〜ＭKL
1 （Ｋは任意）が接続される下層ビット線Ｄ１が、ドレ
インにはセルＭ1R1 〜ＭKR1 が接続される下層ビット線
Ｄ３が接続されている。また、Ｓ２のソースには、セル
Ｍ1L1 〜ＭKL1 とそれぞれＷL1L 〜ＷLKL （Ｋは任意）
を共用するセルＭ1L2 〜ＭKL2 が接続された下層ビット
線Ｄ２が、ドレインにはセルＭ1R1 〜ＭKR1 とそれぞれ
ＷL1R 〜ＷLKR （Ｋは任意）を共用するセルＭ1R2 〜Ｍ
KR2 が接続された下層ビット線Ｄ４が接続されている。
そして、Ｓ１のソースはＢＬ１に、Ｓ２のドレインはＢ
Ｌ２に接続されている。
１、ＢＬ２の片側に読み出し／書き込み回路１に設けら
れたセンスアンプがあり、これらビット線対をなすＢＬ
１、ＢＬ２に対し共通の選択用ワード線ＷＬ０により制
御されるスイッチングトランジスタＳ１、Ｓ２がそれぞ
れ設けられている。Ｓ１のソースにはセルＭ1L1 〜ＭKL
1 （Ｋは任意）が接続される下層ビット線Ｄ１が、ドレ
インにはセルＭ1R1 〜ＭKR1 が接続される下層ビット線
Ｄ３が接続されている。また、Ｓ２のソースには、セル
Ｍ1L1 〜ＭKL1 とそれぞれＷL1L 〜ＷLKL （Ｋは任意）
を共用するセルＭ1L2 〜ＭKL2 が接続された下層ビット
線Ｄ２が、ドレインにはセルＭ1R1 〜ＭKR1 とそれぞれ
ＷL1R 〜ＷLKR （Ｋは任意）を共用するセルＭ1R2 〜Ｍ
KR2 が接続された下層ビット線Ｄ４が接続されている。
そして、Ｓ１のソースはＢＬ１に、Ｓ２のドレインはＢ
Ｌ２に接続されている。
【００１８】このように、センスアンプは上層ビット線
対ごとに１個でよく、また、フォールデッドビット線方
式を可能にするためのスイッチングトランジスタも２つ
の下層ビット線ごとに１個（ここでは、Ｄ１とＤ３で１
個、Ｄ２とＤ４で１個）で、さらに、これらスイッチン
グトランジスタの制御線ＷＬ０も１本で済むコンパクト
な構成になっている。
対ごとに１個でよく、また、フォールデッドビット線方
式を可能にするためのスイッチングトランジスタも２つ
の下層ビット線ごとに１個（ここでは、Ｄ１とＤ３で１
個、Ｄ２とＤ４で１個）で、さらに、これらスイッチン
グトランジスタの制御線ＷＬ０も１本で済むコンパクト
な構成になっている。
【００１９】次に、実際の読み出し、再書き込み動作を
説明する。ここでは、ＷＬ２Ｌが選択された場合を考え
る。この場合の動作タイミングチャートを図２に示す。
他のＷＬを非選択にしておくことにより、セルＭ2L1 の
データが下層ビット線Ｄ１を介して上層ビット線ＢＬ１
に読み出される。このとき、Ｍ2L2 のデータは下層ビッ
ト線Ｄ２に読み出されるが、Ｓ２がオフした状態である
ためＢＬ２には読み出されることはない。こうして、Ｂ
Ｌ１とリファレンスビット線ＢＬ２の電位差をセンスア
ンプで増幅する。読みだしたデータは例えば読み出し／
書き込み回路１内に一時記憶させておく。次に、ＢＬ
１、ＢＬ２をプリチャージ、イコライズした後、ＷＬ０
を選択することにより、今度は下層ビット線Ｄ２で止ま
っていたＭ2L2 のデータがＢＬ２に読み出される。これ
を前記と同様に、今度はＢＬ１をリファレンスビット線
として増幅する。再書き込みは逆に、ＷＬ０を選択した
状態でＢＬ２、Ｄ２を介してデータを再書き込みし、Ｗ
Ｌ０を非選択とし、プリチャージ、イコライズを行った
後、一時記憶していたデータをＢＬ１に読み込み、その
ままＤ１を介してメモリセルに再書き込みするという順
番で行なう。
説明する。ここでは、ＷＬ２Ｌが選択された場合を考え
る。この場合の動作タイミングチャートを図２に示す。
他のＷＬを非選択にしておくことにより、セルＭ2L1 の
データが下層ビット線Ｄ１を介して上層ビット線ＢＬ１
に読み出される。このとき、Ｍ2L2 のデータは下層ビッ
ト線Ｄ２に読み出されるが、Ｓ２がオフした状態である
ためＢＬ２には読み出されることはない。こうして、Ｂ
Ｌ１とリファレンスビット線ＢＬ２の電位差をセンスア
ンプで増幅する。読みだしたデータは例えば読み出し／
書き込み回路１内に一時記憶させておく。次に、ＢＬ
１、ＢＬ２をプリチャージ、イコライズした後、ＷＬ０
を選択することにより、今度は下層ビット線Ｄ２で止ま
っていたＭ2L2 のデータがＢＬ２に読み出される。これ
を前記と同様に、今度はＢＬ１をリファレンスビット線
として増幅する。再書き込みは逆に、ＷＬ０を選択した
状態でＢＬ２、Ｄ２を介してデータを再書き込みし、Ｗ
Ｌ０を非選択とし、プリチャージ、イコライズを行った
後、一時記憶していたデータをＢＬ１に読み込み、その
ままＤ１を介してメモリセルに再書き込みするという順
番で行なう。
【００２０】以上のように、ＷＬ０の制御により２本の
下層ビット線のデータを時分割でアクセスすることによ
り、１組の上層ビット線対と、それらに接続された１個
のセンスアンプでフォールデッドビット線方式を実現し
ている。
下層ビット線のデータを時分割でアクセスすることによ
り、１組の上層ビット線対と、それらに接続された１個
のセンスアンプでフォールデッドビット線方式を実現し
ている。
【００２１】図３にこのような回路構成を実現するセル
構造例を示す。上層ビット線ＢＬ１、ＢＬ２はポリサイ
ドや金属の配線からなり、ＳＯＩ型Ｓｉ層からなる下層
ビット線Ｄ１、Ｄ２、Ｄ３、Ｄ４へとコンタクトされて
いる。選択トランジスタはワード線ＷＬ０をゲート電極
とする平面トランジスタで形成し、横方向に上層−下層
ビット線のスイッチ動作を行っている。各メモリセルは
下方トレンチキャパシタと、下層ビット線と各キャパシ
タとのスイッチングを行なう縦型トランジスタとからな
る。
構造例を示す。上層ビット線ＢＬ１、ＢＬ２はポリサイ
ドや金属の配線からなり、ＳＯＩ型Ｓｉ層からなる下層
ビット線Ｄ１、Ｄ２、Ｄ３、Ｄ４へとコンタクトされて
いる。選択トランジスタはワード線ＷＬ０をゲート電極
とする平面トランジスタで形成し、横方向に上層−下層
ビット線のスイッチ動作を行っている。各メモリセルは
下方トレンチキャパシタと、下層ビット線と各キャパシ
タとのスイッチングを行なう縦型トランジスタとからな
る。
【００２２】キャパシタはＳｉＯ2 の下層の基板がプレ
ート電極（ＰＬ）、トレンチ内に埋め込んだ蓄積電極、
両者の間に形成されたキャパシタ絶縁膜よりなる。上記
縦型トランジスタのチャネル領域は、Ｓｉ層１０からな
る。Ｓｉ層１０は例えばアモルファスシリコン膜を堆積
して形成できる。この場合、本実施例ではトレンチ外の
下地が下層ビット線となっているが、このような場合、
下層ビット線を張り合わせ技術等により単結晶シリコン
にすることにより、上記縦型トランジスタのチャネルと
なるアモルファスシリコンを低温アニール等の処理によ
り単結晶化することが容易となり、従来のＴＦＴよりも
優れた特性（リーク電流の少ない）のトランジスタを形
成できる。
ート電極（ＰＬ）、トレンチ内に埋め込んだ蓄積電極、
両者の間に形成されたキャパシタ絶縁膜よりなる。上記
縦型トランジスタのチャネル領域は、Ｓｉ層１０からな
る。Ｓｉ層１０は例えばアモルファスシリコン膜を堆積
して形成できる。この場合、本実施例ではトレンチ外の
下地が下層ビット線となっているが、このような場合、
下層ビット線を張り合わせ技術等により単結晶シリコン
にすることにより、上記縦型トランジスタのチャネルと
なるアモルファスシリコンを低温アニール等の処理によ
り単結晶化することが容易となり、従来のＴＦＴよりも
優れた特性（リーク電流の少ない）のトランジスタを形
成できる。
【００２３】斜線部はソース・ドレインの拡散層を示し
ており、縦型トランジスタの下側の斜線部は例えば蓄積
電極である不純物（リンやヒ素等）を含むポリシリコン
やアモルファスシリコンからの拡散によっても形成でき
る。この図では下側の斜線部が素子領域Ｄ１〜Ｄ４の底
まで達していないが、達していてもよい。達している場
合はジャンクション面積がほとんどなくなり、下層ビッ
ト線の容量を低減できる効果がある。
ており、縦型トランジスタの下側の斜線部は例えば蓄積
電極である不純物（リンやヒ素等）を含むポリシリコン
やアモルファスシリコンからの拡散によっても形成でき
る。この図では下側の斜線部が素子領域Ｄ１〜Ｄ４の底
まで達していないが、達していてもよい。達している場
合はジャンクション面積がほとんどなくなり、下層ビッ
ト線の容量を低減できる効果がある。
【００２４】図４はＳＯＩ基板にトレンチを堀り、キャ
パシタを形成して縦型トランジスタのチャネルとなるア
モルファスシリコン膜１０を堆積し、このアモルファス
シリコン膜１０を単結晶化させた後、下地シリコンとと
もにＲＩＥ等により加工する前のレジストパターンを示
している。この後、ワード線、ビット線が形成される。
ここで、各トレンチパターンが、下層ビット線Ｄ１乃至
Ｄ４に対して図面の上下方向へずれた構成となっている
ことにより、Ｄ１乃至Ｄ４がトレンチによって分断され
ることなく、図面の横方向へつながるために有効とな
る。
パシタを形成して縦型トランジスタのチャネルとなるア
モルファスシリコン膜１０を堆積し、このアモルファス
シリコン膜１０を単結晶化させた後、下地シリコンとと
もにＲＩＥ等により加工する前のレジストパターンを示
している。この後、ワード線、ビット線が形成される。
ここで、各トレンチパターンが、下層ビット線Ｄ１乃至
Ｄ４に対して図面の上下方向へずれた構成となっている
ことにより、Ｄ１乃至Ｄ４がトレンチによって分断され
ることなく、図面の横方向へつながるために有効とな
る。
【００２５】以下に本発明の第２実施例を説明する。第
１実施例では選択されたＷＬの位置がＷＬ０の右側か左
側かによってそれぞれＷＬ０非選択時のはじめのデータ
が上層ビット線に出力されるメモリセルが、右側なら上
層ビット線ＢＬ２に接続されたもの、左側ならＢＬ１に
接続されたものとなり、ワード線の位置によってアクセ
スの順番が決まっていた。このため、データの頭出し
（はじめのデータを読み出すまで）のスピードが、後に
アクセスされるデータのスピードによって律速され、非
常に遅くなってしまう。
１実施例では選択されたＷＬの位置がＷＬ０の右側か左
側かによってそれぞれＷＬ０非選択時のはじめのデータ
が上層ビット線に出力されるメモリセルが、右側なら上
層ビット線ＢＬ２に接続されたもの、左側ならＢＬ１に
接続されたものとなり、ワード線の位置によってアクセ
スの順番が決まっていた。このため、データの頭出し
（はじめのデータを読み出すまで）のスピードが、後に
アクセスされるデータのスピードによって律速され、非
常に遅くなってしまう。
【００２６】これに対して図５に示す第２実施例では、
下層ビット線Ｄ１とＤ３とが共通のトランジスタＳ１を
介して上層ビット線ＢＬ１へ接続され、同様に、Ｄ２、
Ｄ４はＳ２を介してＢＬ２へと接続されている。さら
に、Ｓ１とＳ２とを制御するワード線を、ＷＬ０とＷＬ
０′との別の配線にしている。これによって、どのワー
ド線がアクセスされてもＷＬ０あるいはＷＬ０′のどち
らかを選択することにより、それぞれ、Ｄ１、Ｄ３側の
セルかあるいはＤ２、Ｄ４側のセルをどちらの順番でも
アクセスでき、頭出しのスピードを高速化できる。
下層ビット線Ｄ１とＤ３とが共通のトランジスタＳ１を
介して上層ビット線ＢＬ１へ接続され、同様に、Ｄ２、
Ｄ４はＳ２を介してＢＬ２へと接続されている。さら
に、Ｓ１とＳ２とを制御するワード線を、ＷＬ０とＷＬ
０′との別の配線にしている。これによって、どのワー
ド線がアクセスされてもＷＬ０あるいはＷＬ０′のどち
らかを選択することにより、それぞれ、Ｄ１、Ｄ３側の
セルかあるいはＤ２、Ｄ４側のセルをどちらの順番でも
アクセスでき、頭出しのスピードを高速化できる。
【００２７】図６はＷＬ２Ｌをアクセスしたときに、ま
ずＷＬ０を選択してＢＬ１にＤ１を介してＣ２１のデー
タを読み出し、次に、ＷＬ０′を選択してＢＬ２にＤ２
を介してＣ２２のデータを読み出し、その後、（この場
合は）逆の順番で再書き込みを行なう場合の動作を示す
タイミングチャートである。読み出し、再書き込みの順
番は上記と逆であってもよい。
ずＷＬ０を選択してＢＬ１にＤ１を介してＣ２１のデー
タを読み出し、次に、ＷＬ０′を選択してＢＬ２にＤ２
を介してＣ２２のデータを読み出し、その後、（この場
合は）逆の順番で再書き込みを行なう場合の動作を示す
タイミングチャートである。読み出し、再書き込みの順
番は上記と逆であってもよい。
【００２８】図７はこのような回路構成を実現するメモ
リセルの構造の一例である。各メモリセルのトランジス
タと選択トランジスタＳ１、Ｓ２とは、同一構造のトラ
ンジスタで形成されており、これによってメモリセルア
レイの連続性を保ったままスイッチＳ１、Ｓ２を形成で
きる。これは、リソグラフィ技術、加工技術、また微細
化を考慮した場合に非常に大きなメリットになる。
リセルの構造の一例である。各メモリセルのトランジス
タと選択トランジスタＳ１、Ｓ２とは、同一構造のトラ
ンジスタで形成されており、これによってメモリセルア
レイの連続性を保ったままスイッチＳ１、Ｓ２を形成で
きる。これは、リソグラフィ技術、加工技術、また微細
化を考慮した場合に非常に大きなメリットになる。
【００２９】トランジスタの具体的構造としては、シリ
コン柱の上下方向をチャネルとし、そのワード線方向に
平行な側壁にゲート絶縁膜を介してワード線となるゲー
ト電極が形成されたものである。シリコン柱の下部はビ
ット線方向に共通に接続され、下層ビット線Ｄ１〜Ｄ４
を形成している。メモリセルのシリコン柱の上部はスタ
ック型キャパシタが形成され、選択トランジスタＳ１、
Ｓ２の上部にはそれぞれ上層ビット線ＢＬ１、ＢＬ２が
接続されている。
コン柱の上下方向をチャネルとし、そのワード線方向に
平行な側壁にゲート絶縁膜を介してワード線となるゲー
ト電極が形成されたものである。シリコン柱の下部はビ
ット線方向に共通に接続され、下層ビット線Ｄ１〜Ｄ４
を形成している。メモリセルのシリコン柱の上部はスタ
ック型キャパシタが形成され、選択トランジスタＳ１、
Ｓ２の上部にはそれぞれ上層ビット線ＢＬ１、ＢＬ２が
接続されている。
【００３０】以下に図８を参照して本発明の第３実施例
を説明する。上記した第１、第２実施例ではフォールデ
ッドビット線方式で構成するものであったが、第３実施
例はノイズに弱いオープンビット線方式による構成に戻
したものである。すなわち、第１、第２実施例で示した
ような選択トランジスタを用いたものでは、時系列にセ
ルをアクセスしているため、下層ビット線のデータが同
時に上層ビット線に出力されない。このことを利用し
て、上層ビット線ＢＬ１、ＢＬ２を１本にし（ＢＬ1
2）、同一のＢＬ12を時系列的に使用するようにする。
このとき、リファレンスビット線としては、例えばセン
スアンプの逆側のビット線を用いるとオープンビット線
方式となる。
を説明する。上記した第１、第２実施例ではフォールデ
ッドビット線方式で構成するものであったが、第３実施
例はノイズに弱いオープンビット線方式による構成に戻
したものである。すなわち、第１、第２実施例で示した
ような選択トランジスタを用いたものでは、時系列にセ
ルをアクセスしているため、下層ビット線のデータが同
時に上層ビット線に出力されない。このことを利用し
て、上層ビット線ＢＬ１、ＢＬ２を１本にし（ＢＬ1
2）、同一のＢＬ12を時系列的に使用するようにする。
このとき、リファレンスビット線としては、例えばセン
スアンプの逆側のビット線を用いるとオープンビット線
方式となる。
【００３１】ここで、第３実施例ではオープンビット線
方式を使用するために動作マージンが問題となるが、そ
の代わりに、上層ビット線のピッチが倍サイズに拡大さ
れるためにパターニングが容易となり、また、上層ビッ
ト線間のカップリング、上層ビット線自体の容量が低減
される分のマージンの向上が期待できる。
方式を使用するために動作マージンが問題となるが、そ
の代わりに、上層ビット線のピッチが倍サイズに拡大さ
れるためにパターニングが容易となり、また、上層ビッ
ト線間のカップリング、上層ビット線自体の容量が低減
される分のマージンの向上が期待できる。
【００３２】図９はこのような回路構成を実現するメモ
リセル構造の一例である。基本的には図７に示した第２
実施例の構造と同様であるが、上層ビット線が１本とな
り、上下カラムのシリコン柱の間を走るように形成され
ている。このため、ビット線の形成後も各シリコン柱上
はビット線で隠れてしまうことはない。このことを利用
して、第３実施例ではキャパシタの形成をビット線の形
成よりも後に行っている。これによって、キャパシタ工
程が全工程の後の方になるため、熱工程等によって特性
を悪化させてしまうような高誘電体膜によるキャパシタ
絶縁膜の導入が可能となり、キャパシタ容量の確保が得
られる。
リセル構造の一例である。基本的には図７に示した第２
実施例の構造と同様であるが、上層ビット線が１本とな
り、上下カラムのシリコン柱の間を走るように形成され
ている。このため、ビット線の形成後も各シリコン柱上
はビット線で隠れてしまうことはない。このことを利用
して、第３実施例ではキャパシタの形成をビット線の形
成よりも後に行っている。これによって、キャパシタ工
程が全工程の後の方になるため、熱工程等によって特性
を悪化させてしまうような高誘電体膜によるキャパシタ
絶縁膜の導入が可能となり、キャパシタ容量の確保が得
られる。
【００３３】なお、本発明は上記したものに限定され
ず、その要旨を逸脱しない範囲で種々変形して実施でき
る。例えば、本発明は６Ｆ2 型のメモリセルアレイにも
適用できる。
ず、その要旨を逸脱しない範囲で種々変形して実施でき
る。例えば、本発明は６Ｆ2 型のメモリセルアレイにも
適用できる。
【００３４】
【発明の効果】以上、本発明によれば、４Ｆ2 や６Ｆ2
型のメモリセルアレイにおいて、従来の技術に対してセ
ンスアンプ数、ビット線間のスイッチの数を削減してチ
ップ面積を最小限に抑えつつ、フォールデッドビット線
構成を実現できるようになる。
型のメモリセルアレイにおいて、従来の技術に対してセ
ンスアンプ数、ビット線間のスイッチの数を削減してチ
ップ面積を最小限に抑えつつ、フォールデッドビット線
構成を実現できるようになる。
【図１】本発明の第１の実施例に係わるＤＲＡＭを示す
回路構成図である。
回路構成図である。
【図２】図１に示す回路の動作タイミングチャートであ
る。
る。
【図３】第１実施例の回路構成を実現するセル構造例を
示す図であり、（ａ）は素子レイアウトを示す平面図で
あり、（ｂ），（ｃ），（ｄ）はそれぞれＡ−Ａ′、Ｂ
−Ｂ′、Ｃ−Ｃ′断面図である。
示す図であり、（ａ）は素子レイアウトを示す平面図で
あり、（ｂ），（ｃ），（ｄ）はそれぞれＡ−Ａ′、Ｂ
−Ｂ′、Ｃ−Ｃ′断面図である。
【図４】図３に示すセル構造の変形例を示す図である。
【図５】本発明の第２の実施例に係わるＤＲＡＭを示す
回路構成図である。
回路構成図である。
【図６】図５に示す回路の動作タイミングチャートであ
る。
る。
【図７】第２実施例の回路構成を実現するセル構造例を
示す図である。
示す図である。
【図８】本発明の第３実施例に係わるＤＲＡＭを示す回
路構成図である。
路構成図である。
【図９】第３実施例の回路構成を実現するセル構造例を
示す図である。
示す図である。
【図１０】従来の回路構成を示す図である。
【図１１】従来の他の回路構成を示す図である。
１、２…読み出し／書き込み回路、ＢＬ１、ＢＬ２…上
層ビット線、ＷＬ０…共通の選択用ワード線、ＷL1L 〜
ＷL4L 、ＷL1R 〜ＷL4R …ワード線、Ｓ１、Ｓ２…スイ
ッチングトランジスタ、Ｄ１〜Ｄ４…下層ビット線、Ｍ
1R1 〜ＭKR1 、Ｍ1L1 〜ＭKL1 …セル。
層ビット線、ＷＬ０…共通の選択用ワード線、ＷL1L 〜
ＷL4L 、ＷL1R 〜ＷL4R …ワード線、Ｓ１、Ｓ２…スイ
ッチングトランジスタ、Ｄ１〜Ｄ４…下層ビット線、Ｍ
1R1 〜ＭKR1 、Ｍ1L1 〜ＭKL1 …セル。
Claims (5)
- 【請求項１】 第１のビット線と、この第１のビット線
のリファレンスビット線と、 前記第１のビット線に対して選択手段を介して接続され
た第２のビット線と、 前記第１のビット線に対して選択手段を介さずに接続さ
れた第３のビット線と、 前記第１のビット線及び前記リファレンスビット線から
なる対に接続された単一のセンスアンプと、 前記選択手段を制御して、前記第２のビット線と、前記
第３のビット線からのデータを前記第１のビット線上へ
時系列的に別々に読み出す制御手段と、 を具備し、折り返し型のビット線構成を有することを特
徴とする半導体記憶装置。 - 【請求項２】 第１のビット線と、この第１のビット線
のリファレンスビット線と、 前記第１のビット線に対して選択手段を介して接続され
た複数の第２のビット線と、 前記第１のビット線、及び前記リファレンスビット線か
らなる対に接続された単一のセンスアンプと、 前記選択手段を制御して、前記複数の第２のビット線か
らのデータを前記第１のビット線上へ時系列的に別々に
読み出す制御手段と、 を具備し、折り返し型のビット線構成を有することを特
徴とする半導体記憶装置。 - 【請求項３】 前記半導体記憶装置が通過ワード線を持
たない構成を有することを特徴とする請求項１又は２記
載の半導体記憶装置。 - 【請求項４】 第１のビット線と、 この第１のビット線に対してそれぞれ選択手段を介して
共通に接続された複数の第２のビット線と、 前記選択手段を制御して、前記複数の第２のビット線か
らのデータを前記第１のビット線上へ時系列的に別々に
読み出す制御手段と、 を具備することを特徴とする半導体記憶装置。 - 【請求項５】 前記第２のビット線には複数のメモリセ
ルが接続され、これらの複数のメモリセルを構成するト
ランジスタと、前記選択手段を構成するトランジスタと
が、同一のピッチで連続パターンで構成されていること
を特徴とする請求項１乃至４のいずれかに記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22224394A JP3350241B2 (ja) | 1994-09-16 | 1994-09-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22224394A JP3350241B2 (ja) | 1994-09-16 | 1994-09-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0887880A true JPH0887880A (ja) | 1996-04-02 |
| JP3350241B2 JP3350241B2 (ja) | 2002-11-25 |
Family
ID=16779348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22224394A Expired - Fee Related JP3350241B2 (ja) | 1994-09-16 | 1994-09-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3350241B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403314B1 (ko) * | 2001-06-30 | 2003-10-30 | 주식회사 하이닉스반도체 | 6ｆ2 셀 어레이의 비트라인 구조 |
| KR100408717B1 (ko) * | 2001-06-30 | 2003-12-11 | 주식회사 하이닉스반도체 | 서브 8ｆ2 셀 어레이의 비트라인 구조 |
| KR100833182B1 (ko) * | 2005-11-17 | 2008-05-28 | 삼성전자주식회사 | 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법 |
| KR100869555B1 (ko) * | 2001-03-23 | 2008-11-21 | 엘피다 메모리, 아이엔씨. | 반도체기억장치 |
| US8472272B2 (en) | 2010-11-04 | 2013-06-25 | Elpida Memory Inc. | Semiconductor device having hierarchical bit line structure |
| US8605476B2 (en) | 2009-12-04 | 2013-12-10 | Elpida Memory, Inc. | Semiconductor device having hierarchical structured bit line |
-
1994
- 1994-09-16 JP JP22224394A patent/JP3350241B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100869555B1 (ko) * | 2001-03-23 | 2008-11-21 | 엘피다 메모리, 아이엔씨. | 반도체기억장치 |
| KR100403314B1 (ko) * | 2001-06-30 | 2003-10-30 | 주식회사 하이닉스반도체 | 6ｆ2 셀 어레이의 비트라인 구조 |
| KR100408717B1 (ko) * | 2001-06-30 | 2003-12-11 | 주식회사 하이닉스반도체 | 서브 8ｆ2 셀 어레이의 비트라인 구조 |
| KR100833182B1 (ko) * | 2005-11-17 | 2008-05-28 | 삼성전자주식회사 | 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법 |
| US8605476B2 (en) | 2009-12-04 | 2013-12-10 | Elpida Memory, Inc. | Semiconductor device having hierarchical structured bit line |
| US8472272B2 (en) | 2010-11-04 | 2013-06-25 | Elpida Memory Inc. | Semiconductor device having hierarchical bit line structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3350241B2 (ja) | 2002-11-25 |
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