JP3318872B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3318872B2 JP3318872B2 JP07334892A JP7334892A JP3318872B2 JP 3318872 B2 JP3318872 B2 JP 3318872B2 JP 07334892 A JP07334892 A JP 07334892A JP 7334892 A JP7334892 A JP 7334892A JP 3318872 B2 JP3318872 B2 JP 3318872B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭと称されてい
る半導体記憶装置に関するものである。
る半導体記憶装置に関するものである。
【０００２】
【従来の技術】図１２は、折り返しビット線構成の積層
キャパシタ型ＤＲＡＭの一従来例を示している。ＤＲＡ
Ｍでは、１個の記憶セル１０が１個のトランジスタ１１
と１個のキャパシタ１２とで構成されており、ワード線
ＷＬ１等がトランジスタ１１のゲート電極になってい
る。
キャパシタ型ＤＲＡＭの一従来例を示している。ＤＲＡ
Ｍでは、１個の記憶セル１０が１個のトランジスタ１１
と１個のキャパシタ１２とで構成されており、ワード線
ＷＬ１等がトランジスタ１１のゲート電極になってい
る。
【０００３】トランジスタ１１のソース・ドレインの一
方であるＮ+ 型の拡散層１３には、コンタクト孔１４を
介して、キャパシタ１２の記憶ノード電極１５がコンタ
クトしている。また、ソース・ドレインの他方であるＮ
+ 型の拡散層１６には、コンタクト孔１７を介して、ビ
ット線ＢＬ１等がコンタクトしている。
方であるＮ+ 型の拡散層１３には、コンタクト孔１４を
介して、キャパシタ１２の記憶ノード電極１５がコンタ
クトしている。また、ソース・ドレインの他方であるＮ
+ 型の拡散層１６には、コンタクト孔１７を介して、ビ
ット線ＢＬ１等がコンタクトしている。
【０００４】ところで、この一従来例は折り返しビット
線構成であるので、拡散層１３、１６同士の間のワード
線ＷＬ１等がビット線ＢＬ１等と直交する方向へ延在し
た部分は、ビット線ＢＬ１等の延在方向で隣接している
記憶セル１０同士の間のフィールド酸化膜２１上に位置
している。
線構成であるので、拡散層１３、１６同士の間のワード
線ＷＬ１等がビット線ＢＬ１等と直交する方向へ延在し
た部分は、ビット線ＢＬ１等の延在方向で隣接している
記憶セル１０同士の間のフィールド酸化膜２１上に位置
している。
【０００５】従って、ワード線ＷＬ１等のうちで拡散層
１３、１６同士の間の部分がいわゆる選択ワード線部２
２になっており、ワード線ＷＬ１等のうちでビット線Ｂ
Ｌ１等の延在方向で隣接している記憶セル１０同士の間
のフィールド酸化膜２１上の部分がいわゆる非選択ワー
ド線部２３になっている。
１３、１６同士の間の部分がいわゆる選択ワード線部２
２になっており、ワード線ＷＬ１等のうちでビット線Ｂ
Ｌ１等の延在方向で隣接している記憶セル１０同士の間
のフィールド酸化膜２１上の部分がいわゆる非選択ワー
ド線部２３になっている。
【０００６】
【発明が解決しようとする課題】しかし、図１２から明
らかな様に、ビット線ＢＬ１等の延在方向で隣接してい
る記憶セル１０同士の間に２本の非選択ワード線部２３
が延在していると、非選択ワード線部２３自体の線幅の
みならず、非選択ワード線部２３同士の間隔が必要であ
る。つまり、非選択ワード線部２３のラインアンドスペ
ースがビット線ＢＬ１等の延在方向において必要であ
り、この方向で記憶セル１０の辺の長さを縮めることが
難しい。
らかな様に、ビット線ＢＬ１等の延在方向で隣接してい
る記憶セル１０同士の間に２本の非選択ワード線部２３
が延在していると、非選択ワード線部２３自体の線幅の
みならず、非選択ワード線部２３同士の間隔が必要であ
る。つまり、非選択ワード線部２３のラインアンドスペ
ースがビット線ＢＬ１等の延在方向において必要であ
り、この方向で記憶セル１０の辺の長さを縮めることが
難しい。
【０００７】なお、記憶データの読出し時にあるワード
線を選択しても、互いに隣接している一対のビット線の
うちの一方にしか記憶セル１０の記憶データが出力され
ないという折り返しビット線構成であるにも拘らず、ビ
ット線ＢＬ１等の延在方向で隣接している記憶セル１０
同士の間の非選択ワード線部２３を１本にする構造とし
て、図１３に示す様に、ワード線ＷＬ１等をビット線Ｂ
Ｌ１等に斜交させたＤＲＡＭも考えられる。
線を選択しても、互いに隣接している一対のビット線の
うちの一方にしか記憶セル１０の記憶データが出力され
ないという折り返しビット線構成であるにも拘らず、ビ
ット線ＢＬ１等の延在方向で隣接している記憶セル１０
同士の間の非選択ワード線部２３を１本にする構造とし
て、図１３に示す様に、ワード線ＷＬ１等をビット線Ｂ
Ｌ１等に斜交させたＤＲＡＭも考えられる。
【０００８】ところで、図１４（ａ）に示す様に、ワー
ド線ＷＬ１がビット線ＢＬ１に直交していると、ビット
線ＢＬ１の延在方向におけるワード線ＷＬ１の幅ｗ1 が
実際の幅ｗ1 と等しくなる。しかし、図１４（ｂ）から
明らかな様に、ワード線ＷＬ１がビット線ＢＬ１に斜交
していると、ビット線ＢＬ１の延在方向におけるワード
線ＷＬ１の幅ｗ2 が実際の幅ｗ1 よりも太くなる。この
ため、幅ｗ1 をリソグラフィの限界にまで細くしても、
幅ｗ2 はそれよりも太くなる。
ド線ＷＬ１がビット線ＢＬ１に直交していると、ビット
線ＢＬ１の延在方向におけるワード線ＷＬ１の幅ｗ1 が
実際の幅ｗ1 と等しくなる。しかし、図１４（ｂ）から
明らかな様に、ワード線ＷＬ１がビット線ＢＬ１に斜交
していると、ビット線ＢＬ１の延在方向におけるワード
線ＷＬ１の幅ｗ2 が実際の幅ｗ1 よりも太くなる。この
ため、幅ｗ1 をリソグラフィの限界にまで細くしても、
幅ｗ2 はそれよりも太くなる。
【０００９】従って、図１２に示した一従来例のＤＲＡ
Ｍ及び図１３に示したＤＲＡＭの何れにおいても、ビッ
ト線ＢＬ１の延在方向における記憶セル１０の辺の長さ
を短くすることが難しく、雑音に強いために信頼性が高
い折り返しビット線構成において集積度を高めることが
難しい。
Ｍ及び図１３に示したＤＲＡＭの何れにおいても、ビッ
ト線ＢＬ１の延在方向における記憶セル１０の辺の長さ
を短くすることが難しく、雑音に強いために信頼性が高
い折り返しビット線構成において集積度を高めることが
難しい。
【００１０】
【課題を解決するための手段】本発明による半導体記憶
装置では、ビット線ＢＬ１等とワード線ＷＬ１等とが互
いに直交する方向へ延在しており、前記ワード線ＷＬ１
等の延在方向では記憶セル１０が前記ビット線ＢＬ１等
の延在方向へ前記記憶セル１０の２分の１個分ずつずれ
て配置されており、一つの前記記憶セル１０に対して前
記ビット線ＢＬ１等の延在方向の一方で隣接している他
の前記記憶セル１０と前記一つの記憶セル１０との間で
は前記ビット線ＢＬ１等をトランジスタ１１にコンタク
トさせているコンタクト孔１７上を前記ワード線ＷＬ１
等が通過し、前記一つの記憶セル１０に対して前記ビッ
ト線ＢＬ１等の延在方向の他方で隣接している他の前記
記憶セル１０と前記一つの記憶セル１０との間では素子
分離領域上を前記ワード線ＷＬ１等が通過している。
装置では、ビット線ＢＬ１等とワード線ＷＬ１等とが互
いに直交する方向へ延在しており、前記ワード線ＷＬ１
等の延在方向では記憶セル１０が前記ビット線ＢＬ１等
の延在方向へ前記記憶セル１０の２分の１個分ずつずれ
て配置されており、一つの前記記憶セル１０に対して前
記ビット線ＢＬ１等の延在方向の一方で隣接している他
の前記記憶セル１０と前記一つの記憶セル１０との間で
は前記ビット線ＢＬ１等をトランジスタ１１にコンタク
トさせているコンタクト孔１７上を前記ワード線ＷＬ１
等が通過し、前記一つの記憶セル１０に対して前記ビッ
ト線ＢＬ１等の延在方向の他方で隣接している他の前記
記憶セル１０と前記一つの記憶セル１０との間では素子
分離領域上を前記ワード線ＷＬ１等が通過している。
【００１１】
【作用】本発明による半導体記憶装置では、ワード線Ｗ
Ｌ１等の延在方向では記憶セル１０がビット線ＢＬ１等
の延在方向へ記憶セル１０の２分の１個分ずつずれて配
置されているので、ワード線ＷＬ１等は記憶セル１０上
とビット線ＢＬ１等の延在方向に並んでいる記憶セル１
０間とを対にして通過する。このため、記憶データの読
出し時にあるワード線ＷＬ１を選択しても、互いに隣接
している一対のビット線ＢＬ１、ＢＬ２等のうちの一方
にしか記憶セル１０の記憶データが出力されず、これら
一対のビット線ＢＬ１、ＢＬ２等で折り返しビット線構
成を形成することができる。
Ｌ１等の延在方向では記憶セル１０がビット線ＢＬ１等
の延在方向へ記憶セル１０の２分の１個分ずつずれて配
置されているので、ワード線ＷＬ１等は記憶セル１０上
とビット線ＢＬ１等の延在方向に並んでいる記憶セル１
０間とを対にして通過する。このため、記憶データの読
出し時にあるワード線ＷＬ１を選択しても、互いに隣接
している一対のビット線ＢＬ１、ＢＬ２等のうちの一方
にしか記憶セル１０の記憶データが出力されず、これら
一対のビット線ＢＬ１、ＢＬ２等で折り返しビット線構
成を形成することができる。
【００１２】そして、この様に折り返しビット線構成を
形成することができるにも拘らず、ビット線ＢＬ１等の
延在方向に並んでいる記憶セル１０間を通過するワード
線ＷＬ１等は１本のみである。しかも、一つの記憶セル
１０に対してビット線ＢＬ１等の延在方向の一方で隣接
している他の記憶セル１０と一つの記憶セル１０との間
ではビット線ＢＬ１等をトランジスタ１１にコンタクト
させているコンタクト孔１７上をワード線ＷＬ１等が通
過し、一つの記憶セル１０に対してビット線ＢＬ１等の
延在方向の他方で隣接している他の記憶セル１０と一つ
の記憶セル１０との間では素子分離領域上をワード線Ｗ
Ｌ１等が通過しているので、ワード線ＷＬ１等の幅とビ
ット線ＢＬ１等をトランジスタ１１にコンタクトさせて
いるコンタクト孔１７の幅とを記憶セル１０に別個に確
保する必要がない。更に、ビット線ＢＬ１等とワード線
ＷＬ１等とが互いに直交しているので、ビット線ＢＬ１
等の延在方向におけるワード線ＷＬ１等の幅ｗ1 が実際
の幅ｗ1 と等しくなり、この幅ｗ1 をリソグラフィの限
界にまで細くすることができる。
形成することができるにも拘らず、ビット線ＢＬ１等の
延在方向に並んでいる記憶セル１０間を通過するワード
線ＷＬ１等は１本のみである。しかも、一つの記憶セル
１０に対してビット線ＢＬ１等の延在方向の一方で隣接
している他の記憶セル１０と一つの記憶セル１０との間
ではビット線ＢＬ１等をトランジスタ１１にコンタクト
させているコンタクト孔１７上をワード線ＷＬ１等が通
過し、一つの記憶セル１０に対してビット線ＢＬ１等の
延在方向の他方で隣接している他の記憶セル１０と一つ
の記憶セル１０との間では素子分離領域上をワード線Ｗ
Ｌ１等が通過しているので、ワード線ＷＬ１等の幅とビ
ット線ＢＬ１等をトランジスタ１１にコンタクトさせて
いるコンタクト孔１７の幅とを記憶セル１０に別個に確
保する必要がない。更に、ビット線ＢＬ１等とワード線
ＷＬ１等とが互いに直交しているので、ビット線ＢＬ１
等の延在方向におけるワード線ＷＬ１等の幅ｗ1 が実際
の幅ｗ1 と等しくなり、この幅ｗ1 をリソグラフィの限
界にまで細くすることができる。
【００１３】
【実施例】以下、折り返しビット線構成の積層キャパシ
タ型ＤＲＡＭに適用した本発明の一実施例及びその変形
例を、図１〜１１を参照しながら説明する。なお、図１
２に示した一従来例に対応する構成部分には、同一の符
号を付してある。
タ型ＤＲＡＭに適用した本発明の一実施例及びその変形
例を、図１〜１１を参照しながら説明する。なお、図１
２に示した一従来例に対応する構成部分には、同一の符
号を付してある。
【００１４】図１、２が本実施例を示しており、図３が
その製造工程を示している。本実施例を製造するために
は、図３（ａ）に示す様に、従来公知の選択酸化法でＳ
ｉ基板２４の素子分離領域にフィールド酸化膜２１をま
ず形成する。フィールド酸化膜２１に囲まれている１個
の素子活性領域には、その長手方向に並ぶ２個の記憶セ
ル１０を最終的に形成する。また、ビット線ＢＬ１等も
後に素子活性領域の長手方向に延在させ、ワード線ＷＬ
１等はビット線ＢＬ１等に直交させる。
その製造工程を示している。本実施例を製造するために
は、図３（ａ）に示す様に、従来公知の選択酸化法でＳ
ｉ基板２４の素子分離領域にフィールド酸化膜２１をま
ず形成する。フィールド酸化膜２１に囲まれている１個
の素子活性領域には、その長手方向に並ぶ２個の記憶セ
ル１０を最終的に形成する。また、ビット線ＢＬ１等も
後に素子活性領域の長手方向に延在させ、ワード線ＷＬ
１等はビット線ＢＬ１等に直交させる。
【００１５】従って、図１から明らかな様に、フィール
ド酸化膜２１に囲まれている素子活性領域は、ワード線
ＷＬ１等の延在方向ではビット線ＢＬ１等の延在方向へ
記憶セル１０の２分の１個分ずつずれて配置させる。そ
の後、ＣＶＤ法でＳｉＯ2 膜２５を全面に堆積させる。
ド酸化膜２１に囲まれている素子活性領域は、ワード線
ＷＬ１等の延在方向ではビット線ＢＬ１等の延在方向へ
記憶セル１０の２分の１個分ずつずれて配置させる。そ
の後、ＣＶＤ法でＳｉＯ2 膜２５を全面に堆積させる。
【００１６】次に、図３（ｂ）に示す様に、Ｓｉ基板２
４に達するコンタクト孔１７をＲＩＥでＳｉＯ2 膜２５
に開孔する。その後、多結晶Ｓｉ膜とＷＳｉ膜とから成
るポリサイド膜を堆積させ、このポリサイド膜をパター
ニングしてビット線ＢＬ１等を形成する。
４に達するコンタクト孔１７をＲＩＥでＳｉＯ2 膜２５
に開孔する。その後、多結晶Ｓｉ膜とＷＳｉ膜とから成
るポリサイド膜を堆積させ、このポリサイド膜をパター
ニングしてビット線ＢＬ１等を形成する。
【００１７】ビット線ＢＬ１等は、図１２に示した一従
来例の様に素子活性領域上を延在させるのではなく、フ
ィールド酸化膜２１上を延在させ、フィールド酸化膜２
１上からコンタクト孔１７上へ延在する分枝部２６を設
ける。その後、ＣＶＤ法でＳｉＯ2 膜２７を全面に堆積
させる。
来例の様に素子活性領域上を延在させるのではなく、フ
ィールド酸化膜２１上を延在させ、フィールド酸化膜２
１上からコンタクト孔１７上へ延在する分枝部２６を設
ける。その後、ＣＶＤ法でＳｉＯ2 膜２７を全面に堆積
させる。
【００１８】次に、図３（ｃ）及び図４に示す様に、素
子活性領域のうちでワード線ＷＬ１等を延在させるべき
部分及びその近傍のＳｉＯ2 膜２５、２７にＲＩＥで開
口３１を形成し、この開口３１内の素子活性領域の表面
にゲート酸化膜３２を形成する。
子活性領域のうちでワード線ＷＬ１等を延在させるべき
部分及びその近傍のＳｉＯ2 膜２５、２７にＲＩＥで開
口３１を形成し、この開口３１内の素子活性領域の表面
にゲート酸化膜３２を形成する。
【００１９】その後、多結晶Ｓｉ膜とＷＳｉ膜とから成
るポリサイド膜を堆積させ、このポリサイド膜をパター
ニングしてワード線ＷＬ１等を形成する。そして、ワー
ド線ＷＬ１等とフィールド酸化膜２１とをマスクにし
て、素子活性領域に拡散層１３、１６を形成する。
るポリサイド膜を堆積させ、このポリサイド膜をパター
ニングしてワード線ＷＬ１等を形成する。そして、ワー
ド線ＷＬ１等とフィールド酸化膜２１とをマスクにし
て、素子活性領域に拡散層１３、１６を形成する。
【００２０】次に、図３（ｄ）に示す様に、層間絶縁膜
としてのＳｉＯ2 膜３３を形成し、このＳｉＯ2 膜３３
及びゲート酸化膜３２にコンタクト孔１４をＲＩＥで開
孔する。そして、多結晶Ｓｉ膜の堆積及びＲＩＥによる
パターニングで、キャパシタ１２の記憶ノード電極１５
を形成する。
としてのＳｉＯ2 膜３３を形成し、このＳｉＯ2 膜３３
及びゲート酸化膜３２にコンタクト孔１４をＲＩＥで開
孔する。そして、多結晶Ｓｉ膜の堆積及びＲＩＥによる
パターニングで、キャパシタ１２の記憶ノード電極１５
を形成する。
【００２１】その後、ＯＮＯ膜と多結晶Ｓｉ膜とを順次
に堆積させて、キャパシタ１２のキャパシタ絶縁膜３４
と対向電極３５とを形成する。そして、更にオーバコー
ト膜３６を形成して、本実施例を完成させる。なお、以
上の説明からも明らかな様に、本実施例の製造工程は、
図１２に示した一従来例等の製造工程と略同等程度であ
り特に複雑にはなっていない。
に堆積させて、キャパシタ１２のキャパシタ絶縁膜３４
と対向電極３５とを形成する。そして、更にオーバコー
ト膜３６を形成して、本実施例を完成させる。なお、以
上の説明からも明らかな様に、本実施例の製造工程は、
図１２に示した一従来例等の製造工程と略同等程度であ
り特に複雑にはなっていない。
【００２２】以上の様にして製造した本実施例では、図
１から明らかな様に、ビット線ＢＬ１等とワード線ＷＬ
１等とが互いに直交する方向へ延在しているが、ワード
線ＷＬ１等の延在方向では記憶セル１０がビット線ＢＬ
１等の延在方向へ記憶セル１０の２分の１個分ずつずれ
て配置されている。
１から明らかな様に、ビット線ＢＬ１等とワード線ＷＬ
１等とが互いに直交する方向へ延在しているが、ワード
線ＷＬ１等の延在方向では記憶セル１０がビット線ＢＬ
１等の延在方向へ記憶セル１０の２分の１個分ずつずれ
て配置されている。
【００２３】このため、ワード線ＷＬ１等は、記憶セル
１０上とビット線ＢＬ１等の延在方向に並んでいる記憶
セル１０間のフィールド酸化膜２１またはコンタクト孔
１７上とを交互に通過している。コンタクト孔１７上に
はビット線ＢＬ１等の分枝部２６と層間絶縁膜であるＳ
ｉＯ2 膜２７とが設けられており、ワード線ＷＬ１等は
これらの上層を通過しているので、ワード線ＷＬ１等の
この部分で記憶セル１０を選択することはできない。
１０上とビット線ＢＬ１等の延在方向に並んでいる記憶
セル１０間のフィールド酸化膜２１またはコンタクト孔
１７上とを交互に通過している。コンタクト孔１７上に
はビット線ＢＬ１等の分枝部２６と層間絶縁膜であるＳ
ｉＯ2 膜２７とが設けられており、ワード線ＷＬ１等は
これらの上層を通過しているので、ワード線ＷＬ１等の
この部分で記憶セル１０を選択することはできない。
【００２４】従って、本実施例の等価回路は図２の様に
なり、記憶データの読出し時に例えばワード線ＷＬ１を
選択しても、記憶セル１０からは１本おきのビット線Ｂ
Ｌ２、ＢＬ４等にしか記憶データが出力されず、それら
の間のビット線ＢＬ１、ＢＬ３等には記憶セル１０から
記憶データが出力されない。つまり、本実施例は、互い
に隣接している一対のビット線ＢＬ１、ＢＬ２等で折り
返しビット線構成が形成されている。
なり、記憶データの読出し時に例えばワード線ＷＬ１を
選択しても、記憶セル１０からは１本おきのビット線Ｂ
Ｌ２、ＢＬ４等にしか記憶データが出力されず、それら
の間のビット線ＢＬ１、ＢＬ３等には記憶セル１０から
記憶データが出力されない。つまり、本実施例は、互い
に隣接している一対のビット線ＢＬ１、ＢＬ２等で折り
返しビット線構成が形成されている。
【００２５】そして、この様に折り返しビット線構成が
形成されているので、１個の記憶セル１０を通過するワ
ード線ＷＬ１等は、本実施例でも、図１２に示した一従
来例等と同様に、選択ワード線部２２と非選択ワード線
部２３との２本である。しかし、非選択ワード線部２３
のうちの１／２本分がコンタクト孔１７上を通過してい
るので、ビット線ＢＬ１等の延在方向における記憶セル
１０の辺の長さを、非選択ワード線部２３の幅の１／２
分と非選択ワード線部２３同士の間隔の１／２分とにつ
いて狭めることができる。
形成されているので、１個の記憶セル１０を通過するワ
ード線ＷＬ１等は、本実施例でも、図１２に示した一従
来例等と同様に、選択ワード線部２２と非選択ワード線
部２３との２本である。しかし、非選択ワード線部２３
のうちの１／２本分がコンタクト孔１７上を通過してい
るので、ビット線ＢＬ１等の延在方向における記憶セル
１０の辺の長さを、非選択ワード線部２３の幅の１／２
分と非選択ワード線部２３同士の間隔の１／２分とにつ
いて狭めることができる。
【００２６】なお、以上の実施例では、図１に示した様
にフィールド酸化膜２１をパターニングすることによっ
て図２に示した様な等価回路の記憶セル１０を形成した
が、図５に示す様にフィールド酸化膜２１をパターニン
グすることによって図２に示した様な等価回路の記憶セ
ル１０を形成することもできる。
にフィールド酸化膜２１をパターニングすることによっ
て図２に示した様な等価回路の記憶セル１０を形成した
が、図５に示す様にフィールド酸化膜２１をパターニン
グすることによって図２に示した様な等価回路の記憶セ
ル１０を形成することもできる。
【００２７】また、図６または図７に示す様にフィール
ド酸化膜２１をパターニングすることによって図８に示
す様な等価回路の記憶セル１０を形成することもでき、
図９または図１０に示す様にフィールド酸化膜２１をパ
ターニングすることによって図１１に示す様な等価回路
の記憶セル１０を形成することもできる。
ド酸化膜２１をパターニングすることによって図８に示
す様な等価回路の記憶セル１０を形成することもでき、
図９または図１０に示す様にフィールド酸化膜２１をパ
ターニングすることによって図１１に示す様な等価回路
の記憶セル１０を形成することもできる。
【００２８】これらの何れのパターンにフィールド酸化
膜２１をパターニングしても、記憶データの読出し時
に、互いに隣接している一対のビット線ＢＬ１、ＢＬ２
等の一方にのみ記憶セル１０から記憶データが出力され
る様なビット線対をセンス増幅器に接続することによっ
て、折り返しビット線構成を形成することができる。
膜２１をパターニングしても、記憶データの読出し時
に、互いに隣接している一対のビット線ＢＬ１、ＢＬ２
等の一方にのみ記憶セル１０から記憶データが出力され
る様なビット線対をセンス増幅器に接続することによっ
て、折り返しビット線構成を形成することができる。
【００２９】
【発明の効果】本発明による半導体記憶装置では、折り
返しビット線構成を形成することができるにも拘らず、
ビット線の延在方向に並んでいる記憶セル間を通過する
ワード線は１本のみであり、しかもワード線の幅とビッ
ト線をトランジスタにコンタクトさせているコンタクト
孔の幅とを記憶セルに別個に確保する必要がなく、更に
ビット線の延在方向におけるワード線の幅をリソグラフ
ィの限界にまで細くすることができるので、ビット線の
延在方向における記憶セルの辺の長さを短くすることが
できる。従って、信頼性及び集積度の両方を高めること
ができる。
返しビット線構成を形成することができるにも拘らず、
ビット線の延在方向に並んでいる記憶セル間を通過する
ワード線は１本のみであり、しかもワード線の幅とビッ
ト線をトランジスタにコンタクトさせているコンタクト
孔の幅とを記憶セルに別個に確保する必要がなく、更に
ビット線の延在方向におけるワード線の幅をリソグラフ
ィの限界にまで細くすることができるので、ビット線の
延在方向における記憶セルの辺の長さを短くすることが
できる。従って、信頼性及び集積度の両方を高めること
ができる。
【図１】本発明の一実施例の平面図である。
【図２】一実施例の等価回路図である。
【図３】一実施例の製造工程を順次に示しており、図１
のＩＩＩ−ＩＩＩ線に沿う位置における側断面図であ
る。
のＩＩＩ−ＩＩＩ線に沿う位置における側断面図であ
る。
【図４】製造過程にある一実施例の平面図である。
【図５】一実施例に対する第１変形例の平面図である。
【図６】一実施例に対する第２変形例の平面図である。
【図７】一実施例に対する第３変形例の平面図である。
【図８】第２及び第３変形例の等価回路図である。
【図９】一実施例に対する第４変形例の平面図である。
【図１０】一実施例に対する第５変形例の平面図であ
る。
る。
【図１１】第４及び第５変形例の等価回路図である。
【図１２】本発明の一従来例の平面図である。
【図１３】一従来例を改良するために本願の出願人が考
えた改良例の平面図である。
えた改良例の平面図である。
【図１４】改良例の課題を説明するための平面図であ
る。
る。
１０ 記憶セル ＷＬ１ ワード線 ＷＬ２ ワード線 ＷＬ３ ワード線 ＷＬ４ ワード線 ＢＬ１ ビット線 ＢＬ２ ビット線 ＢＬ３ ビット線 ＢＬ４ ビット線
Claims (1)
- 【請求項１】 トランジスタとキャパシタとで記憶セル
が構成されている半導体記憶装置において、 ビット線とワード線とが互いに直交する方向へ延在して
おり、 前記ワード線の延在方向では前記記憶セルが前記ビット
線の延在方向へ前記記憶セルの２分の１個分ずつずれて
配置されており、一つの前記記憶セルに対して 前記ビット線の延在方向の
一方で隣接している他の前記記憶セルと前記一つの記憶
セルとの間では前記ビット線を前記トランジスタにコン
タクトさせているコンタクト孔上を前記ワード線が通過
し、前記一つの記憶セルに対して前記ビット線の延在方
向の他方で隣接している他の前記記憶セルと前記一つの
記憶セルとの間では素子分離領域上を前記ワード線が通
過している半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07334892A JP3318872B2 (ja) | 1992-02-25 | 1992-02-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07334892A JP3318872B2 (ja) | 1992-02-25 | 1992-02-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235299A JPH05235299A (ja) | 1993-09-10 |
| JP3318872B2 true JP3318872B2 (ja) | 2002-08-26 |
Family
ID=13515569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07334892A Expired - Fee Related JP3318872B2 (ja) | 1992-02-25 | 1992-02-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3318872B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3277103B2 (ja) * | 1995-09-18 | 2002-04-22 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1992
- 1992-02-25 JP JP07334892A patent/JP3318872B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235299A (ja) | 1993-09-10 |
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