JP2562460B2 - ダイナミック・ランダム・アクセス・メモリ装置およびその製造方法 - Google Patents
ダイナミック・ランダム・アクセス・メモリ装置およびその製造方法Info
- Publication number
- JP2562460B2 JP2562460B2 JP62229849A JP22984987A JP2562460B2 JP 2562460 B2 JP2562460 B2 JP 2562460B2 JP 62229849 A JP62229849 A JP 62229849A JP 22984987 A JP22984987 A JP 22984987A JP 2562460 B2 JP2562460 B2 JP 2562460B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- capacitor
- cell plate
- insulating layer
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000003990 capacitor Substances 0.000 claims description 35
- 238000000059 patterning Methods 0.000 claims description 7
- 239000013256 coordination polymer Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 37
- 239000004020 conductor Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔概 要〕 DRAM装置およびその製造方法、特に、折り返しビット
線方式の１トランジスタ・１キャパシタ型DRAMセルの構
造に関し、 セル・サイズを小さくすることを目的とし、各セル毎
に応じて隣接する２つのセルの各キャパシタの対向電極
を構成し、且つ、互いに結合されるように形成されたセ
ルプレートと、該セルプレートを覆って全面に形成さ
れ、該セルプレートのほぼ中央の位置に対応した部分に
コンタクト窓を有する絶縁層と、該絶縁層上に形成さ
れ、該コンタクト窓を介して各セルプレートを互いに電
気的に接続する導電層と、を具備するように構成する。
線方式の１トランジスタ・１キャパシタ型DRAMセルの構
造に関し、 セル・サイズを小さくすることを目的とし、各セル毎
に応じて隣接する２つのセルの各キャパシタの対向電極
を構成し、且つ、互いに結合されるように形成されたセ
ルプレートと、該セルプレートを覆って全面に形成さ
れ、該セルプレートのほぼ中央の位置に対応した部分に
コンタクト窓を有する絶縁層と、該絶縁層上に形成さ
れ、該コンタクト窓を介して各セルプレートを互いに電
気的に接続する導電層と、を具備するように構成する。
本発明は、ダイナミック・ランダム・アクセス・メモ
リ（Dynamic Random Access Memory;以下DRAMと称す
る）装置およびその製造方法に関し、特に、折り返しビ
ット線方式の１トランジスタ・１キャパシタ型DRAMセル
の構造に関する。
リ（Dynamic Random Access Memory;以下DRAMと称す
る）装置およびその製造方法に関し、特に、折り返しビ
ット線方式の１トランジスタ・１キャパシタ型DRAMセル
の構造に関する。
DRAMにおけるセル面積は、主としてキャパシタ・セル
の面積によって決まることが知られている。上述した折
り返しビット線方式のDRAMは、オープン・ビット線方式
に比べ、一つおきのビット線にダミー・セルが接続さ
れ得るように、ワード線とビット線の交差部に一つおき
にセルが配置された構成となっているので、セル・アレ
イ面積の点で有利である、センス・アンプに対し一対
のビット線が隣り同士で同じ方向に延びており、容量結
合等による各種の雑音がセンス・アンプに対して同相モ
ードになるので、該雑音が差動動作によって相殺され、
これによって大きな信号対雑音比を得ることができる、
等の特徴を有している。このような理由から、最近では
専ら折り返しビット線方式のDRAMが多用されている。
の面積によって決まることが知られている。上述した折
り返しビット線方式のDRAMは、オープン・ビット線方式
に比べ、一つおきのビット線にダミー・セルが接続さ
れ得るように、ワード線とビット線の交差部に一つおき
にセルが配置された構成となっているので、セル・アレ
イ面積の点で有利である、センス・アンプに対し一対
のビット線が隣り同士で同じ方向に延びており、容量結
合等による各種の雑音がセンス・アンプに対して同相モ
ードになるので、該雑音が差動動作によって相殺され、
これによって大きな信号対雑音比を得ることができる、
等の特徴を有している。このような理由から、最近では
専ら折り返しビット線方式のDRAMが多用されている。
第４図にはこのような折り返しビット線方式のDRAMの
一従来例が示される。
一従来例が示される。
同図の例示はDRAM装置におけるセルのパターン形状を
模式平面的に示したもので、B1,B2はビット線、W1,W2は
ワード線を示し、該ビット線とワード線の交差部にはト
ランジスタQ1（ビット線B1とワード線W1の交差部）,Q2
（ビット線B2とワード線W2の交差部）が形成され、各ト
ランジスタにはそれぞれ電気的に隣接してキャパシタC1
（ビット線B1とワード線W2の交差部）,C2（ビット線B2
とワード線W1の交差部）が形成されている。また、41,4
2はコンタクト窓であって、それぞれトランジスタQ1の
ソース／ドレイン領域（S/D領域）とビット線B1との
間、トランジスタQ2のS/D領域とビット線B2との間を電
気的に接続するためのものである。さらにCPはセルプレ
ート、43,44はそれぞれトランジスタQ1,Q2を形成するた
めに設けられた窓明け部を示す。
模式平面的に示したもので、B1,B2はビット線、W1,W2は
ワード線を示し、該ビット線とワード線の交差部にはト
ランジスタQ1（ビット線B1とワード線W1の交差部）,Q2
（ビット線B2とワード線W2の交差部）が形成され、各ト
ランジスタにはそれぞれ電気的に隣接してキャパシタC1
（ビット線B1とワード線W2の交差部）,C2（ビット線B2
とワード線W1の交差部）が形成されている。また、41,4
2はコンタクト窓であって、それぞれトランジスタQ1の
ソース／ドレイン領域（S/D領域）とビット線B1との
間、トランジスタQ2のS/D領域とビット線B2との間を電
気的に接続するためのものである。さらにCPはセルプレ
ート、43,44はそれぞれトランジスタQ1,Q2を形成するた
めに設けられた窓明け部を示す。
第４図に示される従来形のDRAMセルの製造に際して
は、まず、半導体基板上にフィールド領域を形成後、キ
ャパシタ部のトレンチを形成し、次いで、トレンチの内
面に絶縁層（キャパシタの誘電体に相当）を形成し、さ
らにその上に導電層（キャパシタの対向電極に相当）を
デポジションしてセルプレートを形成する。この場合、
知られているように、セルプレートには所定の電圧（0V
を含む）が印加されるようになっているので、各キャパ
シタのセルプレートの電位を等電位にするために、各セ
ルプレートを互いに電気的に接続することが行われてい
る。
は、まず、半導体基板上にフィールド領域を形成後、キ
ャパシタ部のトレンチを形成し、次いで、トレンチの内
面に絶縁層（キャパシタの誘電体に相当）を形成し、さ
らにその上に導電層（キャパシタの対向電極に相当）を
デポジションしてセルプレートを形成する。この場合、
知られているように、セルプレートには所定の電圧（0V
を含む）が印加されるようになっているので、各キャパ
シタのセルプレートの電位を等電位にするために、各セ
ルプレートを互いに電気的に接続することが行われてい
る。
従って、セルプレートの形成に際しては、まず、トレ
ンチ内部を含めて全体を覆うように導電層をデポジショ
ンし、次いで、第４図に示されるように隣り合うキャパ
シタ（C1,C2）のセルプレートが互いに接続されるよう
にパターニングを行うことが必要である。このパターニ
ング後、窓明け部43,44を形成し、そしてトランジスタQ
1,Q2を形成する。
ンチ内部を含めて全体を覆うように導電層をデポジショ
ンし、次いで、第４図に示されるように隣り合うキャパ
シタ（C1,C2）のセルプレートが互いに接続されるよう
にパターニングを行うことが必要である。このパターニ
ング後、窓明け部43,44を形成し、そしてトランジスタQ
1,Q2を形成する。
なお、セルプレートに所定の電位を与えることによ
り、トレンチ内面の絶縁層を挟んで基板内には反転層
（キャパシタの蓄積電極に相当）が形成される。この反
転層は、図示はしないが各トランジスタのS/D領域と電
気的に接続されている。かくして、蓄積電極と誘電体と
セルプレートとにより形成されたキャパシタ、およびト
ランジスタにより１トランジスタ・１キャパシタ型DRAM
セルが構成される。
り、トレンチ内面の絶縁層を挟んで基板内には反転層
（キャパシタの蓄積電極に相当）が形成される。この反
転層は、図示はしないが各トランジスタのS/D領域と電
気的に接続されている。かくして、蓄積電極と誘電体と
セルプレートとにより形成されたキャパシタ、およびト
ランジスタにより１トランジスタ・１キャパシタ型DRAM
セルが構成される。
上述した従来形のDRAMにおいては、所定の形状にパタ
ーニングされたセルプレートCPを形成した後で、トラン
ジスタQ1,Q2の形成、すなわちゲート電極としてのワー
ド線W1,W2を形成するようにしている。この場合、第４
図にも図示されるように、キャパシタC1およびC2の間を
接続している部分においてセルプレートの縁端とワード
線との間に位置合せ余裕M1,M2（＝M1）をとる必要があ
る。これは、MOSトランジスタを構成するためにワード
線用の導体が薄い絶縁層を挟んで半導体基板側に相対す
る必要があること、ワード線を挟んでその両側にトラン
ジスタのS/D領域を充分に確保する必要があること、等
に鑑みて施される処置である。また、その一方では、キ
ャパシタC1およびC2の間を接続しているセルプレート導
体は、高信頼度の電気的接続状態を確保する観点から、
相応の幅を有している必要がある。つまり、その幅を必
要限度以下に細くすることは出来ない。
ーニングされたセルプレートCPを形成した後で、トラン
ジスタQ1,Q2の形成、すなわちゲート電極としてのワー
ド線W1,W2を形成するようにしている。この場合、第４
図にも図示されるように、キャパシタC1およびC2の間を
接続している部分においてセルプレートの縁端とワード
線との間に位置合せ余裕M1,M2（＝M1）をとる必要があ
る。これは、MOSトランジスタを構成するためにワード
線用の導体が薄い絶縁層を挟んで半導体基板側に相対す
る必要があること、ワード線を挟んでその両側にトラン
ジスタのS/D領域を充分に確保する必要があること、等
に鑑みて施される処置である。また、その一方では、キ
ャパシタC1およびC2の間を接続しているセルプレート導
体は、高信頼度の電気的接続状態を確保する観点から、
相応の幅を有している必要がある。つまり、その幅を必
要限度以下に細くすることは出来ない。
従って、隣接するワード線の間隔は位置合せ余裕の大
きさによって決まることになる。それ故、従来形のセル
構造によれば、この位置合せ余裕を見込んだ分だけ１セ
ル当たりのセル・サイズが大きくなるという問題があっ
た。ちなみに、第４図のセル配列によれば、ビット線ピ
ッチを1.2μｍにすると、ワード線ピッチは3.1μｍ必要
とされる。
きさによって決まることになる。それ故、従来形のセル
構造によれば、この位置合せ余裕を見込んだ分だけ１セ
ル当たりのセル・サイズが大きくなるという問題があっ
た。ちなみに、第４図のセル配列によれば、ビット線ピ
ッチを1.2μｍにすると、ワード線ピッチは3.1μｍ必要
とされる。
なお、以下の記述においてワード線ピッチとは、ワー
ド線の中心間距離を指すのではなく、１トランジスタ・
１キャパシタ構成のセルの長さ（第４図の例示ではコン
タクト窓41と42の間の間隔）を指すものとする。
ド線の中心間距離を指すのではなく、１トランジスタ・
１キャパシタ構成のセルの長さ（第４図の例示ではコン
タクト窓41と42の間の間隔）を指すものとする。
本発明は、上述した従来技術における問題点に鑑み創
作されたもので、セル・サイズを小さくすることができ
るDRAM装置およびその製造方法を提供することを目的と
している。
作されたもので、セル・サイズを小さくすることができ
るDRAM装置およびその製造方法を提供することを目的と
している。
上述した従来技術における問題点は、本発明の１つの
形態、すなわち折り返しビット線方式のセル配列を有す
るDRAM装置であって、各セル毎に応じて隣接する２つの
セルの各キャパシタの対向電極を構成し、且つ、互いに
結合されるように形成されたセルプレートと、該セルプ
レートを覆って全面に形成され、該セルプレートのほぼ
中央の位置に対応した部分にコンタクト窓を有する絶縁
層と、該絶縁層上に形成され、該コンタクト窓を介して
各セルプレートを互いに電気的に接続する導電層と、を
具備するDRAM装置を提供することにより、解決される。
形態、すなわち折り返しビット線方式のセル配列を有す
るDRAM装置であって、各セル毎に応じて隣接する２つの
セルの各キャパシタの対向電極を構成し、且つ、互いに
結合されるように形成されたセルプレートと、該セルプ
レートを覆って全面に形成され、該セルプレートのほぼ
中央の位置に対応した部分にコンタクト窓を有する絶縁
層と、該絶縁層上に形成され、該コンタクト窓を介して
各セルプレートを互いに電気的に接続する導電層と、を
具備するDRAM装置を提供することにより、解決される。
また、本発明の他の形態によれば、折り返しビット線
方式のセル配列を有するDRAM装置の製造方法であって、
各セル毎に応じて隣接する２つのセルの各キャパシタ領
域上で互いに結合されるようにセルプレートを形成する
工程と、該セルプレートを覆って全面に絶縁層を形成し
た後、各セルプレートのほぼ中央の部分に対応する位置
において該セルプレートに到達するようコンタクト窓を
明ける工程と、該絶縁層および該コンタクト窓を覆って
全面に導電層を形成した後、該コンタクト窓に対応する
領域が残るように該導電層をパターニングする工程と、
を具備するDRAM装置の製造方法が提供される。
方式のセル配列を有するDRAM装置の製造方法であって、
各セル毎に応じて隣接する２つのセルの各キャパシタ領
域上で互いに結合されるようにセルプレートを形成する
工程と、該セルプレートを覆って全面に絶縁層を形成し
た後、各セルプレートのほぼ中央の部分に対応する位置
において該セルプレートに到達するようコンタクト窓を
明ける工程と、該絶縁層および該コンタクト窓を覆って
全面に導電層を形成した後、該コンタクト窓に対応する
領域が残るように該導電層をパターニングする工程と、
を具備するDRAM装置の製造方法が提供される。
本発明においては、キャパシタ・セルの本来の対向電
極としてのセルプレートの形成と、各セルプレートを互
いに電気的に接続する導電層の形成はそれぞれ別の工程
で行われるようになっている。
極としてのセルプレートの形成と、各セルプレートを互
いに電気的に接続する導電層の形成はそれぞれ別の工程
で行われるようになっている。
従って、従来形に見られるような一体的な形成、すな
わちトランジスタ部形成領域の部分を考慮してパターニ
ングを行うことにより、本来の対向電極としてのセルプ
レートの部分および各セルプレートを互いに電気的に接
続する導体部分を一体的に形成する必要がないので、ト
ランジスタ部の窓明けの際の位置合せ余裕をとる必要が
なく、それ故、その分だけセル・サイズを小さくするこ
とが可能となる。
わちトランジスタ部形成領域の部分を考慮してパターニ
ングを行うことにより、本来の対向電極としてのセルプ
レートの部分および各セルプレートを互いに電気的に接
続する導体部分を一体的に形成する必要がないので、ト
ランジスタ部の窓明けの際の位置合せ余裕をとる必要が
なく、それ故、その分だけセル・サイズを小さくするこ
とが可能となる。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第１図には本発明の一実施例としての折り返しビット
線方式のDRAM装置におけるセルのパターン形状が模式平
面的に示される。また、第２図（ａ）〜（ｃ）には第１
図のセルの各部の断面が示される。
線方式のDRAM装置におけるセルのパターン形状が模式平
面的に示される。また、第２図（ａ）〜（ｃ）には第１
図のセルの各部の断面が示される。
第１図において、BL1,BL2はビット線、WL0〜WL3はワ
ード線を示し、該ビット線とワード線の交差部、つまり
ビット線BL1とワード線WL1の交差部にはトランジスタQA
（第２図（ａ）参照）、ビット線BL2とワード線WL2の交
差部にはトランジスタQB（第２図（ｂ）参照）が形成さ
れている。各トランジスタにはそれぞれ電気的に隣接し
て、ビット線BL1とワード線WL2の交差部にキャパシタCA
（第２図（ａ）参照）、ビット線BL2とワード線WL1の交
差部にキャパシタCB（第２図（ｂ）参照）が形成されて
いる。また、CP1,CP2はセルプレート、11,12はコンタク
ト窓、10は該コンタクト窓を介して各セルプレートを電
気的に接続するための導体を示す。なお、同図の例示で
は簡単化のため、導体10についてはセルプレートCP1とC
P2との間のみが示されている。
ード線を示し、該ビット線とワード線の交差部、つまり
ビット線BL1とワード線WL1の交差部にはトランジスタQA
（第２図（ａ）参照）、ビット線BL2とワード線WL2の交
差部にはトランジスタQB（第２図（ｂ）参照）が形成さ
れている。各トランジスタにはそれぞれ電気的に隣接し
て、ビット線BL1とワード線WL2の交差部にキャパシタCA
（第２図（ａ）参照）、ビット線BL2とワード線WL1の交
差部にキャパシタCB（第２図（ｂ）参照）が形成されて
いる。また、CP1,CP2はセルプレート、11,12はコンタク
ト窓、10は該コンタクト窓を介して各セルプレートを電
気的に接続するための導体を示す。なお、同図の例示で
は簡単化のため、導体10についてはセルプレートCP1とC
P2との間のみが示されている。
さらに第２図（ａ）〜（ｃ）において、21はｐ型半導
体基板、22はフィールド領域としての絶縁層、23A,23B
はキャパシタの蓄積電極としての反転層、24A,24Bはキ
ャパシタの誘電体としての絶縁層、CP1,CP2はキャパシ
タの対向電極としてのセルプレート、25A,25Bはトラン
ジスタのゲート絶縁層、26A,26Bはトランジスタのソー
ス領域、27A,27Bはトランジスタのドレイン領域、28A,2
8Bは隣接セルのゲート絶縁層、29は層間絶縁層、をそれ
ぞれ示す。
体基板、22はフィールド領域としての絶縁層、23A,23B
はキャパシタの蓄積電極としての反転層、24A,24Bはキ
ャパシタの誘電体としての絶縁層、CP1,CP2はキャパシ
タの対向電極としてのセルプレート、25A,25Bはトラン
ジスタのゲート絶縁層、26A,26Bはトランジスタのソー
ス領域、27A,27Bはトランジスタのドレイン領域、28A,2
8Bは隣接セルのゲート絶縁層、29は層間絶縁層、をそれ
ぞれ示す。
次に、第３図（ａ）〜（ｇ）を参照しながら第１図の
セルの製造方法について説明する。なお、第１図の平面
図から明らかなようにセルプレートCP1側とセルプレー
トCP2側との構成は互いに同じであるので、簡単化のた
めセルプレートCP1側についてのみ説明する。
セルの製造方法について説明する。なお、第１図の平面
図から明らかなようにセルプレートCP1側とセルプレー
トCP2側との構成は互いに同じであるので、簡単化のた
めセルプレートCP1側についてのみ説明する。
まず工程（ａ）では、基板21上に溝を形成して該溝内
に絶縁物、例えばSiO2を埋込み、フィールド絶縁層22を
形成する。次いで工程（ｂ）では、セルプレート用の窓
明け後、キャパシタ部のトレンチを形成し、該トレンチ
の内面に絶縁層をデポジションして誘電層24Aを形成す
る。
に絶縁物、例えばSiO2を埋込み、フィールド絶縁層22を
形成する。次いで工程（ｂ）では、セルプレート用の窓
明け後、キャパシタ部のトレンチを形成し、該トレンチ
の内面に絶縁層をデポジションして誘電層24Aを形成す
る。
工程（ｃ）では、全面に亘って導電層をデポジション
した後、第１図に示されるような形状にパターニングを
行い、不要部分を除去してセルプレートCP1（キャパシ
タの対向電極）を形成する。これによってキャパシタCA
が形成される。なお、23AはキャパシタCAの蓄積電極と
しての反転層を示す。次いで工程（ｄ）では、知られて
いる方法でトランジスタQAの形成、すなわちゲート絶縁
層25A,n+型のソース領域26Aおよびドレイン領域27A,な
らびにゲート電極としてのワード線WL1を形成する。さ
らに工程（ｅ）では、セルプレートCP1上にゲート絶縁
層28Aを形成後、隣接セル用としてのワード線WL2,WL3を
形成する。
した後、第１図に示されるような形状にパターニングを
行い、不要部分を除去してセルプレートCP1（キャパシ
タの対向電極）を形成する。これによってキャパシタCA
が形成される。なお、23AはキャパシタCAの蓄積電極と
しての反転層を示す。次いで工程（ｄ）では、知られて
いる方法でトランジスタQAの形成、すなわちゲート絶縁
層25A,n+型のソース領域26Aおよびドレイン領域27A,な
らびにゲート電極としてのワード線WL1を形成する。さ
らに工程（ｅ）では、セルプレートCP1上にゲート絶縁
層28Aを形成後、隣接セル用としてのワード線WL2,WL3を
形成する。
次に工程（ｆ）では、全面に亘って層間絶縁層29をデ
ポジションした後、各セルプレートのほぼ中央の部分に
対応する位置において該層間絶縁層および絶縁層28Aを
明け、コンタクト窓11を形成する。最後の工程（ｇ）で
は、全面に亘って導電層をデポジションした後、第１図
に示されるような形状にパターニングを行い、不要部分
を除去して導体10を形成する。これによって、各セルプ
レートは互いに、それぞれに対応のコンタクト窓を介し
て導体10により電気的に接続されたことになる。
ポジションした後、各セルプレートのほぼ中央の部分に
対応する位置において該層間絶縁層および絶縁層28Aを
明け、コンタクト窓11を形成する。最後の工程（ｇ）で
は、全面に亘って導電層をデポジションした後、第１図
に示されるような形状にパターニングを行い、不要部分
を除去して導体10を形成する。これによって、各セルプ
レートは互いに、それぞれに対応のコンタクト窓を介し
て導体10により電気的に接続されたことになる。
このように、各キャパシタのセルプレートを互いに電
気的に接続する導体10の形成は、該セルプレートCP1,CP
2の形成とは別の工程で行われるようになっているの
で、従来形に見られるようなトランジスタ部の窓明けの
際の位置合せ余裕をとる必要がない。従って、その分だ
けセル・サイズを小さくすることが可能となる。ちなみ
に、本実施例のセル配列によれば、従来形（第４図）の
セル配列に比べ、ビット線ピッチを同じ条件（1.2μ
ｍ）とした場合、ワード線ピッチは2.55μｍに抑えるこ
とができる。
気的に接続する導体10の形成は、該セルプレートCP1,CP
2の形成とは別の工程で行われるようになっているの
で、従来形に見られるようなトランジスタ部の窓明けの
際の位置合せ余裕をとる必要がない。従って、その分だ
けセル・サイズを小さくすることが可能となる。ちなみ
に、本実施例のセル配列によれば、従来形（第４図）の
セル配列に比べ、ビット線ピッチを同じ条件（1.2μ
ｍ）とした場合、ワード線ピッチは2.55μｍに抑えるこ
とができる。
なお、上述した実施例においてはｎチャネル型のセル
について説明したが、それに限らず、逆のｐチャネル型
のセルについても同様に適用され得ることは明らかであ
ろう。また、キャパシタ・セルの形態としてトレンチ型
を用いた場合について説明したが、これは、スタック型
あるいはプレーナ型のキャパシタ・セルを用いてもよ
い。
について説明したが、それに限らず、逆のｐチャネル型
のセルについても同様に適用され得ることは明らかであ
ろう。また、キャパシタ・セルの形態としてトレンチ型
を用いた場合について説明したが、これは、スタック型
あるいはプレーナ型のキャパシタ・セルを用いてもよ
い。
〔発明の効果〕 以上説明したように本発明のDRAM装置およびその製造
方法によれば、トランジスタ部の窓明けの際の位置合せ
余裕をとる必要がないので、その分だけセル・サイズを
小さくすることができ、ひいては、集積度の向上に寄与
させることができる。
方法によれば、トランジスタ部の窓明けの際の位置合せ
余裕をとる必要がないので、その分だけセル・サイズを
小さくすることができ、ひいては、集積度の向上に寄与
させることができる。
第１図は本発明の一実施例としてのDRAM装置におけるセ
ルのパターン形状を示す模式平面図、 第２図（ａ）〜（ｃ）は第１図のセルの各部の断面図で
あって、（ａ）は第１図のＡ−Ａ線から見た断面図、
（ｂ）はＢ−Ｂ線から見た断面図、（ｃ）はＣ−Ｃ線か
ら見た断面図、 第３図（ａ）〜（ｇ）は第１図のセルの製造工程図、 第４図は従来形の一例としてのDRAM装置におけるセルの
パターン形状を示す模式平面図、 である。 （符号の説明） 10……導電層（導体） 11,12……コンタクト窓、 29……（層間）絶縁層、 CP1,CP2……セルプレート、 QA,QB……トランジスタ、 CA,CA……キャパシタ。
ルのパターン形状を示す模式平面図、 第２図（ａ）〜（ｃ）は第１図のセルの各部の断面図で
あって、（ａ）は第１図のＡ−Ａ線から見た断面図、
（ｂ）はＢ−Ｂ線から見た断面図、（ｃ）はＣ−Ｃ線か
ら見た断面図、 第３図（ａ）〜（ｇ）は第１図のセルの製造工程図、 第４図は従来形の一例としてのDRAM装置におけるセルの
パターン形状を示す模式平面図、 である。 （符号の説明） 10……導電層（導体） 11,12……コンタクト窓、 29……（層間）絶縁層、 CP1,CP2……セルプレート、 QA,QB……トランジスタ、 CA,CA……キャパシタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 寛 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 原尻 秀一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 牧野 孝実 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 松谷 毅 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭62−118567（ＪＰ，Ａ) 特開 昭61−87359（ＪＰ，Ａ) 特開 昭62−150765（ＪＰ，Ａ)
Claims (2)
- 【請求項１】折り返しビット線方式のセル配列を有する
ダイナミック・ランダム・アクセス・メモリ装置であっ
て、 各セル毎に応じて隣接する２つのセルの各キャパシタの
対向電極を構成し、且つ、互いに結合されるように形成
されたセルプレート（CP1,CP2）と、 該セルプレートを覆って全面に形成され、該セルプレー
トのほぼ中央の位置に対応した部分にコンタクト窓（1
1,12）を有する絶縁層（29）と、 該絶縁層上に形成され、該コンタクト窓を介して各セル
プレートを互いに電気的に接続する導電層（10）と、 を具備するダイナミック・ランダム・アクセス・メモリ
装置。 - 【請求項２】折り返しビット線方式のセル配列を有する
ダイナミック・ランダム・アクセス・メモリ装置の製造
方法であって、 各セル毎に対応して該セルのキャパシタ領域上にそれぞ
れセルプレート（CP1,CP2）を形成する工程と、 各セル毎に応じて隣接する２つのセルの各キャパシタ領
域上で互いに結合されるようにセルプレート（CP1,CP
2）を形成する工程と、 該セルプレートを覆って全面に絶縁層（29）を形成した
後、各セルプレートのほぼ中央の部分に対応する位置に
おいて該セルプレートに到達するようコンタクト窓（1
1,12）を明ける工程と、 該絶縁層および該コンタクト窓を覆って全面に導電層
（10）を形成した後、該コンタクト窓に対応する領域が
残るように該導電層をパターニングする工程と、 を具備するダイナミック・ランダム・アクセス・メモリ
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62229849A JP2562460B2 (ja) | 1987-09-16 | 1987-09-16 | ダイナミック・ランダム・アクセス・メモリ装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62229849A JP2562460B2 (ja) | 1987-09-16 | 1987-09-16 | ダイナミック・ランダム・アクセス・メモリ装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473760A JPS6473760A (en) | 1989-03-20 |
| JP2562460B2 true JP2562460B2 (ja) | 1996-12-11 |
Family
ID=16898648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62229849A Expired - Fee Related JP2562460B2 (ja) | 1987-09-16 | 1987-09-16 | ダイナミック・ランダム・アクセス・メモリ装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562460B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187359A (ja) * | 1984-10-05 | 1986-05-02 | Nec Corp | 半導体メモリセル |
| JPH0760859B2 (ja) * | 1985-11-19 | 1995-06-28 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JPH0682804B2 (ja) * | 1985-12-24 | 1994-10-19 | 三菱電機株式会社 | 半導体記憶装置 |
-
1987
- 1987-09-16 JP JP62229849A patent/JP2562460B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6473760A (en) | 1989-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5292678A (en) | Forming a bit line configuration for semiconductor memory | |
| US5250831A (en) | DRAM device having a memory cell array of a divided bit line type | |
| US20030132456A1 (en) | Method of forming cross point type DRAM cell | |
| EP0475280B1 (en) | Semiconductor memory device | |
| US5177574A (en) | Semiconductor memory device having a stacked type capacitor and manufacturing method therefor | |
| JPH09307003A (ja) | メモリセル、メモリ装置及びその製造方法 | |
| US4989055A (en) | Dynamic random access memory cell | |
| JP2818964B2 (ja) | 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 | |
| KR100195845B1 (ko) | 반도체 메모리 디바이스 | |
| JPS592365A (ja) | ダイナミツク型半導体記憶装置 | |
| JP2605590B2 (ja) | 半導体装置の製造方法 | |
| JPS6155258B2 (ja) | ||
| US5363326A (en) | Semiconductor memory device having crossed word lines, and method of operating same | |
| JPS62179759A (ja) | 半導体記憶装置 | |
| JP2562460B2 (ja) | ダイナミック・ランダム・アクセス・メモリ装置およびその製造方法 | |
| WO2014181789A1 (ja) | 半導体装置及びその製造方法 | |
| JPH0982904A (ja) | ダイナミック型メモリ及びその製造方法 | |
| US5219781A (en) | Method for manufacturing semiconductor memory device having a stacked type capacitor | |
| KR0161809B1 (ko) | 적층형 박막 트랜지스터를 가진 반도체 메모리장치 | |
| US5335196A (en) | Semiconductor memory device having memory cells formed of one transistor and one capacitor and a method of producing the same | |
| JPS5810864B2 (ja) | 半導体記憶装置 | |
| JPH0321104B2 (ja) | ||
| JPH05129552A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH06209089A (ja) | 半導体記憶装置 | |
| JPS59112646A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |