JPS59112646A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59112646A JPS59112646A JP57222076A JP22207682A JPS59112646A JP S59112646 A JPS59112646 A JP S59112646A JP 57222076 A JP57222076 A JP 57222076A JP 22207682 A JP22207682 A JP 22207682A JP S59112646 A JPS59112646 A JP S59112646A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- layer
- conductive layer
- memory cell
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体記憶装置に関し、特に、ＭＯＳ（広くは
、ＭＩＳ）ダイナミックＲＡＭにおける１トランジスタ
１キヤパシタ形メモリセル構造の改良に関する。
、ＭＩＳ）ダイナミックＲＡＭにおける１トランジスタ
１キヤパシタ形メモリセル構造の改良に関する。
（２）従来技術と問題点
ＭＯＳダイナミックＲＡＭにおいては、メモリセル構造
としては、集積度の点で有利である１トラン・ゾスタ１
キャパシタ形が主流がある。第１図に従来の１トランジ
スタ１キヤパシタ形メモリセルが示されている。第１図
において、１はｐ−形半導体基板、２はフィールド絶縁
層、３，４はｎ＋形不純物拡散領域、５はゲート電極（
ワード線）、６はゲート酸化膜、７は対向電極、８は絶
縁層、９は電荷蓄積層、１０はビット線、１１はコンタ
クトホールである。なお、白地の部分は５ＩＯ２もしく
はＰＳＧ等の絶縁層を示す。
としては、集積度の点で有利である１トラン・ゾスタ１
キャパシタ形が主流がある。第１図に従来の１トランジ
スタ１キヤパシタ形メモリセルが示されている。第１図
において、１はｐ−形半導体基板、２はフィールド絶縁
層、３，４はｎ＋形不純物拡散領域、５はゲート電極（
ワード線）、６はゲート酸化膜、７は対向電極、８は絶
縁層、９は電荷蓄積層、１０はビット線、１１はコンタ
クトホールである。なお、白地の部分は５ＩＯ２もしく
はＰＳＧ等の絶縁層を示す。
第１図において、トランスファトランジスタは、ソース
としての不純物拡散領域３、ドレインとしての不純物拡
散領域４、ゲート電極５、およびグー１−酸化膜６によ
り構成され、他方、キヤ・？シタは’１ １−ランジス
タのドレイン領域４に接続された電荷蓄積層９、対向電
極７、およびこれらの間の絶縁層８により構成されてい
る。
としての不純物拡散領域３、ドレインとしての不純物拡
散領域４、ゲート電極５、およびグー１−酸化膜６によ
り構成され、他方、キヤ・？シタは’１ １−ランジス
タのドレイン領域４に接続された電荷蓄積層９、対向電
極７、およびこれらの間の絶縁層８により構成されてい
る。
第１図の装置を製造する場合、たとえばゲート電極５、
対向電極７を、それぞれ、異なるポリシリコン層で形成
し、ビット線１ｏをアルミニウム層により形成できる。
対向電極７を、それぞれ、異なるポリシリコン層で形成
し、ビット線１ｏをアルミニウム層により形成できる。
つまり、比較的に簡単な２層ポリシリコン製造プロセス
を用いて製造できる。
を用いて製造できる。
しかしながら、キャパシタには０・ろい不純物拡散領域
が接続されているために、（χ線によるノントエラー発
生率が大きく、また、キャパシタとなる面積がせまく高
集積化、大容量化に不利であるという欠点である。
が接続されているために、（χ線によるノントエラー発
生率が大きく、また、キャパシタとなる面積がせまく高
集積化、大容量化に不利であるという欠点である。
上述の欠点を排除するものとして、１トランジスタ１キ
ヤ・モシタ形メモリセルの改良形であるスタックドキャ
パシタ形メモリセルが提案されている（参照：電子通信
学会技術研究報告、５ＳＤ８０−３０．１９８０年）。
ヤ・モシタ形メモリセルの改良形であるスタックドキャ
パシタ形メモリセルが提案されている（参照：電子通信
学会技術研究報告、５ＳＤ８０−３０．１９８０年）。
第２図にはスタックドキャノＲシタ形メモリセルの一例
が示されている。すなわち、第１図の電荷蓄積層９０代
りに、不純物拡散領域４に接続された電極１２を設けで
ある。この電極１２はゲート電極２５上およびフィール
ド絶縁層２上に延在している。この場合、対向電極７′
および絶縁層８′が第１図の対向電極７および絶縁層８
にそれぞれ対応する。従って、キヤ／Ｊシタは電極１２
、対向電極７′、およびこれらの間の絶縁層８′により
構成され、その容量は第１図の場合に比較して大きくで
きる。また、不純物拡散領域がせまい。この結果、α線
によるンフトエラー発生率を低減させることができる。
が示されている。すなわち、第１図の電荷蓄積層９０代
りに、不純物拡散領域４に接続された電極１２を設けで
ある。この電極１２はゲート電極２５上およびフィール
ド絶縁層２上に延在している。この場合、対向電極７′
および絶縁層８′が第１図の対向電極７および絶縁層８
にそれぞれ対応する。従って、キヤ／Ｊシタは電極１２
、対向電極７′、およびこれらの間の絶縁層８′により
構成され、その容量は第１図の場合に比較して大きくで
きる。また、不純物拡散領域がせまい。この結果、α線
によるンフトエラー発生率を低減させることができる。
しかしながら、第２図の装置を製造する場合、たとえば
、ゲート電極５を第１層ポリシリコン、電極１２を第２
層ポリシリコン、対向電極７′を第３層ポリシリコン、
ビット線１ｏをアルミニウム層により形成しなければな
らない。つまり、複雑な３層ポリシリコン製造プロセス
を用いて製造しなければ々らず、まだ、断面構造も複雑
となり断線等の不良が発生し易いという問題点がある。
、ゲート電極５を第１層ポリシリコン、電極１２を第２
層ポリシリコン、対向電極７′を第３層ポリシリコン、
ビット線１ｏをアルミニウム層により形成しなければな
らない。つまり、複雑な３層ポリシリコン製造プロセス
を用いて製造しなければ々らず、まだ、断面構造も複雑
となり断線等の不良が発生し易いという問題点がある。
（３）発明の目的
本発明の目的は、上述の従来形における問題点に鑑み、
第２図における対向電極７′を電極１２の下側に設けて
ゲート電極５と同一の層により形成可能にするという構
想にもとづき、製造プロセスを簡略化し且つ断面構造を
簡略化した】トランジスタ１キヤパシタ形メモリセルを
提供することにある。
第２図における対向電極７′を電極１２の下側に設けて
ゲート電極５と同一の層により形成可能にするという構
想にもとづき、製造プロセスを簡略化し且つ断面構造を
簡略化した】トランジスタ１キヤパシタ形メモリセルを
提供することにある。
（４）発明の構成
上述の目的を達成するために本発明によれば、第１の導
電形の半導体基板、該半導体基板内に形成され前記第１
の導電形と反対の第２の導電形の第１．第２の不純物拡
散領域、該第１８第２の不純物拡散領域間にあって前記
半導体基板上に形成された第１の絶縁層、前記第２の不
純物拡散領域に隣接し前記半導体基板上に形成された第
２の絶縁層、前記第１．第２の絶縁層上にイれぞれ形成
された第１の導電層、および、前記第２の不純物拡散領
域に接触し且つ第３の絶縁層を介して前記第１の導電層
上に形成された第２の導電層、を具備する１トランジス
タ１キヤパシタ形メモリセルを有することを特徴とする
半導体記憶装置が提供される。
電形の半導体基板、該半導体基板内に形成され前記第１
の導電形と反対の第２の導電形の第１．第２の不純物拡
散領域、該第１８第２の不純物拡散領域間にあって前記
半導体基板上に形成された第１の絶縁層、前記第２の不
純物拡散領域に隣接し前記半導体基板上に形成された第
２の絶縁層、前記第１．第２の絶縁層上にイれぞれ形成
された第１の導電層、および、前記第２の不純物拡散領
域に接触し且つ第３の絶縁層を介して前記第１の導電層
上に形成された第２の導電層、を具備する１トランジス
タ１キヤパシタ形メモリセルを有することを特徴とする
半導体記憶装置が提供される。
（５）発明の実施例
以下、図面を参照して本発明の詳細な説明する。
第３図は本発明に係る１トランジスタ１キヤパシタ形メ
モリセルを具備する装置を示す平面図であり、第４図は
その等価回路図である。第３図において、ワード線司、
。−乳、トビット１ＢＬｏ 。
モリセルを具備する装置を示す平面図であり、第４図は
その等価回路図である。第３図において、ワード線司、
。−乳、トビット１ＢＬｏ 。
ＢＬ、との各交差点には、本発明に係るメモリセルＣＯ
Ｏ・Ｃ０１ｒ ｃｔｏ ・Ｃ１１が設けられているＯＥ
Ｏはメモリセルのキャパシタの電極を示Ｌ、Ｅｔ ハそ
の対向電極を示す。すなわち、電極Ｅ、は各メモリセル
侮に設けられているが、対向電極Ｅ１はメモリセルｃｏ
ｏ ＋ ｃｏｔ ＋ ＣＩＯｒ Ｃ１ｌに共通である。
Ｏ・Ｃ０１ｒ ｃｔｏ ・Ｃ１１が設けられているＯＥ
Ｏはメモリセルのキャパシタの電極を示Ｌ、Ｅｔ ハそ
の対向電極を示す。すなわち、電極Ｅ、は各メモリセル
侮に設けられているが、対向電極Ｅ１はメモリセルｃｏ
ｏ ＋ ｃｏｔ ＋ ＣＩＯｒ Ｃ１ｌに共通である。
なお’Ｉ Ｃ０ＮＴはビット線ＢＬｏもしくはＢＬ、を
メモリセルのトランジスタのソースとしての不純物拡散
領域に接続させるためのコンタクトホールである。まだ
、部分的な斜線を施した部分はフィールド領域を示し、
その内側はアクティブ領域を示す。
メモリセルのトランジスタのソースとしての不純物拡散
領域に接続させるためのコンタクトホールである。まだ
、部分的な斜線を施した部分はフィールド領域を示し、
その内側はアクティブ領域を示す。
次に、メモリセルについて詳細に説明する。
第５図は第３図の■−■線に沿う断面図である。
第５図において、第２図における構成要素と同一な要素
については同一の参照番号を付しである。
については同一の参照番号を付しである。
すなわち、第２図の場合と異なり、対向電極７″はトラ
ンゾスタのドレイン領域４に接続された電極１２“の下
側に設けられている。この結果、対向電極７“はゲート
電極５と同一層により形成可能となる。つまり、第５図
の装置を製造する場合には、ゲート電極５および対向電
極： 第１層、Ｉ？リンリコン 電極１２″：第２層ポリンリコン ビット線１０ニアルミニウム層 により形成でき、従って、いわゆる２層月？リシリコン
製造プロセスにより製造できる。
ンゾスタのドレイン領域４に接続された電極１２“の下
側に設けられている。この結果、対向電極７“はゲート
電極５と同一層により形成可能となる。つまり、第５図
の装置を製造する場合には、ゲート電極５および対向電
極： 第１層、Ｉ？リンリコン 電極１２″：第２層ポリンリコン ビット線１０ニアルミニウム層 により形成でき、従って、いわゆる２層月？リシリコン
製造プロセスにより製造できる。
第５図におけるキャパシタは、電極１２″、ゲ−１−電
極５且つ対向電極７″、およびこれらの間の絶縁層８に
より構成され、その容量は第２図の場合と同程度の大き
さである。なお、絶縁層８としては誘電率が大きく且つ
リーク電流が小さい表面酸化されたシリコンナイトライ
ド（Ｓｉ３Ｎ４）を用いるのが好ましい。また不純物拡
散は第２図と同程度のひろさである。
極５且つ対向電極７″、およびこれらの間の絶縁層８に
より構成され、その容量は第２図の場合と同程度の大き
さである。なお、絶縁層８としては誘電率が大きく且つ
リーク電流が小さい表面酸化されたシリコンナイトライ
ド（Ｓｉ３Ｎ４）を用いるのが好ましい。また不純物拡
散は第２図と同程度のひろさである。
第６図は第５図の変更例を示す断面図である。
第６図においては、第５図の対向電極７“直下のフィー
ルド絶縁層２の膜厚を小さくシ、たとえば、ゲート酸化
膜と同一のものとし、且つその直下の半導体基板１内に
電荷蓄積層１３を予めイオンインプランテーション等に
より形成しである。つまり、対向電極７“、絶縁層２′
、および電荷蓄積層１３により構成されるＭＯ８構造は
ノーマリオン特性を有することになる。従って、電荷蓄
積層１３、対向電極７″、およびこれらの間の絶縁層２
′もキャパシタを形成することになり、これはメモリセ
ルのキヤ・ヤシタとしても作用する。従って、メモリセ
ルのキャパシタ容量は第５図の場合より大きくなる。
ルド絶縁層２の膜厚を小さくシ、たとえば、ゲート酸化
膜と同一のものとし、且つその直下の半導体基板１内に
電荷蓄積層１３を予めイオンインプランテーション等に
より形成しである。つまり、対向電極７“、絶縁層２′
、および電荷蓄積層１３により構成されるＭＯ８構造は
ノーマリオン特性を有することになる。従って、電荷蓄
積層１３、対向電極７″、およびこれらの間の絶縁層２
′もキャパシタを形成することになり、これはメモリセ
ルのキヤ・ヤシタとしても作用する。従って、メモリセ
ルのキャパシタ容量は第５図の場合より大きくなる。
（６）発明の詳細
な説明したように本発明によれば、製造プロセスが簡略
化され、まだ、断面構造も簡単にでき、しかも、キャパ
シタ容量も従来のスタックトキャ・Ｐシタ形メモリセル
の場合と同程度に保持できる。
化され、まだ、断面構造も簡単にでき、しかも、キャパ
シタ容量も従来のスタックトキャ・Ｐシタ形メモリセル
の場合と同程度に保持できる。
第１図、第２図は従来のメモリセルを示す断面図、第３
図は本発明に係る１トランノスタ１キヤパシタ形メモリ
セルを具備する装置を示す平面図、第４図は第３図の装
置の等価回路図、第５図は第３図の■−■線に沿う断面
図、第６図は第５図の変更例を示す断面図である。 １：半導体基板、２：フイールド絶縁層（第２の絶縁層
）、３：第１の不純物拡散領域、４：第２の不純物拡散
領域、５：ゲート電極（第１の導電層）、６：ゲート酸
化膜（第１の絶縁層）、７″二対向電極（第１の導電層
）、８：第３の絶縁層、１２″：電極（第２の導電層）
、１３：電荷蓄積層。 ２ 箔 １ 舅 ζ）２珈
図は本発明に係る１トランノスタ１キヤパシタ形メモリ
セルを具備する装置を示す平面図、第４図は第３図の装
置の等価回路図、第５図は第３図の■−■線に沿う断面
図、第６図は第５図の変更例を示す断面図である。 １：半導体基板、２：フイールド絶縁層（第２の絶縁層
）、３：第１の不純物拡散領域、４：第２の不純物拡散
領域、５：ゲート電極（第１の導電層）、６：ゲート酸
化膜（第１の絶縁層）、７″二対向電極（第１の導電層
）、８：第３の絶縁層、１２″：電極（第２の導電層）
、１３：電荷蓄積層。 ２ 箔 １ 舅 ζ）２珈
Claims (1)
- 【特許請求の範囲】 １、第１の導電形の半導体基板、該半導体基板内に形成
され前記第１の導電形と反対の第２の導電形の第１．第
２の不純物拡散領域、該第１．第２の不純物拡散領域間
にあって前記半導体基板上に形成された第１の絶縁層、
前記第２の不純物拡散領域に隣接し前記半導体基板上に
形成された第２の絶縁層、前記第１．第２の絶縁層上に
それぞれ形成された第１の導電層、および、前記第２の
不純物拡散領域に接触し且つ第３の絶縁層を介して前記
第１の導電層上に形成された第２の導電層。 を具備することを特徴とする１トランジスタ１キヤパシ
タ形メモリセルを有する半導体記憶装置。 ２、前記メモリセルにおいて、前記第１の導電層直下の
第２の絶縁層部分を前記第１の絶縁層と同一のものとし
、且つ前記第１の導電層、前記第２の絶縁層、および前
記半導体基板により構成されるＭＩＳ構造をノーマリオ
ン特性とした特許請求の範囲第１項に記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57222076A JPS59112646A (ja) | 1982-12-20 | 1982-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57222076A JPS59112646A (ja) | 1982-12-20 | 1982-12-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112646A true JPS59112646A (ja) | 1984-06-29 |
Family
ID=16776739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57222076A Pending JPS59112646A (ja) | 1982-12-20 | 1982-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112646A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
| US6060738A (en) * | 1993-12-01 | 2000-05-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure |
-
1982
- 1982-12-20 JP JP57222076A patent/JPS59112646A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
| US6060738A (en) * | 1993-12-01 | 2000-05-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure |
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