JPS62179759A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62179759A JPS62179759A JP61021292A JP2129286A JPS62179759A JP S62179759 A JPS62179759 A JP S62179759A JP 61021292 A JP61021292 A JP 61021292A JP 2129286 A JP2129286 A JP 2129286A JP S62179759 A JPS62179759 A JP S62179759A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置に於いて、隣接するメモリ・
セルのメモリ・キャパシタを互いに相手方のアクセス・
トランジスタ上にまで延在させて２重に積層することに
依り、従来のスタックド・メモリ・キャパシタに比較し
て約１．５〜２倍程度の容量を得ることができるように
したものである。
セルのメモリ・キャパシタを互いに相手方のアクセス・
トランジスタ上にまで延在させて２重に積層することに
依り、従来のスタックド・メモリ・キャパシタに比較し
て約１．５〜２倍程度の容量を得ることができるように
したものである。
本発明は、集積性を損なうことなく、メモリ・キャパシ
タの容量が大きくなるように構造を改良した半導体記憶
装置に関する。
タの容量が大きくなるように構造を改良した半導体記憶
装置に関する。
一般に、前記種類の半導体記憶装置、即ち、ダイナミッ
ク・ランダム・アクセス・メモリ（ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒ ｙ
： ＤＲＡＭ）の高集積化は等しく希求されているとこ
ろである。
ク・ランダム・アクセス・メモリ（ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒ ｙ
： ＤＲＡＭ）の高集積化は等しく希求されているとこ
ろである。
また、良く知られているように、ＤＲＡＭは１個のアク
セス・トランジスタと１個のメモリ・キャパシタからな
るメモリ・セルのアレイを備えている。
セス・トランジスタと１個のメモリ・キャパシタからな
るメモリ・セルのアレイを備えている。
従って、前記のように、ＤＲＡＭの高集積化を図る場合
、メモリ・セルの面積は小さくせざるを得す、当然、メ
モリ・キャパシタの面積も小さくなるから、その容量も
少なくなる。
、メモリ・セルの面積は小さくせざるを得す、当然、メ
モリ・キャパシタの面積も小さくなるから、その容量も
少なくなる。
然しなから、メモリ・キャパシタの容量は、ＤＲＡＭの
動作に関する信軌性、即ち、Ｓ／Ｎの良否に密接に関連
し、また、放射線対策などの面からも、大きいほうが望
ましい。
動作に関する信軌性、即ち、Ｓ／Ｎの良否に密接に関連
し、また、放射線対策などの面からも、大きいほうが望
ましい。
そこで、従来、メモリ・キャパシタの容量を増加させる
為に様々な研究・開発がなされている。
為に様々な研究・開発がなされている。
第６図は従来のＩＭビットＤＲＡＭに用いられたスタッ
クド・メモリ・キャパシタを説明する為のもので、（Ａ
）はＤＲＡＭの要部切断側面図、（Ｂ）はその等価的な
要部回路図を表している。
クド・メモリ・キャパシタを説明する為のもので、（Ａ
）はＤＲＡＭの要部切断側面図、（Ｂ）はその等価的な
要部回路図を表している。
図に於いて、１はシリコン半導体基板、２はフィールド
絶縁膜、３Ａ及び３Ｂはビット線コンタクト用不純物拡
散領域、４Ａ及び４Ｂはメモリ・キャパシタ電極コンタ
クト用不純物拡散領域１．ＷＬＯ，ＷＬＩ、ＷＬ２．Ｗ
Ｌ３は第１層目導電層（不純物含有多結晶シリコン）で
形成されたワード線、５は絶縁膜、６Ａ及び６Ｂは第２
層目導電層（不純物含有多結晶シリコン）で形成された
メモリ・キャパシタの個別電極、７Ａ及び７Ｂはメモリ
・キャパシタに於ける誘電体となる絶縁膜、８は第３層
目導電層（不純物含有多結晶シリコン）で形成されたメ
モリ・キャパシタの共通対向電極（セル・プレート）、
９は燐珪酸ガラス（ｐ ｈ 。
絶縁膜、３Ａ及び３Ｂはビット線コンタクト用不純物拡
散領域、４Ａ及び４Ｂはメモリ・キャパシタ電極コンタ
クト用不純物拡散領域１．ＷＬＯ，ＷＬＩ、ＷＬ２．Ｗ
Ｌ３は第１層目導電層（不純物含有多結晶シリコン）で
形成されたワード線、５は絶縁膜、６Ａ及び６Ｂは第２
層目導電層（不純物含有多結晶シリコン）で形成された
メモリ・キャパシタの個別電極、７Ａ及び７Ｂはメモリ
・キャパシタに於ける誘電体となる絶縁膜、８は第３層
目導電層（不純物含有多結晶シリコン）で形成されたメ
モリ・キャパシタの共通対向電極（セル・プレート）、
９は燐珪酸ガラス（ｐ ｈ 。
５ｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）か
らなる絶縁膜、ＢＬ及びＢＬはＡｊ！からなるビット線
をそれぞれ示している。
らなる絶縁膜、ＢＬ及びＢＬはＡｊ！からなるビット線
をそれぞれ示している。
ここに示されたＤＲＡＭのメモリ・キャパシタに於ける
誘電体となる絶縁膜７Ａ及び７Ｂはアクセス・トランジ
スタ上にまで延在し且つ曲面をなす多結晶シリコンの個
別電極６Ａ及び６Ｂ上とそれ等の側壁にまで形成されて
いるので、非常に大きな容量を得ることができ、３次元
スタックド・メモリ・キャパシタと呼ばれ、フォールプ
ツト・ビット線構成にも適用することができる。
誘電体となる絶縁膜７Ａ及び７Ｂはアクセス・トランジ
スタ上にまで延在し且つ曲面をなす多結晶シリコンの個
別電極６Ａ及び６Ｂ上とそれ等の側壁にまで形成されて
いるので、非常に大きな容量を得ることができ、３次元
スタックド・メモリ・キャパシタと呼ばれ、フォールプ
ツト・ビット線構成にも適用することができる。
第６図に関して説明したＤＲＡＭのメモリ・キャパシタ
は、従来のプレーナ型メモリ・セルに於けるメモリ・キ
ャパシタ、即ち、誘電体となる絶縁膜がシリコン半導体
基板上に形成されているものと比較した場合は勿論のこ
と、オープン・ビット線構成を適用することができない
通常のスタックド・メモリ・キャパシタと比較しても遥
かに大きな容量を得ることができ、大変優れたものであ
るが、今後、実現しなければならない４ＭビットＤＲＡ
Ｍなどを考えると、メモリ・セル１個当たりに割り当て
可能な面積は著しく小さくなるから、前記説明したメモ
リ・キャパシタの構造を適用しても未だ容量不足となる
と思われる。
は、従来のプレーナ型メモリ・セルに於けるメモリ・キ
ャパシタ、即ち、誘電体となる絶縁膜がシリコン半導体
基板上に形成されているものと比較した場合は勿論のこ
と、オープン・ビット線構成を適用することができない
通常のスタックド・メモリ・キャパシタと比較しても遥
かに大きな容量を得ることができ、大変優れたものであ
るが、今後、実現しなければならない４ＭビットＤＲＡ
Ｍなどを考えると、メモリ・セル１個当たりに割り当て
可能な面積は著しく小さくなるから、前記説明したメモ
リ・キャパシタの構造を適用しても未だ容量不足となる
と思われる。
本発明は、第６図について説明したＤＲＡＭに於けるメ
モリ・キャパシタに簡単な改良を施すことに依って大容
量化し、一層の高集積化・高密度化に対応できる半導体
記憶装置を提供する。
モリ・キャパシタに簡単な改良を施すことに依って大容
量化し、一層の高集積化・高密度化に対応できる半導体
記憶装置を提供する。
本発明に依る半導体記憶装置に於いては、１個のアクセ
ス・トランジスタ及び１個のメモリ・キャパシタからな
るメモリ・セルの隣接する２個を対とし、それぞれのメ
モリ・キャパシタは互いに相手方のアクセス・トランジ
スタ上にまで延在させて両者を２重に積層した構成を採
っている。
ス・トランジスタ及び１個のメモリ・キャパシタからな
るメモリ・セルの隣接する２個を対とし、それぞれのメ
モリ・キャパシタは互いに相手方のアクセス・トランジ
スタ上にまで延在させて両者を２重に積層した構成を採
っている。
前記手段を採ると、メモリ・キャパシタの面積、従って
、容量は、従来のスタックド・メモリ・キャパシタに比
較し、少なくとも１．５倍にはなるので、半導体記憶装
置を更に高集積化してメモリ・セルを小型にした場合で
も、必要な情報を蓄積するのに充分な容量を得ることが
でき、また、小型化しない場合には、Ｓ／Ｎが良好にな
り、ソフト・エラーに対する耐性が高くなる。
、容量は、従来のスタックド・メモリ・キャパシタに比
較し、少なくとも１．５倍にはなるので、半導体記憶装
置を更に高集積化してメモリ・セルを小型にした場合で
も、必要な情報を蓄積するのに充分な容量を得ることが
でき、また、小型化しない場合には、Ｓ／Ｎが良好にな
り、ソフト・エラーに対する耐性が高くなる。
第１図乃至第５図は本発明一実施例を製造する場合を解
説する為の工程要所に於ける半導体記憶装置の要部切断
側面図を表し、以下、これ等の図を参照しつつ説明する
。尚、第６図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
説する為の工程要所に於ける半導体記憶装置の要部切断
側面図を表し、以下、これ等の図を参照しつつ説明する
。尚、第６図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
第１図参照
（１） 通常の技法を適用することに依り、シリコン
半導体基板ｌにフィールド１！ｌ縁膜２及びゲート絶縁
゛膜２Ｇを形成し、その上に不純物含有多結晶シリコン
からなる第１層目導電層を形成し、その第１層目導電層
をバターニングしてワード線ＷＬＯ，ＷＬＩ、ＷＬ２．
ＷＬ３を形成する。
半導体基板ｌにフィールド１！ｌ縁膜２及びゲート絶縁
゛膜２Ｇを形成し、その上に不純物含有多結晶シリコン
からなる第１層目導電層を形成し、その第１層目導電層
をバターニングしてワード線ＷＬＯ，ＷＬＩ、ＷＬ２．
ＷＬ３を形成する。
（２）前記各ワード線などをマスクとするセルフ・アラ
イメント方式のイオン注入法を適用することに依り、Ａ
ｓイオンの打ち込みを行い、アクセス・トランジスタの
ソース及びドレイン各領域、即ち、ビット線コンタクト
用不純物拡散領域３Ａ及び３Ｂ、メモリ・キャパシタ電
極コンタクト用不純物拡散領域４Ａ及び４Ｂなどを形成
する。
イメント方式のイオン注入法を適用することに依り、Ａ
ｓイオンの打ち込みを行い、アクセス・トランジスタの
ソース及びドレイン各領域、即ち、ビット線コンタクト
用不純物拡散領域３Ａ及び３Ｂ、メモリ・キャパシタ電
極コンタクト用不純物拡散領域４Ａ及び４Ｂなどを形成
する。
（３）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、Ｓ ｉ Ｏ２からなる厚さ約２０００〔人
〕程度の絶縁膜５を形成し、これに通常のフォト・リソ
グラフィ技術を適用することに依りパターニングし、メ
モリ・キャパシタ電極コンタクト用不純物拡散領域４Ａ
に対する電極コンタクト窓５Ａを形成する。
ことに依り、Ｓ ｉ Ｏ２からなる厚さ約２０００〔人
〕程度の絶縁膜５を形成し、これに通常のフォト・リソ
グラフィ技術を適用することに依りパターニングし、メ
モリ・キャパシタ電極コンタクト用不純物拡散領域４Ａ
に対する電極コンタクト窓５Ａを形成する。
第２図参照
＋４１ＣＶＤ法を適用することに依り、不純物含有多結
晶シリコンからなる厚さ約２０００ Ｃ人〕程度の第２
層目導電層を形成し、これに通常のフォト・リソグラフ
ィ技術を適用することに依りパターニングし、一方のメ
モリ・キャパシタの個別電極６Ａを形成する。尚、図か
ら明らかなように、個別電極６Ａは隣接するアクセス・
トランジスタの上にまで延在させである。
晶シリコンからなる厚さ約２０００ Ｃ人〕程度の第２
層目導電層を形成し、これに通常のフォト・リソグラフ
ィ技術を適用することに依りパターニングし、一方のメ
モリ・キャパシタの個別電極６Ａを形成する。尚、図か
ら明らかなように、個別電極６Ａは隣接するアクセス・
トランジスタの上にまで延在させである。
（５）熱酸化法を適用することに依り、個別電極６Ａの
側面も含めた表面に厚さ約１００〔人〕程度の絶縁膜７
Ａを形成する。尚、この絶縁膜７Ａは一方のメモリ・キ
ャパシタの誘電体になることは勿論である。
側面も含めた表面に厚さ約１００〔人〕程度の絶縁膜７
Ａを形成する。尚、この絶縁膜７Ａは一方のメモリ・キ
ャパシタの誘電体になることは勿論である。
第３図参照
＋６１ＣＶＤ法を適用することに依り、不純物含有多結
晶シリコンからなる厚さ約２０００ （人〕程度の第３
層目導電層を形成し、これに通常のフォト・リソグラフ
ィ技術を適用することに依りパターニングし、メモリ・
キャパシタの共通対向電極８を形成する。尚、この共通
対向電極８は、通常、セル・プレートとして知られてい
る。
晶シリコンからなる厚さ約２０００ （人〕程度の第３
層目導電層を形成し、これに通常のフォト・リソグラフ
ィ技術を適用することに依りパターニングし、メモリ・
キャパシタの共通対向電極８を形成する。尚、この共通
対向電極８は、通常、セル・プレートとして知られてい
る。
（７）熱酸化法を適用することに依り、共通対向電極８
の側面も含めた表面に厚さ約１００〔人〕程度の絶縁膜
７Ｂを形成する。尚、この絶縁膜７Ｂは他方のメモリ・
キャパシタの誘電体になることは云うまでもない。
の側面も含めた表面に厚さ約１００〔人〕程度の絶縁膜
７Ｂを形成する。尚、この絶縁膜７Ｂは他方のメモリ・
キャパシタの誘電体になることは云うまでもない。
第４図参照
（８）通常のフォト・リソグラフィ技術を適用すること
に依り、絶縁膜５のエツチングを行い、メそり・キャパ
シタ電極コンタクト用不純物拡散領域４Ｂに対する電極
コンタクト窓５Ｂと、ビット線コンタクト用不純物拡散
領域３Ａ及び３Ｂに対する電極コンタクト窓５Ｃ及び５
Ｄとを形成する。
に依り、絶縁膜５のエツチングを行い、メそり・キャパ
シタ電極コンタクト用不純物拡散領域４Ｂに対する電極
コンタクト窓５Ｂと、ビット線コンタクト用不純物拡散
領域３Ａ及び３Ｂに対する電極コンタクト窓５Ｃ及び５
Ｄとを形成する。
（９）ＣＶＤ法を適用することに依り、不純物含有多結
晶シリコンからなる厚さ約２０００ Ｃ人〕程度の第４
層目導電層を形成し、これに通常のフォト・リソグラフ
ィ技術を適用することに依りパターニングし、他方のメ
モリ・キャパシタの個別電極６Ｂを形成すると共にビッ
ト線コンタクト用不純物拡散領域３Ａ及び３Ｂ上にＡＪ
突き抜は防止膜６Ｃ及び６Ｄを形成する。
晶シリコンからなる厚さ約２０００ Ｃ人〕程度の第４
層目導電層を形成し、これに通常のフォト・リソグラフ
ィ技術を適用することに依りパターニングし、他方のメ
モリ・キャパシタの個別電極６Ｂを形成すると共にビッ
ト線コンタクト用不純物拡散領域３Ａ及び３Ｂ上にＡＪ
突き抜は防止膜６Ｃ及び６Ｄを形成する。
第５図参照
ＱｊＩＩＣＶＤ法を適用することに依り、ＰＳＧからな
る絶縁膜９を形成し、これに通常のフォト・リソグラフ
ィ技術を適用することに依りエツチングを行ってビット
線コンタクト窓９Ａ及び９Ｂを形成し、必要に応じ、ガ
ラス・フローの熱処理を行う。
る絶縁膜９を形成し、これに通常のフォト・リソグラフ
ィ技術を適用することに依りエツチングを行ってビット
線コンタクト窓９Ａ及び９Ｂを形成し、必要に応じ、ガ
ラス・フローの熱処理を行う。
Ｑｌ） 蒸着法を適用することに依り、ＡＪ膜を形成
し、これに通常のフォト・リソグラフィ技術を適用する
ことに依りパターニングし、ビット線ＢＬ（及びＢＬ）
を形成する。
し、これに通常のフォト・リソグラフィ技術を適用する
ことに依りパターニングし、ビット線ＢＬ（及びＢＬ）
を形成する。
このようにして製造された半導体記憶装置は、図からも
明らかなように、隣接するメモリ・セルに於けるメモリ
・キャパシタが、それぞれ相手のアクセス・トランジス
タの上にまで張り出して２重に積層された構成になって
いる為、面積的には略２倍、少なくとも１．５倍にはな
っている為、それに比例して容量も増加している。尚、
このように、メモリ・キャパシタを２重に積層した構成
にしても、動作上に悪影響を及ぼすことは全くない。
明らかなように、隣接するメモリ・セルに於けるメモリ
・キャパシタが、それぞれ相手のアクセス・トランジス
タの上にまで張り出して２重に積層された構成になって
いる為、面積的には略２倍、少なくとも１．５倍にはな
っている為、それに比例して容量も増加している。尚、
このように、メモリ・キャパシタを２重に積層した構成
にしても、動作上に悪影響を及ぼすことは全くない。
本発明に依る半導体記憶装置に於いては、隣接するメモ
リ・セルのメモリ・キャパシタを互いに相手方のアクセ
ス・トランジスタ上にまで延在させて２重に積層した構
成になっている。
リ・セルのメモリ・キャパシタを互いに相手方のアクセ
ス・トランジスタ上にまで延在させて２重に積層した構
成になっている。
このような構成を採ることに依り、１メモリ・セルに於
けるメモリ・キャパシタの面積は、従来のスタックド・
メモリ・キャパシタに比較し、約２倍程度、少なくとも
１．５倍にはなるので、容量も、当然、同程度に増加し
、従って、半導体記憶装置を更に高集積化する為、メモ
リ・セルの面積を小型化しても、従来と同じか、或いは
、それ以上の容量が得られ、充分な情報を蓄積すること
が可能であり、また、小型化しなければ、Ｓ／Ｎが向上
し、且つ、ソフト・エラーに対する耐性が増大する。
けるメモリ・キャパシタの面積は、従来のスタックド・
メモリ・キャパシタに比較し、約２倍程度、少なくとも
１．５倍にはなるので、容量も、当然、同程度に増加し
、従って、半導体記憶装置を更に高集積化する為、メモ
リ・セルの面積を小型化しても、従来と同じか、或いは
、それ以上の容量が得られ、充分な情報を蓄積すること
が可能であり、また、小型化しなければ、Ｓ／Ｎが向上
し、且つ、ソフト・エラーに対する耐性が増大する。
第１図乃至第５図は本発明一実施例を製造する場合につ
いて解説する為の工程要所に於ける半導体記憶装置の要
部切断側面図、第６図は従来例を説明する為のもので、
（Ａ）は要部切断側面図、（Ｂ）はその等価的な要部回
路図をそれぞれ表している。 図に於いて、１はシリコン半導体基板、２はフィールド
絶縁膜、２Ｇはゲート絶縁膜、３Ａ及び３Ｂはビット線
コンタクト用不純物拡散領域、４Ａ及び４Ｂはメモリ・
キャパシタ電極コンタクト用不純物拡散領域、ＷＬＯ，
ＷＬＩ、ＷＦ２．ＷＦ２は第１層目導電層（不純物含有
多結晶シリコン）で形成されたワード線、５は絶縁膜、
５Ａ。 ５Ｂ、５Ｃ，５Ｄは電極コンタクト窓２．６Ａ及び６Ｂ
は第２層目導電層（不純物含有多結晶シリコン）で形成
されたメモリ・キャパシタの個別電極、６Ｃ及び６Ｄは
ＡＩ突き抜は防止膜、７Ａ及び７Ｂはメモリ・キャパシ
タに於ける誘電体となる絶縁膜、８は第３層目導電層（
不純物含有多結晶シリコン）で形成されたメモリ・キャ
パシタの共通対向電極（セル・プレート）、９はＰＳＧ
からなる絶縁膜、９Ａ及び９Ｂはビット線コンタクト窓
、ＢＬ及びＢ−ＬはＡＩからなるビット線をそれぞれ示
している。
いて解説する為の工程要所に於ける半導体記憶装置の要
部切断側面図、第６図は従来例を説明する為のもので、
（Ａ）は要部切断側面図、（Ｂ）はその等価的な要部回
路図をそれぞれ表している。 図に於いて、１はシリコン半導体基板、２はフィールド
絶縁膜、２Ｇはゲート絶縁膜、３Ａ及び３Ｂはビット線
コンタクト用不純物拡散領域、４Ａ及び４Ｂはメモリ・
キャパシタ電極コンタクト用不純物拡散領域、ＷＬＯ，
ＷＬＩ、ＷＦ２．ＷＦ２は第１層目導電層（不純物含有
多結晶シリコン）で形成されたワード線、５は絶縁膜、
５Ａ。 ５Ｂ、５Ｃ，５Ｄは電極コンタクト窓２．６Ａ及び６Ｂ
は第２層目導電層（不純物含有多結晶シリコン）で形成
されたメモリ・キャパシタの個別電極、６Ｃ及び６Ｄは
ＡＩ突き抜は防止膜、７Ａ及び７Ｂはメモリ・キャパシ
タに於ける誘電体となる絶縁膜、８は第３層目導電層（
不純物含有多結晶シリコン）で形成されたメモリ・キャ
パシタの共通対向電極（セル・プレート）、９はＰＳＧ
からなる絶縁膜、９Ａ及び９Ｂはビット線コンタクト窓
、ＢＬ及びＢ−ＬはＡＩからなるビット線をそれぞれ示
している。
Claims (1)
- 【特許請求の範囲】 １個のアクセス・トランジスタ及び１個のメモリ・キャ
パシタからなるメモリ・セルの隣接する２個を対とし、 それぞれのメモリ・キャパシタは互いに相手方のアクセ
ス・トランジスタ上にまで延在させて両者を２重に積層
してなること を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021292A JPH0815207B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021292A JPH0815207B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62179759A true JPS62179759A (ja) | 1987-08-06 |
| JPH0815207B2 JPH0815207B2 (ja) | 1996-02-14 |
Family
ID=12051062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61021292A Expired - Lifetime JPH0815207B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815207B2 (ja) |
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Also Published As
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|---|---|
| JPH0815207B2 (ja) | 1996-02-14 |
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