JPH03173176A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03173176A JPH03173176A JP1311515A JP31151589A JPH03173176A JP H03173176 A JPH03173176 A JP H03173176A JP 1311515 A JP1311515 A JP 1311515A JP 31151589 A JP31151589 A JP 31151589A JP H03173176 A JPH03173176 A JP H03173176A
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- electrodes
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000003990 capacitor Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000002955 isolation Methods 0.000 abstract description 6
- 239000011229 interlayer Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000010354 integration Effects 0.000 description 4
- 239000010410 layer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、スタック構造を有する半導体記憶装置に関
する。
する。
〈従来の技術〉
従来、この種のスタック構造を有する半導体記憶装置と
しては、第２図または第３図に示すようなり ＲＡＭ（
ダイナミック・ダンダム・アクセス・メモリ）がある。
しては、第２図または第３図に示すようなり ＲＡＭ（
ダイナミック・ダンダム・アクセス・メモリ）がある。
第２図に示すＤＲＡＭは、半導体基板２１の表面に、ビ
ット線ＢＬに関して対称な構造を有し隣接する２つのメ
モリセルＭ３゜Ｍ４を備えている。メモリセルＭ３は、
トランジスタＴｒ３とこのトランジスタＴｒ３上に形成
されたキャパシタＣ３とからなっている。トランジスタ
Ｔｒ３は、コンタクト箇所２４ａで、ビット線ＢＬに接
続されたドレイン２４と、素子分離用酸化膜３１側にソ
ース２５と、これらドレイン２４゜ソース２５の間の領
域を覆うゲート酸化膜２２およびゲート電極２３とから
なっている。キャパシタＣ３は、ノード部２７ａと翼部
２７ｂおよび２７ｃとからなるノードポリシリコン電極
２７と、絶縁膜２８と、この絶縁膜２８を挟んでノード
ポリシリコン電極２７の各部と対向するプレート電極２
９とからなっている。ノード部２７ａはソース２５に接
続される一方、翼部２７ｂはトランジスタＴｒａ上、翼
部２７ｃはポリシリコン配線３２上に延在している。こ
のようにトランジスタＴｒａ上にキャパシタＣ３を積層
した３次元構造（スタック構造）とすることによって、
単に基板２１表面に平面的に配置する場合に比して、メ
モリセルの面積を縮小するようにしている。なお、２６
．３０および３３は層間絶縁膜を示している。また、メ
モリセルＭ４のトランジスタＴｒ４のドレイン３４は上
記トランジスタＴｒ３のドレイン２４と共通となってい
る。第３図に示すＤＲＡＭは、第２図に示したＤＲＡＭ
と同様に、ビット線Ｉ３Ｌのコンタクト箇所２４ａに関
して対称構造のメモリセルＭ５．Ｍ６を備えている。各
メモリセルＭ５゜Ｍ６はそれぞれトランジスタＴｒ５と
キャパシタＣ５，トランジスタＴｒ６とキャパシタＣ６
からなっている。対称構造のキャパシタＣ５，Ｃ６のう
ち例えばキャパシタＣ５のノードポリシリコン電極４７
は、基板４１表面に対して垂直なノード部４７ａと、こ
のノード部４７ａと交叉し基板４１表面に対して略平行
な２層の翼部４７ｂ、４７ｃ；４７ｄ。
ット線ＢＬに関して対称な構造を有し隣接する２つのメ
モリセルＭ３゜Ｍ４を備えている。メモリセルＭ３は、
トランジスタＴｒ３とこのトランジスタＴｒ３上に形成
されたキャパシタＣ３とからなっている。トランジスタ
Ｔｒ３は、コンタクト箇所２４ａで、ビット線ＢＬに接
続されたドレイン２４と、素子分離用酸化膜３１側にソ
ース２５と、これらドレイン２４゜ソース２５の間の領
域を覆うゲート酸化膜２２およびゲート電極２３とから
なっている。キャパシタＣ３は、ノード部２７ａと翼部
２７ｂおよび２７ｃとからなるノードポリシリコン電極
２７と、絶縁膜２８と、この絶縁膜２８を挟んでノード
ポリシリコン電極２７の各部と対向するプレート電極２
９とからなっている。ノード部２７ａはソース２５に接
続される一方、翼部２７ｂはトランジスタＴｒａ上、翼
部２７ｃはポリシリコン配線３２上に延在している。こ
のようにトランジスタＴｒａ上にキャパシタＣ３を積層
した３次元構造（スタック構造）とすることによって、
単に基板２１表面に平面的に配置する場合に比して、メ
モリセルの面積を縮小するようにしている。なお、２６
．３０および３３は層間絶縁膜を示している。また、メ
モリセルＭ４のトランジスタＴｒ４のドレイン３４は上
記トランジスタＴｒ３のドレイン２４と共通となってい
る。第３図に示すＤＲＡＭは、第２図に示したＤＲＡＭ
と同様に、ビット線Ｉ３Ｌのコンタクト箇所２４ａに関
して対称構造のメモリセルＭ５．Ｍ６を備えている。各
メモリセルＭ５゜Ｍ６はそれぞれトランジスタＴｒ５と
キャパシタＣ５，トランジスタＴｒ６とキャパシタＣ６
からなっている。対称構造のキャパシタＣ５，Ｃ６のう
ち例えばキャパシタＣ５のノードポリシリコン電極４７
は、基板４１表面に対して垂直なノード部４７ａと、こ
のノード部４７ａと交叉し基板４１表面に対して略平行
な２層の翼部４７ｂ、４７ｃ；４７ｄ。
４７ｅからなっている。ノード部４７ａはソース４５に
接続される一方、翼部４７ｄ、４７ｅはトランジスタＴ
ｒ５．翼部４７ｂ、４７ｃはポリシリコン配線３２上に
延在している。プレート電極４９は、第３図中に太線で
示す絶縁膜４８を介して上記ノードポリシリコン電極４
７の各部４７ａ、４７ｂ、＝１７ｃ、４７ｄおよび４７
ｅと対向している。このように、トランジスタＴｒ５と
キャパシタＣ５とを第２図に示したＤＲＡＭと同様にス
タック構造にしてメモリセルの面積縮小を図ると共に、
さらにキャパシタＣ５の電極対向面積を増大させて容量
を増加させるようにしている。
接続される一方、翼部４７ｄ、４７ｅはトランジスタＴ
ｒ５．翼部４７ｂ、４７ｃはポリシリコン配線３２上に
延在している。プレート電極４９は、第３図中に太線で
示す絶縁膜４８を介して上記ノードポリシリコン電極４
７の各部４７ａ、４７ｂ、＝１７ｃ、４７ｄおよび４７
ｅと対向している。このように、トランジスタＴｒ５と
キャパシタＣ５とを第２図に示したＤＲＡＭと同様にス
タック構造にしてメモリセルの面積縮小を図ると共に、
さらにキャパシタＣ５の電極対向面積を増大させて容量
を増加させるようにしている。
〈発明が解決しようとする課題〉
しかしながら、上記従来のＤＲＡＭは、さらに高集積化
を進めるためにメモリセルの面積を縮小してゆくと、い
ずれも、そのままキャパシタの電極対向面積を減少させ
ることになり、キャパシタの容量が不足してくるという
問題がある。
を進めるためにメモリセルの面積を縮小してゆくと、い
ずれも、そのままキャパシタの電極対向面積を減少させ
ることになり、キャパシタの容量が不足してくるという
問題がある。
そこで、この発明の目的は、高集積化のためにメモリセ
ルの面積を縮少する場合であっても、キャパシタの電極
対向面積を大きく保つことができ、したがってキャパシ
タの容量を大きく保つことができる半導体記憶装置を提
供することにある。
ルの面積を縮少する場合であっても、キャパシタの電極
対向面積を大きく保つことができ、したがってキャパシ
タの容量を大きく保つことができる半導体記憶装置を提
供することにある。
く課題を解決するための手段〉
上記目的を達成するために、この発明の半導体記憶装置
は、半導体基板表面に形成されたトランジスタと上記半
導体基板表面上の互いに対向する電極で形成されたキャ
パシタとからなり、上記トランジスタの一方の端子に上
記キャパシタの一方の電極を接続したメモリセルを複数
個有する半導体記憶装置であって、隣接する上記メモリ
セルのキャパシタの電極が上記半導体基板表面に垂直な
方向に重ね合わされたことを特徴としている。
は、半導体基板表面に形成されたトランジスタと上記半
導体基板表面上の互いに対向する電極で形成されたキャ
パシタとからなり、上記トランジスタの一方の端子に上
記キャパシタの一方の電極を接続したメモリセルを複数
個有する半導体記憶装置であって、隣接する上記メモリ
セルのキャパシタの電極が上記半導体基板表面に垂直な
方向に重ね合わされたことを特徴としている。
く作用〉
キャパシタの電極が半導体基板の表面に垂直な方向に重
ね合わされる場合、隣接するメモリセルの電極の間に層
間絶縁膜を介在させることによって短絡が防止される。
ね合わされる場合、隣接するメモリセルの電極の間に層
間絶縁膜を介在させることによって短絡が防止される。
これによって、上記半導体基板の表面に略平行に、個々
のメモリセル領域を越えてキャパシタの電極を延在させ
ることが可能となる。したがって、個々のメモリセルの
面積が縮小されるときでも、キャパシタの電極面積は太
きく保たれ、キャパシタの容量も大きく保たれる。
のメモリセル領域を越えてキャパシタの電極を延在させ
ることが可能となる。したがって、個々のメモリセルの
面積が縮小されるときでも、キャパシタの電極面積は太
きく保たれ、キャパシタの容量も大きく保たれる。
〈実施例〉
以下、この発明の半導体記憶装置を図示の実施例により
詳細に説明する。
詳細に説明する。
第１図に示すように、この半導体記憶装置は、半導体基
板１の表面に、ビット線ＢＬにつながり互いに隣接する
メモリセルＭｌおよびＭ２を備えている。メモリセルＭ
ｌ、Ｍ２は、それぞれトランジスタＴｒｌとキャパシタ
ＣＩ、トランジスタＴｒ２とキャパシタＣ２からなって
いる。トランジスタＴｒｌは、コンタクト箇所４ａでビ
ット線ＢＬに接続されたドレイン４と、素子分離領域１
８側にソース５と、これらドレイン４とソース５との間
の領域を覆うゲート酸化膜２およびゲート電極３とから
なっている。トランジスタＴｒ２は、ドレイン１４と、
ソース１５と、ゲート酸化膜１２と、ゲート電極１３と
からなり、上記ビット線ＢＬのコンタクト箇所４ａに関
して上記トランジスタＴｒｌと対称に構成されている。
板１の表面に、ビット線ＢＬにつながり互いに隣接する
メモリセルＭｌおよびＭ２を備えている。メモリセルＭ
ｌ、Ｍ２は、それぞれトランジスタＴｒｌとキャパシタ
ＣＩ、トランジスタＴｒ２とキャパシタＣ２からなって
いる。トランジスタＴｒｌは、コンタクト箇所４ａでビ
ット線ＢＬに接続されたドレイン４と、素子分離領域１
８側にソース５と、これらドレイン４とソース５との間
の領域を覆うゲート酸化膜２およびゲート電極３とから
なっている。トランジスタＴｒ２は、ドレイン１４と、
ソース１５と、ゲート酸化膜１２と、ゲート電極１３と
からなり、上記ビット線ＢＬのコンタクト箇所４ａに関
して上記トランジスタＴｒｌと対称に構成されている。
キャパシタＣＩは、ノード部７ ａと翼部７ｂおよび７
Ｃとからなるノード電極７と、絶縁膜８と、この絶縁膜
８を挟んでノードポリシリコン電極７の各部７ ａ、
７ ｂおよび７ｃと対向するプレート電極９とからなっ
ている。同様にキャパシタＣ２は、ノード部１１ａと翼
部１１ｂおよびｌｌｃからなるノード電極１１と、絶縁
膜１２と、この絶縁膜１２を挟んでノードポリシリコン
電極１１の各部７ａ、７ｂおよび７ｃと対向するプレー
ト電極１３とからなっている。
Ｃとからなるノード電極７と、絶縁膜８と、この絶縁膜
８を挟んでノードポリシリコン電極７の各部７ ａ、
７ ｂおよび７ｃと対向するプレート電極９とからなっ
ている。同様にキャパシタＣ２は、ノード部１１ａと翼
部１１ｂおよびｌｌｃからなるノード電極１１と、絶縁
膜１２と、この絶縁膜１２を挟んでノードポリシリコン
電極１１の各部７ａ、７ｂおよび７ｃと対向するプレー
ト電極１３とからなっている。
キャパシタＣ１のノード電極７の翼部７ｂは、トランジ
スタＴｒｌ上からビット線ＢＬのメモリセル領域領域側
に延在する一方、翼部７ｃは、素子分離用酸化膜１８ａ
上に設けられたゲート配線１９ａ上に延在している。キ
ャパシタＣ２のノード電極１１の翼部１１ｂはトランジ
スタＴｒ２からビット線ＢＬのメモリセル領域領域側に
延在する一方、翼部１１ｃは素子分離用酸化膜１８ｂ上
に設けられたゲート配線１９ｂ上に延在している。そし
て、キャパシタＣｔの電極とキャパシタＣ２の電極とは
層間絶縁膜１０を挟んで半導体基板１の表面に垂直に重
ね合わされている。したがって、電極同士を短絡させる
ことなく、各キャパシタＣ１，Ｃ２の電極を隣接するメ
モリセル領域へ延在させることができる。したがって、
高集積化するために個々のメモリセルＭ１．Ｍ２の面積
を縮小する場合に、キャパシタの電極面積を大きく保つ
ことができ、キャパシタの容量ら大きく保つことができ
る。
スタＴｒｌ上からビット線ＢＬのメモリセル領域領域側
に延在する一方、翼部７ｃは、素子分離用酸化膜１８ａ
上に設けられたゲート配線１９ａ上に延在している。キ
ャパシタＣ２のノード電極１１の翼部１１ｂはトランジ
スタＴｒ２からビット線ＢＬのメモリセル領域領域側に
延在する一方、翼部１１ｃは素子分離用酸化膜１８ｂ上
に設けられたゲート配線１９ｂ上に延在している。そし
て、キャパシタＣｔの電極とキャパシタＣ２の電極とは
層間絶縁膜１０を挟んで半導体基板１の表面に垂直に重
ね合わされている。したがって、電極同士を短絡させる
ことなく、各キャパシタＣ１，Ｃ２の電極を隣接するメ
モリセル領域へ延在させることができる。したがって、
高集積化するために個々のメモリセルＭ１．Ｍ２の面積
を縮小する場合に、キャパシタの電極面積を大きく保つ
ことができ、キャパシタの容量ら大きく保つことができ
る。
なお、この実施例はキャパシタＣＩ、Ｃ２のノード電極
７．１１の翼部７ｂ、７ｃ；１ ｌｂ、Ｉ ｌｃを１層
構造としたが、これに限られるものではなく、第２図に
示したＤＲＡＭのように各翼部を２層構造としても良い
。
７．１１の翼部７ｂ、７ｃ；１ ｌｂ、Ｉ ｌｃを１層
構造としたが、これに限られるものではなく、第２図に
示したＤＲＡＭのように各翼部を２層構造としても良い
。
〈発明の効果〉
以上より明らかなように、この発明の半導体記憶装置は
、半導体基板表面に形成されたトランジスタと上記半導
体基板表面上の互いに対向する電極で形成されたキャパ
シタとからなり、上記トランジスタの一方の端子に上記
キャパシタの一方の電極を接続したメモリセルを複数個
有する半導体記憶装置であって、隣接する上記メモリセ
ルのキャパシタの電極が上記半導体基板表面に垂直な方
向に重ね合わされているので、高集積化のためにメモリ
セルの面積を縮小する場合であっても、キャパシタの電
極面積を大きく保つことができ、したがってキャパシタ
の容量を大きく保つことができる。
、半導体基板表面に形成されたトランジスタと上記半導
体基板表面上の互いに対向する電極で形成されたキャパ
シタとからなり、上記トランジスタの一方の端子に上記
キャパシタの一方の電極を接続したメモリセルを複数個
有する半導体記憶装置であって、隣接する上記メモリセ
ルのキャパシタの電極が上記半導体基板表面に垂直な方
向に重ね合わされているので、高集積化のためにメモリ
セルの面積を縮小する場合であっても、キャパシタの電
極面積を大きく保つことができ、したがってキャパシタ
の容量を大きく保つことができる。
【図面の簡単な説明】
第１図はこの発明の半導体記憶装置の一実施例を示す断
面図、第２図、第３図はそれぞれ従来のスタック構造を
有するＤＲＡＭを示す断面図である。 ＢＬ・・・ビット線、ＣＩ、Ｃ２・・・キャパシタ、Ｍ
ｌ、Ｍ２・・・メモリセル、 Ｔｒｌ 、Ｔｒ２・・・トランジスタ、■・・・半導体
基板、２．１２・・・ゲート酸化膜、３．１３・・・ゲ
ート電極、４．１４・・・ドレイン、５．１５・・・ソ
ース、６．１０．＋６，２０ａ、２０ｂ−−層間絶縁膜
、７．１１・・・ノード電極、７ａ、ｌｌａ・・・ノー
ド部、７ｂ、７ｃ、Ｉ ｌｂ、Ｉ Ｉｃ−翼部、８．１
２・・・絶縁膜、９．１３・・・プレート電極。
面図、第２図、第３図はそれぞれ従来のスタック構造を
有するＤＲＡＭを示す断面図である。 ＢＬ・・・ビット線、ＣＩ、Ｃ２・・・キャパシタ、Ｍ
ｌ、Ｍ２・・・メモリセル、 Ｔｒｌ 、Ｔｒ２・・・トランジスタ、■・・・半導体
基板、２．１２・・・ゲート酸化膜、３．１３・・・ゲ
ート電極、４．１４・・・ドレイン、５．１５・・・ソ
ース、６．１０．＋６，２０ａ、２０ｂ−−層間絶縁膜
、７．１１・・・ノード電極、７ａ、ｌｌａ・・・ノー
ド部、７ｂ、７ｃ、Ｉ ｌｂ、Ｉ Ｉｃ−翼部、８．１
２・・・絶縁膜、９．１３・・・プレート電極。
Claims (1)
- （１）半導体基板表面に形成されたトランジスタと上記
半導体基板表面上の互いに対向する電極で形成されたキ
ャパシタとからなり、上記トランジスタの一方の端子に
上記キャパシタの一方の電極を接続したメモリセルを複
数個有する半導体記憶装置であって、 隣接する上記メモリセルのキャパシタの電極が上記半導
体基板表面に垂直な方向に重ね合わされたことを特徴と
する半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311515A JPH03173176A (ja) | 1989-11-30 | 1989-11-30 | 半導体記憶装置 |
| US07/617,613 US5103275A (en) | 1989-11-30 | 1990-11-26 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311515A JPH03173176A (ja) | 1989-11-30 | 1989-11-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03173176A true JPH03173176A (ja) | 1991-07-26 |
Family
ID=18018165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311515A Pending JPH03173176A (ja) | 1989-11-30 | 1989-11-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5103275A (ja) |
| JP (1) | JPH03173176A (ja) |
Families Citing this family (14)
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| KR930007192B1 (ko) * | 1990-06-29 | 1993-07-31 | 삼성전자 주식회사 | 디램셀의 적층형캐패시터 및 제조방법 |
| KR960012257B1 (ko) * | 1993-02-12 | 1996-09-18 | 엘지반도체 주식회사 | 반도체 장치의 캐패시터 노드 제조방법 |
| JPH07161832A (ja) * | 1993-12-08 | 1995-06-23 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| US5739576A (en) * | 1995-10-06 | 1998-04-14 | Micron Technology, Inc. | Integrated chip multilayer decoupling capacitors |
| US6218237B1 (en) | 1996-01-03 | 2001-04-17 | Micron Technology, Inc. | Method of forming a capacitor |
| US5712813A (en) * | 1996-10-17 | 1998-01-27 | Zhang; Guobiao | Multi-level storage capacitor structure with improved memory density |
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| TWI251283B (en) * | 2001-12-26 | 2006-03-11 | Hynix Semiconductor Inc | Semiconductor device and method for forming the same |
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-
1989
- 1989-11-30 JP JP1311515A patent/JPH03173176A/ja active Pending
-
1990
- 1990-11-26 US US07/617,613 patent/US5103275A/en not_active Expired - Lifetime
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5103275A (en) | 1992-04-07 |
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