JPH03173176A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03173176A JPH03173176A JP1311515A JP31151589A JPH03173176A JP H03173176 A JPH03173176 A JP H03173176A JP 1311515 A JP1311515 A JP 1311515A JP 31151589 A JP31151589 A JP 31151589A JP H03173176 A JPH03173176 A JP H03173176A
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- electrodes
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000003990 capacitor Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000002955 isolation Methods 0.000 abstract description 6
- 239000011229 interlayer Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000010354 integration Effects 0.000 description 4
- 239000010410 layer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、スタック構造を有する半導体記憶装置に関
する。
する。
〈従来の技術〉
従来、この種のスタック構造を有する半導体記憶装置と
しては、第2図または第3図に示すようなり RAM(
ダイナミック・ダンダム・アクセス・メモリ)がある。
しては、第2図または第3図に示すようなり RAM(
ダイナミック・ダンダム・アクセス・メモリ)がある。
第2図に示すDRAMは、半導体基板21の表面に、ビ
ット線BLに関して対称な構造を有し隣接する2つのメ
モリセルM3゜M4を備えている。メモリセルM3は、
トランジスタTr3とこのトランジスタTr3上に形成
されたキャパシタC3とからなっている。トランジスタ
Tr3は、コンタクト箇所24aで、ビット線BLに接
続されたドレイン24と、素子分離用酸化膜31側にソ
ース25と、これらドレイン24゜ソース25の間の領
域を覆うゲート酸化膜22およびゲート電極23とから
なっている。キャパシタC3は、ノード部27aと翼部
27bおよび27cとからなるノードポリシリコン電極
27と、絶縁膜28と、この絶縁膜28を挟んでノード
ポリシリコン電極27の各部と対向するプレート電極2
9とからなっている。ノード部27aはソース25に接
続される一方、翼部27bはトランジスタTra上、翼
部27cはポリシリコン配線32上に延在している。こ
のようにトランジスタTra上にキャパシタC3を積層
した3次元構造(スタック構造)とすることによって、
単に基板21表面に平面的に配置する場合に比して、メ
モリセルの面積を縮小するようにしている。なお、26
.30および33は層間絶縁膜を示している。また、メ
モリセルM4のトランジスタTr4のドレイン34は上
記トランジスタTr3のドレイン24と共通となってい
る。第3図に示すDRAMは、第2図に示したDRAM
と同様に、ビット線I3Lのコンタクト箇所24aに関
して対称構造のメモリセルM5.M6を備えている。各
メモリセルM5゜M6はそれぞれトランジスタTr5と
キャパシタC5,トランジスタTr6とキャパシタC6
からなっている。対称構造のキャパシタC5,C6のう
ち例えばキャパシタC5のノードポリシリコン電極47
は、基板41表面に対して垂直なノード部47aと、こ
のノード部47aと交叉し基板41表面に対して略平行
な2層の翼部47b、47c;47d。
ット線BLに関して対称な構造を有し隣接する2つのメ
モリセルM3゜M4を備えている。メモリセルM3は、
トランジスタTr3とこのトランジスタTr3上に形成
されたキャパシタC3とからなっている。トランジスタ
Tr3は、コンタクト箇所24aで、ビット線BLに接
続されたドレイン24と、素子分離用酸化膜31側にソ
ース25と、これらドレイン24゜ソース25の間の領
域を覆うゲート酸化膜22およびゲート電極23とから
なっている。キャパシタC3は、ノード部27aと翼部
27bおよび27cとからなるノードポリシリコン電極
27と、絶縁膜28と、この絶縁膜28を挟んでノード
ポリシリコン電極27の各部と対向するプレート電極2
9とからなっている。ノード部27aはソース25に接
続される一方、翼部27bはトランジスタTra上、翼
部27cはポリシリコン配線32上に延在している。こ
のようにトランジスタTra上にキャパシタC3を積層
した3次元構造(スタック構造)とすることによって、
単に基板21表面に平面的に配置する場合に比して、メ
モリセルの面積を縮小するようにしている。なお、26
.30および33は層間絶縁膜を示している。また、メ
モリセルM4のトランジスタTr4のドレイン34は上
記トランジスタTr3のドレイン24と共通となってい
る。第3図に示すDRAMは、第2図に示したDRAM
と同様に、ビット線I3Lのコンタクト箇所24aに関
して対称構造のメモリセルM5.M6を備えている。各
メモリセルM5゜M6はそれぞれトランジスタTr5と
キャパシタC5,トランジスタTr6とキャパシタC6
からなっている。対称構造のキャパシタC5,C6のう
ち例えばキャパシタC5のノードポリシリコン電極47
は、基板41表面に対して垂直なノード部47aと、こ
のノード部47aと交叉し基板41表面に対して略平行
な2層の翼部47b、47c;47d。
47eからなっている。ノード部47aはソース45に
接続される一方、翼部47d、47eはトランジスタT
r5.翼部47b、47cはポリシリコン配線32上に
延在している。プレート電極49は、第3図中に太線で
示す絶縁膜48を介して上記ノードポリシリコン電極4
7の各部47a、47b、=17c、47dおよび47
eと対向している。このように、トランジスタTr5と
キャパシタC5とを第2図に示したDRAMと同様にス
タック構造にしてメモリセルの面積縮小を図ると共に、
さらにキャパシタC5の電極対向面積を増大させて容量
を増加させるようにしている。
接続される一方、翼部47d、47eはトランジスタT
r5.翼部47b、47cはポリシリコン配線32上に
延在している。プレート電極49は、第3図中に太線で
示す絶縁膜48を介して上記ノードポリシリコン電極4
7の各部47a、47b、=17c、47dおよび47
eと対向している。このように、トランジスタTr5と
キャパシタC5とを第2図に示したDRAMと同様にス
タック構造にしてメモリセルの面積縮小を図ると共に、
さらにキャパシタC5の電極対向面積を増大させて容量
を増加させるようにしている。
〈発明が解決しようとする課題〉
しかしながら、上記従来のDRAMは、さらに高集積化
を進めるためにメモリセルの面積を縮小してゆくと、い
ずれも、そのままキャパシタの電極対向面積を減少させ
ることになり、キャパシタの容量が不足してくるという
問題がある。
を進めるためにメモリセルの面積を縮小してゆくと、い
ずれも、そのままキャパシタの電極対向面積を減少させ
ることになり、キャパシタの容量が不足してくるという
問題がある。
そこで、この発明の目的は、高集積化のためにメモリセ
ルの面積を縮少する場合であっても、キャパシタの電極
対向面積を大きく保つことができ、したがってキャパシ
タの容量を大きく保つことができる半導体記憶装置を提
供することにある。
ルの面積を縮少する場合であっても、キャパシタの電極
対向面積を大きく保つことができ、したがってキャパシ
タの容量を大きく保つことができる半導体記憶装置を提
供することにある。
く課題を解決するための手段〉
上記目的を達成するために、この発明の半導体記憶装置
は、半導体基板表面に形成されたトランジスタと上記半
導体基板表面上の互いに対向する電極で形成されたキャ
パシタとからなり、上記トランジスタの一方の端子に上
記キャパシタの一方の電極を接続したメモリセルを複数
個有する半導体記憶装置であって、隣接する上記メモリ
セルのキャパシタの電極が上記半導体基板表面に垂直な
方向に重ね合わされたことを特徴としている。
は、半導体基板表面に形成されたトランジスタと上記半
導体基板表面上の互いに対向する電極で形成されたキャ
パシタとからなり、上記トランジスタの一方の端子に上
記キャパシタの一方の電極を接続したメモリセルを複数
個有する半導体記憶装置であって、隣接する上記メモリ
セルのキャパシタの電極が上記半導体基板表面に垂直な
方向に重ね合わされたことを特徴としている。
く作用〉
キャパシタの電極が半導体基板の表面に垂直な方向に重
ね合わされる場合、隣接するメモリセルの電極の間に層
間絶縁膜を介在させることによって短絡が防止される。
ね合わされる場合、隣接するメモリセルの電極の間に層
間絶縁膜を介在させることによって短絡が防止される。
これによって、上記半導体基板の表面に略平行に、個々
のメモリセル領域を越えてキャパシタの電極を延在させ
ることが可能となる。したがって、個々のメモリセルの
面積が縮小されるときでも、キャパシタの電極面積は太
きく保たれ、キャパシタの容量も大きく保たれる。
のメモリセル領域を越えてキャパシタの電極を延在させ
ることが可能となる。したがって、個々のメモリセルの
面積が縮小されるときでも、キャパシタの電極面積は太
きく保たれ、キャパシタの容量も大きく保たれる。
〈実施例〉
以下、この発明の半導体記憶装置を図示の実施例により
詳細に説明する。
詳細に説明する。
第1図に示すように、この半導体記憶装置は、半導体基
板1の表面に、ビット線BLにつながり互いに隣接する
メモリセルMlおよびM2を備えている。メモリセルM
l、M2は、それぞれトランジスタTrlとキャパシタ
CI、トランジスタTr2とキャパシタC2からなって
いる。トランジスタTrlは、コンタクト箇所4aでビ
ット線BLに接続されたドレイン4と、素子分離領域1
8側にソース5と、これらドレイン4とソース5との間
の領域を覆うゲート酸化膜2およびゲート電極3とから
なっている。トランジスタTr2は、ドレイン14と、
ソース15と、ゲート酸化膜12と、ゲート電極13と
からなり、上記ビット線BLのコンタクト箇所4aに関
して上記トランジスタTrlと対称に構成されている。
板1の表面に、ビット線BLにつながり互いに隣接する
メモリセルMlおよびM2を備えている。メモリセルM
l、M2は、それぞれトランジスタTrlとキャパシタ
CI、トランジスタTr2とキャパシタC2からなって
いる。トランジスタTrlは、コンタクト箇所4aでビ
ット線BLに接続されたドレイン4と、素子分離領域1
8側にソース5と、これらドレイン4とソース5との間
の領域を覆うゲート酸化膜2およびゲート電極3とから
なっている。トランジスタTr2は、ドレイン14と、
ソース15と、ゲート酸化膜12と、ゲート電極13と
からなり、上記ビット線BLのコンタクト箇所4aに関
して上記トランジスタTrlと対称に構成されている。
キャパシタCIは、ノード部7 aと翼部7bおよび7
Cとからなるノード電極7と、絶縁膜8と、この絶縁膜
8を挟んでノードポリシリコン電極7の各部7 a、
7 bおよび7cと対向するプレート電極9とからなっ
ている。同様にキャパシタC2は、ノード部11aと翼
部11bおよびllcからなるノード電極11と、絶縁
膜12と、この絶縁膜12を挟んでノードポリシリコン
電極11の各部7a、7bおよび7cと対向するプレー
ト電極13とからなっている。
Cとからなるノード電極7と、絶縁膜8と、この絶縁膜
8を挟んでノードポリシリコン電極7の各部7 a、
7 bおよび7cと対向するプレート電極9とからなっ
ている。同様にキャパシタC2は、ノード部11aと翼
部11bおよびllcからなるノード電極11と、絶縁
膜12と、この絶縁膜12を挟んでノードポリシリコン
電極11の各部7a、7bおよび7cと対向するプレー
ト電極13とからなっている。
キャパシタC1のノード電極7の翼部7bは、トランジ
スタTrl上からビット線BLのメモリセル領域領域側
に延在する一方、翼部7cは、素子分離用酸化膜18a
上に設けられたゲート配線19a上に延在している。キ
ャパシタC2のノード電極11の翼部11bはトランジ
スタTr2からビット線BLのメモリセル領域領域側に
延在する一方、翼部11cは素子分離用酸化膜18b上
に設けられたゲート配線19b上に延在している。そし
て、キャパシタCtの電極とキャパシタC2の電極とは
層間絶縁膜10を挟んで半導体基板1の表面に垂直に重
ね合わされている。したがって、電極同士を短絡させる
ことなく、各キャパシタC1,C2の電極を隣接するメ
モリセル領域へ延在させることができる。したがって、
高集積化するために個々のメモリセルM1.M2の面積
を縮小する場合に、キャパシタの電極面積を大きく保つ
ことができ、キャパシタの容量ら大きく保つことができ
る。
スタTrl上からビット線BLのメモリセル領域領域側
に延在する一方、翼部7cは、素子分離用酸化膜18a
上に設けられたゲート配線19a上に延在している。キ
ャパシタC2のノード電極11の翼部11bはトランジ
スタTr2からビット線BLのメモリセル領域領域側に
延在する一方、翼部11cは素子分離用酸化膜18b上
に設けられたゲート配線19b上に延在している。そし
て、キャパシタCtの電極とキャパシタC2の電極とは
層間絶縁膜10を挟んで半導体基板1の表面に垂直に重
ね合わされている。したがって、電極同士を短絡させる
ことなく、各キャパシタC1,C2の電極を隣接するメ
モリセル領域へ延在させることができる。したがって、
高集積化するために個々のメモリセルM1.M2の面積
を縮小する場合に、キャパシタの電極面積を大きく保つ
ことができ、キャパシタの容量ら大きく保つことができ
る。
なお、この実施例はキャパシタCI、C2のノード電極
7.11の翼部7b、7c;1 lb、I lcを1層
構造としたが、これに限られるものではなく、第2図に
示したDRAMのように各翼部を2層構造としても良い
。
7.11の翼部7b、7c;1 lb、I lcを1層
構造としたが、これに限られるものではなく、第2図に
示したDRAMのように各翼部を2層構造としても良い
。
〈発明の効果〉
以上より明らかなように、この発明の半導体記憶装置は
、半導体基板表面に形成されたトランジスタと上記半導
体基板表面上の互いに対向する電極で形成されたキャパ
シタとからなり、上記トランジスタの一方の端子に上記
キャパシタの一方の電極を接続したメモリセルを複数個
有する半導体記憶装置であって、隣接する上記メモリセ
ルのキャパシタの電極が上記半導体基板表面に垂直な方
向に重ね合わされているので、高集積化のためにメモリ
セルの面積を縮小する場合であっても、キャパシタの電
極面積を大きく保つことができ、したがってキャパシタ
の容量を大きく保つことができる。
、半導体基板表面に形成されたトランジスタと上記半導
体基板表面上の互いに対向する電極で形成されたキャパ
シタとからなり、上記トランジスタの一方の端子に上記
キャパシタの一方の電極を接続したメモリセルを複数個
有する半導体記憶装置であって、隣接する上記メモリセ
ルのキャパシタの電極が上記半導体基板表面に垂直な方
向に重ね合わされているので、高集積化のためにメモリ
セルの面積を縮小する場合であっても、キャパシタの電
極面積を大きく保つことができ、したがってキャパシタ
の容量を大きく保つことができる。
【図面の簡単な説明】
第1図はこの発明の半導体記憶装置の一実施例を示す断
面図、第2図、第3図はそれぞれ従来のスタック構造を
有するDRAMを示す断面図である。 BL・・・ビット線、CI、C2・・・キャパシタ、M
l、M2・・・メモリセル、 Trl 、Tr2・・・トランジスタ、■・・・半導体
基板、2.12・・・ゲート酸化膜、3.13・・・ゲ
ート電極、4.14・・・ドレイン、5.15・・・ソ
ース、6.10.+6,20a、20b−−層間絶縁膜
、7.11・・・ノード電極、7a、lla・・・ノー
ド部、7b、7c、I lb、I Ic−翼部、8.1
2・・・絶縁膜、9.13・・・プレート電極。
面図、第2図、第3図はそれぞれ従来のスタック構造を
有するDRAMを示す断面図である。 BL・・・ビット線、CI、C2・・・キャパシタ、M
l、M2・・・メモリセル、 Trl 、Tr2・・・トランジスタ、■・・・半導体
基板、2.12・・・ゲート酸化膜、3.13・・・ゲ
ート電極、4.14・・・ドレイン、5.15・・・ソ
ース、6.10.+6,20a、20b−−層間絶縁膜
、7.11・・・ノード電極、7a、lla・・・ノー
ド部、7b、7c、I lb、I Ic−翼部、8.1
2・・・絶縁膜、9.13・・・プレート電極。
Claims (1)
- (1)半導体基板表面に形成されたトランジスタと上記
半導体基板表面上の互いに対向する電極で形成されたキ
ャパシタとからなり、上記トランジスタの一方の端子に
上記キャパシタの一方の電極を接続したメモリセルを複
数個有する半導体記憶装置であって、 隣接する上記メモリセルのキャパシタの電極が上記半導
体基板表面に垂直な方向に重ね合わされたことを特徴と
する半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1311515A JPH03173176A (ja) | 1989-11-30 | 1989-11-30 | 半導体記憶装置 |
US07/617,613 US5103275A (en) | 1989-11-30 | 1990-11-26 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1311515A JPH03173176A (ja) | 1989-11-30 | 1989-11-30 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03173176A true JPH03173176A (ja) | 1991-07-26 |
Family
ID=18018165
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1311515A Pending JPH03173176A (ja) | 1989-11-30 | 1989-11-30 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5103275A (ja) |
JP (1) | JPH03173176A (ja) |
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KR960012257B1 (ko) * | 1993-02-12 | 1996-09-18 | 엘지반도체 주식회사 | 반도체 장치의 캐패시터 노드 제조방법 |
JPH07161832A (ja) * | 1993-12-08 | 1995-06-23 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
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US5712813A (en) * | 1996-10-17 | 1998-01-27 | Zhang; Guobiao | Multi-level storage capacitor structure with improved memory density |
US5973350A (en) * | 1998-04-14 | 1999-10-26 | Texas Instruments - Acer Incorporated | Stacked capacitor structure for high density DRAM cells |
US6214687B1 (en) | 1999-02-17 | 2001-04-10 | Micron Technology, Inc. | Method of forming a capacitor and a capacitor construction |
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-
1989
- 1989-11-30 JP JP1311515A patent/JPH03173176A/ja active Pending
-
1990
- 1990-11-26 US US07/617,613 patent/US5103275A/en not_active Expired - Lifetime
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JPH03155665A (ja) * | 1989-08-08 | 1991-07-03 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
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US5103275A (en) | 1992-04-07 |
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