JPH065802A

JPH065802A - トンネル構造のｄｒａｍセル及びその製造方法

Info

Publication number: JPH065802A
Application number: JP3238883A
Authority: JP
Inventors: Byunghyug Rho; 魯炳▲赫▼; Daejei Jin; 泰大齊
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1990-11-01
Filing date: 1991-08-27
Publication date: 1994-01-14
Anticipated expiration: 2011-03-27
Also published as: KR920010909A; US5262663A; GB2249429A; GB9100820D0; FR2668856B1; KR930005741B1; DE4101940A1; FR2668856A1; ITMI910351A1; IT1245152B; JPH0831572B2; ITMI910351A0

Abstract

(57)【要約】（修正有）【構成】蓄積ポリシリコン膜１３が局部連結層７と連結
されてトンネル形態をなし、ビットライン１０が局部連
結層７と蓄積ポリシリコン膜１３とによって形成された
トンネルを貫通するようにし、蓄積ポリシリコン膜１３
及び局部連結層７とビットライン１０との間が平坦化用
絶縁膜８、ビットラインキャッピング用酸化膜１１及び
スペーサー１２によって詰められた構造を有し、上記蓄
積ポリシリコン膜１３は局部連結層７を介して第１半導
体領域３ａと接触し、ビットライン１０は直接第２半導
体領域３ｂに接触する構造を有する。【効果】ビットラインとアクティブ領域とを同一位相内
に配置でき、両者を連結するために必要とされていた突
出部位を不要として、セル面積を減少させる。蓄積ポリ
シリコン膜形成後の工程において蓄積ポリシリコン膜の
面積が減少しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はトンネル構造のＤＲＡＭ
（Dynamic Random Access Memory: 以下ＤＲＡＭとい
う）セル（Cell）及びその製造方法に関するものであっ
て、さらに詳しくは、ビットラインがトンネル構造を形
成する蓄積ポリシリコン膜（以下、蓄積ポリと略す。）
と局部連結層との間を通るように形成されたトンネル構
造のＤＲＡＭセル及びその製造方法に関する。

【０００２】

【従来技術・課題】一般に、ＤＲＡＭセルが高集積化さ
れて行くにつれて、セルの面積が次第に小さくなる反
面、セルの蓄積容量（Storage Capacitance）は一定に
保持してやることが必要である。このようにセルの面積
が減少しても蓄積容量を一定に保持させるために、積層
形キャパシタ（Stacked Capacitor）が提案された。

【０００３】図１は、この積層形キャパシタからなる従
来のＤＲＡＭセルを示す垂直断面図である。即ち、この
ＤＲＡＭセルは、基板（１０１）上にフィールド酸化膜
（１０２）、半導体領域（１０５ａ、１０５ｂ）、第１
絶縁膜（１０３）及びワードライン（１０４）を形成し
てトランジスタを形成し、第２絶縁膜（１０６）を形成
した後、多層の蓄積ポリ（１０７〜１１０）、蓄積ポリ
（１０７〜１１０）を被覆したキャパシタ誘電体膜（１
１２）及び対向電極としてのプレートポリシリコン膜
（１１３）を形成してフィン（Fin）構造のスタックド
キャパシタ（Stacked Capacitor）を形成し、第３絶縁
膜（１１７）を形成した後、ビットライン（１１６）を
形成してなる。このＤＲＡＭセルは４つのフィンを有
し、最終蓄積ポリ（１１０）はコンタクト（１１１）を
通じて第２半導体領域（１０５ｂ）と接触する一方、ビ
ットライン（１１６）はコンタクト（１１５）を通じて
第１半導体領域（１０５ａ）と接触している。

【０００４】しかしながら、こうした従来のＤＲＡＭセ
ルは、ビットライン（１１６）と基板（１０１）上に形
成されている第１半導体領域（１０５ａ）とを接続する
場合、キャパシタのプレートポリ（１１３）及び第３絶
縁膜（１１７）を形成した後、コンタクト（１１５）を
形成してビットライン（１１６）を形成するために、第
１半導体領域（１０５ａ）からのビットライン（１１
６）の段差が高くなる。それ故、ビットライン（１１
６）を第１半導体領域（１０５ａ）に接続することが難
しく、ビットライン（１１６）を第１半導体領域（１０
５ａ）に接触させるためのコンタクト（１１５）のマー
ジンを十分確保しなければならないために、セルの面積
が大きくなってしまう。又、最終蓄積ポリ（１１０）を
形成する前に、蓄積ポリを第２半導体領域（１０５ｂ）
に接触させためのコンタクト（１１１）を形成するため
に、コンタクト（１１１）の大きさだけ各蓄積ポリ（１
０７〜１０９）の面積が減少し蓄積容量が減少する問題
点もあった。

【０００５】かかる問題点を解決するために、キャパシ
タを形成する前にビットラインを形成し図２の如き構造
を有するＤＲＡＭセルが提案された。図２（Ａ）及び図
２（Ｂ）はそのＤＲＡＭセルのレイアウトを示す斜視図
及び平面図であり、図２（Ｃ）は図２（Ｂ）のＡ−Ａ′
断面図である。このＤＲＡＭセルは、半導体基板（２０
１）上にフィールド酸化膜（２０２）、第１絶縁膜（２
０３）、ワードライン（２０４）及び第１、第２半導体
領域（２０５ａ、２０５ｂ）を形成してトランジスタを
形成すると共に、ビットライン（２０６）及び第２絶縁
膜（２０７）を形成した後、蓄積ポリ（２０８〜２１
０）、キャパシタ誘電体膜（２１３）及びプレート電極
（２１４）を形成してキャパシタを形成してなる。

【０００６】図２のＤＲＡＭセルは、図１におけるもの
とは異なり、キャパシタを形成する前にビットラインを
形成しており、蓄積ポリ（２０８〜２１０）の下にビッ
トライン（２０６）が通る埋め込みされた（Burried）
構造を有する。そして、図２．１及び図２（Ｂ）から明
らかなように、ビットライン（２０６）をワードライン
（２０３）及び蓄積ポリ（２０８等）から離間させるた
めに、ビットライン（２０６）はアクティブ領域（２２
０）を避けて通るように形成され、コンタクト（２１
２）を通じてビットライン（２０６）をアクティブ領域
（２２０）に形成された第１半導体領域（２０５ａ）に
接続するために、ビットライン（２０６）及びアクティ
ブ領域（２２０）にそれぞれ突出部位（２１５、２１
６）を形成して、両突出部位（２１５，２１６）を接続
させている。

【０００７】しかしながら、上記の如き構造を有するＤ
ＲＡＭセルはアクティブ領域（２２０）とそれを避けて
配設されるビットライン（２０６）とのスペースを確保
するために、セルの面積を減少させるには限界がある。
又、図２のＤＲＡＭセルも図１のＤＲＡＭセルと同様
に、最終の蓄積ポリ（２１０）を形成する前に蓄積ポリ
と第２半導体領域（２０５ｂ）と接触させるためのコン
タクト（２１１）を形成するために、コンタクト（２１
１）の大きさだけ各蓄積ポリ（２０８，２０９）の面積
が減少し、蓄積容量が減少する問題点があった。

【０００８】

【課題を解決するための手段】本発明は、上記の如き従
来技術の問題点を解決するためのものであって、トンネ
ル構造を有する蓄積ポリと局部連結層との間をビットラ
インが通るようにすることによって、ビットラインとア
クティブ領域とを同一位相内に配置して、ビットライン
とアクティブ領域とを接続するために従来必要とされて
いた突出部位を不要とし、もってセル蓄積容量を十分確
保しつつセルの面積を減少させたトンネル構造のＤＲＡ
Ｍセル及びその製造方法を提供する。

【０００９】即ち、本発明は、第１に、第１導電形の半
導体基板と；上記半導体基板上に形成され、アクティブ
領域を限定するたフィールド酸化膜と；上記アクティブ
領域内に形成された第２導電形の第１及び第２半導体領
域と；上記第１及び第２半導体領域の間のチャネル領
域上に形成される絶縁膜と；上記絶縁膜上に形成される
ワードライン及び上記ワードラインキャッピング用酸化
膜と；上記ワードライン及びワードラインキャッピング
用酸化膜の側面に形成された第１スペーサーと；上記ワ
ードラインキャッピング用酸化膜の上部及び内側の第１
スペーサーを被覆し、コンタクトを通じて第１半導体領
域に接触する局部連結層と；上記局部連結層上に形成さ
れた平坦化用絶縁膜と；上記平坦化用絶縁膜及び局部連
結層の側面並びに外側の第１スペーサーを被覆して形成
された第２スペーサーと；上記平坦化用絶縁膜上に形成
されたビットライン及びビットラインキャッピング用酸
化膜と；上記ビットライン及びビットラインキャッピン
グ用酸化膜の側面に形成された第３スペーサーと；上記
ビットラインキャッピング用酸化膜上に形成された蓄積
ポリシリコン膜と；上記蓄積ポリシリコン膜を被覆する
と共に局部連結層の側面を被覆するキャパシタ誘電体膜
と；上記キャパシタ誘電体膜を被覆するプレート電極
と；を備えてなることを特徴とするトンネル構造のＤＲ
ＡＭセルを提供する。

【００１０】本発明は、第２に、第１導電形の半導体基
板上にフィールド酸化膜を形成してアクティブ領域を限
定する工程；半導体基板のアクティブ領域に絶縁膜、ワ
ードライン及びワードラインキャッピング用酸化膜を積
層して形成すると共に、第２導電形の第１及び第２半導
体領域を形成する工程；基板全面に酸化膜を形成し、エ
ッチバックをして第１スペーサーを形成した後、薄膜の
局部連結層を形成する工程；上記局部連結層上に絶縁膜
を被着した後、リフローして平坦化すると共に、局部連
結層及び記絶縁膜をパターン化する工程；上記パターン
の上に酸化膜を形成しエッチバックして第２スペーサー
を形成した後、ビットライン及びビットラインキャッピ
ング用酸化膜を積層し、パターン化する工程；上記ビッ
トライン及びビットラインキャッピング用酸化膜のパタ
ーン上に酸化膜を積層しエッチバックして、第３スペー
サーを形成すると共に、局部連結層を露出させた後、ポ
リシリコンを積層して蓄積ポリシリコン膜を形成し、パ
ターン化する工程；上記蓄積ポリシリコン膜及び局部連
結層上にキャパシタ誘電体膜を形成した後、ポリシリコ
ン膜を積層してプレート電極を形成する工程；を含むこ
とを特徴とするトンネル構造のＤＲＡＭセルの製造方法
を提供する。

【００１１】本発明は、第３に、第１導電形の半導体基
板と；上記半導体基板上に形成され、アクティブ領域を
限定するフィールド酸化膜と；上記アクティブ領域内に
形成された第２導電形の第１及び第２半導体領域と；上
記第１及び第２半導体領域の間のチャネル領域上に形成
された絶縁膜と；上記絶縁膜上に形成されるワードライ
ン及びワードラインキャッピング用酸化膜と；上記ワー
ドライン及びワードラインキャッピング用酸化膜の側面
に形成された第１スペーサーと；上記ワードラインキャ
ッピング用酸化膜の上部及び内側の第１スペーサーを被
覆して、コンタクトを通じて第１半導体領域に接触する
局部連結層と；上記局部連結層上に形成された平坦化用
絶縁膜と；上記平坦化用絶縁膜及び局部連結層の側面並
びに外側の上記第１スペーサーを被覆して形成された第
２スペーサーと；上記平坦化用絶縁膜上に形成されたビ
ットライン及びビットラインキャッピング用酸化膜と；
上記ビットライン、ビットラインキャッピング用酸化
膜、下部プレート電極及びキャパシタ誘電体膜の各側面
に形成された第３スペーサーと；ビットラインキャッピ
ング用酸化膜の上方に形成された蓄積ポリシリコン膜
と；上記蓄積ポリシリコン膜を取り囲み、かつ局部連結
層の側面を被覆するキャパシタ誘電体膜と；上記キャパ
シタ誘電体膜を被覆して蓄積ポリシリコン膜の上下にそ
れぞれ形成されたプレート電極と；を備えてなることを
特徴とするトンネル構造のＤＲＡＭセルを提供する。

【００１２】本発明は、第４に、第１導電形の半導体基
板上にフィールド酸化膜を形成してアクティブ領域を限
定する工程；半導体基板のアクティブ領域に絶縁膜、ワ
ードライン及びワードラインキャッピング用酸化膜を積
層して形成すると共に、第２導電形の第１及び第２半導
体領域を形成する工程；基板全面に酸化膜を形成しエッ
チバックを行って第１スペーサーを形成した後、薄膜の
局部連結層を形成する工程；上記局部連結層上に絶縁膜
を被着した後、リフローさせて平坦化すると共に、局部
連結層及び絶縁膜をパターン化する工程；上記パターン
上に酸化膜を形成しエッチバックして第２スペーサーを
形成した後、ビットライン、ビットラインキャッピング
用酸化膜及び異形物質を積層し、パターン化する工程；
上記ビットライン、ビットラインキャッピング用酸化膜
及び異形物質のパターン上に酸化膜を積層しエッチバッ
クし、第３スペーサーを形成すると共に局部連結層を露
出させた後、ポリシリコン膜を積層して蓄積ポリシリコ
ン膜を形成し、蓄積ポリシリコン膜及び局部連結層をパ
ターン化する工程；上記蓄積ポリシリコン膜とビットラ
インキャッピング用酸化膜との間に形成されていた異形
物質をアンダエッチングにより取り除く工程；上記蓄積
ポリシリコン膜の上下にキャパシタ誘電体膜を形成した
後、ポリシリコン膜を積層してプレート電極を形成する
工程；を含むことを特徴とするトンネル構造のＤＲＡＭ
セルの製造方法を提供する。

【００１３】

【実施例】以下、本発明の好ましい実施例について添付
した図面を参照して詳細に説明する。

【００１４】図３（Ａ）は第１実施例のＤＲＡＭセルを
示した図面であって、図３（Ａ）はＤＲＡＭセルのレイ
アウトを示す平面図であり、図３（Ｂ）と図３（Ｃ）は
図３（Ａ）のＡ−Ａ′線及びＢ−Ｂ′線断面図である。

【００１５】本実施例のＤＲＡＭセルは、第１導電形の
半導体基板（３０）と、半導体基板（３０）上に形成さ
れ、アクティブ領域（３２）を限定するフィールド酸化
膜（１）と、半導体基板（３０）のアクティブ領域（３
２）上に形成されている絶縁膜（２）と、第２導電形の
第１及び第２半導体領域（３ａ、３ｂ）と、ワードライ
ン（４）及びワードラインキャッピング用酸化膜（５）
と、ワードライン（４）及びワードラインキャッピング
用酸化膜（５）の側壁に形成された第１スペーサー
（６）と、ワードラインキャッピング用酸化膜（５）の
上部及び内側（第１半導体領域３ａ側）に位置する第１
スペーサー（６）を被覆すると共にコンタクト（１７）
を通じて半導体領域（３ａ）に接触される局部連結層
（７）と、局部連結層（７）上に形成された平坦化用絶
縁膜（８）と、平坦化用絶縁膜（８）及び局部連結層
（７）の側面並びに外側の第１スペーサー（６）を被覆
するように形成された第２スペーサー（９）と、平坦化
用絶縁膜（８）上に形成されたビットライン（１０）及
びビットラインキャッピング用酸化膜（１１）と、ビッ
トライン（１０）及びビットラインキャッピング用酸化
膜（１１）の側壁に形成された第３スペーサー（１２）
と、局部連結層（７）に接続しトンネル構造を形成する
蓄積ポリ（１３）と、蓄積ポリ（１３）を被覆すると共
に局部連結層（７）の側面をも被覆するキャパシタ誘電
体膜（１４）と、キャパシタ誘電体膜（１４）を被覆す
る対向電極としてのプレート電極（１５）からなる。

【００１６】本実施例のＤＲＡＭセルは、図３（Ｃ）に
図示されている如く、局部連結層（７）と蓄積ポリ（１
３）とが接触してトンネル形態をなしており、ビットラ
イン（１０）が蓄積ポリの下、即ち蓄積ポリ（１３）と
局部連結層（７）とによって形成されるトンネルを貫通
するように形成されており、上記蓄積ポリ（１３）及び
局部連結層（７）とビットライン（１０）との間に平坦
化用絶縁膜（８）、ビットラインキャッピング用酸化膜
（１１）及び第３スペーサー（１２）が詰められた構造
を有する。

【００１７】又、図３（Ｂ）から明らかなように、アク
ティブ領域（３２）上のワードライン（４）は絶縁膜
（２）とワードラインキャッピング用酸化膜（５）との
間に形成されており、フィールド領域（３１）上のワー
ドライン（４）はフィールド酸化膜（１）及びワードラ
インキャッピング用酸化膜（５）の間に形成されてい
る。図３と図２（Ｂ）とを対比すれば明らかなように、
ビットライン（１０）がアクティブ領域（３２）と同一
の位相内に存在している。従って、両者（１０．３２）
を接続するための突出部位（図２（Ｂ）：符号２１５，
２１６）を不要とし、セル面積を減少させることができ
る。

【００１８】図３（Ｂ）及び図３（Ｃ）を参照すれば、
蓄積ポリ（１３）は局部連結層（７）に連結されコンタ
クト（１７）を通じて第１半導体領域（３ａ）に接続さ
れ、ビットライン（１０）はコンタクト（１８）を通じ
て第２半導体領域（３ｂ）に接続されていることもわか
る。

【００１９】図４ないし図１４は上記第１実施例のＤＲ
ＡＭセルの製造工程図であって、図４（Ａ）ないし図１
４（Ａ）は図３（Ａ）のＡ−Ａ′線断面図に相当し、図
４（Ｂ）ないし図１４（Ｂ）は図３（Ａ）のＢ−Ｂ′線
断面図に相当する。

【００２０】図４においては、フィールド酸化膜（１）
が形成されている第１導電形を有する半導体基板（３
０）上に、ワードライン（４）及びワードラインキャッ
ピング（Capping）用酸化膜（５）を順次積層形成した
後、所定パターンにエッチングする。このとき、フィー
ルド領域（３１）内においては、フィールド酸化膜
（１）上にワードライン（４）及びワードラインキャッ
ピング用酸化膜（５）が順次形成されており、アクティ
ブ領域（３２）内においては、基板（３０）上に絶縁膜
（２）、ワードライン（４）及びワードラインキャッピ
ング用酸化膜（５）が順次形成されている。その後、ア
クティブ領域（３２）内に第２導電形を有する不純物を
注入して半導体領域（３ａ、３ｂ）を形成する。

【００２１】図５においては、基板（３０）全面に亘り
酸化膜を化学気相析着（Chemical Vapor Deposition; C
VD）法で形成した後該酸化膜をエッチバック（Etch-Bac
k）して、ワードライン（４）及びワードラインキャッ
ピング用酸化膜（５）の側壁に第１スペーサー（６）を
形成する。このとき、半導体領域（３ａ、３ｂ）は開放
されており後工程において形成される局部連結層及びビ
ットラインと直接接続させることになる。

【００２２】図６においては、局部連結層（Local inte
rconnection）（７）としてのポリシリコン膜を蒸着さ
せ、その上に平坦化用絶縁膜（８）としてのＢＰＳＧ
（Boro-Phospho-Silicate Glass）膜を蒸着させた後、
リフロー（Reflow）して平坦化させ、その後に所定パタ
ーンにエッチングする。

【００２３】図７においては、上記の如き方法で平坦化
されたパターン上に酸化膜を全面形成した後、エッチバ
ックを行ない第２スペーサー（９）を形成する。このと
き、図３（Ａ）のＡ−Ａ′線断面図である図７（Ａ）と
図６（Ａ）とを比較すると、図７（Ａ）では第２スペー
サー（９）が形成されている点で図６（Ａ）とは異なっ
た構造のものを示しているが、図３（Ａ）のＢ−Ｂ′線
断面図である図７（Ｂ）と図６（Ｂ）とは同一の構造を
示している。

【００２４】図８ないし図１０はビットライン及びビッ
トラインキャッピング用酸化膜のパターンを形成し、ビ
ットライン及びビットラインキャッピング用酸化膜の側
壁にスペーサーを形成する工程を示す。即ち、先ず図８
の如く基板全面に亘りビットライン（１０）及びビット
ラインキャッピング用酸化膜（１１）を順次形成した
後、図９の如く所定パターンにエッチングし、該パター
ン上に酸化膜を全面形成した後にエッチバックして図１
０の如くビットライン（１０）及びビットラインキャッ
ピング用酸化膜（１１）の側壁に第３スペーサー（１
２）を形成する。この第３スペーサー（１２）を形成す
るためのエッチバック工程のとき、平坦化用絶縁膜であ
るＢＰＳＧ膜（８）もエッチングされ局部連結層（７）
の一部が露出されるようになる。

【００２５】尚、図８ないし図１０について、ビットラ
イン（１０）及びビットラインキャッピング用酸化膜
（１１）を形成した後に、第３スペーサー（１２）を形
成する工程において、図３（Ａ）のＡ−Ａ′線断面図で
ある図８（Ａ）ないし図１０（Ａ）では変化がない。し
かしながら、図３（Ａ）のＢ−Ｂ′線断面図である図８
（Ｂ）ないし図１０（Ｂ）では工程順序に従って変化す
る。即ち、図８（Ｂ）はビットライン（１０）及びビッ
トラインキャッピング用酸化膜（１１）の積層後の断面
図であり、図９（Ｂ）はビットライン（１０）とビット
ラインキャッピング用酸化膜（１１）のパターン化後の
断面図であり、図１０（Ｂ）はビットライン（１０）と
ビットラインキャッピング用酸化膜（１１）の側壁に第
３スペーサー（１２）を形成した後の断面図である。

【００２６】図１１及び図１２は蓄積ポリの形成工程を
示したものであって、第３スペーサー（１２）が形成さ
れたパターン上に図１１の如くポリシリコン膜を被着さ
せて蓄積ポリ（１３）を形成した後、図１２の如く蓄積
ポリ（１３）及び局部連結層（７）とを所定パターンに
エッチングする。このとき、局部連結層（７）と蓄積ポ
リ（１３）とは互いに連結されてトンネル形態をなし、
このトンネル内をビットライン（１０）が貫通し、平坦
化用絶縁膜（８）、ビットラインキャッピング用酸化膜
（１１）及び第３スペーサー（１２）によって局部連結
層（７）及び蓄積ポリ（１３）とビットライン（１０）
との間が詰められている。又、蓄積ポリ（１３）はコン
タクト（１７）部において局部連結層（７）を介して第
１半導体領域（３ａ）に接触し、ビットライン（１０）
はコンタクト（１８）部において第２半導体領域（３
ｂ）に接触している。

【００２７】図１３においては、露出された蓄積ポリ
（１３）及び局部連結層（７）を酸化させてキャパシタ
誘電体膜（１４）を形成する。尚、キャパシタ誘電体膜
（１４）として上記酸化膜の代りに、該酸化膜上に更に
窒化膜及び酸化膜を形成してなる酸化膜／窒化膜／酸化
膜（Oxide／Nitride／Oxide）のＯＮＯ絶縁膜を用いて
もよい。

【００２８】図１４においては、キャパシタ誘電体膜
（１４）が形成されたパターン上にポリシリコン膜を被
着させて対向電極であるプレート電極（１５）を形成す
る。これによって、ＤＲＡＭセルが完成する。

【００２９】図１５ないし図１８は本発明の第２実施例
によるＤＲＡＭセルの製造工程図を示したものである。
この第２実施例において、平坦化用絶縁膜（８）及び第
２スペーサー（９）を形成するまでの製造工程は上記第
１実施例におけるＤＲＡＭセルの製造工程（図４ないし
図７）と同一である。

【００３０】図１５においては、図６、図７の如く平坦
化用絶縁膜（８）及び第２スペーサー（９）を形成した
後、ビットライン（１０）及びビットラインキャッピン
グ用酸化膜（１１）を積層し、その上に更に窒化膜（Ｓ
ｉ₃Ｎ₄）の如き異形物質（１６）を蒸着した後、所定パ
ターンにエッチングする。その後、酸化膜を基板全面に
亘って形成した後、エッチバックして、ビットライン
（１０）、ビットラインキャッピング用酸化膜（１１）
及び異形物質（１６）の側壁に第３スペーサー（１２）
を形成する。このように、酸化膜をエッチバックして第
３スペーサー（１２）を形成するとき、第１実施例にお
けるのと同様に、平坦化用絶縁膜（８）も一部エッチン
グされて局部連結層（７）が露出されるようになる。

【００３１】図１６においては、基板全面に亘りポリシ
リコン膜を被着して蓄積ポリ（１３）を形成した後、局
部連結層（７）及び蓄積ポリ（１３）を所定パターンに
エッチングする。

【００３２】図１７においては、アンダエッチング（Un
der Etching）を行って蓄積ポリ（１３）とビットライ
ンキャッピング用酸化膜（１１）との間に形成されてい
た異形物質（１６）を取り除く（符号Ｃ）。その後、蓄
積ポリ（１３）及び局部連結層（７）を酸化させてキャ
パシタ誘電体膜（１４）を形成する。尚、キャパシタ誘
電体膜（１４）として、上記酸化膜の代りに、第１実施
例におけると同様にＯＮＯ絶縁膜を用いることもでき
る。

【００３３】図１３と図１７とを対比してすれば明らか
なように、本実施例においては異形物質（１６）を介在
させた状態で蓄積ポリ（１３）を形成しその後異形物質
（１６）を除去するので、誘電体（１４）形成時には蓄
積ポリ（１３）の下部も露出されており、従ってキャパ
シタ誘電体膜（１４）が蓄積ポリ（１３）を取り囲むよ
う形成できることがわかる。図１７においてＣが異形物
質（１６）の食刻された部分を示す。

【００３４】図１８においてはポリシリコン膜を被着さ
せて対抗電極であるプレート電極（１５）を形成する。
このとき、異形物質（１６）が取り除かれた“Ｃ”部分
にもポリシリコン膜が被着するので、蓄積ポリ（１３）
の上部だけでなく下部にもプレート電極（１５ａ、１５
ｂ）が形成されることになる。従って、同一のセル面積
において、キャパシタの蓄積容量をより高めることがで
きる。

【００３５】尚、本実施例においても、蓄積ポリ（１
３）と局部連結層（７）とが連結されてトンネル形態を
なし、ビットライン（１０）及び下部プレート電極（１
５ａ）が上記トンネルを貫通している。又、下部プレー
ト電極（１５ａ）と蓄積ポリ（１３）との間には薄膜の
キャパシタ誘電体膜（１４）が形成され、それ以外のト
ンネル空間についても平坦化用絶縁膜（８）、ビットラ
インキャッピング用酸化膜（１１）及び第３スペーサー
（１２）によって詰められている。

【００３６】

【発明の効果】本発明によれば、ビットラインを蓄積ポ
リの下を通るようにすることにより、ビットラインをア
クティブ領域と同一位相内に配置して、ビットラインと
アクティブ領域とを連結するための突出部位を排除でき
るので、セル面積を減少できる。又、蓄積ポリは局部連
結層を介してコンタクトを通じて半導体領域に接触する
のであって、蓄積ポリを形成する前に既にコンタクトを
形成させておくため、蓄積ポリ形成後の工程において蓄
積ポリの面積が減少しない。従って、セル蓄積容量を十
分確保しつつセルの面積を減少させることができる。

【図面の簡単な説明】

【図１】従来のＤＲＡＭセルを示す垂直断面図

【図２】（Ａ）は図１の従来セルを改善した従来のＤＲ
ＡＭセルのレイアウトを示す分解斜視図、（Ｂ）は同じ
く改善した従来のＤＲＡＭセルのレイアウトを示す平面
図、（Ｃ）は同じく改善した従来のＤＲＡＭセルを示す
垂直断面図

【図３】（Ａ）は本発明の第１実施例のＤＲＡＭセルの
レイアウトを示す平面図、（Ｂ）は図３（Ａ）のＡ−
Ａ’線断面図、（Ｃ）は図３（Ａ）のＢ−Ｂ’線断面図

【図４】第１実施例のＤＲＡＭセルの製造工程図
（（Ａ）は図３（Ａ）のＡ−Ａ’線断面図に対応する
図、（Ｂ）は図３（Ａ）のＢ−Ｂ’線断面図に対応する
図）

【図５】第１実施例のＤＲＡＭセルの製造工程図
（（Ａ）は図３（Ａ）のＡ−Ａ’線断面図に対応する
図、（Ｂ）は図３（Ａ）のＢ−Ｂ’線断面図に対応する
図）

【図６】第１実施例のＤＲＡＭセルの製造工程図
（（Ａ）は図３（Ａ）のＡ−Ａ’線断面図に対応する
図、（Ｂ）は図３（Ａ）のＢ−Ｂ’線断面図に対応する
図）

【図７】第１実施例のＤＲＡＭセルの製造工程図
（（Ａ）は図３（Ａ）のＡ−Ａ’線断面図に対応する
図、（Ｂ）は図３（Ａ）のＢ−Ｂ’線断面図に対応する
図）

【図８】第１実施例のＤＲＡＭセルの製造工程図
（（Ａ）は図３（Ａ）のＡ−Ａ’線断面図に対応する
図、（Ｂ）は図３（Ａ）のＢ−Ｂ’線断面図に対応する
図）

【図９】第１実施例のＤＲＡＭセルの製造工程図
（（Ａ）は図３（Ａ）のＡ−Ａ’線断面図に対応する
図、（Ｂ）は図３（Ａ）のＢ−Ｂ’線断面図に対応する
図）

【図１０】第１実施例のＤＲＡＭセルの製造工程図
（（Ａ）は図３（Ａ）のＡ−Ａ’線断面図に対応する
図、（Ｂ）は図３（Ａ）のＢ−Ｂ’線断面図に対応する
図）

【図１１】第１実施例のＤＲＡＭセルの製造工程図
（（Ａ）は図３（Ａ）のＡ−Ａ’線断面図に対応する
図、（Ｂ）は図３（Ａ）のＢ−Ｂ’線断面図に対応する
図）

【図１２】第１実施例のＤＲＡＭセルの製造工程図
（（Ａ）は図３（Ａ）のＡ−Ａ’線断面図に対応する
図、（Ｂ）は図３（Ａ）のＢ−Ｂ’線断面図に対応する
図）

【図１３】第１実施例のＤＲＡＭセルの製造工程図
（（Ａ）は図３（Ａ）のＡ−Ａ’線断面図に対応する
図、（Ｂ）は図３（Ａ）のＢ−Ｂ’線断面図に対応する
図）

【図１４】第１実施例のＤＲＡＭセルの製造工程図
（（Ａ）は図３（Ａ）のＡ−Ａ’線断面図に対応する
図、（Ｂ）は図３（Ａ）のＢ−Ｂ’線断面図に対応する
図）

【図１５】（Ａ）及び（Ｂ）は本発明の第２実施例のＤ
ＲＡＭセルの製造工程図

【図１６】（Ａ）及び（Ｂ）は本発明の第２実施例のＤ
ＲＡＭセルの製造工程図

【図１７】（Ａ）及び（Ｂ）は本発明の第２実施例のＤ
ＲＡＭセルの製造工程図

【図１８】（Ａ）及び（Ｂ）は本発明の第２実施例のＤ
ＲＡＭセルの製造工程図

【符号の説明】

１…フィールド酸化膜２…絶縁膜３…半導体領域４…ワードライン５…ワードラインキャッピング用酸化膜７…局部連結層６、９、１２…スペーサー８…平坦化用絶縁膜１０…ビットライン１１…ビットラインキャッピング用酸化膜１３…蓄積ポリ１４…キャパシタ誘電体膜１５…プレート電極

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１１月６日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

Claims

【特許請求の範囲】

【請求項１】第１導電形の半導体基板（３０）と、上記半導体基板（３０）上に形成され、アクティブ領域
（３２）を限定するフィールド酸化膜（１）と、上記アクティブ領域（３２）内に形成された第２導電形
の第１及び第２半導体領域（３ａ、３ｂ）と、上記第１及び第２半導体領域（３ａ、３ｂ）の間のチャ
ネル領域上に形成された絶縁膜（２）と、上記絶縁膜（２）上に形成されたワードライン（４）及
びワードラインキャッピング用酸化膜（５）と、上記ワードライン（４）及びワードラインキャッピング
用酸化膜（５）の側面に形成された第１スペーサー
（６）と、上記ワードラインキャッピング用酸化膜（５）の上部及
び内側の第１スペーサー（６）を被覆し、コンタクト
（１７）を通じて第１半導体領域（３ａ）に接触する局
部連結層（７）と、上記局部連結層（７）上に形成された平坦化用絶縁膜
（８）と、上記平坦化用絶縁膜（８）及び局部連結層（７）の側面
並びに外側の第１スペーサー（６）を被覆して形成され
た第２スペーサー（９）と、上記平坦化用絶縁膜（８）上に形成されたビットライン
（１０）及びビットラインキャッピング用酸化膜（１
１）と、上記ビットライン（１０）及びビットラインキャッピン
グ用酸化膜（１１）の側面に形成された第３スペーサー
（１２）と、上記ビットラインキャッピング用酸化膜（１１）上に形
成された蓄積ポリシリコン膜（１３）と、上記蓄積ポリシリコン膜（１３）を被覆すると共に局部
連結層（７）の側面を被覆するキャパシタ誘電体膜（１
４）と、上記キャパシタ誘電体膜（１４）を被覆するプレート電
極（１５）と、を備えてなることを特徴とするトンネル構造のＤＲＡＭ
セル。
【請求項２】上記局部連結層（７）と蓄積ポリ（１３）
とが接触して形成されたトンネルを上記ビットライン
（１０）が貫通することを特徴とする請求項１記載のト
ンネル構造のＤＲＡＭセル。
【請求項３】上記蓄積ポリシリコン膜（１３）及び局部
連結層（７）とビットライン（１０）との間が上記平坦
化用絶縁膜（８）、ビットラインキャッピング用酸化膜
（１１）及び第３スペーサー（１２）によって詰められ
ていることを特徴とする請求項１記載のトンネル構造の
ＤＲＡＭセル。
【請求項４】上記蓄積ポリシリコン膜（１３）が局部連
結層（７）を介してコンタクト（１７）を通じて第１半
導体領域（３ａ）に接触していることを特徴とする請求
項１記載のトンネル構造のＤＲＡＭセル。
【請求項５】上記ビットライン（１０）がコンタクト
（１８）を通じて第２半導体領域（３ｂ）に接触してい
ることを特徴とする請求項１に記載のトンネル構造のＤ
ＲＡＭセル。
【請求項６】上記ビットライン（１０）をアクティブ領
域（３２）と同一の位相内に配置することを特徴とする
請求項１に記載のトンネル構造のＤＲＡＭセル。
【請求項７】第１導電形の半導体基板（３０）上にフィ
ールド酸化膜（１）を形成してアクティブ領域（３２）
を限定する工程、半導体基板（３０）のアクティブ領域（３２）に絶縁膜
（２）、ワードライン（４）及びワードラインキャッピ
ング用酸化膜（５）を積層して形成すると共に、第２導
電形の第１及び第２半導体領域（３ａ、３ｂ）を形成す
る工程、基板（３０）に酸化膜を形成し、エッチバックを行って
第１スペーサー（６）を形成した後、薄膜の局部連結層
（７）を形成する工程、上記局部連結層（７）上に絶縁膜（８）を被着した後、
リフローさせて平坦化すると共に、局部連結層（７）及
び絶縁膜（８）を所定パターンにエッチングする工程、上記局部連結層（７）及び絶縁膜（８）のパターンの上
に酸化膜を形成した後、エッチバックを行って第２スペ
ーサー（９）を形成した後、ビットライン（１０）及び
ビットラインキャッピング用酸化膜（１１）を積層し、
パターンを形成する工程、上記ビットライン（１０）及びビットラインキャッピン
グ用酸化膜（１１）のパターン上に酸化膜を積層しエッ
チバックして、第３スペーサー（１２）を形成すると共
に局部連結層（７）を露出させた後、ポリシリコンを被
着して蓄積ポリシリコン膜（１３）を形成し、局部連結
層（７）及び蓄積ポリシリコン膜（１３）のパターンを
形成する工程、及び上記蓄積ポリシリコン膜（１３）及
び局部連結層（７）上にキャパシタ誘電体膜（１４）を
形成した後、ポリシリコンを積層してプレート電極（１
５）を形成する工程、を含むことを特徴とするトンネル構造のＤＲＡＭセルの
製造方法。
【請求項８】平坦化用絶縁膜（８）を形成する工程にお
いて、平坦化用絶縁膜（８）としてＢＰＳＧ膜を使用す
ることを特徴とする請求項７記載のトンネル構造のＤＲ
ＡＭセルの製造方法。
【請求項９】局部連結層（７）を形成する工程におい
て、局部連結層（７）としてポリシリコン膜を使用する
ことを特徴とする請求項７記載のトンネル構造のＤＲＡ
Ｍセルの製造方法。
【請求項１０】キャパシタ誘電体膜（１４）を形成する
工程において、キャパシタ誘電体膜（１４）として蓄積
ポリシリコン膜（１３）及び局部連結層（７）を酸化さ
せて形成した薄膜の酸化膜を使用することを特徴とする
請求項７記載のトンネル構造のＤＲＡＭセルの製造方
法。
【請求項１１】キャパシタ誘電体膜（１４）を形成する
工程において、キャパシタ誘電体膜（１４）として、蓄
積ポリシリコン膜（１３）及び局部連結層（７）を酸化
させて酸化膜を形成し、その酸化膜上に窒化膜及び酸化
膜を形成してなるＯＮＯ絶縁膜を使用することを特徴と
する請求項７記載のトンネル構造のＤＲＡＭセルの製造
方法。
【請求項１２】第１導電形の半導体基板（３０）と、上記半導体基板（３０）上に形成された、アクティブ領
域を限定するフィールド酸化膜（１）と、上記アクティブ領域（３２）内に形成された第２導電形
の第１及び第２半導体領域（３ａ、３ｂ）と、上記第１及び第２半導体領域（３ａ、３ｂ）の間のチャ
ネル領域上に形成された絶縁膜（２）と、上記絶縁膜（２）上に形成されたワードライン（４）及
びワードラインキャッピング用酸化膜（５）と、上記ワードライン（４）及びワードラインキャッピング
用酸化膜（５）の側面に形成された第１スペーサー
（６）と、上記ワードラインキャッピング用酸化膜（５）の上部及
び内側の第１スペーサー（６）を被覆して、コンタクト
（１７）を通じて第１半導体領域（３ａ）に接触する局
部連結層（７）と、上記局部連結層（７）上に形成された平坦化用絶縁膜
（８）と、上記平坦化用絶縁膜（８）及び連結層（７）の側面並び
に外側の第１スペーサー（６）を被覆して形成された第
２スペーサー（９）と、上記平坦化用絶縁膜（８）上に形成されたビットライン
（１０）及びビットラインキャッピング用酸化膜（１
１）と、上記ビットライン（１０）、ビットラインキャッピング
用酸化膜（１１）、下部プレート電極（１５ａ）及びキ
ャパシタ誘電体膜（１４）の各側面に形成された第３ス
ペーサー（１２）と、ビットラインキャッピング用酸化膜（１１）の上方に形
成された蓄積ポリシリコン膜（１３）と、上記蓄積ポリシリコン膜（１３）を取り囲み、かつ局部
連結層（７）の側面を被着するキャパシタ誘電体膜（１
４）と、上記上キャパシタ誘電体膜（１４）を被覆して蓄積ポリ
シリコン膜（１３）の上下にそれぞれ形成されたプレー
ト電極（１５ａ、１５ｂ）と、を備えてなることを特徴とするトンネル構造のＤＲＡＭ
セル。
【請求項１３】上記蓄積ポリシリコン膜（１３）と局部
連結層（７）とが連結して形成されたトンネルを上記ビ
ットライン（１０）及び下部プレート電極（１５ａ）が
貫通することを特徴とする請求項１２記載のトンネル構
造のＤＲＡＭセル。
【請求項１４】蓄積ポリシリコン膜（１３）及び局部連
結層（７）とビットライン（１０）及び下部プレート電
極（１５ａ）との間が平坦化用絶縁膜（８）、ビットラ
インキャッピング用酸化膜（１１）、第３スペーサー
（１２）及び誘電体膜（１４）によって詰められている
ことを特徴とする請求項１２記載のトンネル構造のＤＲ
ＡＭセル。
【請求項１５】第１導電形の半導体基板（３０）上にフ
ィールド酸化膜（１）を形成してアクティブ領域を限定
する工程、半導体基板（３０）のアクティブ領域（３２）に絶縁膜
（２）、ワードライン（４）及びワードラインキャッピ
ング用酸化膜（５）を積層して形成すると共に、第２導
電形の第１及び第２半導体領域（３ａ、３ｂ）を形成す
る工程、基板（３０）全面に酸化膜を形成し、エッチバックを行
って第１スペーサー（６）を形成した後、薄膜の局部連
結層（７）を形成する工程、上記局部連結層（７）上に絶縁膜（８）を被着した後、
リフローさせて平坦化すると共に、局部連結層（７）及
び絶縁膜（８）のパターンを形成する工程、上記局部連結層（７）及び絶縁膜（８）のパターン上に
酸化膜を形成しエッチバックして第２スペーサー（９）
を形成した後、ビットライン（１０）、ビットラインキ
ャッピング用酸化膜（１１）及び異形物質（１６）を積
層し、パターンを形成する工程、ビットライン（１０）、ビットラインキャッピング用酸
化膜（１１）及び異形物質（１６）のパターン上に酸化
膜を積層しエッチバックして、第３スペーサー（１２）
を形成すると共に局部連結層（７）を露出させた後、ポ
リシリコンを被着して蓄積ポリシリコン膜（１３）を形
成し、蓄積ポリシリコン膜（１３）及び局部連結層
（７）のパターンを形成する工程、上記蓄積ポリシリコン膜（１３）とビットラインキャッ
ピング用酸化膜（１１）との間に形成されていた異形物
質（１６）をアンダエッチングにより取り除く工程、及
び上記蓄積ポリシリコン膜の上下にキャパシタ誘電体膜
（１４）を形成した後、ポリシリコン膜を積層してプレ
ート電極（１５ａ、１５ｂ）を形成する工程、を含むことを特徴とするトンネル構造のＤＲＡＭセルの
製造方法。
【請求項１６】平坦化用絶縁膜（８）を形成する工程に
おいて、平坦化用絶縁膜（８）としてＢＰＳＧ膜を使用
することを特徴とする請求項１５記載のトンネル構造の
ＤＲＡＭセルの製造方法。
【請求項１７】局部連結層（７）を形成する工程におい
て、局部連結層（７）としてポリシリコン膜を使用する
ことを特徴とする請求項１５記載のトンネル構造のＤＲ
ＡＭセルの製造方法。
【請求項１８】ビットライン（１０）、ビットラインキ
ャッピング用酸化膜（１１）及び異形物質（１６）を積
層する工程において、異形物質（１６）として窒化膜を
使用することを特徴とする請求項１５記載のトンネル構
造のＤＲＡＭセルの製造方法。
【請求項１９】キャパシタ誘電体膜（１４）を形成する
工程において、キャパシタ誘電体膜（１４）として蓄積
ポリシリコン膜（１３）及び局部連結層（７）を酸化さ
せて形成した薄膜の酸化膜を使用することを特徴とする
請求項１５記載のトンネル構造のＤＲＡＭセルの製造方
法。
【請求項２０】キャパシタ誘電体膜（１４）を形成する
工程において、キャパシタ誘電体膜（１４）として、蓄
積ポリシリコン膜（１３）及び局部連結層（７）を酸化
させて酸化膜を形成し、その酸化膜上に窒化膜及び酸化
膜を形成してなるＯＮＯ絶縁膜を使用することを特徴と
する請求項１５記載のトンネル構造のＤＲＡＭセルの製
造方法。