JP2538119B2 - 半導体メモリ装置の積層型キャパシタ及びその製造方法 - Google Patents
半導体メモリ装置の積層型キャパシタ及びその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G4/002—Details
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体メモリ装置のキャパシタに関するもの
で、特にDRAMの積層型キャパシタ及びその製造方法に関
するものである。
で、特にDRAMの積層型キャパシタ及びその製造方法に関
するものである。
＜従来の技術及び解決すべき課題＞ 半導体メモリ装置、特にDRAMにおいてメモリの容量は
メモリセルを構成するキャパシタの容量によって決定さ
れる。ところが、メモリ装置が漸次高集積、微細化され
ていくことにより一つのセルが占める面積は減らされ、
それによりキャパシタの容量も構造的に減らされるのが
不可避である。このため、セルの大きさが小さくなって
も充分に大容量をもつキャパシタが要求される。
メモリセルを構成するキャパシタの容量によって決定さ
れる。ところが、メモリ装置が漸次高集積、微細化され
ていくことにより一つのセルが占める面積は減らされ、
それによりキャパシタの容量も構造的に減らされるのが
不可避である。このため、セルの大きさが小さくなって
も充分に大容量をもつキャパシタが要求される。
４メガビット級の大容量をもつDRAMセルのキャパシタ
として開示されたものの中の代表的な例として積層型の
構造があるが、これは基板の上方にストレージ電極を積
層して拡張されたストレージ電極の表面積を利用してキ
ャパシタの容量を大きくする形態である。
として開示されたものの中の代表的な例として積層型の
構造があるが、これは基板の上方にストレージ電極を積
層して拡張されたストレージ電極の表面積を利用してキ
ャパシタの容量を大きくする形態である。
従来の改良された積層型キャパシタの断面構造が第５
図に示されている。
図に示されている。
上記第５図のキャパシタは、素子分離酸化膜２とトラ
ンジスタ用の導電領域であるソース及びドレイン領域
３、４とワードライン５及びビットライン10と絶縁膜６
が形成された基板１の上で、上記ソース領域３と接触し
ているフィン（fin）形状のストレージ電極７と、誘電
膜８及びプレート電極９とからなっている。そして、上
記基板１の上方全面には素子保護膜11が形成されてい
る。
ンジスタ用の導電領域であるソース及びドレイン領域
３、４とワードライン５及びビットライン10と絶縁膜６
が形成された基板１の上で、上記ソース領域３と接触し
ているフィン（fin）形状のストレージ電極７と、誘電
膜８及びプレート電極９とからなっている。そして、上
記基板１の上方全面には素子保護膜11が形成されてい
る。
上記フィン構造のストレージ電極７は、多層のポリシ
リコンと酸化膜を交互に積層及び食刻してから基板全体
を酸化物食刻溶液に沈潜させて層と層との間に残ってい
る酸化膜を全て除去して形成され、その後に誘電膜８と
プレート電極９とが形成される。
リコンと酸化膜を交互に積層及び食刻してから基板全体
を酸化物食刻溶液に沈潜させて層と層との間に残ってい
る酸化膜を全て除去して形成され、その後に誘電膜８と
プレート電極９とが形成される。
しかし、上記のような従来の製造及び製造方法におい
ては、誘電膜を形成する前に層間の酸化膜を除去するた
めに基板を酸化物食刻溶液に漬けるとき、ストレージ電
極７の翼部分12、13が壊れる危険性がある。即ち、上記
フィン構造の翼部分12、13は層間の酸化膜が全て除去さ
れると支持層なしに浮いた状態になるので、翼部分12、
13の連結部位が弱くなって下の方に垂れたり取れたりす
る。このような問題は製成工程上の信頼性を低下させる
のはもちろんのこと、多層のポリシリコンを積層して形
成される積層型キャパシタを不安定な構造とすることに
もなる。
ては、誘電膜を形成する前に層間の酸化膜を除去するた
めに基板を酸化物食刻溶液に漬けるとき、ストレージ電
極７の翼部分12、13が壊れる危険性がある。即ち、上記
フィン構造の翼部分12、13は層間の酸化膜が全て除去さ
れると支持層なしに浮いた状態になるので、翼部分12、
13の連結部位が弱くなって下の方に垂れたり取れたりす
る。このような問題は製成工程上の信頼性を低下させる
のはもちろんのこと、多層のポリシリコンを積層して形
成される積層型キャパシタを不安定な構造とすることに
もなる。
したがって、本発明の目的はDRAMセルの積層型キャパ
シタにおいて安定したストレージ電極積層構造をもつ積
層型キャパシタを提供することにある。また、ほかの目
的は、工程の信頼性及び安定性を確保し、DRAMセルのキ
ャパシタの容量を大きくすることができる製造方法を提
供することにある。
シタにおいて安定したストレージ電極積層構造をもつ積
層型キャパシタを提供することにある。また、ほかの目
的は、工程の信頼性及び安定性を確保し、DRAMセルのキ
ャパシタの容量を大きくすることができる製造方法を提
供することにある。
＜課題を解決するための手段＞ 上記目的を達成するために本発明の積層型キャパシタ
ば、DRAMセルのトランジスタ用導電領域と接触して基板
に対し垂直方向に伸張するポリシリコン壁と、このポリ
シリコン壁に接触して基板に対し平行に伸張するポリシ
リコン層と、からなるフィン形状のストレージ電極を有
し、且つ、隣接するDRAMセルの前記各ポリシリコン層が
互いに重なり合うと共にその重なり合ったポリシリコン
層の各間に当該ポリシリコン層を支える支持層が設けら
れていることを特徴とする。
ば、DRAMセルのトランジスタ用導電領域と接触して基板
に対し垂直方向に伸張するポリシリコン壁と、このポリ
シリコン壁に接触して基板に対し平行に伸張するポリシ
リコン層と、からなるフィン形状のストレージ電極を有
し、且つ、隣接するDRAMセルの前記各ポリシリコン層が
互いに重なり合うと共にその重なり合ったポリシリコン
層の各間に当該ポリシリコン層を支える支持層が設けら
れていることを特徴とする。
そして、積層型キャパシタのストレージ電極方法につ
いて、隣接するDRAMセルの各ストレージ電極となるポリ
シリコン層を、酸化膜を間に挟んで交互に積層して重な
り合うように形成する第１の工程と、一方のDRAMセル用
のポリシリコン層及び前記酸化膜の所定部分を食刻して
当該DRAMセルのトランジスタ用導電領域に対する接触開
口を形成した後、この接触開口の内面に、当該接触開口
に臨んでいるポリシリコン層と接触するポリシリコン壁
を形成する第２の工程と、他方のDRAMセル用のポリシリ
コン層及び前記酸化膜の所定部分を食刻して当該DRAMセ
ルのトランジスタ用導電領域に対する接触開口を形成し
た後、この接触開口の内面に、当該接触開口に臨んでい
るポリシリコン層と接触するポリシリコン壁を形成する
第３の工程と、フォトレジストを用いてストレージ電極
のパタン形成を行い、そして前記酸化膜の一部を除去し
て支持層とする第４の工程と、を含んでなる製造方法と
することを特徴とする。
いて、隣接するDRAMセルの各ストレージ電極となるポリ
シリコン層を、酸化膜を間に挟んで交互に積層して重な
り合うように形成する第１の工程と、一方のDRAMセル用
のポリシリコン層及び前記酸化膜の所定部分を食刻して
当該DRAMセルのトランジスタ用導電領域に対する接触開
口を形成した後、この接触開口の内面に、当該接触開口
に臨んでいるポリシリコン層と接触するポリシリコン壁
を形成する第２の工程と、他方のDRAMセル用のポリシリ
コン層及び前記酸化膜の所定部分を食刻して当該DRAMセ
ルのトランジスタ用導電領域に対する接触開口を形成し
た後、この接触開口の内面に、当該接触開口に臨んでい
るポリシリコン層と接触するポリシリコン壁を形成する
第３の工程と、フォトレジストを用いてストレージ電極
のパタン形成を行い、そして前記酸化膜の一部を除去し
て支持層とする第４の工程と、を含んでなる製造方法と
することを特徴とする。
＜実 施 例＞ 以下、本発明の好適な実施例を添付図面に基づいて詳
細に説明する。
細に説明する。
第１図は本発明による積層型キャパシタの形成パタン
を平面上で図示したものである。
を平面上で図示したものである。
上記第１図には、キャパシタのストレージ電極を成す
隣接したポリシリコン層101、102が相互に重なった部分
103を示してある。
隣接したポリシリコン層101、102が相互に重なった部分
103を示してある。
そして、重ならない領域においては、上記ストレージ
電極を成す多層のポリシリコン中の最下部にあるポリシ
リコン層とMOSトランジスタのソースを連結する接触開
口72、73、75が形成されている。また、上記ポリシリコ
ン層101、102の領域でポリシリコン層と平行に伸張する
酸化膜104があるが、これは上記ポリシリコン層101、10
2の層と層との間を支持するための物質である。上記ス
トレージ電極の上方の全面を覆っている所定のフォトレ
ジストパタン76は、多層のポリシリコン層を積層してか
らストレージ電極のパタンを作るためのもので、このフ
ォトレジストパタン76は下述する第４図の工程において
使用される。
電極を成す多層のポリシリコン中の最下部にあるポリシ
リコン層とMOSトランジスタのソースを連結する接触開
口72、73、75が形成されている。また、上記ポリシリコ
ン層101、102の領域でポリシリコン層と平行に伸張する
酸化膜104があるが、これは上記ポリシリコン層101、10
2の層と層との間を支持するための物質である。上記ス
トレージ電極の上方の全面を覆っている所定のフォトレ
ジストパタン76は、多層のポリシリコン層を積層してか
らストレージ電極のパタンを作るためのもので、このフ
ォトレジストパタン76は下述する第４図の工程において
使用される。
第２図は上記第１図の切断線ａ−ｂに沿った断面構造
図である。
図である。
第３図は上記第１図の切断線ｃ−ｄに沿った断面構造
図である。
図である。
第２図を参照すると、素子分離酸化膜32、33、ソース
領域35、36、38、ドレイン領域34、37、ワードライン40
及びビットライン41が形成された半導体基板31の上に、
厚い層間の絶縁膜45とその上面に窒化膜46が連続して塗
布されており、上記層間の絶縁膜45と窒化膜46は上記ソ
ース領域35、36、38の上方においてのみ除去されて上記
各ソース領域とキャパシタを連結するための接触開口7
2、73、75が形成されている。上記接触開口72、73、75
を通じて上記ソース領域35、38、36に接触したキャパシ
タのストレージ電極80と、ストレージ電極80の表面を覆
う誘電膜81及びプレート電極90が連続して形成されてい
る。上記ストレージ電極80は各々フィン形状をしてお
り、隣接するストレージ電極とはフィンの翼部分が互い
に相手の間に入る構造となっている。即ち、ソース領域
36に連結されたストレージ電極80は、上記ソース領域36
と接触して基板と垂直方向に伸張する第１ポリシリコン
壁54′と、この第１ポリシリコン壁54′の上端に接触し
て基板と平行に伸張する第４ポリシリコン層54と、この
第４ポリシリコン層54の下方で上記第１ポリシリコン壁
54′に接触して基板と平行に伸張する第２ポリシリコン
層52とから構成されている。
領域35、36、38、ドレイン領域34、37、ワードライン40
及びビットライン41が形成された半導体基板31の上に、
厚い層間の絶縁膜45とその上面に窒化膜46が連続して塗
布されており、上記層間の絶縁膜45と窒化膜46は上記ソ
ース領域35、36、38の上方においてのみ除去されて上記
各ソース領域とキャパシタを連結するための接触開口7
2、73、75が形成されている。上記接触開口72、73、75
を通じて上記ソース領域35、38、36に接触したキャパシ
タのストレージ電極80と、ストレージ電極80の表面を覆
う誘電膜81及びプレート電極90が連続して形成されてい
る。上記ストレージ電極80は各々フィン形状をしてお
り、隣接するストレージ電極とはフィンの翼部分が互い
に相手の間に入る構造となっている。即ち、ソース領域
36に連結されたストレージ電極80は、上記ソース領域36
と接触して基板と垂直方向に伸張する第１ポリシリコン
壁54′と、この第１ポリシリコン壁54′の上端に接触し
て基板と平行に伸張する第４ポリシリコン層54と、この
第４ポリシリコン層54の下方で上記第１ポリシリコン壁
54′に接触して基板と平行に伸張する第２ポリシリコン
層52とから構成されている。
同様に、上記ソース領域36に隣接する他のソース領域
38に連結されたストレージ電極は、上記ソース領域38と
接触して基板と垂直方向に伸張する第２ポリシリコン壁
53′と、この第２ポリシリコン壁53′の上端に接触して
上記第４ポリシリコン層54及び第２ポリシリコン層52の
間で基板と平行に伸張するポリシリコン層53と、上記第
２ポリシリコン層52の下方で上記第２ポリシリコン壁5
3′に接触して基板と平行に伸張する第１ポリシリコン
層51とから構成されている。
38に連結されたストレージ電極は、上記ソース領域38と
接触して基板と垂直方向に伸張する第２ポリシリコン壁
53′と、この第２ポリシリコン壁53′の上端に接触して
上記第４ポリシリコン層54及び第２ポリシリコン層52の
間で基板と平行に伸張するポリシリコン層53と、上記第
２ポリシリコン層52の下方で上記第２ポリシリコン壁5
3′に接触して基板と平行に伸張する第１ポリシリコン
層51とから構成されている。
一方、上記第２図の断面構造においては、第１図に示
されたポリシリコン層の間に残っている酸化膜104が図
示されていないが、これは第３図を参照すると、半導体
基板31の上に素子分離酸化膜32及び層間の絶縁膜45と窒
化膜46が順次塗布されており、そしてその上に第１、第
２、第３及び第４ポリシリコン層51、52、53、54と、そ
の各層間の中央領域に酸化膜から成る第１、第２、第３
及び第４支持層47′、61′62′、63′が形成されてい
る。ここでこれら第１、第２、第３及び第４支持層は第
１図に示された酸化膜104と同一なものである。上記ポ
リシリコン層51、52、53、54と支持層47′、61′、6
2′、63′との表面には誘電膜81が塗布されており、基
板の上方の残りの領域にはプレート電極90が詰められて
いる。
されたポリシリコン層の間に残っている酸化膜104が図
示されていないが、これは第３図を参照すると、半導体
基板31の上に素子分離酸化膜32及び層間の絶縁膜45と窒
化膜46が順次塗布されており、そしてその上に第１、第
２、第３及び第４ポリシリコン層51、52、53、54と、そ
の各層間の中央領域に酸化膜から成る第１、第２、第３
及び第４支持層47′、61′62′、63′が形成されてい
る。ここでこれら第１、第２、第３及び第４支持層は第
１図に示された酸化膜104と同一なものである。上記ポ
リシリコン層51、52、53、54と支持層47′、61′、6
2′、63′との表面には誘電膜81が塗布されており、基
板の上方の残りの領域にはプレート電極90が詰められて
いる。
上記第１図、第２図及び第３図からわかるように、本
発明による積層型キャパシタのストレージ電極の構造
は、フィン形状をした複数のポリシリコン層が相互に行
き違って形成されており、その層と層との間にフィン構
造の翼部分を支える支持層を形成してフィン構造の構造
的な弱点を補完してやるものである。
発明による積層型キャパシタのストレージ電極の構造
は、フィン形状をした複数のポリシリコン層が相互に行
き違って形成されており、その層と層との間にフィン構
造の翼部分を支える支持層を形成してフィン構造の構造
的な弱点を補完してやるものである。
以下では、本発明による積層型キャパシタの製造方法
を第４図を参照して詳細に説明する。
を第４図を参照して詳細に説明する。
先ず、第４図（Ａ）で、素子分離酸化膜32、33とソー
ス領域35、36、38、39及びドレイン領域34、37とワード
ライン40及びビットライン41が形成された半導体基板31
の上に、層間の絶縁膜45が形成されてから、以後の工程
で食刻停止層として使用される1000−2000Å厚の窒化膜
46を塗布する。
ス領域35、36、38、39及びドレイン領域34、37とワード
ライン40及びビットライン41が形成された半導体基板31
の上に、層間の絶縁膜45が形成されてから、以後の工程
で食刻停止層として使用される1000−2000Å厚の窒化膜
46を塗布する。
下記の説明においては説明の便宜上上記ソース領域3
5、36、38、39の中で参照番号36及び39を第１ソース領
域（導電領域）と称し、参照番号35及び38を第２ソース
領域（導電領域）と称する。
5、36、38、39の中で参照番号36及び39を第１ソース領
域（導電領域）と称し、参照番号35及び38を第２ソース
領域（導電領域）と称する。
次に、第４図（Ｂ）に示すように、上記窒化膜46の表
面上に1000−4000Å厚の第１酸化膜47と500−3000Å厚
の第１ポリシリコン層51を順次塗布してから、上記第１
ソース領域36、39の上方にある上記第１ポリシリコン層
51を選択食刻する。なお、以後同様に形成される酸化膜
及びポリシリコン層は、上記第１酸化膜47及び第１ポリ
シリコン層51と各々同一の厚さを有する。
面上に1000−4000Å厚の第１酸化膜47と500−3000Å厚
の第１ポリシリコン層51を順次塗布してから、上記第１
ソース領域36、39の上方にある上記第１ポリシリコン層
51を選択食刻する。なお、以後同様に形成される酸化膜
及びポリシリコン層は、上記第１酸化膜47及び第１ポリ
シリコン層51と各々同一の厚さを有する。
続いて、第４図（Ｃ）に示すように、上記第１ポリシ
リコン層51の表面と上記第１酸化膜47の露出した表面上
に第２酸化膜61と第２ポリシリコン層52を順次塗布して
から、上記第２ソース領域35、38の上方にある上記第２
ポリシリコン層52を選択的に食刻する。そして、その後
基板の全面に第３酸化膜62を形成する。
リコン層51の表面と上記第１酸化膜47の露出した表面上
に第２酸化膜61と第２ポリシリコン層52を順次塗布して
から、上記第２ソース領域35、38の上方にある上記第２
ポリシリコン層52を選択的に食刻する。そして、その後
基板の全面に第３酸化膜62を形成する。
それから、第４図（Ｄ）で示ように、上記第３酸化膜
62の上に第１フォトレジストパタン71を形成し、上記第
２ソース領域35、38の上方に形成されている第３酸化膜
62と第２酸化膜61と第１ポリシリコン層51及び第１酸化
膜47と窒化膜46及び層間の絶縁膜45を順次食刻し、これ
によって上記第２ソース領域35、38の表面を露出させる
第１接触開口72、73を形成する。
62の上に第１フォトレジストパタン71を形成し、上記第
２ソース領域35、38の上方に形成されている第３酸化膜
62と第２酸化膜61と第１ポリシリコン層51及び第１酸化
膜47と窒化膜46及び層間の絶縁膜45を順次食刻し、これ
によって上記第２ソース領域35、38の表面を露出させる
第１接触開口72、73を形成する。
そして、第４図（Ｅ）で示すように、上記第１フォト
レジストパタン71を除去した後に、第３ポリシリコン層
53を有する第２ポリシリコン壁53′が、第２ソース領域
35、38及び第１ポリシリコン層51に接触した状態で形成
される。それから、基板の全面に第４酸化膜63を塗布す
る。
レジストパタン71を除去した後に、第３ポリシリコン層
53を有する第２ポリシリコン壁53′が、第２ソース領域
35、38及び第１ポリシリコン層51に接触した状態で形成
される。それから、基板の全面に第４酸化膜63を塗布す
る。
それから、第４図（Ｆ）で上記第４酸化膜63の上に第
２フォトレジストパタン74を形成し、上記第１ソース領
域36上方に形成されている第４酸化膜63、第３酸化膜6
2、第２ポリシリコン層52、第２酸化膜61及び第１酸化
膜47、窒化膜46及び層間絶縁膜45を順次食刻し、これに
よって上記第１ソース領域36の表面を露出させる第２接
触開口75の形成する。
２フォトレジストパタン74を形成し、上記第１ソース領
域36上方に形成されている第４酸化膜63、第３酸化膜6
2、第２ポリシリコン層52、第２酸化膜61及び第１酸化
膜47、窒化膜46及び層間絶縁膜45を順次食刻し、これに
よって上記第１ソース領域36の表面を露出させる第２接
触開口75の形成する。
それから、第４図（Ｇ）に示すように、上記第２フォ
トレジストパタン74を除去した後に、第４ポリシリコン
層54を有する第１ポリシリコン壁54′が、第１ソース領
域36及び第２ポリシリコン層52に接触した状態で形成さ
れる。その後、基板の全面に第３フォトレジストパタン
76を形成する。これは第１図の平面図上に示す所定のフ
ォトレジストパタン76の同一なものである。上記第３フ
ォトレジストパタン76で覆われなかった部分を上記窒化
膜46が露出するまで食刻する（第１図参照）。ここで、
上記窒化膜46は食刻停止層として作用する。
トレジストパタン74を除去した後に、第４ポリシリコン
層54を有する第１ポリシリコン壁54′が、第１ソース領
域36及び第２ポリシリコン層52に接触した状態で形成さ
れる。その後、基板の全面に第３フォトレジストパタン
76を形成する。これは第１図の平面図上に示す所定のフ
ォトレジストパタン76の同一なものである。上記第３フ
ォトレジストパタン76で覆われなかった部分を上記窒化
膜46が露出するまで食刻する（第１図参照）。ここで、
上記窒化膜46は食刻停止層として作用する。
それから、上記フォトレジストパタン76を除去しない
状態で上記半導体基板31を7:1（NH4F:HF）の比率のBOE
（Buffered Oxide Etch）溶液に３−４分の間沈潜させ
るか、又は100:1（H20:HF）のHF溶液に100−120分の間
沈潜させるか、あるいは等方性乾式食刻を所定時間行な
って、上記フォトレジストパタン76の下方にある上記第
１、第２、第３及び第４酸化膜47、61、62、63を上記フ
ォトレジストパタン76の外面から4500−4700Å程内側に
浸蝕するようにして第４図（Ｈ）または第４図（Ｉ）に
図示の構造を形成する。上記第４図（Ｈ）及び第４図
（Ｉ）には上記第１、第２、第３及び第４酸化膜の一部
が食刻されて各々第１、第２、第３及び第４支持層4
7′、61′、62′、63′が形成されていることを示して
いる。上記支持層らは第１図で示すように第３フォトレ
ジストパタン76の中央下方で長手方向に伸長する支持層
104と同一なものである。本実施例においては、上記フ
ォトレジストパタン76の幅を0.5μｍにする場合に上記
支持層らの幅は300−500Å程にするのが適当である。そ
の後、上記露出した第１、第２、第３及び第４ポリシリ
コン層51、52、53、54と第１、第２、第３及び第４支持
層47′、61′、62′、63′の表面上に誘電膜81を形成
し、基板の上方全面にプレート電極になる第５ポリシリ
コン層90を沈積させるとDRAMセルのキャパシタが完成す
る。
状態で上記半導体基板31を7:1（NH4F:HF）の比率のBOE
（Buffered Oxide Etch）溶液に３−４分の間沈潜させ
るか、又は100:1（H20:HF）のHF溶液に100−120分の間
沈潜させるか、あるいは等方性乾式食刻を所定時間行な
って、上記フォトレジストパタン76の下方にある上記第
１、第２、第３及び第４酸化膜47、61、62、63を上記フ
ォトレジストパタン76の外面から4500−4700Å程内側に
浸蝕するようにして第４図（Ｈ）または第４図（Ｉ）に
図示の構造を形成する。上記第４図（Ｈ）及び第４図
（Ｉ）には上記第１、第２、第３及び第４酸化膜の一部
が食刻されて各々第１、第２、第３及び第４支持層4
7′、61′、62′、63′が形成されていることを示して
いる。上記支持層らは第１図で示すように第３フォトレ
ジストパタン76の中央下方で長手方向に伸長する支持層
104と同一なものである。本実施例においては、上記フ
ォトレジストパタン76の幅を0.5μｍにする場合に上記
支持層らの幅は300−500Å程にするのが適当である。そ
の後、上記露出した第１、第２、第３及び第４ポリシリ
コン層51、52、53、54と第１、第２、第３及び第４支持
層47′、61′、62′、63′の表面上に誘電膜81を形成
し、基板の上方全面にプレート電極になる第５ポリシリ
コン層90を沈積させるとDRAMセルのキャパシタが完成す
る。
上記誘電膜は酸素の雰囲気で熱酸化によって形成する
こともでき、あるいは誘電性のよい30−50Å厚のONO膜
（Oxide−Nitride−Oxide film）によっても形成しう
る。
こともでき、あるいは誘電性のよい30−50Å厚のONO膜
（Oxide−Nitride−Oxide film）によっても形成しう
る。
＜発明の効果＞ 上述のように、本発明は多層のポリシリコン層から構
成されるキャパシタのストレージ電極のフィン構造を安
定させるために、ポリシリコン層の層と層との各間に酸
化膜の支持層を介在させることによって、従来のフィン
構造のストレージ電極がもつ翼部分の構造的な脆弱性を
補完し、工程上の信頼性を向上させる効果がある。
成されるキャパシタのストレージ電極のフィン構造を安
定させるために、ポリシリコン層の層と層との各間に酸
化膜の支持層を介在させることによって、従来のフィン
構造のストレージ電極がもつ翼部分の構造的な脆弱性を
補完し、工程上の信頼性を向上させる効果がある。
また、本発明は積層型キャパシタの構造を安全にする
ことにより、キャパシタの容量を増加させるのに伴う制
約を克服して、高集積化、大容量化に好適なDRAMセルの
キャパシタを提供することができる。
ことにより、キャパシタの容量を増加させるのに伴う制
約を克服して、高集積化、大容量化に好適なDRAMセルの
キャパシタを提供することができる。
第１図は本発明に係る積層型キャパシタのパタンを示す
平面図、 第２図は第１図中ａ−ｂ線に沿った断面図、 第３図は第１図中ｃ−ｄ線に沿った断面図、 第４図（Ａ）〜第４図（Ｈ）は各々第１図の切断線ａ−
ｂに沿った位置における製作工程を順次示す断面図、 第４図（Ｉ）は第１図の切断線ｃ−ｄに沿った位置にお
ける第４図（Ｈ）相当の断面図、そして、 第５図は従来の積層型キャパシタの断面構造図である。 31……半導体基板 36……第１導電領域 38……第２導電領域 45……絶縁層 47′、61′、62′、63′……支持層 51……第１ポリシリコン層 52……第２ポリシリコン層 53……第３ポリシリコン層 53′……第２ポリシリコン壁 54……第４ポリシリコン層 54′……第１ポリシリコン壁 81……誘電膜 90……第５ポリシリコン層
平面図、 第２図は第１図中ａ−ｂ線に沿った断面図、 第３図は第１図中ｃ−ｄ線に沿った断面図、 第４図（Ａ）〜第４図（Ｈ）は各々第１図の切断線ａ−
ｂに沿った位置における製作工程を順次示す断面図、 第４図（Ｉ）は第１図の切断線ｃ−ｄに沿った位置にお
ける第４図（Ｈ）相当の断面図、そして、 第５図は従来の積層型キャパシタの断面構造図である。 31……半導体基板 36……第１導電領域 38……第２導電領域 45……絶縁層 47′、61′、62′、63′……支持層 51……第１ポリシリコン層 52……第２ポリシリコン層 53……第３ポリシリコン層 53′……第２ポリシリコン壁 54……第４ポリシリコン層 54′……第１ポリシリコン壁 81……誘電膜 90……第５ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドン―ジョー バエ 大韓民国 ソウル カンドン‐グ ダン チョン‐ドン（番地なし）ジュゴン ア パート 204―102 (56)参考文献 特開 昭61−225864（ＪＰ，Ａ)
Claims (8)
- 【請求項１】半導体基板（31）に形成された第１導電領
域（36）と接触して半導体基板（31）に対し垂直方向に
伸張する第１ポリシリコン壁（54′）と、第１ポリシリ
コン壁（54′）に接触して半導体基板（31）に対し平行
に伸張する第２ポリシリコン層（52）と、第１ポリシリ
コン壁（54′）の上端に接触して第２ポリシリコン層
（52）と同方向に伸張する第４ポリシリコン層（54）
と、半導体基板（31）に形成された第２導電領域（35、
38）と接触して半導体基板（31）に対し垂直方向に伸張
する第２ポリシリコン壁（53′）と、第２ポリシリコン
壁（53′）に接触して第２ポリシリコン層（52）の下方
で半導体基板（31）に対し平行に伸張する第１ポリシリ
コン層（51）と、第２ポリシリコン壁（53′）の上端に
接触して第２ポリシリコン層（52）と第４ポリシリコン
層（54）との間で第１ポリシリコン層（51）と同方向に
伸張する第３ポリシリコン層（53）と、第１ポリシリコ
ン層（51）の下方で第１及び第２ポリシリコン壁（5
4′、53′）の間に形成された絶縁層（45）と、第１、
第２、第３、第４ポリシリコン層（51、52、53、54）の
各間及び第１ポリシリコン層（51）と絶縁層（45）との
間における一部領域を埋めて第１〜第４ポリシリコン層
（51、52、53、54）の長手方向に伸張する支持層（4
7′、61′、62′、63′）と、第１、第２ポリシリコン
壁（54′、53′）、第１〜第４ポリシリコン層（51、5
2、53、54）、及び支持層（47′、61′、62′、63′）
の表面に形成された誘電膜（81）と、誘電膜（81）に接
触して第４ポリシリコン層（54）の上面を覆うように形
成された第５ポリシリコン層（90）と、を備えてなるこ
とを特徴とする半導体メモリ装置の積層型キャパシタ。 - 【請求項２】支持層（47′、61′、62′、63′）を酸化
膜で形成し、その幅が第１〜第４ポリシリコン層（51、
52、53、54）の幅より狭くしてある請求項１記載の半導
体メモリ装置の積層型キャパシタ。 - 【請求項３】半導体メモリ装置の積層型キャパシタであ
ってDRAMセルに用いられる積層型キャパシタにおいて、 DRAMセルのトランジスタ用導電領域と接触して基板に対
し垂直方向に伸張するポリシリコン壁と、このポリシリ
コン壁に接触して基板に対し平行に伸張するポリシリコ
ン層と、からなるフィン形状のストレージ電極を有し、
且つ、隣接するDRAMセルの前記各ポリシリコン層が互い
に重なり合うと共にその重なり合ったポリシリコン層の
各間に当該ポリシリコン層を支える支持層が設けられて
いることを特徴とする半導体メモリ装置の積層型キャパ
シタ。 - 【請求項４】支持層を酸化膜で形成し、その幅がポリシ
リコン層の幅より狭くしてある請求項３記載の半導体メ
モリ装置の積層型キャパシタ。 - 【請求項５】素子分離酸化膜（33）、トランジスタ用の
第１、第２ソース領域（36、35、38）、ドレイン領域
（34、37）、ゲート電極（40）、そしてビットライン電
極（41）の形成された半導体基板（31）上に層間絶縁膜
（45）及び窒化膜46を順次塗布する第１工程と、塗布し
た窒化膜（46）の上面に第１酸化膜（47）を形成してそ
の表面に第１ポリシリコン層（51）を沈積し、そして第
１ソース領域（36）の上方にある第１ポリシリコン層
（51）を選択食刻する第２工程と、第１ポリシリコン層
（51）の表面及び第１酸化膜（47）の露出した表面上に
第２酸化膜（61）を形成してその表面に第２ポリシリコ
ン層（52）を沈積し、そして第２ソース領域（35、38）
の上方にある第２ポリシリコン層（52）を選択食刻する
第３工程と、第２ポリシリコン層（52）の表面及び第２
酸化膜61の露出した表面上に第３酸化膜（62）を形成
し、そして第２ソース領域（35、38）の上方にある第３
酸化膜（62）、第２酸化膜（61）、第１ポリシリコン層
（51）、第１酸化膜（47）、窒化膜（46）、及び層間絶
縁膜（45）を順次食刻して第１接触開口（72、73）を形
成する第４工程と、第１接触開口（72、73）の内面と第
３酸化膜（62）の上面に第３ポリシリコン層（53）を沈
積し、そして第１ソース領域（36）の上方にある第３ポ
リシリコン層（53）を選択食刻する第５工程と、第３ポ
リシリコン層（53）の表面及び第３酸化膜（62）の露出
した表面上に第４酸化膜（63）を形成し、そして第１ソ
ース領域（36）の上方にある第４酸化膜（63）、第３酸
化膜（62）、第２ポリシリコン層（52）、第２酸化膜
（61）、第１酸化膜（47）、窒化膜（46）、及び層間絶
縁膜（45）を順次食刻して第２接触開口（75）を形成す
る第６工程と、第２接触開口（75）の内面と第４酸化膜
（63）の上面に第４ポリシリコン層（54）を沈積し、そ
して第２ソース領域（35、38）の上方にある第４ポリシ
リコン層（54）を選択食刻する第７工程と、第４ポリシ
リコン層（54）の表面及び第４酸化膜（63）の表面上に
所定のフォトレジストパタン（76）を形成し、このフォ
トレジストパタン（76）に覆われていない領域を窒化膜
（46）が露出するまで食刻する第８工程と、形成したフ
ォトレジストパタン（76）を残した状態で第１、第２、
第３、第４ポリシリコン層（51、52、53、54）の各下方
に位置した第１、第２、第３、第４酸化膜（47、61、6
2、63）に等方性エッチングを施して部分的に食刻する
ことで支持層（47′、61′、62′、63′）を形成する第
９工程と、を含んでストレージ電極を形成し、そして、
該ストレージ電極の第１〜第４ポリシリコン層（51、5
2、53、54）及び支持層（47′、61′、62′、63′）の
露出表面に誘電膜（81）を形成した後、形成した誘電膜
（81）の表面上にプレート電極となる第５ポリシリコン
層（90）を形成するようにしたことを特徴とする半導体
メモリ装置の積層型キャパシタ製造方法。 - 【請求項６】第９工程において、第１〜第４酸化膜（4
7、61、62、63）に対しフォトレジストパタン（76）の
幅方向で等方性エッチングを施すことで、支持層（4
7′、61′、62′、63′）を第１〜第４ポリシリコン層
（51、52、53、54）の各下方中央領域でフォトレジスト
パタン（76）の長手方向に伸張するように形成する請求
項５記載の半導体メモリ装置の積層型キャパシタ製造方
法。 - 【請求項７】隣接するDRAMセルの各ストレージ電極とな
るポリシリコン層を、酸化膜を間に挟んで交互に積層し
て重なり合うように形成する第１の工程と、一方のDRAM
セル用のポリシリコン層及び前記酸化膜の所定部分を食
刻して当該DRAMセルのトランジスタ用導電領域に対する
接触開口を形成した後、この接触開口の内面に、当該接
触開口に臨んでいるポリシリコン層と接触するポリシリ
コン壁を形成する第２の工程と、他方のDRAMセル用のポ
リシリコン層及び前記酸化膜の所定部分を食刻して当該
DRAMセルのトランジスタ用導電領域に対する接触開口を
形成した後、この接触開口の内面に、当該接触開口に臨
んでいるポリシリコン層と接触するポリシリコン壁を形
成する第３の工程と、フォトレジストを用いてストレー
ジ電極のパタン形成を行い、そして前記酸化膜の一部を
除去して支持層とする第４の工程と、を含んでストレー
ジ電極を形成し、そして、該ストレージ電極の表面に誘
電膜を形成した後、形成した誘電膜の表面上にプレート
電極を形成するようにしたことを特徴とする半導体メモ
リ装置の積層型キャパシタ製造方法。 - 【請求項８】第４の工程で、ストレージ電極のパタン形
成に用いたフォトレジストを残した状態で等方性エッチ
ングを実施することにより酸化膜の一部除去を行うよう
にした請求項７記載の半導体メモリ装置の積層型キャパ
シタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR90-9726 | 1990-06-29 | ||
| KR1019900009726A KR930007192B1 (ko) | 1990-06-29 | 1990-06-29 | 디램셀의 적층형캐패시터 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461159A JPH0461159A (ja) | 1992-02-27 |
| JP2538119B2 true JP2538119B2 (ja) | 1996-09-25 |
Family
ID=19300626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257565A Expired - Lifetime JP2538119B2 (ja) | 1990-06-29 | 1990-09-28 | 半導体メモリ装置の積層型キャパシタ及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5187548A (ja) |
| JP (1) | JP2538119B2 (ja) |
| KR (1) | KR930007192B1 (ja) |
| DE (1) | DE4029256C2 (ja) |
| FR (1) | FR2664098B1 (ja) |
| GB (1) | GB2245761B (ja) |
| IT (1) | IT1242357B (ja) |
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