JPH07254648A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 メモリセル占有面積がさらに縮小化されて
も、良好なビット線コンタクトを実現することができ、
且つ十分なキャパシタ容量を確保することのできるメモ
リセル構造を実現したＤＲＡＭを提供することにある。 【構成】 基板表面より上に突出した円筒型のストレー
ジノード２１ｂを有するキャパシタと、スイッチング素
子として機能するトランジスタと、からメモリセルを構
成したスタックドキャパシタ構造のＤＲＡＭにおいて、
トランジスタのビット線３３との接続部にストレージノ
ード２１ｂと同一構成のビット線コンタクト用パッド２
１ａが形成され、このパッド２１内に導電材２４が埋込
み形成されてなることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にトランジスタとキャパシタからなるメモリセル
を有するダイナミック型の半導体記憶装置（ＤＲＡＭ）
及びその製造方法に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭなどの半導体集積回路は
集積化の一途を辿り、これに伴ない電荷（情報）を蓄積
するキャパシタの面積も微細化が進められている。この
ようにキャパシタ面積が減少すると、キャパシタ容量が
減少しこの結果、メモリ内容が誤って読み出されたり、
或いはα線等によりメモリ内容が破壊されるソフトエラ
ーなどが問題になってくる。

【０００３】上記の問題を解決するため、ＭＯＳキャパ
シタをメモリセル領域上に積層したいわゆる、「スタッ
クドキャパシタ構造」が提案されている。スタックドキ
ャパシタ構造では、ストレージノード電極を素子分離領
域上に拡大することができ、また電極の厚さを厚くする
ことで電極の側面もキャパシタ面積として３次元的に利
用することができるため、プレーナ構造の数倍の容量を
得ることができる。

【０００４】しかしながら、このようなスタックドキャ
パシタ構造のＤＲＡＭにおいても、素子の微細化が進む
につれてメモリセル占有面積が縮小されるため、十分な
キャパシタ容量をかせぐためにストレージノード電極の
実効的な高さを高くすることが要求される。この場合、
後に形成するビット線コンタクトを深く形成しなければ
ならず、コンタクトの形成が困難になるという問題があ
った。

【０００５】そこで、ストレージノード電極をビット線
コンタクトの下部にも設け、それをプラグとして用いる
ことで、ビット線コンタクトの深さを浅くする構造が提
案された。しかし、この構造は、単純スタック構造にお
いては有効であるものの、よりキャパシタ面積をかせぐ
ことのできる円筒型ストレージノード電極を用いた場合
には次のような問題を招く。

【０００６】図１０は、スタックドキャパシタを有する
ＤＲＡＭのメモリセル構造を示す断面図である。Ｓｉ基
板１０上にソース・ドレイン拡散領域１５及びゲート電
極１３を有するＭＯＳトランジスタが形成され、拡散領
域１５上には円筒型のストレージノード電極２１（２１
ａ，２１ｂ）が形成され、このストレージ電極２１の表
面にゲート絶縁膜２７を介してプレート電極２８が形成
されている。ここで、２１ｂが本来のストレージノード
電極で、２１ａはビット線コンタクト用パッド電極とな
る。そして、これらの上に層間絶縁膜３１が堆積され、
ビット線コンタクト３９を設けてビット線３３が形成さ
れている。なお、３８はプレート電極２８とビット線３
３とを絶縁するための絶縁膜である。

【０００７】この図に示すように、ストレージノード電
極２１上にキャパシタ絶縁膜２７を介してこれを覆うプ
レート電極２８を形成後に、ビット線コンタクト部分の
プレート電極２８及びキャパシタ絶縁膜２７を選択的に
除去し、プラグとなるストレージノード電極２１ｂの上
面を露出させると、ビット線３３と電気的に導通させる
ことはできるものの、接触面積が小さいため、コンタク
ト抵抗が大きくなるという問題があった。また、円筒型
のビット線コンタクト用パッド電極２１ｂをプラグとす
るため、ビット線コンタクトの抵抗はより大きくなり、
読み出し／書き込み動作に悪影響を与えてしまうという
問題があった。

【０００８】さらに、キャパシタ絶縁膜２７として、従
来のＳｉＮ膜やＳｉＮ／ＳｉＯ₂ 積層膜以外の、より誘
電率の大きな例えばＴａ₂ Ｏ₅ 等を使用した場合、次の
ような問題が生じてくる。即ち、これらの高誘電体膜を
使用した場合、プレート電極２８としてＴｉＮなどの金
属膜が必要となるが、これらの材料はストレージノード
電極２１（例えば、ポリシリコン）に対して選択比をも
って加工することが難しいため、図１１に示すように、
ストレージノード電極２１ｂを露出させることがそもそ
も困難になるという問題である。

【０００９】

【発明が解決しようとする課題】このように従来、スタ
ックドキャパシタ型メモリセル構造のＤＲＡＭにおいて
は、円筒型ストレージノード構造を採用した場合、スト
レージノード電極をプラグとしたビット線コンタクトの
形成が困難であるという問題があった。

【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、円筒型スタックドキャ
パシタ構造においても良好なビット線コンタクトを実現
することができ、十分なキャパシタ容量と低抵抗のビッ
ト線コンタクトを実現し得る半導体記憶装置及びその製
造方法を提供することにある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明（請求項１）は、基板表面より上に突出し少なくとも
上部が筒状に形成されたストレージノードを有するキャ
パシタと、スイッチング素子として機能するトランジス
タとから、メモリセルを構成した半導体記憶装置におい
て、トランジスタのビット線との接続部にストレージノ
ードと同一構成のビット線コンタクト用パッドが形成さ
れ、このパッド内に導電材が埋込み形成されてなること
を特徴とする。

【００１２】また本発明（請求項２）は、上記構成の半
導体記憶装置の製造方法において、半導体基板上にＭＯ
Ｓトランジスタを形成する工程と、ＭＯＳトランジスタ
を形成した基板上に第１の層間絶縁膜を形成する工程
と、第１の層間絶縁膜を選択的に除去し、ストレージノ
ードコンタクト及び第１のビット線コンタクトを形成す
る工程と、各コンタクトの少なくとも側壁に導電膜を堆
積してストレージノード電極及びコンタクト用パッド電
極を形成する工程と、各コンタクトを埋め込むように第
２の層間絶縁膜を形成する工程と、第２の層間絶縁膜を
選択的に除去して第２のビット線コンタクトを形成する
工程と、第２のビット線コンタクト内に導電材を充填す
る工程と、次いで第１及び第２の層間絶縁膜を除去する
工程と、各電極の表面にキャパシタ絶縁膜及びプレート
電極を順に積層してキャパシタを形成する工程と、導電
材上のキャパシタ絶縁膜及びプレート電極を除去し該導
電材の上部を露出させる工程と、導電材と接続するよう
にビット線を形成する工程とを含むことを特徴とする。

【００１３】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) ストレージノード及びビット線コンタクト用パッド
は、円筒状に形成されていること。 (2) 導電材とビット線との接点が、プレート電極の上面
よりも高い位置にあること。 (3) 導電材の上部が露出された後に全面に第３の絶縁膜
が形成され、この絶縁膜の表面が導電材の上部と同じ高
さであること。 (4) ＭＯＳトランジスタが直列接続されてＮＡＮＤ型セ
ルを構成していること。

【００１４】

【作用】本発明によれば、ストレージノード電極と同一
層でビット線コンタクト領域にプラグ電極（ビット線コ
ンタクト用パッドと導電材）を形成できるため、ストレ
ージノード高さが増加してもプラグ電極も同時に高くな
る。従って、ビット線コンタクトはこのプラグ電極の上
に形成すればよいため、ビット線コンタクトの形成が容
易になり、且つプレート電極とビット線のショートの危
険がない構造が実現できる。

【００１５】また、ビット線コンタクト用パッド内に導
電材を埋め込むことによりプラグは最終的に円柱型とな
るため、ビット線との接触抵抗及びプラグ自体の抵抗を
下げることができる。これにより、十分なキャパシタ容
量と良好なビット線コンタクトを実現することが可能と
なる。

【００１６】

【実施例】以下、本発明の実施例について、図面を参照
しつつ詳細に説明する。 （実施例１）図１は本発明の第１の実施例に係わるＤＲ
ＡＭのメモリセル構造を説明するためのもので、（ａ）
は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図であ
る。

【００１７】ｐ型Ｓｉ基板１０のフィールド絶縁膜１１
で囲まれた素子領域に、ゲート絶縁膜を介して多結晶シ
リコンからなるゲート電極１３が形成され、ゲート電極
１３の上部及び側部に窒化シリコン膜１４，１６が形成
されている。ゲート電極１３に隣接する基板表面にはｎ
^- 型拡散層からなるソース・ドレイン領域１５が形成さ
れ、これによりＭＯＳトランジスタが構成されている。

【００１８】トランジスタのソース・ドレイン領域１５
のうち、キャパシタを接続すべき部分上には円筒型のス
トレージノード電極２１ｂが形成されている。さらに、
ビット線と接続すべき部分には、ストレージノード電極
２１ｂと同様の構成のビット線コンタクト用パッド電極
２１ａが形成されている。ビット線コンタクト用パッド
電極２１ａの内部には導電材２４ａが埋込み形成され、
この導電材２４ａはパッド電極２１ａの上端よりも上に
突出している。ストレージノード電極２１ｂの表面には
ゲート絶縁膜２７を介してプレート電極２８が形成され
ている。

【００１９】そして、これら各部を埋込み表面を平坦化
するように層間絶縁膜３１が形成され、層間絶縁膜３１
上には導電材２４ａと接続するようにビット線３３が形
成されている。

【００２０】本実施例のＤＲＡＭセルは、スタックド型
キャパシタをビット線３３の下に形成した構造におい
て、円筒型ストレージノード電極２１ｂの形成と同時に
ビット線コンタクト用のパッド電極２１ｂを形成してお
き、このパッド電極２１ｂ内にポリシリコン等の導電材
２４ａで埋め込んでプラグ電極を形成し、プレート電極
２８の最上面より高いところで、プラグ電極にビット線
３３を導通させることを特徴とする。

【００２１】このように、円筒型のパッド電極２１ａ内
部を導電材２４ａで埋め込んだ円柱状プラグ電極にビッ
ト線コンタクトを取ることにより、大きな接触面積が得
られ、接触抵抗を下げることができる。さらに、プラグ
自体の抵抗も下げることができる。また、埋め込んだ導
電材上面の高さをプレート電極上面より高い位置に形成
することにより、ビット線３３とプレート電極２８との
ショートを防ぐことができる。

【００２２】次に、本実施例のＤＲＡＭセルの製造方法
について、図２〜図５を用いて説明する。まず、図２
（ａ）に示すように、比抵抗５Ω・ｃｍ程度のｐ型シリ
コン基板１０の表面に、通常のＬＯＣＯＳ法により、フ
ィールド酸化膜１１を形成後、膜厚１０ｎｍ程度の酸化
シリコン膜からなるゲート絶縁膜１２を形成する。さら
に、この上に、１５０ｎｍ程度の第１の多結晶シリコン
膜１３及び１５０ｎｍ程度の窒化シリコン膜１４を堆積
し、フォトリソグラフィ技術及びＲＩＥ技術を用いてゲ
ート電極１３を形成する。

【００２３】そして、このゲート電極１３をマスクとし
て、Ａｓ或いはＰイオンをイオン注入し、ｎ^- 型拡散層
からなるソース・ドレイン領域１５を形成する。さら
に、膜厚１００ｎｍ程度の窒化シリコン膜１６を全面に
堆積し、ＲＩＥ法により全面をエッチングすることによ
りゲート電極１３の側壁に自己整合的に側壁絶縁膜１６
を残置する。

【００２４】次いで、図２（ｂ）に示すように、薄い窒
化シリコン膜１７を全面に堆積した後、ＣＶＤ法などに
よりＳｉＯ₂ 膜或いはＢＰＳＧ膜等を、例えば３００ｎ
ｍ〜１０００ｎｍ堆積し、第１の層間絶縁膜１８を形成
する。この絶縁膜１８の厚さにより、キャパシタ電極の
高さが決定する。続いて、ＲＩＥ法により絶縁膜１８
に、ストレージノードコンタクト１９及び第１のビット
線コンタクト２０を同時に開口する。

【００２５】次いで、図２（ｃ）に示すように、全面に
第２の多結晶シリコン膜２１を堆積し、Ｐ或いはＡｓに
よるドーピングを行う。さらに、第２の層間絶縁膜２２
を堆積し表面を平坦化する。層間絶縁膜２２としては、
ＳｉＯ₂ ，ＢＰＳＧいずれでもよい。

【００２６】次いで、第３（ａ）に示すように、ビット
線コンタクト部に再度、第２のビット線コンタクト２３
を開口し、これを埋め込むように、第３の多結晶シリコ
ン膜２４を堆積する。

【００２７】次いで、図３（ｂ）に示すように、第３の
多結晶シリコン膜２４を全面エッチバックすることによ
り、コンタクト２３内部にのみ多結晶シリコン膜（導電
材）２４ａを残置する。このコンタクト２３内に残った
多結晶シリコン膜２４ａが、後にビット線コンタクトの
プラグとなる。ここで、導電材として多結晶シリコン膜
を例にあげたが、Ｗ，Ｔｉ，Ａｌなどの金属或いは、Ｗ
Ｓｉ，ＴｉＳｉなどの化合物、若しくは積層構造を持っ
た導電材でもかまわない。

【００２８】次いで、図３（ｃ）に示すように、第２の
層間絶縁膜２２を全面エッチバックし、ストレージノー
ドコンタクト部のくぼみ内に絶縁膜２２を残し、且つ第
２の多結晶シリコン膜２１の表面を露出させる。エッチ
バックは、ＲＩＥ法を用いてもよいし、ウェット法によ
る等方エッチングを用いてもよい。

【００２９】ここで、図４（ａ）に示すように、ＲＩＥ
法により、第２の多結晶シリコン膜２１を全面エッチバ
ックする。すると、多結晶シリコン２１は第１の層間絶
縁膜１８上で分離され、円筒形のストレージノード電極
２１ｂが形成される。この際、同時にビット線コンタク
ト用パッド電極２１ａも分離形成される。

【００３０】次いで、図４（ｂ）に示すように、ウェッ
トエッチングによって、第１の層間絶縁膜１８を完全に
除去する。この時点でストレージノード電極２１ｂ及び
プラグ電極（２１ａ，２４ａ）が完成する。

【００３１】次いで、図４（ｃ）に示すように、キャパ
シタ絶縁膜２７及びプレート電極となる第４の多結晶シ
リコン膜２８を堆積し、Ｐ等のドーピングを行す。その
後、図５（ａ）に示すように、全面にレジスト２９を塗
布した後、フォトリソグラフィにより、第３のビット線
コンタクト３０を開口し、ＣＤＥ（Chemical Dry Etchi
ng）等により、ビット線プラグ上の多結晶シリコン膜２
８を除去すると同時に、プレート電極を形成する。

【００３２】次いで、図５（ｂ）に示すように、第３の
層間絶縁膜３１を堆積した後、ＣＭＰ（Chemical Mecha
nical Polishing ）法などを用いて、ビット線コンタク
トプラグ上部が露出するまでエッチバックし、ビット線
プラグと同じ高さに表面平坦化する。

【００３３】この後は、ビット線コンタクトプラグと導
通するようにビット線３３を形成することにより、前記
図１に示した構造のメモリセルを得ることができる。以
上のプロセスによりプラグ電極をストレージノード電極
と同じ若しくはそれより高く形成することができるた
め、ビット線コンタクトの形成が極めて容易になる。

【００３４】また、図３（ａ）において、第２の層間絶
縁膜２２への開口をＲＩＥ法によって行ったが、図６に
示すように、ウェットエッチングによる等方エッチング
を用いることで、プラグ電極上面の表面積を大きくする
こともできる。なお、図６において６１はレジストであ
る。

【００３５】（実施例２）図７は、本発明の第２の実施
例に係わるＤＲＡＭのメモリセル構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。

【００３６】本実施例の基本的な構成は第１の実施例と
同様であるが、本実施例では図７に示すように、プレー
ト電極７１をプラグ電極上でＲＩＥにより加工，開口
し、絶縁膜７２をビット線コンタクト側壁に形成するこ
とにより、プレート電極７１とビット線３３の絶縁を保
っている。

【００３７】本実施例の構造によれば、プレート電極７
１に、金属材料等の多結晶シリコンに対して、加工選択
比を得られない材料を用いた場合にも、良好なビット線
コンタクトを形成できる。

【００３８】（実施例３）図８は、本発明の第３の実施
例に係わるＤＲＡＭのメモリセル構造を説明するための
もので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−
Ａ′断面図である。なお、図１と同一部分には同一符号
を付して、その詳しい説明は省略する。

【００３９】この実施例でも基本構成は第１の実施例と
同様であるが、本実施例では図８に示すように、トラン
ジスタとスタックドキャパシタを複数個直列に接続して
ＮＡＮＤ型メモリセルを構成している。

【００４０】このような構成であっても、第１の実施例
と同様の効果が得られるのは勿論のことである。 （実施例４）図９は、本発明の第４の実施例に係わるＤ
ＲＡＭのメモリセル構造を示す断面図である。なお、図
１と同一部分には同一符号を付して、その詳しい説明は
省略する。

【００４１】これまでの実施例では、円筒型ストレージ
ノード電極の製造法として、コンタクトホールの内壁に
多結晶シリコン膜を残置する方法を示したが、本実施例
では、円柱型の絶縁膜の周囲に、多結晶シリコンを残す
場合のビット線プラグ形成法について示す。

【００４２】即ち、ストレージノードコンタクト及びビ
ット線コンタクトを形成した後に、第２の多結晶シリコ
ン膜９１を堆積し、ｎ型のドーピングを行う。さらに、
円筒型キャパシタの芯となる絶縁膜９２を堆積した後、
フォトリソグラフィとＲＩＥ法により、絶縁膜９２及び
第２の多結晶シリコン膜９１を円柱（若しくは直方体）
型に加工する。ここで、第３の多結晶シリコン膜９３を
全面に堆積し、ｎ型のドーピングを行った後に、全面Ｒ
ＩＥにより、第３の多結晶シリコン膜９３を円筒状に側
壁残しすることで、ストレージノード電極が完成する。

【００４３】さらに、第１の層間絶縁膜９４を堆積し、
ビット線コンタクトを開口し、ビット線プラグ９５を第
１の実施例と同様にビット線コンタクトホールの内部に
残置せしめる。この後は、第１の層間絶縁膜９４を除去
し、前述したようにキャパシタ絶縁膜及びプレート電極
等を形成すればよい。

【００４４】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例ではストレージノードを円筒
形としたが、必ずしも円筒形に限らず、筒状であればよ
い。さらに、全体が筒状である必要はなく、少なくとも
上部が筒状に形成されたものであれば本発明を適用する
ことができる。また、各部の材料、膜厚等の条件は仕様
に応じて適宜変更可能である。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することができ
る。

【００４５】

【発明の効果】以上説明したように本発明によれば、ビ
ット線コンタクト用パッド内に導電材を埋込む構成とし
ているので、円筒型スタックドキャパシタ構造において
も良好なビット線コンタクトを実現することができ、十
分なキャパシタ容量と低抵抗のビット線コンタクトを実
現することができる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＤＲＡＭのメモリセル構
造を示す平面図と断面図。

【図２】第１の実施例におけるメモリセルの製造工程を
示す断面図。

【図３】第１の実施例におけるメモリセルの製造工程を
示す断面図。

【図４】第１の実施例におけるメモリセルの製造工程を
示す断面図。

【図５】第１の実施例におけるメモリセルの製造工程を
示す断面図。

【図６】第１の実施例におけるメモリセルの製造方法の
変形例を示す断面図。

【図７】第２の実施例に係わるＤＲＡＭのメモリセル構
造を示す断面図。

【図８】第３の実施例に係わるＤＲＡＭのメモリセル構
造を示す平面図と断面図。

【図９】第４の実施例に係わるＤＲＡＭのメモリセル構
造を示す断面図。

【図１０】従来のＤＲＡＭのメモリセル構造を示す断面
図。

【図１１】従来のＤＲＡＭのメモリセルにおける問題点
を説明するための断面図。

【符号の説明】

１０…ｐ型Ｓｉ基板 １１…フィールド絶縁膜 １２…ゲート絶縁膜 １３…第１の多結晶シリコン膜（ゲート電極） １５…ｎ^- 型拡散層（ソース・ドレイン領域） １６…側壁絶縁膜 １８…第１の層間絶縁膜 １９…ストレージノードコンタクト ２０…第１のビット線コンタクト ２１…第２の多結晶シリコン膜 ２１ａ…ビット線コンタクト用パッド ２２ｂ…ストレージノード ２２…第２の層間絶縁膜 ２３…第２のビット線コンタクト ２４…第３の多結晶シリコン膜 ２４ａ…埋込み導電材 ２７…キャパシタ絶縁膜 ２８…第４の多結晶シリコン膜（プレート電極） ３０…第３のビット線コンタクト ３１…第３の層間絶縁膜 ３３…ビット線

Claims (2)

【特許請求の範囲】
1. 【請求項１】基板表面より上に突出し少なくとも上部が
   筒状に形成されたストレージノードを有するキャパシタ
   と、スイッチング素子として機能するトランジスタとか
   らメモリセルを構成した半導体記憶装置において、 前記トランジスタのビット線との接続部に前記ストレー
   ジノードと同一構成のビット線コンタクト用パッドが形
   成され、このパッド内に導電材が埋込み形成されてなる
   ことを特徴とする半導体記憶装置。
2. 【請求項２】半導体基板上にＭＯＳトランジスタを形成
   する工程と、前記ＭＯＳトランジスタを形成した基板上
   に第１の層間絶縁膜を形成する工程と、第１の層間絶縁
   膜を選択的に除去し、ストレージノードコンタクト及び
   第１のビット線コンタクトを形成する工程と、前記各コ
   ンタクトの少なくとも側壁に導電膜を堆積してストレー
   ジノード電極及びコンタクト用パッド電極を形成する工
   程と、前記各コンタクトを埋め込むように第２の層間絶
   縁膜を形成する工程と、第２の層間絶縁膜を選択的に除
   去し、第２のビット線コンタクトを形成する工程と、第
   ２のビット線コンタクト内に導電材を充填する工程と、
   次いで第１及び第２の層間絶縁膜を除去する工程と、前
   記各電極の表面にキャパシタ絶縁膜及びプレート電極を
   順に積層してキャパシタを形成する工程と、前記導電材
   上のキャパシタ絶縁膜及びプレート電極を除去し該導電
   材の上部を露出させる工程と、前記導電材と接続するよ
   うにビット線を形成する工程とを含むことを特徴とする
   半導体装置の製造方法。