JP2013504179A - 階層ビット線を有する半導体メモリ素子 - Google Patents

Abstract

【課題】 ＤＲＡＭメモリセルのセル容量に記憶されたデータの検出に使用されるセンス増幅器に、より短いビット線を配線すること。
【解決手段】 ダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子は、異なる金属層に形成されたローカルビット線およびグローバルビット線を有する階層ビット線構造を有する。ローカルビット線は、複数のローカルビット線区分に分けられ、ビット線絶縁スイッチが、ローカルビット線区分を、グローバルビット線に接続するように、またはグローバルビット線から切断するように構成される。その結果、長さ当たりでより低い静電容量を有するグローバルビット線が、メモリセルのセル容量から離れたセンス増幅器への信号のルーティングに使用されるため、長さ当たりでより高い静電容量を有するローカルビット線を短くすることができる。
【選択図】 図２

Description

背景
本開示は、階層ビット線を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子に関する。

ＤＲＡＭのフィーチャサイズがさらに縮小するにつれて、ＤＲＡＭメモリセルのセル容量に対するビット線の寄生容量の比率を低く保つために、ＤＲＡＭメモリセルをアドレス指定するビット線も短くなりつつある。したがって、ＤＲＡＭメモリセルのセル容量に記憶されたデータの検出に使用されるセンス増幅器に、より短いビット線を配線することが技術的な課題となっている。

一実施形態によるＤＲＡＭメモリセルアレイの構造を示す。 一実施形態によるＤＲＡＭメモリセルの断面図である。 一実施形態によるＤＲＡＭメモリセルを製造するプロセスを示す。 一実施形態によるＤＲＡＭメモリセルを製造するプロセスを示す。 一実施形態によるＤＲＡＭメモリセルを製造するプロセスを示す。 一実施形態によるＤＲＡＭメモリセルを製造するプロセスを示す。 一実施形態によるＤＲＡＭメモリセルを製造するプロセスを示す。

実施形態の詳細な説明
本開示の実施形態は、異なる金属層に形成されたローカルビット線およびグローバルビット線を有する階層ビット線構造を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子を提供する。ローカルビット線は、複数のローカルビット線区分に分離され、ビット線絶縁スイッチが、関連付けられたグローバルビット線にローカルビット線区分を接続または切断するように形成され構成される。より具体的には、一実施形態では、ＤＲＡＭは、複数のワード線、それぞれが複数のローカルビット線区分を含む複数のローカルビット線、ワード線とローカルビット線との交点にある複数のメモリセルであって、各メモリセルがセルアクセストランジスタおよびセル容量を含み、各ローカルビット線区分が所定数のメモリセルのセルアクセストランジスタに結合される、複数のメモリセル、それぞれがローカルビット線のうちの１つに関連付けられた複数のグローバルビット線、ならびにそれぞれがローカルビット線区分のうちの１つに関連付けられ、関連付けられたローカルビット線区分をグローバルビット線のうちの１つに接続するように構成された複数のビット線絶縁スイッチを備える。本明細書における実施形態によるＤＲＡＭを使用する場合、長さ当たりでより低い静電容量を有するグローバルビット線が、信号をメモリセルのセル容量からＤＲＡＭ素子の離れたセンス増幅器にルーティングするために使用されるため、長さ当たりでより高い静電容量を有するローカルビット線をより短くすることができる。

これより、例が添付図に示される本開示のいくつかの実施形態を参照する。実際的に同様または同じような参照番号が、図において使用可能な場合は常に、同様または同じような機能を示し得ることに留意する。図は、例示のみを目的として本開示の実施形態を示す。以下の説明から、本明細書において説明される開示の原理から逸脱せずに、本明細書に示される構造および方法の代替の実施形態を利用し得ることを当業者は容易に認識するであろう。

図１は、一実施形態によるＤＲＡＭメモリセルアレイの構造を示す。ＤＲＡＭ１００は、ローカルビット線（例えば、ローカルビット線１１０）とワード線１１６、１１８、１２０との交点に配置された複数のメモリセルを含む。例えば、セルアクセストランジスタ１０２およびセル容量２６２は１つのメモリセルを形成し、セルアクセストランジスタ１０４およびセル容量２６４は別のメモリセルを形成し、セルアクセストランジスタ１０６およびセル容量２６６はさらに別のメモリセルを形成し、これらはすべてローカルビット線１１０に接続される。セル容量２６２、２６４、２６６の一端部は、セルアクセストランジスタ１０２、１０４、１０６に結合され、他端部はプレートコンタクト（例えば、プレートコンタクト１２２）に結合される。

図１の実施形態によるＤＲＡＭは、階層ビット線構造を利用する。すなわち、各ローカルビット線１１０には、ローカルビット線１１０と略平行して配置される対応するグローバルビット線１１４が付随する。図２においてより詳細に示されるように、ローカルビット線１１０は、グローバルビット線１１４が形成される金属層とは異なる金属層に製造される。ローカルビット線１１０には、セルアクセストランジスタ１０２、１０４、１０６の接合静電容量およびグローバルビット線１１４とセルプレートコンタクト１２２との寄生容量も装荷されるため、他のグローバルビット線の近傍ワイヤならびにグローバルビット線１１４が形成される金属層の上下の金属レベルへの静電容量のみを有するグローバルビット線１１４の典型的な長さ当たりの静電容量（０．３ｐＦ／ｍｍ）よりも大きな長さ当たりの静電容量（例えば、８０ｆＦ／１００μｍ＝０．８ｐＦ／ｍｍ）を有する。

図２を参照してより詳細に後述するように、ローカルビット線１１０は複数の区分に分けられ、各ビット線区分１１０は、特定数のみのメモリセルに結合される。図１の実施形態では、ビット線区分１１０は、セルアクセストランジスタ１０２、１０４、１０６を介して３つのメモリセルに接続される。他のメモリセルは、ローカルビット線の他の区分（図１に示されず）に接続される。さらに、ビット線絶縁スイッチ１０８が、必要に応じてグローバルビット線１１４にローカルビット線区分１１０を接続または切断するために追加される。ローカルビット線区分１１０およびグローバルビット線１１４のペア毎に１つのビット線絶縁スイッチ１０８があり、したがって、ビット線絶縁スイッチはピッチ上に形成される。すなわち、ローカルビット線１１０自体と同じ密度でＤＲＡＭメモリセルアレイ上に詰められる。ビット線絶縁スイッチ１０８がオンになると、ローカルビット線区分１１０はグローバルビット線１１４に接続される。しかし、ビット線絶縁スイッチ１０８がオフになると、ローカルビット線区分１１０およびグローバルビット線１１４は、互いに電気的に切断される。

少なくとも１つのビット線絶縁スイッチ１０８は、ローカルビット線１１０のあらゆるビット線区分とグローバルビット線１１４との間に接続され、関連付けられたローカルビット線区分１１０をグローバルビット線１１４に接続することに関与する。ローカルビット線１１０とは異なり、グローバルビット線１１４は複数の区分に分けられないことに留意する。すなわち、単一のグローバルビット線１１４が、ローカルビット線の複数の区分１１０に結合されたすべてのメモリセルと並行して使用される。もちろん、ＤＲＡＭ１００の異なる列アドレス上の異なるローカルビット線に対応する複数のグローバルビット線が存在する。

各セルアクセストランジスタ１０２、１０４、１０６は、関連付けられたワード線１１６、１１８、１２０で論理ハイ電圧をアサートすることによりオンにすることができる。ワード線１１６、１１８、１２０の選択は、ＤＲＡＭ１００の行アドレスに基づく。同様に、ビット線絶縁スイッチ１０８は、関連付けられたスイッチ線１２２で論理ハイ電圧をアサートすることによりオンにすることができる。ＤＲＡＭ１００上の制御回路（ここでは図示せず）は、駆動中のワード線１１６、１１８、１２０に対応する行アドレスから明らかである、ローカルビット線のどの区分１１０がデータを読み取るために現在駆動中であるかに基づいて、ローカルビット線区分１１０をグローバルビット線１１４に接続するために、どのスイッチ１２２をアクティブ化するかを決定する。現在駆動中のメモリセルを含むローカルビット線区分１１０に接続されたビット線絶縁スイッチ１０８のみがオンにされて、そのローカルビット線区分１１０をグローバルビット線１１４に接続する。他のローカルビット線区分に対応する他のビット線絶縁スイッチは、オフにされる。

セル容量１０２、１０４、１０６に記憶されているデータを検出するセンス増幅器は、ローカルビット線区分１１０ではなくむしろグローバルビット線１１４に結合される。ＤＲＡＭメモリセル（例えば、トランジスタ１０２および容量２６２ら構成されるメモリセル）から読み出されたデータは、メモリセルから、メモリセルが配置されているローカルビット線１１０の対応する区分に渡され、次に、ビット線絶縁スイッチ１０８および抵抗性ビア導電体１２４を介してグローバルビット線１１４に渡される。このようにして、長さ当たりでより低い静電容量を有するグローバルビット線１１４が、セル容量１０２、１０４、１０６から離れたセンス増幅器への信号のルーティングに使用されるため、長さ当たりでより高い静電容量を有するローカルビット線１１０を短くすることができる。配線の長さの大部分をなすグローバルビット線１１４が長さ当たりで低い静電容量を有するため、通常、ＤＲＡＭ素子上で大きなスペースを占めるセンス増幅器を、ＤＲＡＭから読み出される信号の完全性に悪影響を及ぼすことなく、メモリセルから離れて配置することもできる。その結果、多数のセンス増幅器をローカルビット線１１０の近傍に配置する必要がない。

図２は、一実施形態によるＤＲＡＭメモリセルの断面図である。図２の断面図は、ビット線のうちの１つに沿ったＤＲＡＭメモリセルの構造に対応する。ハッチングなしで示される図２の特徴が、基板２６０を除き、二酸化ケイ素等の絶縁材料に対応することに留意する。

ＤＲＡＭは、ビット線とワード線との交点に配置される複数のメモリセルを含む。例えば、セルアクセストランジスタ１０２およびセル容量２６２は１つのメモリセルを形成し、セルアクセストランジスタ１０４およびセル容量２６４は別のメモリセルを形成し、セルアクセストランジスタ１０６およびセル容量２６６はさらに別のメモリセルを形成し、これらはすべてローカルビット線区分１１０に接続される。セル容量２６２、２６４、２６６の一端部は、セルアクセストランジスタ１０２、１０４、１０６に結合され、他端部はセルプレート１２２に結合される。例えば、セル容量２６２は、セルプレート電極１１２、容量誘電体２１２、および容量電極２１４からなり、容量コンタクト２７２を介してセルアクセストランジスタ１０２に接続される。別の例では、セルアクセストランジスタ１０２は、基板２６０に形成されるトランジスタ拡散領域２２６、２２８からなり、セルアクセストランジスタ１０２のゲート電極として機能するワード線１１６に印加される電圧に従ってオンまたはオフにされる。セルアクセストランジスタ１０２、１０４、１０６は、ビット線コンタクト（例えば、ビット線コンタクト２７４）を介してローカルビット線区分１１０に接続される。ローカルビット線区分１１０は、ビット線コンタクト２７６を介してビット線絶縁スイッチ１０８にも結合される。

ビット線絶縁スイッチ１０８は、セルアクセストランジスタ１０２、１０４、１０６を形成するものと同じタイプのトランジスタ拡散２３４、２４０を使用して製造される。ビット線絶縁スイッチ１０８は、ビア導電体１２４を通して、オンされるか、それともオフされるかに応じて、グローバルビット線１１４に対してローカルビット線区分１１０（およびローカルビット線区分１１０に接続されたセルアクセストランジスタ１０２、１０４、１０６）を接続または切断する。ビット線絶縁スイッチ１０８は、関連付けられたスイッチ線１２２での論理ハイ電圧をアサートすることによりオンにすることができる。ビア導電体１２４は、ＤＲＡＭセルに存在する典型的な容量開口部に製造することができるが、容量誘電体を導電材料で置換することにより製造することができる。ビア導電体１２４は、ＤＲＡＭ素子の製造中にどのみち利用可能な金属レベルで、または製造プロセス中に別の金属レベルを追加することにより製造することができる。したがって、ビット線絶縁スイッチ１０８とビア導電体１２４との組み合わせは、セルアクセストランジスタおよびセル容量から構成される典型的なＤＲＡＭメモリセルが占めるスペースを超える基板２６０上のスペースを占めず、ＤＲＡＭ製造プロセスのコストをそれ程追加しない。

図２の実施形態は、１つのローカルビット線区分１１０およびビット線絶縁スイッチ１０８に結合された３つのメモリセルならびに２つのローカルビット線区分１１０、２１０が１つのグローバルビット線１１４に対応する例を示すが、これは単に説明を簡単にするためである。実際のＤＲＡＭ用途では、異なる数のメモリセルを１つのローカルビット線区分およびビット線絶縁スイッチに結合することができ、異なる数のローカルビット線区分が１つのグローバルビット線に対応することができる。例えば、実際のＤＲＡＭ用途では、２５６ビットまたは５１２ビットに対応するグローバルビット線の長さは、３〜５つのビット線区分に対応することができ、おおよそ５０〜１８０個のメモリセルをこれらのローカルビット線区分のそれぞれ１つに接続することができる。グローバルビット線毎に３つよりも少数（例えば、１または２つ）のローカルビット線区分を有すると、各ローカルビット線区分の長さが対応するグローバルビット線の長さに近すぎるようになるため、所望のビット線静電容量よりも高くなり得る。他方、グローバルビット線毎に多すぎるローカルビット線区分（例えば、１０、１１、１２、または１３）を有しても、これらの多くのローカルビット線区分を対応するグローバルビット線に接続するために必要な追加のビット線絶縁スイッチが必要とする長さオーバーヘッドにより、所望のビット線静電容量よりも高くなり得る。

ＤＲＡＭ構造の他方の側に、別のローカルビット線区分２１０が、ローカルビット線区分１１０から電気的に分離されて（切断されて）形成される。ローカルビット線区分２１０は、セルアクセストランジスタ２８２およびセル容量２８８から構成されるメモリセル、ローカルビット線区分、セルアクセストランジスタ２８４およびセル容量２８６から構成される別のメモリセル、ならびにさらに他のメモリセル（図示せず）に結合される。別のビット線絶縁スイッチ（図２に示されず）は、ローカルビット線区分２１０（およびローカルビット線区分２１０に接続されたセルアクセストランジスタ２８２、２８４）をグローバルビット線１１４に接続する。

図２に示されるように、ローカルビット線区分１１０、２１０は、グローバルビット線１１４が形成される金属層とは異なる金属層に製造される。ローカルビット線１１０、２１０は、グローバルビット線１１４の典型的な長さ当たりの静電容量（０．３ｐＦ／ｍｍ）よりも大きな長さ当たりの静電容量（例えば、８０ｆＦ／１００μｍ＝０．８ｐＦ／ｍｍ）を有する。

ＤＲＡＭ上の制御回路（ここでは図示せず）が、どのメモリセルおよびビット線絶縁スイッチが読み出し動作または書き込み動作のために駆動するかを決定する。例えば、容量２６２およびセルアクセストランジスタ１０２から構成されるメモリセルからのデータを読み出すべき場合、ＤＲＡＭコントローラは、ワード線１１６を論理ハイ電圧に駆動する。ワード線１１６に対応する行数に基づいて、ＤＲＡＭコントローラは、セルアクセストランジスタ１０２が接続されたローカルビット線区分１１０に対応するスイッチ線１２２をオンにすべきであり、したがって、スイッチ線１２２も同様に論理ハイ電圧に駆動することを決定する。その結果、セルアクセストランジスタ１０２およびビット線絶縁スイッチ１０８がオンになる。セル容量２６２に蓄えられた電荷が読み出され、容量コンタクト２７２、トランジスタ拡散２２６、トランジスタ拡散２２８、ビット線コンタクト２７４、ローカルビット線区分１１０、ビット線コンタクト２７６、トランジスタ拡散２３４、トランジスタ拡散２４０、ビア導電体２７８、下部コンタクト２３６、ビア導電体１２４、上部コンタクト２０６を含む経路を通ってグローバルビット線１１４に渡される。上述したように、センス増幅器（図２に示されず）は、グローバルビット線１１４に結合され、セル容量２６２から読み出されたデータを検出する。

ＤＲＡＭセルへの書き込み動作も同様にして実行される。例えば、データを容量２６２およびセルアクセストランジスタ１０２から構成されるメモリセルに書き込むべき場合、ＤＲＡＭ素子上の制御回路（図示せず）は、ワード線１１６を論理ハイ電圧に駆動する。ワード線１１６に対応する行数に基づいて、ＤＲＡＭコントローラは、セルアクセストランジスタ１０２が接続されたローカルビット線区分１１０に対応するスイッチ線１２２をオンにすべきであり、したがって、スイッチ線１２２も同様に論理ハイ電圧に駆動することも決定する。その結果、セルアクセストランジスタ１０２およびビット線絶縁スイッチ１０８もオンになる。容量２６２に電荷として蓄えるべき書き込みデータは、メモリコントローラからグローバルビット線１１４、上部コンタクト２０６、ビア導電体１２４、下部コンタクト２３６、ビアコンタクト２７８、トランジスタ拡散２４０、トランジスタ拡散２３４、ビット線コンタクト２７６、ローカルビット線区分１１０、ビット線コンタクト２７４、トランジスタ拡散２２８、トランジスタ拡散２２６、および容量コンタクト２７２に駆動される。

図２に示されるように、より高い長さ当たりの静電容量を有するローカルビット線区分１１０、２１０をより短くする一方で、より低い長さ当たりの静電容量を有するグローバルビット線１１４をより長くし、セル容量２６２、２６４、２６６から離れたセンス増幅器（図２に示されず）への信号のルーティングに使用される。配線の長さの大部分をなすグローバルビット線１１４が低い長さ当たりの静電容量を有するため、通常、ＤＲＡＭ素子上で大きなスペースを占めるセンス増幅器は、グローバルビット線レベルで、ＤＲＡＭから読み出される信号の完全性に悪影響を及ぼすことなく、メモリセルから離れて製造される。その結果、多数のセンス増幅器をローカルビット線区分１１０、２１０の近傍に配置する必要がない。本明細書における実施形態によるＤＲＡＭは、より少数のセンス増幅器で、かつ有効ビット線長の増大によりコストを低減して、またはビット線静電容量を低減し、同じビット線長での性能を増強させて製造することができる。ビア導電体１２４を形成する追加の金属層およびプロセスステップが必要であり得るが、恩恵は、ビア導電体１２４の形成で発生する追加コストを凌駕する。

図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、および図３Ｅは、一実施形態によるＤＲＡＭメモリセルを製造するプロセスを示す。図３Ａを参照すると、セルアクセストランジスタおよびゲート絶縁スイッチゲートおよび拡散（例えば、ワード線２１８およびトランジスタ拡散２３０）が、チャネルドープの埋め込み、ゲートスタックの構築およびパターニング、ならびに拡散の埋め込みの通常プロセスを使用して基板２６０内および基板２６０上に形成される。例えば、基板２６０はｐ型シリコンであることができ、トランジスタ拡散２３０はｎ＋型拡散であることができる。ローカルビット線区分１１０、２１０は、標準のメタライゼーションプロセスおよびパターニングによっても形成される。ビット線開口部３０２も形成されて、１つのローカルビット線上のローカルビット線区分１１０、２１０を分離する。

次に、図３Ｂを参照すると、容量コンタクト２７２、容量電極２１４、および容量誘電体２１２が形成されて、メモリセルのセル容量を形成する。ビット線絶縁スイッチ１０８に対応する容量コンタクト２７８および容量電極２９０も、メモリセルのセル容量に対応する他の容量コンタクト２７２および容量電極２１４と同じプロセスで一緒に形成されることに留意する。

図３Ｃを参照すると、開口部３０４が、ビット線絶縁スイッチ１０８に隣接して容量誘電体２１２内に形成される。次に、プレート電極１１２が形成されて、セル容量の製造が完了する。同じメタライゼーションプロセス中、プレート電極１１２と同時に、ビア導電体１２４も形成され、開口部３０４にもビア導電体材料１２４が充填される。このようにして、ビアコンタクト２７８はビア導電体１２４に接触する。

図３Ｄを参照すると、セルプレート２０２が、セル容量のプレート電極１１２およびビア導電体１２４上に形成される。セルプレート２０２はパターニングもされて、開口部３０６を作成し、それにより、セルプレート２０２はビット線絶縁スイッチ１０８において分離される。

最後に、図３Ｅを参照すると、グローバルビット線１１４が形成されて、ビア導電体１２４に接続し、それにより、ビット線絶縁スイッチ１０８およびビア導電体１２４を通して、ローカルビット線区分１１０、２１０をグローバルビット線に接続することができる。したがって、図３Ａ〜図３Ｆを参照して説明されたプロセスによれば、ローカルビット線が、各ローカルビット線区分に対応するビット線絶縁スイッチを介してグローバルビット線に結合し得る区分に分割される階層ビット線を有するＤＲＡＭセルを製造することができる。

この開示を読めば、本開示の開示される原理を通して、階層ビット線を有するＤＲＡＭのさらに追加の代替の構造および機能設計を当業者は理解するであろう。したがって、本開示の特定の実施形態および用途を図示し説明したが、本開示が本明細書において開示される厳密な構造および構成要素に限定されないことを理解されたい。添付の特許請求の範囲に規定される本開示の趣旨および範囲から逸脱せずに、当業者に明白になる様々な修正、変更、および変形を本明細書において開示される本開示の方法および装置の構成、動作、および詳細に対して行い得る。

Claims (16)

1. ダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子であって、
   複数のワード線と、
   それぞれが複数のローカルビット線区分を含む複数のローカルビット線と、
   前記ワード線と前記ローカルビット線との交点にある複数のメモリセルであって、各メモリセルは、セルアクセストランジスタおよびセル容量を含み、各ローカルビット線区分は、所定数の前記メモリセルの前記セルアクセストランジスタに結合する、複数のメモリセルと、
   それぞれが前記ローカルビット線のうちの少なくとも１つに関連付けられた複数のグローバルビット線と、
   それぞれが、前記ローカルビット線区分のうちの少なくとも１つに関連付けられ、前記関連付けられたローカルビット線区分を前記グローバルビット線のうちの１つに接続するように構成される複数のビット線絶縁スイッチと、
   を備える、ＤＲＡＭ素子。
2. 前記ビット線絶縁スイッチは、前記ローカルビット線区分のうちの関連付けられた１つと前記グローバルビット線のうちの前記１つとの間に接続される、請求項１に記載のＤＲＡＭ素子。
3. 前記ローカルビット線区分は互いに電気的に切断される、請求項１に記載のＤＲＡＭ素子。
4. 前記グローバルビット線は、長さ当たりの静電容量が、前記ローカルビット線よりも低い、請求項１に記載のＤＲＡＭ素子。
5. 前記ローカルビット線は、前記グローバルビット線が形成される第２の層とは異なる第１の層に形成される、請求項１に記載のＤＲＡＭ素子。
6. 前記ビット線絶縁スイッチは、前記メモリセルの前記セルアクセストランジスタと略同じサイズおよび構造を有する、請求項１に記載のＤＲＡＭ素子。
7. 複数のビア導電性要素をさらに備え、各ビア導電性要素は、対応するビット線絶縁スイッチと対応するグローバルビット線との間に結合される、請求項１に記載のＤＲＡＭ素子。
8. 前記ビア導電性要素は前記セル容量の代わりに形成される、請求項７に記載のＤＲＡＭ素子。
9. 前記ビット線絶縁スイッチは、前記ワード線と略平行するピッチに形成されたスイッチ線に印加される電圧に従ってオンまたはオフになる、請求項１に記載のＤＲＡＭ素子。
10. ＤＲＡＭ素子を製造する方法であって、
    半導体基板上に複数のセルアクセストランジスタおよび複数のビット線絶縁スイッチを形成するステップ、
    前記セルアクセストランジスタおよび前記ビット線絶縁スイッチのそれぞれに対応する複数のビット線コンタクトを形成するステップ、
    複数のローカルビット線を形成するステップ、
    前記ローカルビット線のそれぞれにビット線開口部を作成して、各ローカルビット線内に複数のローカルビット線区分を形成するステップ、
    前記セルアクセストランジスタのそれぞれに対応する複数のセル容量を形成するステップ、ならびに
    それぞれが、前記ローカルビット線のうちの１つに関連付けられ、前記ビット線絶縁スイッチのうちの対応する１つを介して１つまたは複数のローカルビット線区分に結合される複数のグローバルビット線を形成するステップ、
    を含む、方法。
11. 前記ビット線絶縁スイッチは、前記ローカルビット線区分のうちの関連付けられた１つと前記グローバルビット線のうちの関連付けられた１つとの間に形成され接続される、請求項１０に記載の方法。
12. 前記グローバルビット線は、長さ当たりの静電容量が、前記ローカルビット線よりも低くなるように形成される、請求項１０に記載の方法。
13. 前記ローカルビット線は、前記グローバルビット線が形成される第２の層とは異なる第１の層に形成される、請求項１０に記載の方法。
14. 複数のビア導電性要素を形成するステップをさらに含み、各ビア導電性要素は、対応するビット線絶縁スイッチと対応するグローバルビット線との間に結合される、請求項１０に記載の方法。
15. 前記ビア導電性要素は前記セル容量に代えて形成される、請求項１４に記載の方法。
16. 前記セル容量に結合されたセルプレートを形成するステップ、
    前記セルプレート内に開口部を形成して、前記ビア導電性要素から前記セルプレートを分離するステップ、
    をさらに含む、請求項１４に記載の方法。