JP2000101039A

JP2000101039A - 半導体メモリ装置

Info

Publication number: JP2000101039A
Application number: JP26428398A
Authority: JP
Inventors: Miki Takeuchi; 幹竹内; Yasuhiro Taniguchi; 泰弘谷口; Shoji Yadori; 章二宿利; Mitsuru Hiraki; 充平木; Toshihiro Tanaka; 利広田中
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-09-18
Filing date: 1998-09-18
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】情報読出し信号電圧を大きくできる高信頼，高
集積の階層ビット線構成のＰＲＯＭ，ＤＲＡＭ，強誘電
体メモリを提供する。【解決手段】メインビット線の配線高さを、電源線，接
地線，裏打ち低抵抗ワード線の配線高さに比べて、二分
の一以下にする。メインビット線を電源線，接地線，裏
打ち低抵抗ワード線とは別の層で配線高さを小さく形成
する。望ましくは、銅またはタングステンを主元素とし
て最上層に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に高信頼にデータ読出しができる階層型ビット
線構成の高集積メモリに関する。

【０００２】

【従来の技術】半導体メモリ装置、たとえばダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）を高集積
に構成する方法として、階層型ビット線構成が知られて
いる。図６に非階層型のビット線構成と階層型ビット線
構成の概念図を示す。非階層型のビット線構成（ａ）で
は、単層配線で形成されたビット線たとえばＢＬ１にセ
ンスアンプ１２が接続される。メモリセルたとえばＭＣ
１は、ワード線たとえばＸ１とＢＬ１との交点にマトリ
ックスに配置される。階層型のビット線構成（ｂ）で
は、細分化されたサブビット線たとえばＳＢ１と、複数
のサブビット線にスイッチトランジスタＭ１４を介して
接続するメインビット線たとえばＭＢ１とでビット線が
構成される。サブビット線とメインビット線とは、異な
る配線層で形成される。メモリセルたとえばＭＣ１は、
ワード線たとえばＸ１とＳＢ１との交点にマトリックス
に配置される。

【０００３】階層型ビット線構成では、非階層型ビット
線構成に比べメモリセル領域６０Ｂ（６０Ａ）に対する
センスアンプ部６１Ｂ（６１Ａ）の占有比を低減でき、
メモリを高集積に構成できる。この理由は、拡散層容量
や対メモリセル部容量などを含むビット線ＢＬ１やサブ
ビット線ＳＢ１のビット線容量に比べ、ほぼ配線容量の
みのメインビット線ＭＢ１のビット線容量は、単位長さ
当たりで大幅に小さいためである。ＤＲＡＭのメモリセ
ル信号量はビット線容量に反比例するので、ビット線容
量を大きくすると信号量が低下し、信号センス時間が劣
化したり、誤読出ししたりしてしまう。単位長さ当たり
の容量が小さいメインビット線の活用により、階層型ビ
ット線構成では、非階層型ビット線構成に比べて、ひと
つのセンスアンプ１２に接続するメモリセル数を多くで
きる。

【０００４】

【発明が解決しようとする課題】メインビット線容量が
仮に０に近いとすれば、メインビット線をいくらでも長
くして、メモリセル領域６０Ｂに対するセンスアンプ部
６１Ｂの占有比をいくらでも小さくできるように思え
る。しかし、現実には配線容量などのためにメインビッ
ト線容量は０ではない。配線容量とは、メインビット線
とその上下の配線層との間の容量、および隣接メインビ
ット線間の容量である。

【０００５】本発明の目的は、単位長さ当たりのメイン
ビット線容量を低減することにより、メモリ信号量を低
下させることなくメモリセル領域に対するセンスアンプ
部の占有比を低下させて、高信頼，高集積の半導体メモ
リ装置を提供することにある。

【０００６】

【課題を解決するための手段】本発明の階層ビット線構
成の半導体メモリ装置においては、メインビット線の配
線高さを、他の主要な配線層の高さに比べて、陽に小さ
く形成する。たとえば１／２以下とする。他の主要な配
線層とは、メモリアレイ周辺部の回路に供給される電源
線，接地線である。あるいは、裏打ちワード線として知
られる、メモリセル内のトランジスタのゲート電極へ電
位を供給し、かつ上記ゲート電極とは異なる配線層で形
成された、メモリアレイ内の低抵抗配線である。

【０００７】本発明の階層ビット線構成の半導体メモリ
装置においては、メインビット線を、メモリアレイ周辺
部の回路に供給される電源線，接地線とは異なる層で構
成し、容易に配線層高さを小さく形成できるようにす
る。

【０００８】本発明の半導体メモリ装置の望ましい態様
では、メインビット線はメモリアレイ部の最上の配線層
で形成される。

【０００９】本発明の半導体メモリ装置の他の望ましい
態様では、メインビット線は銅（Ｃｕ）またはタングス
テン（Ｗ）を主元素として形成される。

【００１０】本発明の半導体メモリ装置のひとつの態様
では、メインビット線の形成において、メインビット線
領域以外の領域を薄膜化防止保護膜で覆い、メインビッ
ト線の配線層を選択的に薄膜化するプロセス工程を含ん
で製造される。

【００１１】本発明の階層ビット線構成の半導体メモリ
装置は、トランジスタとキャパシタとでメモリセルが構
成されるＤＲＡＭや強誘電体メモリ、あるいはトランジ
スタで構成されるプログラマブル・リード・オンリ・メ
モリ（ＰＲＯＭ）などである。

【００１２】

【発明の実施の形態】図１は本発明の一実施例の半導体
メモリ装置の主要な構成、およびその要部断面構造を示
すものである。

【００１３】図１（ａ）において、半導体チップ１０に
は、メモリマット１１、アドレスデコード系回路１５，
データ入出力回路１６が設けられる。図１（ａ）は本発
明に関係する部分のみを抽出したのであって、半導体メ
モリ装置に一般的な回路全体の詳細を示したものではな
い。メモリマット１１は、センスアンプ１２を有し、デ
ータ入出力線ＤＴを介して、回路１６とデータを通信す
る。さらに、メモリマット１１は、回路１５からのアド
レス信号線ＡＤで駆動されるワードドライバ１３を有す
る。

【００１４】メモリマット１１は、階層型ビット線構成
となっている。すなわち、メモリセルたとえばＭＣ１〜
ＭＣｎが接続されたサブビット線ＳＢ１が、さらにスイ
ッチングトランジスタＭ１４を介してメインビット線Ｍ
Ｂ１に接続される。メインビット線には、このようなサ
ブメモリ単位が複数個(ＳＭ０１〜ＳＭｍ１)接続され
る。メモリセルのスイッチングトランジスタを制御する
ワード線は、たとえばＸ１およびＸｓ１の二層で構成さ
れる。

【００１５】同様に、サブビット線のスイッチングトラ
ンジスタＭ１４を制御するワード線は、たとえばＺ０お
よびＺｓ０の二層で構成される。二層構造にする理由
は、ゲート電極材料と同じとなるＸｓ１やＺｓ０は、一
般にシリコンを主成分とするために高抵抗だからであ
る。たとえばアルミ（Ａｌ）を主元素とする低抵抗配線
Ｘ１やＺ０でＸｓ１やＺｓ０を裏打ちすることにより、
ワード線の遷移を高速化できる。

【００１６】メモリマット１１内のセンスアンプ１２や
ワードドライバ１３、およびメモリマット外の論理回
路、たとえば回路１５や回路１６には、電源線ＶＨおよ
び接地線ＶＬが供給される。

【００１７】図１（ｂ）は、回路１２，１３，１５，１
６における断面構造、図１（ｃ）はメモリマット１１に
おける断面構造（（ａ）のＡ−Ａ′に沿っている）を示
す。

【００１８】図１（ｂ）の回路１２，１３，１５，１６
の断面図において、シリコンウェル１９の表面には、ソ
ースＳ２０，ドレインＤ２０，ゲートＧ２０とからなる
トランジスタ領域１７と、アイソレーション領域１８と
が形成される。ソースおよびドレインは、プラグ２２を
介して配線層２１に電気的に接続される。さらに、ソー
ス上の配線層２１はプラグ２３を介して、電源線ＶＨま
たは接地線ＶＬに接続される。なお、同図ではＮチャネ
ルおよびＰチャネルトランジスタの区別を示していない
が、いずれも同様な断面構造となる。

【００１９】図１（ｃ）のメモリマットの断面図におい
ては、シリコンウェル１９の表面に、ワード線Ｘｓ１の
一部をゲートとするトランジスタ領域１７と、アイソレ
ーション領域１８とが形成される。ソース，ドレインは
紙面垂直方向にある。その上には、配線層２１と同時に
形成され、紙面垂直方向に延びるサブビット線ＳＢ１が
設けられる。その上には、ＶＨ，ＶＬと同時に形成さ
れ、低抵抗である裏打ちワード線Ｘ１が設けられる。そ
の上には、紙面垂直方向に延びるメインビット線ＭＢ１
が設けられる。なお、配線２１とＳＢ１、および配線Ｖ
Ｈ，ＶＬとＸ１とは、それぞれ必ずしも同時に形成され
たものでなくてもよいが、周辺回路とメモリマットとで
同一配線層を異なる目的に利用することが望ましい。

【００２０】さて、図１（ｃ）において、本発明の半導
体メモリ装置におけるメインビット線たとえばＭＢ１の
配線高さｄＭＢは、他の配線の高さよりも陽に小さく、
たとえば１／２に形成される。他の配線高さとは、たと
えば裏打ちワード線Ｘ１の配線高さｄＸである。あるい
は、電源線ＶＨおよび接地線ＶＬの配線高さ、ｄＶＨお
よびｄＶＬである。

【００２１】以下に、本発明の効果につき、図２および
図３を用いて説明する。

【００２２】図２（ａ）は、ＰＲＯＭのひとつであるフ
ラッシュ・エレクトリカリ・イレイサブルＰＲＯＭ（フ
ラッシュEEPROM）のメモリアレイ構成およびビット線信
号電圧Vsigを示すものである。フラッシュEEPROMのメモ
リセルたとえばＭＣｎは、フローティングゲートを有す
るトランジスタＭ３０からなり、これに電流Ｉｍが流れ
る場合と流れない場合で‘０’，‘１’を判定する。信
号電圧Vsigは、一定電位にチャージしておいたビット線
を電流Ｉｍでディスチャージすることにより生じる。し
たがって、ディスチャージ開始後一定時間で信号電圧を
センスするとすれば、Vsigはディスチャージ速度（Ｃｓ
ｂ＋Ｃｍｂ）／Ｉｍに反比例する。ここで、Ｃｓｂはサ
ブビット線ＳＢ１の容量、Ｃｍｂはメインビット線ＭＢ
１の容量である。サブビット線を細分化し、ＣｍｂがＣ
ｓｂより十分大きい場合には、VsigはＣｍｂに反比例す
る。

【００２３】図２（ｂ）は、ＤＲＡＭのメモリアレイ構
成およびビット線信号電圧Vsigを示すものである。ＤＲ
ＡＭのメモリセルたとえばＭＣｎは、スイッチングトラ
ンジスタＭ３１とキャパシタＣＭとからなる。ビット線
信号電圧Vsigは、ビット線容量とメモリキャパシタ容量
との比で決まり、Ｃｃｍ／(Ｃｃｍ＋Ｃｓｂ＋Ｃｍｂ)に
比例する。ここで、Ｃｃｍはメモリキャパシタ容量であ
る。Ｃｍｂが支配的な条件では、VsigはＣｍｂに反比例
する。

【００２４】以上のように、フラッシュEEPROMのような
ＰＲＯＭおよびＤＲＡＭ、さらにはＤＲＡＭと同様な情
報読出し原理である強誘電体メモリでは、Ｃｍｂを小さ
くすることにより、Vsigはほぼ反比例して増加する。

【００２５】図３は、メインビット線の配線層高さを小
さくすることにより、Ｃｍｂがどの程度減少するかを見
積もったものである。図３（ａ）は、計算モデルの概念
を示す図である。メインビット線ＭＢ１のＣｍｂの要素
としては、隣接メインビット線ＭＢ０，ＭＢ２との間の
容量、上層および下層との間の容量がある。このことを
考慮して、単位長さ当たりのＣｍｂは、ＭＢ１の周辺長
に比例すると仮定できる。

【００２６】図３（ｂ）は、上記仮定に基づき計算し
た、Ｃｍｂの配線高さ依存性である。配線高さを半分に
することにより、Ｃｍｂを２〜３割削減できる。さらに
重要なことは、ＭＢ１を最上層とすることにより、ＭＢ
１上面での容量成分が小さくなり、ＭＢ１を中間層とす
る場合に比べて、Ｃｍｂを２〜３割削減できる。

【００２７】図３（ｃ）は、配線の抵抗Ｒｍｂと容量Ｃ
ｍｂとの積の配線高さ依存性を示すものである。配線の
電位変化速度（信号伝搬速度）は積Ｒｍｂ×Ｃｍｂに比
例することが知られている。積Ｒｍｂ×Ｃｍｂの２倍程
度の時間で配線一端の電位変化量の９０％以上の電位変
化量が配線他端に伝搬される。図３（ｃ）に示すよう
に、配線高さを小さくすると積Ｒｍｂ×Ｃｍｂは増加す
る。これはＣｍｂの低下以上にＲｍｂが増加してしまう
ためである。本発明の重要なポイントは、配線高さを小
さくした場合、積Ｒｍｂ×Ｃｍｂの増加の悪影響より
も、Ｃｍｂ低下のメリットの方が、はるかに大きいこと
である。この点について、以下に説明する。

【００２８】たとえば、メインビット線を中間層で配線
高さ相対値１で形成した場合と、同じく中間層で配線高
さ相対値０.２５で形成した場合を比較する。前者でＣ
ｍｂ＝５００ｆＦ，Ｒｍｂ＝４００Ωであったとする
と、図３（ｃ）右側軸に示すように、積Ｒｍｂ×Ｃｍｂ
の２倍の値は、前者が０.４ｎsec、後者が１ｎsec 程度
である。ＰＲＯＭやＤＲＡＭのメモリアクセス時間は５
０ｎsec 程度であるから、配線高さ相対値を１／４にし
たことによる速度劣化は１％程度にすぎない。むしろ、
図３（ｂ）に示すようにＣｍｂが４割程度減少すること
により、大きなメリットが生まれる。すなわち、たとえ
ば、ビット線信号電圧Vsig一定の条件で、メインビット
線あたりの、すなわちセンスアンプ１２あたりの接続サ
ブビット線数を数十％増加できる。ＰＲＯＭやＤＲＡＭ
では集積度が一番重要な点なので、このメリットは大き
い。あるいは、接続サブビット線数を変えない場合、Vs
igが数十％増加する。この結果、センス時間が短くな
り、上記速度劣化を打ち消してしまうとともに、むしろ
高信頼に情報読出しができる利点が得られる。

【００２９】メインビット線を最上層で形成すると、さ
らに大きな利点が得られる。たとえば、メインビット線
を中間層で配線高さ相対値１で形成した場合と、最上層
で配線高さ相対値０.２５で形成した場合を比較する。
図３（ｃ）に示すように、積Ｒｍｂ×Ｃｍｂの２倍の値
は、前者で０.４ｎsec、後者で０.６ｎsec程度なので、
速度劣化はわずか０.２ｎsecにすぎない。むしろ、図３
（ｂ）に示すようにＣｍｂが６割程度減少するので、セ
ンスアンプ１２あたりの接続サブビット線数を２倍にで
きる。あるいは、接続サブビット線数を変えない場合、
Vsigが２倍になり、上記速度劣化を打ち消して余りある
センス時間の短縮と、高信頼の情報読出しが実現され
る。

【００３０】さて、メインビット線以外の配線層では、
配線高さを小さくすると、むしろ悪影響の方が大きい。
まず、回路１２，１３，１５，１６などの電源線ＶＨや
接地線ＶＬの場合である。ＤＲＡＭにおけるセンスアン
プ１２のＶＨ，ＶＬは動作時に数十ｍＡの電流が流れ
る。配線層を数十Ω程度に抑えなければ、１Ｖを越える
電位変動が生じ、センス時間を大きく劣化させる。その
他の電源線や接地線に関しても、これらには大きな電流
が流れるので、配線高さを小さくすることは望ましくな
い。

【００３１】次に、裏打ちワード線Ｘ１等の場合であ
る。裏打ちワード線では、主な容量は下層ワード線Ｘｓ
１等に接続するメモリセルトランジスタのゲート容量で
ある。したがって、Ｘ１の配線高さを小さくしても容量
はほとんど小さくならず、むしろ抵抗の増加によってワ
ード線遷移時間が劣化してしまう。

【００３２】以上のような観点から、本発明の実施例に
おいては、メインビット線の配線高さｄＭＢを、センス
回路１２，ワードドライバ回路１３，周辺論理回路１
５，１６の電源線ＶＨの配線高さｄＶＨ、および接地線
ＶＬの配線高さｄＶＬに比べて陽に小さく、たとえば１
／２以下にする。あるいは、ｄＭＢを、裏打ちワード線
の配線高さｄＸに比べて陽に小さく、たとえば１／２以
下にする。本発明によれば、上記に説明した理由によ
り、高信頼，高集積のＰＲＯＭ，ＤＲＡＭ，強誘電体メ
モリが得られる。

【００３３】図４は、メインビット線として形成される
配線層を周辺回路にも用い、メインビット線のみを薄膜
化する方法を示す本発明の一実施例である。メインビッ
ト線の形成方法としては、メインビット線専用の薄膜配
線層を設ける方法と、他の目的の配線と同時に形成し、
メインビット線部分のみを選択的に薄膜化する方法とが
ある。図４は後者の形成方法を説明するものである。基
本的な構成は、図１（ｂ）と同様である。

【００３４】メインビット線および回路１２，１３，１
５，１６の配線の両方に用いられる配線層５１が、最上
に形成される。配線層５１はプラグ２５を介して配線層
２４に電気的に接続されている。回路１２，１３，１
５，１６の配線層５１のみを配線エッチング保護膜２６
で覆った後、メモリマット１１の配線層５１を薄膜化す
る。その後、配線加工を行い、回路１２，１３，１５，
１６の配線層５１は電源線ＶＨまたは接地線ＶＬとして
用いられる。もちろん、アドレス信号線ＡＤやデータ入
出力線ＤＴとして用いることもできる。一方、メモリマ
ット１１の配線層５１はメインビット線ＭＢ１などとな
る。

【００３５】図５は、本発明のメインビット線の主たる
構成元素として銅（Ｃｕ）またはタングステン（Ｗ）が
適していることを説明する、本発明の一実施例である。
図５（ａ）に示すように、メインビット線ＭＢ１をＣｕ
またはＷで形成した場合、Ｃｕ高さをたとえば０.２倍
にすることは、そのまま配線高さを０.２倍にすること
になる。ところが、図５（ｂ）に示すように、メインビ
ット線ＭＢ１をＡｌで形成した場合、Ａｌ高さをたとえ
ば０.２倍にすることは、配線高さを０.３６倍にするこ
とにしかならない。この理由は、ＡｌがＣｕやＷに比べ
てマイグレーションと呼ばれる断線モードに弱く、これ
を補強するためにＴｉＮでサンドイッチ構造にしておく
必要があるためである。ＴｉＮのシート抵抗がＡｌのそ
れに比べて桁で大きいために、メインビット線の抵抗は
Ａｌ部分でほぼ決まり、５倍に大きくなってしまうが、
肝心の容量の横方向成分は０.３６倍にしかならない。
また、Ａｌ高さを仮に極限の０にしても、容量の横方向
成分はようやく０.２倍である。このように、Ａｌを主
元素とする配線ではＣｕやＷの場合に比べて本発明の効
果が小さい。

【００３６】

【発明の効果】本発明の階層型ビット線構成の半導体メ
モリ装置によれば、情報読出し信号量を増大できるの
で、高信頼のＰＲＯＭ，ＤＲＡＭ，強誘電体メモリが実
現される。あるいは、センスアンプに接続するメモリセ
ル数を増大できるので、高集積のＰＲＯＭ，ＤＲＡＭ，
強誘電体メモリが実現される。

【図面の簡単な説明】

【図１】本発明の半導体メモリ装置の（ａ）主要な回路
ブロック図および（ｂ)，(ｃ）要部断面図。

【図２】階層型ビット線構成の（ａ）ＰＲＯＭの回路ブ
ロック図および（ｂ）ＤＲＡＭの回路ブロック図。

【図３】メインビット線配線高さに対する（ａ）容量の
説明図および（ｂ)，(ｃ）抵抗と容量の積の測定図。

【図４】メインビット線の形成工程を示す要部断面図。

【図５】メインビット線の配線高さ変化量の概念的説明
図。

【図６】（ａ）非階層型ビット線構成の説明図および
（ｂ）階層型ビット線構成の説明図。

【符号の説明】１０…半導体メモリチップ、１１…メモリマット、１２
…センスアンプ、１３…ワードドライバ、Ｍ１４，Ｍ３
１…スイッチングトランジスタ、１５…アドレスデコー
ド系回路、１６…データ入出力回路、１７…トランジス
タ領域、１８…アイソレーション領域、１９…シリコン
ウェル、２１，２４，５１…配線層、２２，２３，２５
…プラグ、２６…配線エッチング保護膜、６０…メモリ
セル領域、６１…センスアンプ部、ＶＨ…電源線、ＶＬ
…接地線、ＡＤ…アドレス信号線、ＤＴ…データ入出力
線、Ｚ０，Ｚｍ，Ｘ１，Ｘｎ…裏打ち低抵抗ワード線、
Ｚｓ０，Ｚｓｍ，Ｘｓ１，Ｘｓｎ…ワード線、ＭＢ０，
ＭＢ１，ＭＢ２…メインビット線、ＳＢ１…サブビット
線、ＭＣ１，ＭＣｎ…メモリセル、ＳＭ００〜ＳＭｍ２
…サブメモリ単位、ｄＶＨ…電源線配線高さ、ｄＶＬ…
接地線配線高さ、ｄＭＢ…メインビット線配線高さ、ｄ
Ｘ…裏打ち低抵抗ワード線、Ｓ２０…ソース、Ｄ２０…
ドレイン、Ｇ２０…ゲート、Ｍ３０…フラッシュメモリ
トランジスタ、ＣＭ…メモリセルキャパシタ、Ｖｐ…プ
レート電極、Ｃｍｂ…メインビット線容量、Ｒｍｂ…メ
インビット線抵抗、Vsig…ビット線信号電圧。

───────────────────────────────────────────────────── フロントページの続き (72)発明者宿利章二東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者平木充東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者田中利広東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内Ｆターム(参考） 5B015 JJ31 KA37 PP01 PP03 PP07 QQ16 QQ17 5B024 AA07 BA05 CA16 CA21 5F083 AD11 CR11 ER22 FR02 GA03 GA09 JA37 JA39 KA02 KA06 LA03 LA10 LA17 LA18 MA06 MA19 PR42 PR52

Claims

【特許請求の範囲】

【請求項１】メインビット線と、上記メインビット線に
スイッチを介して電気的に接続する複数のサブビット線
と、上記サブビット線に接続された複数のメモリセル
と、上記メインビット線上に読み出された上記メモリセ
ルの記憶情報を検知する、上記メインビット線に接続さ
れたセンスアンプとが同一半導体チップ上に設けられ、
上記メインビット線の配線の高さは、上記半導体チップ
の外部から与えられる、または上記半導体チップに設け
られた電源電位発生回路から与えられる電源電位および
接地電位を上記センスアンプへ供給するための主たる配
線層の高さの二分の一以下であることを特徴とする半導
体メモリ装置。
【請求項２】メインビット線と、上記メインビット線に
スイッチを介して電気的に接続する複数のサブビット線
と、上記サブビット線に接続された複数のメモリセル
と、上記メインビット線上に読み出された上記メモリセ
ルの記憶情報を検知する、上記メインビット線に接続さ
れたセンスアンプと、上記メモリセルの記憶情報の選択
的読出しおよび書込みを制御するための、上記メモリセ
ルと同一の半導体チップ上に形成された周辺回路とを有
し、上記メインビット線の配線の高さは、上記半導体チ
ップの外部から与えられる、または上記半導体チップに
設けられた電源電位発生回路から与えられる電源電位お
よび接地電位を上記周辺回路へ供給するための主たる配
線層の高さの二分の一以下であることを特徴とする半導
体メモリ装置。
【請求項３】メインビット線と、上記メインビット線に
スイッチを介して電気的に接続する複数のサブビット線
と、上記サブビット線に接続された複数のメモリセル
と、上記メインビット線上に読み出された上記メモリセ
ルの記憶情報を検知する、上記メインビット線に接続さ
れたセンスアンプと、上記メモリセルの記憶情報の選択
的読出しおよび書込みを制御するための、上記メモリセ
ルと同一の半導体チップ上に形成された周辺回路とを有
し、上記メインビット線は、上記半導体チップの外部か
ら与えられる、または上記半導体チップに設けられた電
源電位発生回路から与えられる電源電位および接地電位
を上記周辺回路へ供給するための主たる配線層、および
上記電源電位および接地電位を上記センスアンプへ供給
するための主たる配線層のいずれとも異なるプロセス工
程において形成されていることを特徴とする半導体メモ
リ装置。
【請求項４】メインビット線と、上記メインビット線に
スイッチを介して電気的に接続する複数のサブビット線
と、上記サブビット線に接続された複数のメモリセル
と、上記メインビット線上に読み出された上記メモリセ
ルの記憶情報を検知する、上記メインビット線に接続さ
れたセンスアンプと、上記メモリセルの選択トランジス
タのゲートと同一層で形成されたワード線と、上記ワー
ド線の延在方向に上記ワード線と異なる層で形成され、
上記ワードと電気的に接続された裏打ちワード線とを有
し、上記メインビット線の配線の高さは、上記裏打ちワ
ード線の配線高さの二分の一以下であることを特徴とす
る半導体メモリ装置。
【請求項５】上記メインビット線は、上記裏打ちワード
線よりも上層に形成されていることを特徴とする請求項
４記載の半導体メモリ装置。
【請求項６】メインビット線と、上記メインビット線に
スイッチを介して電気的に接続する複数のサブビット線
と、上記サブビット線に接続された複数のメモリセル
と、上記メインビット線上に読み出された上記メモリセ
ルの記憶情報を検知する、上記メインビット線に接続さ
れたセンスアンプと、上記メモリセルの選択トランジス
タのゲートと同一層で形成されたワード線と、上記ワー
ド線の延在方向に上記ワード線と異なる層で形成され、
上記ワードと電気的に接続された裏打ちワード線とを有
し、上記メインビット線は、上記裏打ちワード線よりも
上層に形成されていることを特徴とする半導体メモリ装
置。
【請求項７】上記メインビット線の上には、いかなる配
線層も形成されていないことを特徴とする請求項１から
４のいずれか記載の半導体メモリ装置。
【請求項８】上記メインビット線は、銅またはタングス
テンを主元素とした配線層で形成されていることを特徴
とする請求項１から４のいずれか記載の半導体メモリ装
置。
【請求項９】メインビット線と、上記メインビット線に
スイッチを介して電気的に接続する複数のサブビット線
と、上記サブビット線に接続された複数のメモリセル
と、上記メインビット線上に読み出された上記メモリセ
ルの記憶情報を検知する、上記メインビット線に接続さ
れたセンスアンプとを有し、上記メインビット線の形成
において、メインビット線領域以外の領域を薄膜化防止
保護膜で覆い、上記メインビット線の配線層を選択的に
薄膜化するプロセス工程を含むことを特徴とする半導体
メモリ装置。
【請求項１０】上記半導体メモリ装置は、トランジスタ
とキャパシタとでメモリセルが構成されるダイナミック
・ランダム・アクセス・メモリまたは強誘電体メモリ、
あるいはトランジスタでメモリセルが構成されるプログ
ラマブル・リード・オンリ・メモリのいずれかであるこ
とを特徴とする請求項１から９のいずれか記載の半導体
メモリ装置。