JP2000101039A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】情報読出し信号電圧を大きくできる高信頼,高
集積の階層ビット線構成のPROM,DRAM,強誘電
体メモリを提供する。 【解決手段】メインビット線の配線高さを、電源線,接
地線,裏打ち低抵抗ワード線の配線高さに比べて、二分
の一以下にする。メインビット線を電源線,接地線,裏
打ち低抵抗ワード線とは別の層で配線高さを小さく形成
する。望ましくは、銅またはタングステンを主元素とし
て最上層に形成する。
集積の階層ビット線構成のPROM,DRAM,強誘電
体メモリを提供する。 【解決手段】メインビット線の配線高さを、電源線,接
地線,裏打ち低抵抗ワード線の配線高さに比べて、二分
の一以下にする。メインビット線を電源線,接地線,裏
打ち低抵抗ワード線とは別の層で配線高さを小さく形成
する。望ましくは、銅またはタングステンを主元素とし
て最上層に形成する。
Description
【0001】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に高信頼にデータ読出しができる階層型ビット
線構成の高集積メモリに関する。
係り、特に高信頼にデータ読出しができる階層型ビット
線構成の高集積メモリに関する。
【0002】
【従来の技術】半導体メモリ装置、たとえばダイナミッ
ク・ランダム・アクセス・メモリ(DRAM)を高集積
に構成する方法として、階層型ビット線構成が知られて
いる。図6に非階層型のビット線構成と階層型ビット線
構成の概念図を示す。非階層型のビット線構成(a)で
は、単層配線で形成されたビット線たとえばBL1にセ
ンスアンプ12が接続される。メモリセルたとえばMC
1は、ワード線たとえばX1とBL1との交点にマトリ
ックスに配置される。階層型のビット線構成(b)で
は、細分化されたサブビット線たとえばSB1と、複数
のサブビット線にスイッチトランジスタM14を介して
接続するメインビット線たとえばMB1とでビット線が
構成される。サブビット線とメインビット線とは、異な
る配線層で形成される。メモリセルたとえばMC1は、
ワード線たとえばX1とSB1との交点にマトリックス
に配置される。
ク・ランダム・アクセス・メモリ(DRAM)を高集積
に構成する方法として、階層型ビット線構成が知られて
いる。図6に非階層型のビット線構成と階層型ビット線
構成の概念図を示す。非階層型のビット線構成(a)で
は、単層配線で形成されたビット線たとえばBL1にセ
ンスアンプ12が接続される。メモリセルたとえばMC
1は、ワード線たとえばX1とBL1との交点にマトリ
ックスに配置される。階層型のビット線構成(b)で
は、細分化されたサブビット線たとえばSB1と、複数
のサブビット線にスイッチトランジスタM14を介して
接続するメインビット線たとえばMB1とでビット線が
構成される。サブビット線とメインビット線とは、異な
る配線層で形成される。メモリセルたとえばMC1は、
ワード線たとえばX1とSB1との交点にマトリックス
に配置される。
【0003】階層型ビット線構成では、非階層型ビット
線構成に比べメモリセル領域60B(60A)に対する
センスアンプ部61B(61A)の占有比を低減でき、
メモリを高集積に構成できる。この理由は、拡散層容量
や対メモリセル部容量などを含むビット線BL1やサブ
ビット線SB1のビット線容量に比べ、ほぼ配線容量の
みのメインビット線MB1のビット線容量は、単位長さ
当たりで大幅に小さいためである。DRAMのメモリセ
ル信号量はビット線容量に反比例するので、ビット線容
量を大きくすると信号量が低下し、信号センス時間が劣
化したり、誤読出ししたりしてしまう。単位長さ当たり
の容量が小さいメインビット線の活用により、階層型ビ
ット線構成では、非階層型ビット線構成に比べて、ひと
つのセンスアンプ12に接続するメモリセル数を多くで
きる。
線構成に比べメモリセル領域60B(60A)に対する
センスアンプ部61B(61A)の占有比を低減でき、
メモリを高集積に構成できる。この理由は、拡散層容量
や対メモリセル部容量などを含むビット線BL1やサブ
ビット線SB1のビット線容量に比べ、ほぼ配線容量の
みのメインビット線MB1のビット線容量は、単位長さ
当たりで大幅に小さいためである。DRAMのメモリセ
ル信号量はビット線容量に反比例するので、ビット線容
量を大きくすると信号量が低下し、信号センス時間が劣
化したり、誤読出ししたりしてしまう。単位長さ当たり
の容量が小さいメインビット線の活用により、階層型ビ
ット線構成では、非階層型ビット線構成に比べて、ひと
つのセンスアンプ12に接続するメモリセル数を多くで
きる。
【0004】
【発明が解決しようとする課題】メインビット線容量が
仮に0に近いとすれば、メインビット線をいくらでも長
くして、メモリセル領域60Bに対するセンスアンプ部
61Bの占有比をいくらでも小さくできるように思え
る。しかし、現実には配線容量などのためにメインビッ
ト線容量は0ではない。配線容量とは、メインビット線
とその上下の配線層との間の容量、および隣接メインビ
ット線間の容量である。
仮に0に近いとすれば、メインビット線をいくらでも長
くして、メモリセル領域60Bに対するセンスアンプ部
61Bの占有比をいくらでも小さくできるように思え
る。しかし、現実には配線容量などのためにメインビッ
ト線容量は0ではない。配線容量とは、メインビット線
とその上下の配線層との間の容量、および隣接メインビ
ット線間の容量である。
【0005】本発明の目的は、単位長さ当たりのメイン
ビット線容量を低減することにより、メモリ信号量を低
下させることなくメモリセル領域に対するセンスアンプ
部の占有比を低下させて、高信頼,高集積の半導体メモ
リ装置を提供することにある。
ビット線容量を低減することにより、メモリ信号量を低
下させることなくメモリセル領域に対するセンスアンプ
部の占有比を低下させて、高信頼,高集積の半導体メモ
リ装置を提供することにある。
【0006】
【課題を解決するための手段】本発明の階層ビット線構
成の半導体メモリ装置においては、メインビット線の配
線高さを、他の主要な配線層の高さに比べて、陽に小さ
く形成する。たとえば1/2以下とする。他の主要な配
線層とは、メモリアレイ周辺部の回路に供給される電源
線,接地線である。あるいは、裏打ちワード線として知
られる、メモリセル内のトランジスタのゲート電極へ電
位を供給し、かつ上記ゲート電極とは異なる配線層で形
成された、メモリアレイ内の低抵抗配線である。
成の半導体メモリ装置においては、メインビット線の配
線高さを、他の主要な配線層の高さに比べて、陽に小さ
く形成する。たとえば1/2以下とする。他の主要な配
線層とは、メモリアレイ周辺部の回路に供給される電源
線,接地線である。あるいは、裏打ちワード線として知
られる、メモリセル内のトランジスタのゲート電極へ電
位を供給し、かつ上記ゲート電極とは異なる配線層で形
成された、メモリアレイ内の低抵抗配線である。
【0007】本発明の階層ビット線構成の半導体メモリ
装置においては、メインビット線を、メモリアレイ周辺
部の回路に供給される電源線,接地線とは異なる層で構
成し、容易に配線層高さを小さく形成できるようにす
る。
装置においては、メインビット線を、メモリアレイ周辺
部の回路に供給される電源線,接地線とは異なる層で構
成し、容易に配線層高さを小さく形成できるようにす
る。
【0008】本発明の半導体メモリ装置の望ましい態様
では、メインビット線はメモリアレイ部の最上の配線層
で形成される。
では、メインビット線はメモリアレイ部の最上の配線層
で形成される。
【0009】本発明の半導体メモリ装置の他の望ましい
態様では、メインビット線は銅(Cu)またはタングス
テン(W)を主元素として形成される。
態様では、メインビット線は銅(Cu)またはタングス
テン(W)を主元素として形成される。
【0010】本発明の半導体メモリ装置のひとつの態様
では、メインビット線の形成において、メインビット線
領域以外の領域を薄膜化防止保護膜で覆い、メインビッ
ト線の配線層を選択的に薄膜化するプロセス工程を含ん
で製造される。
では、メインビット線の形成において、メインビット線
領域以外の領域を薄膜化防止保護膜で覆い、メインビッ
ト線の配線層を選択的に薄膜化するプロセス工程を含ん
で製造される。
【0011】本発明の階層ビット線構成の半導体メモリ
装置は、トランジスタとキャパシタとでメモリセルが構
成されるDRAMや強誘電体メモリ、あるいはトランジ
スタで構成されるプログラマブル・リード・オンリ・メ
モリ(PROM)などである。
装置は、トランジスタとキャパシタとでメモリセルが構
成されるDRAMや強誘電体メモリ、あるいはトランジ
スタで構成されるプログラマブル・リード・オンリ・メ
モリ(PROM)などである。
【0012】
【発明の実施の形態】図1は本発明の一実施例の半導体
メモリ装置の主要な構成、およびその要部断面構造を示
すものである。
メモリ装置の主要な構成、およびその要部断面構造を示
すものである。
【0013】図1(a)において、半導体チップ10に
は、メモリマット11、アドレスデコード系回路15,
データ入出力回路16が設けられる。図1(a)は本発
明に関係する部分のみを抽出したのであって、半導体メ
モリ装置に一般的な回路全体の詳細を示したものではな
い。メモリマット11は、センスアンプ12を有し、デ
ータ入出力線DTを介して、回路16とデータを通信す
る。さらに、メモリマット11は、回路15からのアド
レス信号線ADで駆動されるワードドライバ13を有す
る。
は、メモリマット11、アドレスデコード系回路15,
データ入出力回路16が設けられる。図1(a)は本発
明に関係する部分のみを抽出したのであって、半導体メ
モリ装置に一般的な回路全体の詳細を示したものではな
い。メモリマット11は、センスアンプ12を有し、デ
ータ入出力線DTを介して、回路16とデータを通信す
る。さらに、メモリマット11は、回路15からのアド
レス信号線ADで駆動されるワードドライバ13を有す
る。
【0014】メモリマット11は、階層型ビット線構成
となっている。すなわち、メモリセルたとえばMC1〜
MCnが接続されたサブビット線SB1が、さらにスイ
ッチングトランジスタM14を介してメインビット線M
B1に接続される。メインビット線には、このようなサ
ブメモリ単位が複数個(SM01〜SMm1)接続され
る。メモリセルのスイッチングトランジスタを制御する
ワード線は、たとえばX1およびXs1の二層で構成さ
れる。
となっている。すなわち、メモリセルたとえばMC1〜
MCnが接続されたサブビット線SB1が、さらにスイ
ッチングトランジスタM14を介してメインビット線M
B1に接続される。メインビット線には、このようなサ
ブメモリ単位が複数個(SM01〜SMm1)接続され
る。メモリセルのスイッチングトランジスタを制御する
ワード線は、たとえばX1およびXs1の二層で構成さ
れる。
【0015】同様に、サブビット線のスイッチングトラ
ンジスタM14を制御するワード線は、たとえばZ0お
よびZs0の二層で構成される。二層構造にする理由
は、ゲート電極材料と同じとなるXs1やZs0は、一
般にシリコンを主成分とするために高抵抗だからであ
る。たとえばアルミ(Al)を主元素とする低抵抗配線
X1やZ0でXs1やZs0を裏打ちすることにより、
ワード線の遷移を高速化できる。
ンジスタM14を制御するワード線は、たとえばZ0お
よびZs0の二層で構成される。二層構造にする理由
は、ゲート電極材料と同じとなるXs1やZs0は、一
般にシリコンを主成分とするために高抵抗だからであ
る。たとえばアルミ(Al)を主元素とする低抵抗配線
X1やZ0でXs1やZs0を裏打ちすることにより、
ワード線の遷移を高速化できる。
【0016】メモリマット11内のセンスアンプ12や
ワードドライバ13、およびメモリマット外の論理回
路、たとえば回路15や回路16には、電源線VHおよ
び接地線VLが供給される。
ワードドライバ13、およびメモリマット外の論理回
路、たとえば回路15や回路16には、電源線VHおよ
び接地線VLが供給される。
【0017】図1(b)は、回路12,13,15,1
6における断面構造、図1(c)はメモリマット11に
おける断面構造((a)のA−A′に沿っている)を示
す。
6における断面構造、図1(c)はメモリマット11に
おける断面構造((a)のA−A′に沿っている)を示
す。
【0018】図1(b)の回路12,13,15,16
の断面図において、シリコンウェル19の表面には、ソ
ースS20,ドレインD20,ゲートG20とからなる
トランジスタ領域17と、アイソレーション領域18と
が形成される。ソースおよびドレインは、プラグ22を
介して配線層21に電気的に接続される。さらに、ソー
ス上の配線層21はプラグ23を介して、電源線VHま
たは接地線VLに接続される。なお、同図ではNチャネ
ルおよびPチャネルトランジスタの区別を示していない
が、いずれも同様な断面構造となる。
の断面図において、シリコンウェル19の表面には、ソ
ースS20,ドレインD20,ゲートG20とからなる
トランジスタ領域17と、アイソレーション領域18と
が形成される。ソースおよびドレインは、プラグ22を
介して配線層21に電気的に接続される。さらに、ソー
ス上の配線層21はプラグ23を介して、電源線VHま
たは接地線VLに接続される。なお、同図ではNチャネ
ルおよびPチャネルトランジスタの区別を示していない
が、いずれも同様な断面構造となる。
【0019】図1(c)のメモリマットの断面図におい
ては、シリコンウェル19の表面に、ワード線Xs1の
一部をゲートとするトランジスタ領域17と、アイソレ
ーション領域18とが形成される。ソース,ドレインは
紙面垂直方向にある。その上には、配線層21と同時に
形成され、紙面垂直方向に延びるサブビット線SB1が
設けられる。その上には、VH,VLと同時に形成さ
れ、低抵抗である裏打ちワード線X1が設けられる。そ
の上には、紙面垂直方向に延びるメインビット線MB1
が設けられる。なお、配線21とSB1、および配線V
H,VLとX1とは、それぞれ必ずしも同時に形成され
たものでなくてもよいが、周辺回路とメモリマットとで
同一配線層を異なる目的に利用することが望ましい。
ては、シリコンウェル19の表面に、ワード線Xs1の
一部をゲートとするトランジスタ領域17と、アイソレ
ーション領域18とが形成される。ソース,ドレインは
紙面垂直方向にある。その上には、配線層21と同時に
形成され、紙面垂直方向に延びるサブビット線SB1が
設けられる。その上には、VH,VLと同時に形成さ
れ、低抵抗である裏打ちワード線X1が設けられる。そ
の上には、紙面垂直方向に延びるメインビット線MB1
が設けられる。なお、配線21とSB1、および配線V
H,VLとX1とは、それぞれ必ずしも同時に形成され
たものでなくてもよいが、周辺回路とメモリマットとで
同一配線層を異なる目的に利用することが望ましい。
【0020】さて、図1(c)において、本発明の半導
体メモリ装置におけるメインビット線たとえばMB1の
配線高さdMBは、他の配線の高さよりも陽に小さく、
たとえば1/2に形成される。他の配線高さとは、たと
えば裏打ちワード線X1の配線高さdXである。あるい
は、電源線VHおよび接地線VLの配線高さ、dVHお
よびdVLである。
体メモリ装置におけるメインビット線たとえばMB1の
配線高さdMBは、他の配線の高さよりも陽に小さく、
たとえば1/2に形成される。他の配線高さとは、たと
えば裏打ちワード線X1の配線高さdXである。あるい
は、電源線VHおよび接地線VLの配線高さ、dVHお
よびdVLである。
【0021】以下に、本発明の効果につき、図2および
図3を用いて説明する。
図3を用いて説明する。
【0022】図2(a)は、PROMのひとつであるフ
ラッシュ・エレクトリカリ・イレイサブルPROM(フ
ラッシュEEPROM)のメモリアレイ構成およびビット線信
号電圧Vsigを示すものである。フラッシュEEPROMのメモ
リセルたとえばMCnは、フローティングゲートを有す
るトランジスタM30からなり、これに電流Imが流れ
る場合と流れない場合で‘0’,‘1’を判定する。信
号電圧Vsigは、一定電位にチャージしておいたビット線
を電流Imでディスチャージすることにより生じる。し
たがって、ディスチャージ開始後一定時間で信号電圧を
センスするとすれば、Vsigはディスチャージ速度(Cs
b+Cmb)/Imに反比例する。ここで、Csbはサ
ブビット線SB1の容量、Cmbはメインビット線MB
1の容量である。サブビット線を細分化し、CmbがC
sbより十分大きい場合には、VsigはCmbに反比例す
る。
ラッシュ・エレクトリカリ・イレイサブルPROM(フ
ラッシュEEPROM)のメモリアレイ構成およびビット線信
号電圧Vsigを示すものである。フラッシュEEPROMのメモ
リセルたとえばMCnは、フローティングゲートを有す
るトランジスタM30からなり、これに電流Imが流れ
る場合と流れない場合で‘0’,‘1’を判定する。信
号電圧Vsigは、一定電位にチャージしておいたビット線
を電流Imでディスチャージすることにより生じる。し
たがって、ディスチャージ開始後一定時間で信号電圧を
センスするとすれば、Vsigはディスチャージ速度(Cs
b+Cmb)/Imに反比例する。ここで、Csbはサ
ブビット線SB1の容量、Cmbはメインビット線MB
1の容量である。サブビット線を細分化し、CmbがC
sbより十分大きい場合には、VsigはCmbに反比例す
る。
【0023】図2(b)は、DRAMのメモリアレイ構
成およびビット線信号電圧Vsigを示すものである。DR
AMのメモリセルたとえばMCnは、スイッチングトラ
ンジスタM31とキャパシタCMとからなる。ビット線
信号電圧Vsigは、ビット線容量とメモリキャパシタ容量
との比で決まり、Ccm/(Ccm+Csb+Cmb)に
比例する。ここで、Ccmはメモリキャパシタ容量であ
る。Cmbが支配的な条件では、VsigはCmbに反比例
する。
成およびビット線信号電圧Vsigを示すものである。DR
AMのメモリセルたとえばMCnは、スイッチングトラ
ンジスタM31とキャパシタCMとからなる。ビット線
信号電圧Vsigは、ビット線容量とメモリキャパシタ容量
との比で決まり、Ccm/(Ccm+Csb+Cmb)に
比例する。ここで、Ccmはメモリキャパシタ容量であ
る。Cmbが支配的な条件では、VsigはCmbに反比例
する。
【0024】以上のように、フラッシュEEPROMのような
PROMおよびDRAM、さらにはDRAMと同様な情
報読出し原理である強誘電体メモリでは、Cmbを小さ
くすることにより、Vsigはほぼ反比例して増加する。
PROMおよびDRAM、さらにはDRAMと同様な情
報読出し原理である強誘電体メモリでは、Cmbを小さ
くすることにより、Vsigはほぼ反比例して増加する。
【0025】図3は、メインビット線の配線層高さを小
さくすることにより、Cmbがどの程度減少するかを見
積もったものである。図3(a)は、計算モデルの概念
を示す図である。メインビット線MB1のCmbの要素
としては、隣接メインビット線MB0,MB2との間の
容量、上層および下層との間の容量がある。このことを
考慮して、単位長さ当たりのCmbは、MB1の周辺長
に比例すると仮定できる。
さくすることにより、Cmbがどの程度減少するかを見
積もったものである。図3(a)は、計算モデルの概念
を示す図である。メインビット線MB1のCmbの要素
としては、隣接メインビット線MB0,MB2との間の
容量、上層および下層との間の容量がある。このことを
考慮して、単位長さ当たりのCmbは、MB1の周辺長
に比例すると仮定できる。
【0026】図3(b)は、上記仮定に基づき計算し
た、Cmbの配線高さ依存性である。配線高さを半分に
することにより、Cmbを2〜3割削減できる。さらに
重要なことは、MB1を最上層とすることにより、MB
1上面での容量成分が小さくなり、MB1を中間層とす
る場合に比べて、Cmbを2〜3割削減できる。
た、Cmbの配線高さ依存性である。配線高さを半分に
することにより、Cmbを2〜3割削減できる。さらに
重要なことは、MB1を最上層とすることにより、MB
1上面での容量成分が小さくなり、MB1を中間層とす
る場合に比べて、Cmbを2〜3割削減できる。
【0027】図3(c)は、配線の抵抗Rmbと容量C
mbとの積の配線高さ依存性を示すものである。配線の
電位変化速度(信号伝搬速度)は積Rmb×Cmbに比
例することが知られている。積Rmb×Cmbの2倍程
度の時間で配線一端の電位変化量の90%以上の電位変
化量が配線他端に伝搬される。図3(c)に示すよう
に、配線高さを小さくすると積Rmb×Cmbは増加す
る。これはCmbの低下以上にRmbが増加してしまう
ためである。本発明の重要なポイントは、配線高さを小
さくした場合、積Rmb×Cmbの増加の悪影響より
も、Cmb低下のメリットの方が、はるかに大きいこと
である。この点について、以下に説明する。
mbとの積の配線高さ依存性を示すものである。配線の
電位変化速度(信号伝搬速度)は積Rmb×Cmbに比
例することが知られている。積Rmb×Cmbの2倍程
度の時間で配線一端の電位変化量の90%以上の電位変
化量が配線他端に伝搬される。図3(c)に示すよう
に、配線高さを小さくすると積Rmb×Cmbは増加す
る。これはCmbの低下以上にRmbが増加してしまう
ためである。本発明の重要なポイントは、配線高さを小
さくした場合、積Rmb×Cmbの増加の悪影響より
も、Cmb低下のメリットの方が、はるかに大きいこと
である。この点について、以下に説明する。
【0028】たとえば、メインビット線を中間層で配線
高さ相対値1で形成した場合と、同じく中間層で配線高
さ相対値0.25 で形成した場合を比較する。前者でC
mb=500fF,Rmb=400Ωであったとする
と、図3(c)右側軸に示すように、積Rmb×Cmb
の2倍の値は、前者が0.4nsec、後者が1nsec 程度
である。PROMやDRAMのメモリアクセス時間は5
0nsec 程度であるから、配線高さ相対値を1/4にし
たことによる速度劣化は1%程度にすぎない。むしろ、
図3(b)に示すようにCmbが4割程度減少すること
により、大きなメリットが生まれる。すなわち、たとえ
ば、ビット線信号電圧Vsig一定の条件で、メインビット
線あたりの、すなわちセンスアンプ12あたりの接続サ
ブビット線数を数十%増加できる。PROMやDRAM
では集積度が一番重要な点なので、このメリットは大き
い。あるいは、接続サブビット線数を変えない場合、Vs
igが数十%増加する。この結果、センス時間が短くな
り、上記速度劣化を打ち消してしまうとともに、むしろ
高信頼に情報読出しができる利点が得られる。
高さ相対値1で形成した場合と、同じく中間層で配線高
さ相対値0.25 で形成した場合を比較する。前者でC
mb=500fF,Rmb=400Ωであったとする
と、図3(c)右側軸に示すように、積Rmb×Cmb
の2倍の値は、前者が0.4nsec、後者が1nsec 程度
である。PROMやDRAMのメモリアクセス時間は5
0nsec 程度であるから、配線高さ相対値を1/4にし
たことによる速度劣化は1%程度にすぎない。むしろ、
図3(b)に示すようにCmbが4割程度減少すること
により、大きなメリットが生まれる。すなわち、たとえ
ば、ビット線信号電圧Vsig一定の条件で、メインビット
線あたりの、すなわちセンスアンプ12あたりの接続サ
ブビット線数を数十%増加できる。PROMやDRAM
では集積度が一番重要な点なので、このメリットは大き
い。あるいは、接続サブビット線数を変えない場合、Vs
igが数十%増加する。この結果、センス時間が短くな
り、上記速度劣化を打ち消してしまうとともに、むしろ
高信頼に情報読出しができる利点が得られる。
【0029】メインビット線を最上層で形成すると、さ
らに大きな利点が得られる。たとえば、メインビット線
を中間層で配線高さ相対値1で形成した場合と、最上層
で配線高さ相対値0.25 で形成した場合を比較する。
図3(c)に示すように、積Rmb×Cmbの2倍の値
は、前者で0.4nsec、後者で0.6nsec程度なので、
速度劣化はわずか0.2nsecにすぎない。むしろ、図3
(b)に示すようにCmbが6割程度減少するので、セ
ンスアンプ12あたりの接続サブビット線数を2倍にで
きる。あるいは、接続サブビット線数を変えない場合、
Vsigが2倍になり、上記速度劣化を打ち消して余りある
センス時間の短縮と、高信頼の情報読出しが実現され
る。
らに大きな利点が得られる。たとえば、メインビット線
を中間層で配線高さ相対値1で形成した場合と、最上層
で配線高さ相対値0.25 で形成した場合を比較する。
図3(c)に示すように、積Rmb×Cmbの2倍の値
は、前者で0.4nsec、後者で0.6nsec程度なので、
速度劣化はわずか0.2nsecにすぎない。むしろ、図3
(b)に示すようにCmbが6割程度減少するので、セ
ンスアンプ12あたりの接続サブビット線数を2倍にで
きる。あるいは、接続サブビット線数を変えない場合、
Vsigが2倍になり、上記速度劣化を打ち消して余りある
センス時間の短縮と、高信頼の情報読出しが実現され
る。
【0030】さて、メインビット線以外の配線層では、
配線高さを小さくすると、むしろ悪影響の方が大きい。
まず、回路12,13,15,16などの電源線VHや
接地線VLの場合である。DRAMにおけるセンスアン
プ12のVH,VLは動作時に数十mAの電流が流れ
る。配線層を数十Ω程度に抑えなければ、1Vを越える
電位変動が生じ、センス時間を大きく劣化させる。その
他の電源線や接地線に関しても、これらには大きな電流
が流れるので、配線高さを小さくすることは望ましくな
い。
配線高さを小さくすると、むしろ悪影響の方が大きい。
まず、回路12,13,15,16などの電源線VHや
接地線VLの場合である。DRAMにおけるセンスアン
プ12のVH,VLは動作時に数十mAの電流が流れ
る。配線層を数十Ω程度に抑えなければ、1Vを越える
電位変動が生じ、センス時間を大きく劣化させる。その
他の電源線や接地線に関しても、これらには大きな電流
が流れるので、配線高さを小さくすることは望ましくな
い。
【0031】次に、裏打ちワード線X1等の場合であ
る。裏打ちワード線では、主な容量は下層ワード線Xs
1等に接続するメモリセルトランジスタのゲート容量で
ある。したがって、X1の配線高さを小さくしても容量
はほとんど小さくならず、むしろ抵抗の増加によってワ
ード線遷移時間が劣化してしまう。
る。裏打ちワード線では、主な容量は下層ワード線Xs
1等に接続するメモリセルトランジスタのゲート容量で
ある。したがって、X1の配線高さを小さくしても容量
はほとんど小さくならず、むしろ抵抗の増加によってワ
ード線遷移時間が劣化してしまう。
【0032】以上のような観点から、本発明の実施例に
おいては、メインビット線の配線高さdMBを、センス
回路12,ワードドライバ回路13,周辺論理回路1
5,16の電源線VHの配線高さdVH、および接地線
VLの配線高さdVLに比べて陽に小さく、たとえば1
/2以下にする。あるいは、dMBを、裏打ちワード線
の配線高さdXに比べて陽に小さく、たとえば1/2以
下にする。本発明によれば、上記に説明した理由によ
り、高信頼,高集積のPROM,DRAM,強誘電体メ
モリが得られる。
おいては、メインビット線の配線高さdMBを、センス
回路12,ワードドライバ回路13,周辺論理回路1
5,16の電源線VHの配線高さdVH、および接地線
VLの配線高さdVLに比べて陽に小さく、たとえば1
/2以下にする。あるいは、dMBを、裏打ちワード線
の配線高さdXに比べて陽に小さく、たとえば1/2以
下にする。本発明によれば、上記に説明した理由によ
り、高信頼,高集積のPROM,DRAM,強誘電体メ
モリが得られる。
【0033】図4は、メインビット線として形成される
配線層を周辺回路にも用い、メインビット線のみを薄膜
化する方法を示す本発明の一実施例である。メインビッ
ト線の形成方法としては、メインビット線専用の薄膜配
線層を設ける方法と、他の目的の配線と同時に形成し、
メインビット線部分のみを選択的に薄膜化する方法とが
ある。図4は後者の形成方法を説明するものである。基
本的な構成は、図1(b)と同様である。
配線層を周辺回路にも用い、メインビット線のみを薄膜
化する方法を示す本発明の一実施例である。メインビッ
ト線の形成方法としては、メインビット線専用の薄膜配
線層を設ける方法と、他の目的の配線と同時に形成し、
メインビット線部分のみを選択的に薄膜化する方法とが
ある。図4は後者の形成方法を説明するものである。基
本的な構成は、図1(b)と同様である。
【0034】メインビット線および回路12,13,1
5,16の配線の両方に用いられる配線層51が、最上
に形成される。配線層51はプラグ25を介して配線層
24に電気的に接続されている。回路12,13,1
5,16の配線層51のみを配線エッチング保護膜26
で覆った後、メモリマット11の配線層51を薄膜化す
る。その後、配線加工を行い、回路12,13,15,
16の配線層51は電源線VHまたは接地線VLとして
用いられる。もちろん、アドレス信号線ADやデータ入
出力線DTとして用いることもできる。一方、メモリマ
ット11の配線層51はメインビット線MB1などとな
る。
5,16の配線の両方に用いられる配線層51が、最上
に形成される。配線層51はプラグ25を介して配線層
24に電気的に接続されている。回路12,13,1
5,16の配線層51のみを配線エッチング保護膜26
で覆った後、メモリマット11の配線層51を薄膜化す
る。その後、配線加工を行い、回路12,13,15,
16の配線層51は電源線VHまたは接地線VLとして
用いられる。もちろん、アドレス信号線ADやデータ入
出力線DTとして用いることもできる。一方、メモリマ
ット11の配線層51はメインビット線MB1などとな
る。
【0035】図5は、本発明のメインビット線の主たる
構成元素として銅(Cu)またはタングステン(W)が
適していることを説明する、本発明の一実施例である。
図5(a)に示すように、メインビット線MB1をCu
またはWで形成した場合、Cu高さをたとえば0.2倍
にすることは、そのまま配線高さを0.2倍にすること
になる。ところが、図5(b)に示すように、メインビ
ット線MB1をAlで形成した場合、Al高さをたとえ
ば0.2倍にすることは、配線高さを0.36倍にするこ
とにしかならない。この理由は、AlがCuやWに比べ
てマイグレーションと呼ばれる断線モードに弱く、これ
を補強するためにTiNでサンドイッチ構造にしておく
必要があるためである。TiNのシート抵抗がAlのそ
れに比べて桁で大きいために、メインビット線の抵抗は
Al部分でほぼ決まり、5倍に大きくなってしまうが、
肝心の容量の横方向成分は0.36 倍にしかならない。
また、Al高さを仮に極限の0にしても、容量の横方向
成分はようやく0.2 倍である。このように、Alを主
元素とする配線ではCuやWの場合に比べて本発明の効
果が小さい。
構成元素として銅(Cu)またはタングステン(W)が
適していることを説明する、本発明の一実施例である。
図5(a)に示すように、メインビット線MB1をCu
またはWで形成した場合、Cu高さをたとえば0.2倍
にすることは、そのまま配線高さを0.2倍にすること
になる。ところが、図5(b)に示すように、メインビ
ット線MB1をAlで形成した場合、Al高さをたとえ
ば0.2倍にすることは、配線高さを0.36倍にするこ
とにしかならない。この理由は、AlがCuやWに比べ
てマイグレーションと呼ばれる断線モードに弱く、これ
を補強するためにTiNでサンドイッチ構造にしておく
必要があるためである。TiNのシート抵抗がAlのそ
れに比べて桁で大きいために、メインビット線の抵抗は
Al部分でほぼ決まり、5倍に大きくなってしまうが、
肝心の容量の横方向成分は0.36 倍にしかならない。
また、Al高さを仮に極限の0にしても、容量の横方向
成分はようやく0.2 倍である。このように、Alを主
元素とする配線ではCuやWの場合に比べて本発明の効
果が小さい。
【0036】
【発明の効果】本発明の階層型ビット線構成の半導体メ
モリ装置によれば、情報読出し信号量を増大できるの
で、高信頼のPROM,DRAM,強誘電体メモリが実
現される。あるいは、センスアンプに接続するメモリセ
ル数を増大できるので、高集積のPROM,DRAM,
強誘電体メモリが実現される。
モリ装置によれば、情報読出し信号量を増大できるの
で、高信頼のPROM,DRAM,強誘電体メモリが実
現される。あるいは、センスアンプに接続するメモリセ
ル数を増大できるので、高集積のPROM,DRAM,
強誘電体メモリが実現される。
【図1】本発明の半導体メモリ装置の(a)主要な回路
ブロック図および(b),(c)要部断面図。
ブロック図および(b),(c)要部断面図。
【図2】階層型ビット線構成の(a)PROMの回路ブ
ロック図および(b)DRAMの回路ブロック図。
ロック図および(b)DRAMの回路ブロック図。
【図3】メインビット線配線高さに対する(a)容量の
説明図および(b),(c)抵抗と容量の積の測定図。
説明図および(b),(c)抵抗と容量の積の測定図。
【図4】メインビット線の形成工程を示す要部断面図。
【図5】メインビット線の配線高さ変化量の概念的説明
図。
図。
【図6】(a)非階層型ビット線構成の説明図および
(b)階層型ビット線構成の説明図。
(b)階層型ビット線構成の説明図。
【符号の説明】 10…半導体メモリチップ、11…メモリマット、12
…センスアンプ、13…ワードドライバ、M14,M3
1…スイッチングトランジスタ、15…アドレスデコー
ド系回路、16…データ入出力回路、17…トランジス
タ領域、18…アイソレーション領域、19…シリコン
ウェル、21,24,51…配線層、22,23,25
…プラグ、26…配線エッチング保護膜、60…メモリ
セル領域、61…センスアンプ部、VH…電源線、VL
…接地線、AD…アドレス信号線、DT…データ入出力
線、Z0,Zm,X1,Xn…裏打ち低抵抗ワード線、
Zs0,Zsm,Xs1,Xsn…ワード線、MB0,
MB1,MB2…メインビット線、SB1…サブビット
線、MC1,MCn…メモリセル、SM00〜SMm2
…サブメモリ単位、dVH…電源線配線高さ、dVL…
接地線配線高さ、dMB…メインビット線配線高さ、d
X…裏打ち低抵抗ワード線、S20…ソース、D20…
ドレイン、G20…ゲート、M30…フラッシュメモリ
トランジスタ、CM…メモリセルキャパシタ、Vp…プ
レート電極、Cmb…メインビット線容量、Rmb…メ
インビット線抵抗、Vsig…ビット線信号電圧。
…センスアンプ、13…ワードドライバ、M14,M3
1…スイッチングトランジスタ、15…アドレスデコー
ド系回路、16…データ入出力回路、17…トランジス
タ領域、18…アイソレーション領域、19…シリコン
ウェル、21,24,51…配線層、22,23,25
…プラグ、26…配線エッチング保護膜、60…メモリ
セル領域、61…センスアンプ部、VH…電源線、VL
…接地線、AD…アドレス信号線、DT…データ入出力
線、Z0,Zm,X1,Xn…裏打ち低抵抗ワード線、
Zs0,Zsm,Xs1,Xsn…ワード線、MB0,
MB1,MB2…メインビット線、SB1…サブビット
線、MC1,MCn…メモリセル、SM00〜SMm2
…サブメモリ単位、dVH…電源線配線高さ、dVL…
接地線配線高さ、dMB…メインビット線配線高さ、d
X…裏打ち低抵抗ワード線、S20…ソース、D20…
ドレイン、G20…ゲート、M30…フラッシュメモリ
トランジスタ、CM…メモリセルキャパシタ、Vp…プ
レート電極、Cmb…メインビット線容量、Rmb…メ
インビット線抵抗、Vsig…ビット線信号電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宿利 章二 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 平木 充 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 利広 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 Fターム(参考) 5B015 JJ31 KA37 PP01 PP03 PP07 QQ16 QQ17 5B024 AA07 BA05 CA16 CA21 5F083 AD11 CR11 ER22 FR02 GA03 GA09 JA37 JA39 KA02 KA06 LA03 LA10 LA17 LA18 MA06 MA19 PR42 PR52
Claims (10)
- 【請求項1】メインビット線と、上記メインビット線に
スイッチを介して電気的に接続する複数のサブビット線
と、上記サブビット線に接続された複数のメモリセル
と、上記メインビット線上に読み出された上記メモリセ
ルの記憶情報を検知する、上記メインビット線に接続さ
れたセンスアンプとが同一半導体チップ上に設けられ、
上記メインビット線の配線の高さは、上記半導体チップ
の外部から与えられる、または上記半導体チップに設け
られた電源電位発生回路から与えられる電源電位および
接地電位を上記センスアンプへ供給するための主たる配
線層の高さの二分の一以下であることを特徴とする半導
体メモリ装置。 - 【請求項2】メインビット線と、上記メインビット線に
スイッチを介して電気的に接続する複数のサブビット線
と、上記サブビット線に接続された複数のメモリセル
と、上記メインビット線上に読み出された上記メモリセ
ルの記憶情報を検知する、上記メインビット線に接続さ
れたセンスアンプと、上記メモリセルの記憶情報の選択
的読出しおよび書込みを制御するための、上記メモリセ
ルと同一の半導体チップ上に形成された周辺回路とを有
し、上記メインビット線の配線の高さは、上記半導体チ
ップの外部から与えられる、または上記半導体チップに
設けられた電源電位発生回路から与えられる電源電位お
よび接地電位を上記周辺回路へ供給するための主たる配
線層の高さの二分の一以下であることを特徴とする半導
体メモリ装置。 - 【請求項3】メインビット線と、上記メインビット線に
スイッチを介して電気的に接続する複数のサブビット線
と、上記サブビット線に接続された複数のメモリセル
と、上記メインビット線上に読み出された上記メモリセ
ルの記憶情報を検知する、上記メインビット線に接続さ
れたセンスアンプと、上記メモリセルの記憶情報の選択
的読出しおよび書込みを制御するための、上記メモリセ
ルと同一の半導体チップ上に形成された周辺回路とを有
し、上記メインビット線は、上記半導体チップの外部か
ら与えられる、または上記半導体チップに設けられた電
源電位発生回路から与えられる電源電位および接地電位
を上記周辺回路へ供給するための主たる配線層、および
上記電源電位および接地電位を上記センスアンプへ供給
するための主たる配線層のいずれとも異なるプロセス工
程において形成されていることを特徴とする半導体メモ
リ装置。 - 【請求項4】メインビット線と、上記メインビット線に
スイッチを介して電気的に接続する複数のサブビット線
と、上記サブビット線に接続された複数のメモリセル
と、上記メインビット線上に読み出された上記メモリセ
ルの記憶情報を検知する、上記メインビット線に接続さ
れたセンスアンプと、上記メモリセルの選択トランジス
タのゲートと同一層で形成されたワード線と、上記ワー
ド線の延在方向に上記ワード線と異なる層で形成され、
上記ワードと電気的に接続された裏打ちワード線とを有
し、上記メインビット線の配線の高さは、上記裏打ちワ
ード線の配線高さの二分の一以下であることを特徴とす
る半導体メモリ装置。 - 【請求項5】上記メインビット線は、上記裏打ちワード
線よりも上層に形成されていることを特徴とする請求項
4記載の半導体メモリ装置。 - 【請求項6】メインビット線と、上記メインビット線に
スイッチを介して電気的に接続する複数のサブビット線
と、上記サブビット線に接続された複数のメモリセル
と、上記メインビット線上に読み出された上記メモリセ
ルの記憶情報を検知する、上記メインビット線に接続さ
れたセンスアンプと、上記メモリセルの選択トランジス
タのゲートと同一層で形成されたワード線と、上記ワー
ド線の延在方向に上記ワード線と異なる層で形成され、
上記ワードと電気的に接続された裏打ちワード線とを有
し、上記メインビット線は、上記裏打ちワード線よりも
上層に形成されていることを特徴とする半導体メモリ装
置。 - 【請求項7】上記メインビット線の上には、いかなる配
線層も形成されていないことを特徴とする請求項1から
4のいずれか記載の半導体メモリ装置。 - 【請求項8】上記メインビット線は、銅またはタングス
テンを主元素とした配線層で形成されていることを特徴
とする請求項1から4のいずれか記載の半導体メモリ装
置。 - 【請求項9】メインビット線と、上記メインビット線に
スイッチを介して電気的に接続する複数のサブビット線
と、上記サブビット線に接続された複数のメモリセル
と、上記メインビット線上に読み出された上記メモリセ
ルの記憶情報を検知する、上記メインビット線に接続さ
れたセンスアンプとを有し、上記メインビット線の形成
において、メインビット線領域以外の領域を薄膜化防止
保護膜で覆い、上記メインビット線の配線層を選択的に
薄膜化するプロセス工程を含むことを特徴とする半導体
メモリ装置。 - 【請求項10】上記半導体メモリ装置は、トランジスタ
とキャパシタとでメモリセルが構成されるダイナミック
・ランダム・アクセス・メモリまたは強誘電体メモリ、
あるいはトランジスタでメモリセルが構成されるプログ
ラマブル・リード・オンリ・メモリのいずれかであるこ
とを特徴とする請求項1から9のいずれか記載の半導体
メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26428398A JP2000101039A (ja) | 1998-09-18 | 1998-09-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26428398A JP2000101039A (ja) | 1998-09-18 | 1998-09-18 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000101039A true JP2000101039A (ja) | 2000-04-07 |
Family
ID=17401024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26428398A Pending JP2000101039A (ja) | 1998-09-18 | 1998-09-18 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000101039A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002230966A (ja) * | 2001-01-29 | 2002-08-16 | Oki Electric Ind Co Ltd | 強誘電体メモリ |
JP2003282841A (ja) * | 2001-12-29 | 2003-10-03 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリの配線 |
KR100487918B1 (ko) * | 2002-08-30 | 2005-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
JP2011165966A (ja) * | 2010-02-10 | 2011-08-25 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
JP2013504179A (ja) * | 2009-09-01 | 2013-02-04 | ラムバス・インコーポレーテッド | 階層ビット線を有する半導体メモリ素子 |
WO2019220983A1 (ja) * | 2018-05-17 | 2019-11-21 | 株式会社ソシオネクスト | 半導体集積回路装置 |
-
1998
- 1998-09-18 JP JP26428398A patent/JP2000101039A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002230966A (ja) * | 2001-01-29 | 2002-08-16 | Oki Electric Ind Co Ltd | 強誘電体メモリ |
JP2003282841A (ja) * | 2001-12-29 | 2003-10-03 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリの配線 |
KR100463602B1 (ko) * | 2001-12-29 | 2004-12-29 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리의 배선 |
KR100487918B1 (ko) * | 2002-08-30 | 2005-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
JP2013504179A (ja) * | 2009-09-01 | 2013-02-04 | ラムバス・インコーポレーテッド | 階層ビット線を有する半導体メモリ素子 |
KR101562429B1 (ko) | 2009-09-01 | 2015-10-21 | 램버스 인코포레이티드 | 계층적 비트라인을 갖는 반도체 메모리 디바이스 |
JP2011165966A (ja) * | 2010-02-10 | 2011-08-25 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
WO2019220983A1 (ja) * | 2018-05-17 | 2019-11-21 | 株式会社ソシオネクスト | 半導体集積回路装置 |
US11450674B2 (en) | 2018-05-17 | 2022-09-20 | Socionext Inc. | Semiconductor integrated circuit device |
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