KR101562429B1 - 계층적 비트라인을 갖는 반도체 메모리 디바이스 - Google Patents

계층적 비트라인을 갖는 반도체 메모리 디바이스 Download PDF

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Abstract

동적 랜덤 액세스 메모리 (DRAM) 디바이스는, 상이한 금속 층들 상에 형성된 로컬 비트라인들 및 글로벌 비트라인들을 갖는 계층적 비트라인 구조를 갖는다. 로컬 비트라인들은 복수의 로컬 비트라인 섹션들로 분할되고, 비트라인 격리 스위치들은 글로벌 비트라인들에 로컬 비트라인 섹션들을 접속시키거나 또는 글로벌 비트라인들로부터 로컬 비트라인 섹션들을 접속해제시키도록 구성된다. 그 결과, 보다 낮은 길이당 커패시턴스를 갖는 글로벌 비트라인이 메모리 셀들의 셀 커패시턴스들로부터의 신호를 원격 감지 증폭기들로 루팅하는데 이용되기 때문에, 보다 높은 길이당 커패시턴스를 갖는 로컬 비트라인들은 더 짧게 형성될 수 있다.

Description

계층적 비트라인을 갖는 반도체 메모리 디바이스{SEMICONDUCTOR MEMORY DEVICE WITH HIERARCHICAL BITLINES}
본 개시물은 계층적 비트라인들을 갖는 동적 랜덤 액세스 메모리 (DRAM) 디바이스에 관한 것이다.
DRAM 의 피쳐 크기가 더욱 축소됨에 따라서, DRAM 메모리 셀의 셀 커패시턴스에 대한 비트라인 기생 커패시턴스의 낮은 비율을 유지하기 위해서 DRAM 메모리 셀들을 어드레싱하기 위한 비트라인들도 또한 더 짧아지고 있다. 따라서, 이는, DRAM 메모리 셀의 셀 커패시턴스에 저장된 데이터를 검출하기 위해 이용되는 감지 증폭기에 더 짧은 비트라인을 루팅하기 위한 기술적 도전이 되어 왔다.
도 1 은 일 실시형태에 따른 DRAM 메모리 셀 어레이의 구조를 예시한다.
도 2 는 일 실시형태에 따른 DRAM 메모리 셀의 단면도이다.
도 3a, 도 3b, 도 3c, 도 3d, 및 도 3e 는 일 실시형태에 따른 DRAM 메모리 셀을 제조하기 위한 프로세스를 예시한다.
본 개시물의 실시형태들은 로컬 비트라인들 및 글로벌 비트라인들이 상이한 금속 층들 상에 형성된 계층적 비트라인 구조를 갖는 동적 랜덤 액세스 메모리 (DRAM) 디바이스를 제공한다. 로컬 비트라인들은 복수의 로컬 비트라인 섹션들로 분할되고, 비트라인 격리 스위치들이 형성되어 로컬 비트라인 섹션들을 관련 글로벌 비트라인들로 또는 관련 글로벌 비트라인들로부터 접속 또는 접속해제시키도록 구성된다. 더욱 구체적으로, 일 실시형태에서, DRAM 은 복수의 워드라인들, 복수의 로컬 비트라인들 (각각의 로컬 비트라인은 복수의 로컬 비트라인 섹션들을 포함), 워드라인들과 로컬 비트라인들의 교차점에 있는 복수의 메모리 셀들 (각각의 메모리 셀은 셀 액세스 트랜지스터 및 셀 커패시턴스를 포함하고, 각각의 로컬 비트라인 섹션은 소정의 개수의 메모리 셀들의 셀 액세스 트랜지스터들에 커플링됨), 복수의 글로벌 비트라인 (각각의 글로벌 비트라인은 로컬 비트라인들 중 하나와 관렴됨), 그리고 복수의 비트라인 격리 스위치들 (각각의 비트라인 격리 스위치는 로컬 비트라인 섹션들 중 하나와 관련되고 그 관련된 로컬 비트라인 섹션을 글로벌 비트라인들 중 하나에 접속시키도록 구성됨) 을 포함한다. 본 명세서의 실시형태들에 따른 DRAM 을 통해서, 보다 낮은 길이당 커패시턴스를 갖는 글로벌 비트라인이 메모리 셀의 셀 커패시턴스들로부터의 신호를 DRAM 디바이스의 원격 감지 증폭기들로 루팅하는데 이용되기 때문에, 보다 높은 길이당 커패시턴스를 갖는 로컬 비트라인은 더 짧게 형성될 수 있다.
이제, 본 개시물의 수개의 실시형태들, 첨부된 도면에 도시된 예시에 대한 참조가 이루어질 것이다. 어디에서나 실행가능한 유사한 또는 동일한 참조 번호가 도면들에 이용될 수도 있고 유사한 또는 동일한 기능을 나타낼 수도 있다는 것에 유의한다. 도면들은 본 개시물의 실시형태들을 예시만을 목적으로 도시한다. 당업자는, 본 명세서에 예시된 구조 및 방법의 대안적인 실시형태들이 본 명세서에 설명된 개시물의 원리를 벗어나지 않고 사용될 수도 있다는 것을 이하의 설명으로부터 용이하게 인식할 것이다.
도 1 은 일 실시형태에 따른 DRAM 메모리 셀 어레이의 구조를 예시한다. DRAM (100) 은 로컬 비트라인 (예를 들어, 로컬 비트라인 (110)) 과 워드라인 (116, 118, 120) 의 교차점에 배치된 복수의 메모리 셀들을 포함한다. 예를 들어, 셀 액세스 트랜지스터 (102) 및 셀 커패시턴스 (262) 는 하나의 메모리 셀을 형성하고, 셀 액세스 트랜지스터 (104) 및 셀 커패시턴스 (264) 는 다른 메모리 셀을 형성하며, 셀 액세스 트랜지스터 (106) 및 셀 커패시턴스 (266) 은 또 다른 메모리 셀을 형성하고, 이들 모두는 로컬 비트라인 (110) 에 접속된다. 한편, 셀 커패시턴스들 (262, 264, 266) 의 일 말단에는 셀 액세스 트랜지스터들 (102, 104, 106) 이 커플링되고 다른 말단에는 플레이트 콘택트들 (예를 들어, 플레이트 콘택트들 (128)) 이 커플링된다.
도 1 의 실시형태에 따른 DRAM 은 계층적 비트라인 구조를 사용한다. 즉, 각각의 로컬 비트라인 (110) 은 로컬 비트라인 (110) 과 실질적으로 평행하게 위치된 대응 글로벌 비트라인 (114) 을 동반한다. 도 2 에 상세하게 예시되는 바와 같이, 로컬 비트라인 (110) 은, 글로벌 비트라인 (114) 이 그 상부에 형성되는 금속층과는 상이한 금속층 상에 제조된다. 또한, 로컬 비트라인 (110) 은 셀 액세스 트랜지스터들 (102, 104, 106) 의 정션 커패시턴스 및 글로벌 비트라인 (114) 과 셀 플레이트 콘택트 (128) 사이의 기생 커패시턴스에 의해 로딩되어, 이에 따라 글로벌 비트라인 (114) 이 형성된 금속층 위 그리고 아래의 다른 글로벌 비트라인 및 금속 레벨들의 이웃 배선들에 대한 커패시턴스만을 갖는 글로벌 비트라인 (114) 의 통상적인 길이당 커패시턴스 (0.3 pF / mm) 보다 더 큰 길이당 커패시턴스 (예를 들어, 80 fF / 100 ㎛ = 0.8 pF / mm) 를 갖는다.
도 2 를 참조하여 이하 상세하게 설명되는 바와 같이, 로컬 비트라인 (110) 은 복수의 섹션들로 분할되고, 각각의 비트라인 섹션 (110) 은 특정 개수의 메모리 셀들에만 커플링된다. 도 1 의 실시형태에서, 비트라인 섹션 (110) 은 셀 액세스 트랜지스터들 (102, 104, 106) 를 통해서 3 개의 메모리 셀들에 접속된다. 다른 메모리 셀들은 로컬 비트라인의 다른 섹션들 (도 1 에는 도시되지 않음) 에 접속된다. 또한, 필요한 경우 글로벌 비트라인 (114) 으로 또는 글로벌 비트라인 (114) 으로부터 로컬 비트라인 섹션 (110) 을 접속 또는 접속해제 하도록 비트라인 격리 스위치 (108) 가 추가된다. 로컬 비트라인 섹션 (110) 과 글로벌 비트라인 (114) 의 각각의 쌍에 대해 하나의 비트라인 격리 스위치 (108) 가 존재하고, 이에 따라, 비트라인 격리 스위치들은 온-피치로 (on-pitch) 형성, 즉, 로컬 비트라인들 (110) 자체로서 DRAM 메모리 셀 어레이 상에 조밀하게 패킹된다. 비트라인 격리 스위치 (108) 가 턴 온 될 때, 로컬 비트라인 섹션 (110) 은 글로벌 비트라인 (114) 에 접속된다. 그러나, 비트라인 격리 스위치 (108) 가 턴 오프 될 때, 로컬 비트라인 섹션 (110) 및 글로벌 비트라인 (114) 은 서로 전기적으로 접속해제된다.
적어도 하나의 비트라인 격리 스위치 (108) 는, 로컬 비트라인 (110) 과 글로벌 비트라인 (114) 의 모든 비트라인 섹션 사이에 접속되고, 관련 로컬 비트라인 섹션 (110) 을 글로벌 비트라인 (114) 과 접속시키는데 책임이 있다. 로컬 비트라인 (110) 과는 다르게, 글로벌 비트라인 (114) 은 복수의 섹션들로 분할되지 않는다는 것에 유의한다. 즉, 단일의 글로벌 비트라인 (114) 은 로컬 비트라인의 복수의 섹션들 (110) 에 커플링된 메모리 셀들 모두와 병렬로 이용된다. 물론, DRAM (100) 의 상이한 컬럼 어드레스들 상에 상이한 로컬 비트라인들에 대응하는 다수의 글로벌 비트라인들이 존재한다.
각각의 셀 액세스 트랜지스터 (102, 104, 106) 는 관련 워드라인 (116, 118, 120) 상의 로직 하이 전압을 어써트함으로써 턴 온 될 수도 있다. 워드라인 (116, 118, 120) 의 섹션은 DRAM (100) 의 로우 어드레스에 기초한다. 유사하게, 비트라인 격리 스위치 (108) 는 관련 스위치라인 (122) 상에 로직 하이 전압을 어써트함으로써 턴 온 될 수도 있다. DRAM (100) 상의 제어 회로 (여기에는 도시되지 않음) 는, 데이터를 판독하도록 현재 구동되는 로컬 비트라인의 섹션 (110) 에 기초하여 글로벌 비트라인 (114) 에 로컬 비트라인 섹션 (110) 을 접속시키기 위해 어떤 스위치라인 (122) 을 활성화시키는지 결정하며, 이는 구동중인 워드라인 (116, 118, 120) 에 대응하는 로우 어드레스로부터 분명하게 드러난다. 현재 구동중인 메모리 셀을 포함하는 로컬 비트라인 섹션 (110) 에 접속된 비트라인 격리 스위치(들) (108) 만이 턴 온 되어 로컬 비트라인 섹션 (110) 을 글로벌 비트라인 (114) 으로 접속한다. 다른 로컬 비트라인 섹션들에 대응하는 다른 비트라인 격리 스위치들은 턴 오프된다.
셀 커패시턴스 (102, 104, 106) 에 저장된 데이터를 검출하기 위한 감지 증폭기들은 로컬 비트라인 섹션들 (110) 이 아닌 글로벌 비트라인 (114) 에 커플링된다. DRAM 메모리 셀 (예를 들어, 트랜지스터 (102) 및 커패시터 (262) 로 이루어진 메모리 셀) 로부터 판독된 데이터는, 그 메모리 셀로부터 메모리 셀이 위치된 로컬 비트라인 (110) 의 대응 섹션으로 통과된 후, 비트라인 격리 스위치 (108) 및 저항성 비아 도체 (124) 를 통해서 글로벌 비트라인 (114) 으로 통과된다. 이러한 방식으로, 보다 낮은 길이당 커패시턴스를 갖는 글로벌 비트라인 (114) 이 셀 커패시턴스들 (102, 104, 106) 로부터의 신호를 원격의 감지 증폭기들로 루팅하도록 이용되기 때문에, 보다 높은 길이당 커패시턴스를 갖는 로컬 비트라인 (110) 은 더 짧아질 수도 있다. 또한, 그 루팅의 길이 대부분을 형성하는 글로벌 비트라인 (114) 이 낮은 길이당 커패시턴스를 가지기 때문에, 통상적으로 DRAM 디바이스상의 큰 공간을 차지하는 감지 증폭기들은 DRAM 으로부터 판독된 신호의 무결성에 불리하게 영향을 주지 않고 메모리 셀로부터 멀리 떨어져 위치될 수도 있다. 그 결과, 로컬 비트라인 (110) 주변에 다수의 감지 증폭기들이 위치할 필요가 없다.
도 2 는 일 실시형태에 따른 DRAM 메모리 셀의 단면도이다. 도 2 의 단면도는 비트라인들 중 하나의 비트라인을 따른 DRAM 메모리 셀들의 구조에 대응한다. 해싱하지 않는 것으로 도시된 도 2 의 특징은, 기판 (260) 을 제외하고, 예를 들어, 실리콘 이산화물과 같은 절연 재료에 해당한다는 것에 유의한다.
DRAM 은 비트라인과 워드라인의 교차점에 배열된 복수의 메모리 셀들을 포함한다. 예를 들어, 셀 액세스 트랜지스터 (102) 및 셀 커패시턴스 (262) 는 하나의 메모리 셀을 형성하고, 셀 액세스 트랜지스터 (104) 및 셀 커패시턴스 (264) 는 다른 메모리 셀을 형성하고, 셀 액세스 트랜지스터 (106) 및 셀 커패시턴스 (266) 는 또 다른 메모리 셀을 형성하며, 이 모두는 로컬 비트라인 섹션 (110) 에 접속된다. 셀 커패시턴스들 (262, 264, 266) 의 하나의 말단에 셀 액세스 트렌지스터들 (102, 104, 106) 이 커플링되고 다른 말단에는 셀 플레이트 (128) 가 커플링된다. 예를 들어, 셀 커패시턴스 (262) 는, 셀 플레이트 전극 (112), 커패시터 유전체 (212), 및 커패시터 전극 (214) 로 구성되고, 커패시터 콘택트 (272) 를 통해서 셀 액세스 트랜지스터 (102) 에 접속된다. 다른 예시에서, 셀 액세스 트랜지스터 (102) 는, 기판 (260) 에 형성된 트랜지스터 확산부 영역 (226, 228) 으로 이루어지고, 셀 액세스 트랜지스터 (102) 에 대한 게이트 전극으로서 기능하는 워드라인 (116) 에 인가된 전압에 따라서 턴 온 또는 턴 오프된다. 셀 액세스 트랜지스터들 (102, 104, 106) 은 비트라인 콘택트들 (예를 들어, 비트라인 콘택트 (274)) 를 통해서 로컬 비트라인 섹션 (110) 에 접속된다. 또한, 로컬 비트라인 섹션 (110) 은 비트라인 콘택트 (276) 를 통해서 비트라인 격리 스위치 (108) 에 커플링된다.
비트라인 격리 스위치 (108) 는 셀 액세스 트랜지스터들 (102, 104, 106) 을 형성하는 것과 동일한 유형의 트랜지스터 확산부 (234, 240) 을 이용하여 제조된다. 비트라인 격리 스위치 (108) 는, 비아 도체 (124) 를 통해서 턴 온 또는 턴 오프되는지의 여부에 의존하여 글로벌 비트라인 (114) 으로 또는 글로벌 비트라인 (114) 으로부터 로컬 비트라인 섹션 (110) (및 로컬 비트라인 섹션 (110) 에 접속된 셀 액세스 트랜지스터 (102, 104, 106)) 를 접속 또는 접속해제한다. 비트라인 격리 스위치 (108) 는 관련 스위치라인 (122) 상에 로직 하이 전압을 어써트함으로써 턴 온 될 수도 있다. 비아 도체 (124) 는 DRAM 셀 내에 존재할 수도 있는 통상적인 커패시터 개구에서 커패시턴스 유전체를 도전성 재료로 대체함으로써 제조될 수 있다. 비아 도체 (124) 는 DRAM 디바이스의 제조 동안 이용가능한 금속 레벨에서 제조될 수도 있고 또는 제조 프로세스 동안 다른 금속 레벨을 추가함으로써 제조될 수도 있다. 따라서, 비트라인 격리 스위치 (108) 와 비아 도체 (124) 의 조합은, 셀 액세스 트랜지스터 및 셀 커패시턴스로 이루어진 통상적인 DRAM 메모리 셀에 의해 취해진 공간 보다 기판 (260) 상에서 더 많은 공간을 더 이상 차지하지 않고 그리고 현저한 방식으로 DRAM 제조 프로세스의 비용을 부가하지 않는다.
도 2 의 실시형태가 하나의 로컬 비트라인 섹션 (110) 및 비트라인 격리 스위치 (108) 에 커플링된 3 개의 메모리 셀 및 하나의 글로벌 비트라인 (114) 에 대응하는 2 개의 로컬 비트라인 섹션들 (110, 210) 의 예를 예시하지만, 이는 오직 예시의 간략화를 위한 것이다. 실제 DRAM 응용에서, 상이한 수의 메모리 셀들이 하나의 로컬 비트라인 섹션 및 비트라인 격리 스위치에 커플링될 수도 있고, 상이한 수의 로컬 비트라인 섹션들이 하나의 글로벌 비트라인에 대응할 수도 있다. 예를 들어, 실제 DRAM 응용에서, 256 또는 512 비트들에 대응하는 글로벌 비트라인 길이는 3 개 내지 5 개의 로컬 비트라인 섹션들에 대응할 수도 있고, 대략적으로 50 - 180 개의 메모리 셀들이 이들 로컬 비트라인 섹션들 중 각각의 로컬 비트라인 섹션에 접속될 수도 있다. 각각의 로컬 비트라인 섹션의 길이가 대응 글로벌 비트라인의 길이에 매우 근접하게 되기 때문에, 글로벌 비트라인 당 3 개 미만 (예를 들어, 하나 또는 두 개) 의 로컬 비트라인 섹션들을 갖는 것은 원하는 비트라인 커패시턴스 보다 더 높은 커패시턴스를 결과로 초래할 수도 있다. 한편, 이들 수많은 로컬 비트라인 섹션들을 대응 글로벌 비트라인과 연결시키는데 필요한 추가적인 비트라인 격리 스위치들에 의해 필요하게 된 길이 오버헤드로 인해, 글로벌 비트라인 당 너무 많은 로컬 비트라인 섹션들 (예를 들어, 10, 11, 12, 또는 13 개) 을 갖는 것은 원하는 비트라인 커패시턴스보다 더 높은 커패시턴스를 결과로 초래할 수도 있다.
DRAM 구조의 다른 측면에서, 다른 로컬 비트라인 섹션 (210) 이 로컬 비트라인 섹션 (110) 으로부터 전기적으로 분리 (접속해제) 되어 형성된다. 로컬 비트라인 섹션 (210) 은, 셀 액세스 트랜지스터 (282) 및 셀 커패시턴스 (288) 로 이루어진 메모리 셀에 커플링되고, 셀 액세스 트랜지스터 (284) 및 셀 커패시턴스 (286) 로 이루어진 다른 메모리 셀에 커플링되며, 또 다른 메모리 셀들 (미도시) 에 커플링된다. 다른 비트라인 격리 스위치 (도 2 에서 도시되지 않음) 는 로컬 비트라인 섹션 (210) (및 로컬 비트라인 섹션 (210) 에 접속된 셀 액세스 트랜지스터들 (282, 284)) 을 글로벌 비트라인 (114) 에 접속시킨다.
도 2 에 도시된 바와 같이, 로컬 비트라인 섹션들 (110, 210) 은, 글로벌 비트라인 (114) 이 형성된 금속층과는 상이한 금속층 상에 제조된다. 로컬 비트라인들 (110, 210) 은 글로벌 비트라인 (114) 의 통상적인 길이당 커패시턴스 (0.3 pF / mm) 보다 더 큰 길이당 커패시턴스 (예를 들어, 80 fF / 100 ㎛ = 0.8 pF / mm) 를 갖는다.
DRAM 상의 제어 회로 (본 명세서에는 도시되지 않음) 는 판독 또는 기록 동작을 위해 어떤 메모리 셀 및 비트라인 격리 스위치가 구동하는지 결정한다. 예를 들어, 커패시턴스 (262) 및 셀 액세스 트랜지스터 (102) 로 이루어진 메모리 셀로부터 데이터가 판독되는 경우, DRAM 제어기는 워드라인 (116) 을 로직 하이 전압으로 구동시킨다. 또한, 워드라인 (116) 에 대응하는 로우 수에 기초하여, DRAM 제어기는 셀 액세스 트랜지스터 (102) 가 접속된 로컬 비트라인 섹션 (110) 에 대응하는 스위치라인 (122) 이 턴 온 되어야만 하는지를 결정하고, 이에 따라, 스위치라인 (122) 을 로직 하이 전압으로 또한 구동시킨다. 그 결과, 셀 액세스 트랜지스터 (102) 및 비트라인 격리 스위치 (108) 는 턴 온 된다. 셀 커패시턴스 (262) 에 저장된 전하들은, 판독되어, 커패시턴스 콘택트 (272), 트랜지스터 확산부 (226), 트랜지스터 확산부 (228), 비트라인 콘택트 (274), 로컬 비트라인 섹션 (110), 비트라인 콘택트 (276), 트랜지스터 확산부 (234), 트랜지스터 확산부 (240), 비아 콘택트 (278), 하부 콘택트 (236), 비아 도체 (124), 상부 콘택트 (206) 를 포함하는 경로를 통해서 글로벌 비트라인 (114) 으로 통과된다. 전술한 바와 같이, 감지 증폭기들 (도 2 에는 도시되지 않음) 은 글로벌 비트라인 (114) 에 커플링되고 셀 커패시턴스 (262) 로부터 판독된 데이터를 검출한다.
DRAM 셀에 대한 기록 동작은 유사한 방식으로 수행된다. 예를 들어, 커패시턴스 (262) 및 셀 액세스 트랜지스터 (102) 로 이루어진 메모리 셀에 데이터가 기록될 때, DRAM 상의 제어 회로 (미도시) 는 워드라인 (116) 을 로직 하이 전압으로 구동시킨다. 또한, 워드라인 (116) 에 대응하는 로우 수에 기초하여, DRAM 제어기는, 셀 액세스 트랜지스터 (102) 가 접속된 로컬 비트라인 섹션 (110) 에 대응하는 스위치라인 (122) 이 턴 온 되어야만 하는지를 결정하고, 이에 따라 스위치라인 (122) 을 로직 하이 전압으로 또한 구동시킨다. 그 결과, 셀 액세스 트랜지스터 (102) 및 비트라인 격리 스위치 (108) 는 턴 온 된다. 기록 데이터는, 커패시턴스 (262) 내의 전하로서 저장되도록 메모리 제어기로부터 글로벌 비트라인 (114), 상부 콘택트 (206), 비아 도체 (124), 하부 콘택트 (236), 비아 도체 (278), 트랜지스터 확산부 (240), 트랜지스터 확산부 (234), 비트라인 콘택트 (276), 로컬 비트라인 섹션 (110), 비트라인 콘택트 (274), 트랜지스터 확산부 (228), 트랜지스터 확산부 (226), 및 커패시턴스 콘택트 (272) 로 구동된다.
도 2 에 도시된 바와 같이, 보다 높은 길이당 커패시턴스를 갖는 로컬 비트라인 섹션들 (110, 210) 은 더 짧게 구성되지만, 보다 낮은 길이당 커패시턴스를 갖는 글로벌 비트라인 (114) 은 더 길게 구성되고 셀 커패시턴스들 (262, 264, 266) 로부터의 신호를 원격의 감지 증폭기들 (도 2 에는 도시되지 않음) 에 루팅하도록 이용된다. 또한, 루팅의 길이 대부분을 형성하는 글로벌 비트라인 (114) 이 보다 낮은 길이당 커패시턴스를 갖기 때문에, DRAM 디바이스들 상에 큰 공간을 통상적으로 차지하는 감지 증폭기들은 DRAM 으로부터 판독된 신호의 무결성에 불리하게 영향을 미치지 않고 메모리 셀로부터 멀리 떨어진 글로벌 비트라인 레벨에서 제조된다. 그 결과, 더 많은 수의 감지 증폭기들이 로컬 비트라인 섹션들 (110, 210) 가까이에 위치될 필요는 없다. 본 명세서의 실시형태들에 따른 DRAM 은, 증가된 효율적인 비트라인 길이로 인해서 더 적은 감지 증폭기들 및 감소된 비용으로 제조될 수 있거나 또는 동일한 비트라인 길이에서 감소된 비트라인 커패시턴스 및 강화된 성능을 통해서 제조될 수 있다. 비아 도체 (124) 를 형성하기 위한 프로세스 단계 및 추가적인 금속층이 필요할 수도 있지만, 그 이점은 비아 도체 (124) 를 형성하는 것을 초래하는 추가적인 비용을 능가한다.
도 3a, 도 3b, 도 3c, 도 3d 및 도 3e 는 일 실시형태에 따라서 DRAM 메모리 셀을 제조하기 위한 프로세스를 예시한다. 도 3a 를 참조하여, 셀 액세스 트랜지스터 및 게이트 격리 스위치 게이트들 및 확산부들 (예를 들어, 워드라인 (218) 및 트랜지스터 확산부 (230)) 은 채널 도핑을 주입하고, 게이트 스택을 설치하고 패터닝하며, 확산물을 주입하는 보통의 프로세스를 이용하여 기판 (260) 내에 그리고 그 상부에 형성된다. 예를 들어, 기판 (260) 은 p 형 실리콘일 수도 있고, 트랜지스터 확산부 (230) 은 n+ 형 확산부일 수도 있다. 또한, 로컬 비트라인 섹션들 (110, 210) 은 표준 금속화 프로세스에 의해 형성되고 패터닝된다. 또한, 비트라인 개구 (302) 는 하나의 로컬 비트라인 상에서 로컬 비트라인 섹션들 (110, 210) 을 분리하도록 생성된다.
그후, 도 3b 를 참조하여, 커패시터 콘택트 (272), 커패시터 전극 (214), 및 커패시터 유전체 (212) 가 형성되어 메모리 셀들의 셀 커패시턴스를 형성한다. 비트라인 격리 스위치 (108) 에 대응하는 커패시터 콘택트 (278) 및 커패시터 전극 (290) 은 메모리 셀들의 셀 커패시턴스에 대응하는 커패시터 전극 (214) 및 다른 커패시터 콘택트 (272) 와 동일한 프로세스로 함께 형성된다는 것에 유의한다.
도 3c 를 참조하여, 비트라인 격리 스위치 (108) 에 인접하는 커패시터 유전체 (212) 내에 개구 (304) 가 형성된다. 그후, 플레이트 전극 (112) 가 형성되어 셀 커패시턴스의 제조를 완료한다. 또한, 플레이트 전극 (112) 과 동시에, 비아 도체 (124) 가 동일한 금속화 프로세스 동안 형성되어, 비아 도체 재료 (124) 로 개구 (304) 를 충진한다. 이 방식으로, 비아 콘택트 (278) 는 비아 도체 (124) 와 접촉한다.
도 3d 를 참조하여, 셀 플레이트 (202) 는 셀 커패시턴스의 플레이트 전극 (112) 및 비아 도체 (124) 상에 형성된다. 또한, 셀 플레이트 (202) 는 패터닝되어 개구 (306) 를 생성하여, 셀 플레이트 (202) 는 비트라인 격리 스위치 (108) 에서 분리된다.
마지막으로, 도 3e 를 참조하여, 글로벌 비트라인 (114) 이 비아 도체 (124) 에 접속하도록 형성되어, 로컬 비트라인 섹션들 (110, 210) 이 비트라인 격리 스위치 (108) 및 비아 도체 (124) 를 통해서 글로벌 비트라인에 접속될 수 있다. 따라서, 도 3a 내지 도 3f 를 참조하여 설명된 프로세스에 따라서, 계층적 비트라인들을 갖는 DRAM 셀들은 각각의 로컬 비트라인 섹션에 대응하는 비트라인 격리 스위치를 통해서 글로벌 비트라인에 커플링될 수도 있는 섹션들로 분할된 로컬 비트라인들로 제조될 수 있다.
본 개시물을 판독시에, 당업자는 본 개시물의 개시된 원리들을 통해서 계층적 비트라인들을 갖는 DRAM 에 대한 더 추가적인 대안적 구조 및 기능적 디자인들을 이해할 것이다. 따라서, 본 개시물의 특정 실시형태 및 응용들이 예시되고 설명되었지만, 본 개시물은 본 명세서에 개시된 정밀한 구성 및 컴포넌트들에 제한되지 않는다는 것을 이해해야만 한다. 당업자에게는 명백한 다양한 변형들, 변화들, 및 변경들이, 첨부된 청구항들에 정의된 것과 같은 개시물의 사상 및 범위를 벗어나지 않고 본 명세서에 개시된 본 개시룸의 방법 및 장치의 배열, 동작 및 세부사항들로 이루어질 수도 있다.

Claims (24)

  1. 복수의 워드라인들;
    복수의 로컬 비트라인들로서, 각각의 로컬 비트라인은 복수의 로컬 비트라인 섹션들을 포함하는, 상기 복수의 로컬 비트라인들;
    상기 워드라인들과 상기 로컬 비트라인들의 교차점들에 있는 복수의 메모리 셀들로서, 각각의 메모리 셀은 셀 액세스 트랜지스터 및 셀 커패시턴스를 포함하고, 각각의 로컬 비트라인 섹션은 소정의 개수의 상기 메모리 셀들의 상기 셀 액세스 트랜지스터들에 커플링된, 상기 복수의 메모리 셀들;
    복수의 글로벌 비트라인들로서, 각각의 글로벌 비트라인은 상기 로컬 비트라인들 중 적어도 하나의 로컬 비트라인과 관련되고, 상기 글로벌 비트라인들은 상기 로컬 비트라인들 보다 더 낮은 길이당 커패시턴스를 갖는, 상기 복수의 글로벌 비트라인들; 및
    복수의 비트라인 격리 스위치들로서, 각각의 비트라인 격리 스위치는 상기 로컬 비트라인 섹션들 중 적어도 하나의 로컬 비트라인 섹션과 관련되고 그리고 상기 관련된 로컬 비트라인 섹션을 상기 글로벌 비트라인들 중 하나의 글로벌 비트라인에 접속시키도록 구성된, 상기 복수의 비트라인 격리 스위치들을 포함하는, 동적 랜덤 액세스 메모리 (DRAM) 디바이스.
  2. 제 1 항에 있어서,
    상기 비트라인 격리 스위치들은, 상기 로컬 비트라인 섹션들 중 상기 관련된 로컬 비트라인 섹션과 상기 글로벌 비트라인들 중 상기 하나의 글로벌 비트라인 사이에 접속되는, DRAM 디바이스.
  3. 제 1 항에 있어서,
    상기 로컬 비트라인 섹션들은 서로 전기적으로 접속해제되는, DRAM 디바이스.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 로컬 비트라인들은, 상기 글로벌 비트라인들이 형성된 제 2 층과는 상이한 제 1 층 상에 형성되는, DRAM 디바이스.
  6. 복수의 워드라인들;
    복수의 로컬 비트라인들로서, 각각의 로컬 비트라인은 복수의 로컬 비트라인 섹션들을 포함하는, 상기 복수의 로컬 비트라인들;
    상기 워드라인들과 상기 로컬 비트라인들의 교차점들에 있는 복수의 메모리 셀들로서, 각각의 메모리 셀은 셀 액세스 트랜지스터 및 셀 커패시턴스를 포함하고, 각각의 로컬 비트라인 섹션은 소정의 개수의 상기 메모리 셀들의 상기 셀 액세스 트랜지스터들에 커플링된, 상기 복수의 메모리 셀들;
    복수의 글로벌 비트라인들로서, 각각의 글로벌 비트라인은 상기 로컬 비트라인들 중 적어도 하나의 로컬 비트라인과 관련된, 상기 복수의 글로벌 비트라인들; 및
    복수의 비트라인 격리 스위치들로서, 각각의 비트라인 격리 스위치는 상기 로컬 비트라인 섹션들 중 적어도 하나의 로컬 비트라인 섹션과 관련되고 그리고 상기 관련된 로컬 비트라인 섹션을 상기 글로벌 비트라인들 중 하나의 글로벌 비트라인에 접속시키도록 구성된, 상기 복수의 비트라인 격리 스위치들을 포함하고,
    상기 비트라인 격리 스위치들은 상기 메모리 셀들의 상기 셀 액세스 트랜지스터와 동일한 크기 및 구조를 갖는, DRAM 디바이스.
  7. 삭제
  8. 복수의 워드라인들;
    복수의 로컬 비트라인들로서, 각각의 로컬 비트라인은 복수의 로컬 비트라인 섹션들을 포함하는, 상기 복수의 로컬 비트라인들;
    상기 워드라인들과 상기 로컬 비트라인들의 교차점들에 있는 복수의 메모리 셀들로서, 각각의 메모리 셀은 셀 액세스 트랜지스터 및 셀 커패시턴스를 포함하고, 각각의 로컬 비트라인 섹션은 소정의 개수의 상기 메모리 셀들의 상기 셀 액세스 트랜지스터들에 커플링된, 상기 복수의 메모리 셀들;
    복수의 글로벌 비트라인들로서, 각각의 글로벌 비트라인은 상기 로컬 비트라인들 중 적어도 하나의 로컬 비트라인과 관련된, 상기 복수의 글로벌 비트라인들;
    복수의 비트라인 격리 스위치들로서, 각각의 비트라인 격리 스위치는 상기 로컬 비트라인 섹션들 중 적어도 하나의 로컬 비트라인 섹션과 관련되고 그리고 상기 관련된 로컬 비트라인 섹션을 상기 글로벌 비트라인들 중 하나의 글로벌 비트라인에 접속시키도록 구성된, 상기 복수의 비트라인 격리 스위치; 및
    복수의 비아 도전성 엘리먼트들로서, 각각의 비아 도전성 엘리먼트는 대응 비트라인 격리 스위치와 대응 글로벌 비트라인 사이에 커플링되고, 상기 비아 도전성 엘리먼트들은 셀 커패시턴스 개구들에서 셀 커패시턴스들 대신에 형성되는, 상기 복수의 비아 도전성 엘리먼트들을 포함하는, DRAM 디바이스.
  9. 제 1 항에 있어서,
    상기 비트라인 격리 스위치들은, 상기 워드라인들과 평행하게 온 피치로 형성된 스위치라인들에 인가된 전압에 따라서 턴 온 또는 턴 오프되는, DRAM 디바이스.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 6 항에 있어서,
    상기 비트라인 격리 스위치들은, 상기 로컬 비트라인 섹션들 중 상기 관련된 로컬 비트라인 섹션과 상기 글로벌 비트라인들 중 상기 하나의 글로벌 비트라인 사이에 접속되는, DRAM 디바이스.
  18. 제 6 항에 있어서,
    상기 로컬 비트라인 섹션들은 서로 전기적으로 접속해제되는, DRAM 디바이스.
  19. 제 6 항에 있어서,
    상기 로컬 비트라인들은, 상기 글로벌 비트라인들이 형성된 제 2 층과는 상이한 제 1 층 상에 형성되는, DRAM 디바이스.
  20. 제 6 항에 있어서,
    상기 비트라인 격리 스위치들은, 상기 워드라인들과 평행하게 온 피치로 형성된 스위치라인들에 인가된 전압에 따라서 턴 온 또는 턴 오프되는, DRAM 디바이스.
  21. 제 8 항에 있어서,
    상기 비트라인 격리 스위치들은, 상기 로컬 비트라인 섹션들 중 상기 관련된 로컬 비트라인 섹션과 상기 글로벌 비트라인들 중 상기 하나의 글로벌 비트라인 사이에 접속되는, DRAM 디바이스.
  22. 제 8 항에 있어서,
    상기 로컬 비트라인 섹션들은 서로 전기적으로 접속해제되는, DRAM 디바이스.
  23. 제 8 항에 있어서,
    상기 로컬 비트라인들은, 상기 글로벌 비트라인들이 형성된 제 2 층과는 상이한 제 1 층 상에 형성되는, DRAM 디바이스.
  24. 제 8 항에 있어서,
    상기 비트라인 격리 스위치들은, 상기 워드라인들과 평행하게 온 피치로 형성된 스위치라인들에 인가된 전압에 따라서 턴 온 또는 턴 오프되는, DRAM 디바이스.
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