KR20110006449A - 계층적 비트라인 구조를 갖는 반도체 메모리 장치 및 그 구동 방법 - Google Patents

계층적 비트라인 구조를 갖는 반도체 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

폴디드 비트라인 방식이 적용된 계층적 비트라인 구조를 갖는 반도체 메모리 장치 및 그 구동 방법이 개시된다. 상기 반도체 메모리 장치는, 적어도 하나의 제1 메모리 셀 및 상기 적어도 하나의 제1 메모리 셀에 대응되는 적어도 하나의 제2 메모리 셀을 구비하는 제1 메모리 셀 어레이, 상기 적어도 하나의 제1 메모리 셀 각각에 연결되는 제1 하위 비트라인, 상기 적어도 하나의 제2 메모리 셀 각각에 연결되는 제1 하위 상보 비트라인, 상기 제1 하위 비트라인에 제1 단자가 연결되고, 제1 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제1 스위치부, 상기 제1 하위 상보 비트라인에 제1 단자가 연결되고, 제2 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제2 스위치부, 상기 제1 스위치부의 제2 단자에 연결되는 제1 글로벌 비트라인, 상기 제2 스위치부의 제2 단자에 연결되는 제1 글로벌 상보 비트라인, 및 상기 제1 글로벌 비트라인과 상기 제1 글로벌 상보 비트라인에 연결되는 감지증폭부를 구비하고, 상기 제1 글로벌 비트라인 및 상기 제1 글로벌 상보 비트라인은 동일한 메모리 셀 어레이에 연결되는 것을 특징으로 한다.
Figure P1020090064084
반도체 메모리 장치, 계층적 비트라인 구조

Description

계층적 비트라인 구조를 갖는 반도체 메모리 장치 및 그 구동 방법{Semiconductor memory device having hierarchical bit line structure and driving method thereof}
본 발명은 계층적 비트라인 구조를 갖는 반도체 메모리 장치 및 그 구동 방법에 관한 것으로서, 특히 폴디드 비트라인 방식이 적용된 계층적 비트라인 구조를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 집적도를 증가시키기 위하여 계층적 비트라인(hierarchical bit line) 구조를 갖는 반도체 메모리 장치가 이용되어 왔다. 종래의 계층적 비트라인 구조를 갖는 반도체 메모리 장치는, 오픈(open) 비트라인 방식이 적용되어 왔다. 오픈 비트라인 방식이 적용된 종래의 계층적 비트라인 구조를 갖는 반도체 메모리 장치는, 동일한 워드라인에 연결된 인접한 메모리 셀이 각기 다른 비트라인 및 감지 증폭기(sense amplifier)에 의하여 동시에 센싱되기 때문에, 인접한 비트라인 간에 커플링(coupling) 노이즈가 발생하는 문제점이 존재하였다. 또한, 종래의 계층적 비트라인 구조를 갖는 반도체 메모리 장치는, 비트라인의 2 피치(pitch)마다 감지 증폭기를 구비하여야 하므로, 감지 증폭기가 반도체 메모 리 장치에서 차지하는 면적의 비중이 적지 않아 반도체 메모리 장치의 고집적화에 장애가 되는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 폴디드 비트라인 방식이 적용된 계층적 비트라인 구조를 구비하여, 비트라인 간의 커플링 노이즈를 감소시키는 반도체 메모리 장치 및 그 구동 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 계층적 비트라인 구조를 갖는 반도체 메모리 장치는, 적어도 하나의 제1 메모리 셀 및 상기 적어도 하나의 제1 메모리 셀에 대응되는 적어도 하나의 제2 메모리 셀을 구비하는 제1 메모리 셀 어레이, 상기 적어도 하나의 제1 메모리 셀 각각에 연결되는 제1 하위 비트라인, 상기 적어도 하나의 제2 메모리 셀 각각에 연결되는 제1 하위 상보 비트라인, 상기 제1 하위 비트라인에 제1 단자가 연결되고, 제1 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제1 스위치부, 상기 제1 하위 상보 비트라인에 제1 단자가 연결되고, 제2 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제2 스위치부, 상기 제1 스위치부의 제2 단자에 연결되는 제1 글로벌 비트라인, 상기 제2 스위치부의 제2 단자에 연결되는 제1 글로벌 상보 비트라인, 및 상기 제1 글로벌 비트라인과 상기 제1 글로벌 상보 비트라인에 연결되는 감지증폭부를 구비하고, 상기 제1 글로벌 비트라인 및 상기 제1 글로벌 상보 비트라인은 동일한 메모리 셀 어레이에 연결되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 메모리 장치는, 상기 감지증폭부에 상기 제1 글 로벌 비트라인과 반대 방향으로 연결되는 제2 글로벌 비트라인, 상기 감지증폭부에 상기 제1 글로벌 상보 비트라인과 반대 방향으로 연결되는 제2 글로벌 상보 비트라인, 상기 제2 글로벌 비트라인에 제1 단자가 연결되고, 제3 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제3 스위치부, 상기 제2 글로벌 상보 비트라인에 제1 단자가 연결되고, 제4 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제4 스위치부, 상기 제3 스위치부의 제2 단자에 연결되는 제2 하위 비트라인, 상기 제4 스위치부의 제2 단자에 연결되는 제2 하위 상보 비트라인, 상기 제2 하위 비트라인에 연결되는 적어도 하나의 제1 메모리 셀 및 상기 제2 하위 상보 비트라인에 연결되는 적어도 하나의 제2 메모리 셀을 구비하는 제2 메모리 셀 어레이, 상기 제1 글로벌 비트라인과 상기 감지증폭부 사이 및 상기 제1 글로벌 상보 비트라인과 상기 감지증폭부 사이에 연결되고, 제1 격리 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제1 격리 스위치부, 및 상기 제2 글로벌 비트라인과 상기 감지증폭부 사이 및 상기 제2 글로벌 상보 비트라인과 상기 감지증폭부 사이에 연결되고, 제2 격리 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제2 격리 스위치부를 더 포함하고, 상기 제1 격리 스위치부 및 상기 제2 격리 스위치부 중 어느 하나만 선택적으로 턴온(turn on)될 수 있다.
또한, 상기 적어도 하나의 제1 메모리 셀 각각은 상기 적어도 하나의 제2 메모리 셀 각각과 대응되고, 상기 대응되는 제1 메모리 셀과 제2 메모리 셀은 동일한 워드라인에 연결되는 것이 바람직하다.
또한, 상기 제1 스위치부와 상기 제2 스위치부 중 어느 하나만 선택적으로 턴온되는 것이 바람직하다.
또한, 상기 적어도 하나의 제1 메모리 셀의 데이터를 독출하거나 상기 적어도 하나의 제1 메모리 셀에 데이터를 기입하는 경우에는, 상기 제1 스위치부가 턴온되고 상기 제2 스위치부가 턴오프되어 상기 제1 글로벌 상보 비트라인이 레퍼런스(reference) 라인으로서 동작하는 것이 바람직하다.
또한, 상기 적어도 하나의 제2 메모리 셀의 데이터를 독출하거나 상기 적어도 하나의 제2 메모리 셀에 데이터를 기입하는 경우에는, 상기 제2 스위치부가 턴온되고 상기 제1 스위치부가 턴오프되어 상기 제1 글로벌 비트라인이 레퍼런스(reference) 라인으로서 동작하는 것이 바람직하다.
바람직하게는, 상기 감지증폭부는, 상기 적어도 하나의 제1 메모리 셀 또는 상기 적어도 하나의 제2 메모리 셀로부터 독출한 데이터를 임시적으로 저장하는 래치부를 구비할 수 있다.
또한 바람직하게는, 상기 반도체 메모리 장치는, 비트라인의 4 피치(pitch)마다 상기 감지증폭부를 구비할 수 있다.
본 발명의 일실시예에 따른 반도체 메모리 장치의 구동 방법은, n개의 제1 메모리 셀 및 n개의 제2 메모리 셀에 연결된 워드 라인을 인에이블시키는 단계, 상기 n개의 제1 메모리 셀 각각에 연결된 제1 스위치부를 턴온시키고 상기 n개의 제2 메모리 셀 각각에 연결된 제2 스위치부를 턴오프시키는 단계, 상기 제2 스위치부에 연결된 제1 글로벌 상보 비트라인을 레퍼런스(reference) 라인으로 하여, 상기 n개의 제1 메모리 셀의 데이터를 센싱하는 단계, 상기 제1 스위치부를 턴오프시키고, 제1 글로벌 비트라인 및 상기 제1 글로벌 상보 비트라인을 프리차지(precharge)하는 단계, 상기 n개의 제1 메모리 셀 각각에 연결된 제1 스위치부를 턴오프시키고, 상기 n개의 제2 메모리 셀 각각에 연결된 제2 스위치부를 턴온시키는 단계, 상기 제1 스위치부에 연결된 상기 제1 글로벌 비트라인을 레퍼런스(reference) 라인으로 하여, 상기 n개의 제2 메모리 셀의 데이터를 센싱하는 단계, 상기 워드 라인을 디스에이블시키는 단계, 및 상기 제1 글로벌 비트라인 및 상기 제1 글로벌 상보 비트라인을 프리차지하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 메모리 장치의 구동 방법은, 상기 센싱된 n개의 제1 메모리 셀의 데이터를 래치하는 단계, 상기 센싱된 n개의 제2 메모리 셀의 데이터를 래치하는 단계, 및 상기 래치된 n개의 제1 메모리 셀의 데이터 및 상기 래치된 n개의 제2 메모리 셀의 데이터를 동시에 외부로 출력하는 단계를 더 포함할 수 있다.
한편, 바람직하게는, 상기 워드 라인은 n개의 제3 메모리 셀 및 n개의 제4 메모리 셀에 추가적으로 연결되고, 상기 n개의 제3 메모리 셀은 상기 n개의 제1 메모리 셀과 동일한 방법으로 센싱되며, 상기 반도체 메모리 장치의 구동 방법은, 상기 센싱된 n개의 제1 메모리 셀의 데이터 및 상기 센싱된 n개의 제3 메모리 셀의 데이터를 동시에 래치하는 단계, 및 상기 래치된 n개의 제1 메모리 셀의 데이터 및 상기 래치된 n개의 제3 메모리 셀의 데이터를 외부로 출력하는 단계를 더 포함할 수도 있다.
상기와 같은 본 발명에 따른 계층적 비트라인 구조를 갖는 반도체 메모리 장치 및 그 구동 방법은, 비트라인 간의 커플링 노이즈를 감소시키는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 도면이다. 도 1을 참조하면, 상기 반도체 메모리 장치(100)는, 복수 개의 메모리 셀 어레이(111, 112, 113, 114), 복수 개의 스위치 블록(121, 122) 및 복수 개의 감지 증폭부(101, 102, 103)를 구비할 수 있다. 또한, 상기 반도체 메모리 장치(100)는, 복수 개의 감지 증폭부(101, 102, 103) 각각에 대응되는 복수 개의 격리 스위치부(131, 132, 133, 134, 135, 136)을 더 구비할 수도 있다. 도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치(100)의 일부분을 도시한 것으로서, 본 발명의 일실시예에 따른 반도체 메모리 장치(100)는 도 1과 같은 구성이 반복적으로 구비될 수 있다. 즉, 본 발명의 일실시예에 따른 반도체 메모리 장치(100)는 비트라인의 4 피치(pitch)마다 감지 증폭부(101, 102, 103)를 구비할 수 있다.
복수 개의 메모리 셀 어레이(111, 112, 113, 114) 각각은, 적어도 하나의 메 모리 셀을 구비하고, 각각의 메모리 셀은 워드 라인 및 비트 라인에 연결된다. 복수 개의 스위치 블록(121, 122)은, 글로벌 비트라인(GBL) 및 글로벌 상보 비트라인(GBLB)과 연결되고, 상기 글로벌 비트라인(GBL) 및 글로벌 상보 비트라인(GBLB)과 적어도 하나의 메모리 셀 사이의 전기적 연결 여부를 결정한다.
복수 개의 감지 증폭부(101, 102, 103)는 워드 라인에 의해 선택된 메모리 셀을 글로벌 비트라인(GBL) 및 글로벌 상보 비트라인(GBLB)을 통해 데이터를 센싱한다. 그리고, 복수 개의 격리 스위치부(131, 132, 133, 134, 135, 136)는 복수 개의 감지 증폭부(101, 102, 103) 각각에 대응되고, 감지 증폭부(101, 102, 103)가 어느 방향의 메모리 셀을 감지할 것인지를 결정할 수 있다.
상기 복수 개의 메모리 셀 어레이(111, 112, 113, 114), 복수 개의 스위치 블록(121, 122), 복수 개의 감지 증폭부(101, 102, 103) 및 복수 개의 격리 스위치부(131, 132, 133, 134, 135, 136)에 관해서는 도 2를 참조하여 이하에서 자세히 설명한다.
도 2는, 본 발명의 일실시예에 따른 반도체 메모리 장치의 일부분을 구체적으로 나타낸 도면이다. 즉, 도 2는, 도1 에 도시된 본 발명의 일실시예에 따른 반도체 메모리 장치의 일부분 중에서, 감지 증폭부(102), 복수 개의 메모리 셀 어레이(111, 112, 113, 114), 복수 개의 스위치 블록(121, 122) 및 복수 개의 격리 스위치부(133, 134)를 구체적으로 나타낸 도면이다.
도 2를 참조하면, 제1 메모리 셀 어레이(111)는, 적어도 하나의 제1 메모리 셀(MC10, MC11) 및 상기 적어도 하나의 제1 메모리 셀(MC10, MC11)에 대응되는 적 어도 하나의 제2 메모리 셀(MC20, MC21)을 구비할 수 있다. 상기 적어도 하나의 제1 메모리 셀(MC10, MC11) 각각은 상기 적어도 하나의 제2 메모리 셀(MC20, MC21) 각각과 대응될 수 있다. 일예로서, 제1 메모리 셀(MC10)은 제2 메모리 셀(MC20)에 대응되고, 제1 메모리 셀(MC11)은 제2 메모리 셀(MC21)에 대응될 수 있다. 여기에서, 제1 메모리 셀(MC10)과 제2 메모리 셀(MC20)이 동일한 워드라인(WL)에 연결된 것처럼, 서로 대응되는 메모리 셀은 동일한 워드라인에 연결될 수 있다. 한편, 상기 적어도 하나의 제1 메모리 셀(MC10, MC11) 및 적어도 하나의 제2 메모리 셀(MC20, MC21)은 하나의 셀 트랜지스터(cell transistor)와 하나의 셀 커패시터(cell capacitor)를 구비하는 동일한 DRAM셀로 구성될 수 있다.
제1 하위 비트라인(LBL)은 적어도 하나의 제1 메모리 셀(MC10, MC11) 각각에 연결될 수 있다. 또한, 상기 제1 하위 비트라인(LBL)은 스위치 블록(121)에 연결될 수 있다. 즉, 제1 하위 비트라인(LBL)은 적어도 하나의 제1 메모리 셀(MC10, MC11)과 스위치 블록(121) 사이에 연결될 수 있다.
제1 하위 상보 비트라인(LBLB)은 적어도 하나의 제2 메모리 셀(MC20, MC21) 각각에 연결될 수 있다. 또한, 상기 제1 하위 상보 비트라인(LBLB)은 스위치 블록(121)에 연결될 수 있다. 즉, 제1 하위 상보 비트라인(LBLB)은 적어도 하나의 제2 메모리 셀(MC20, MC21)과 스위치 블록(121) 사이에 연결될 수 있다.
도 2를 참조하면, 스위치 블록(121)은 복수 개의 스위치부(SW1, SW2)를 구비할 수 있다. 제1 스위치부(SW1)는 상기 제1 하위 비트라인(LBL) 및 제1 글로벌 비트라인(GBL) 사이에 연결될 수 있고, 제2 스위치부(SW2)는 상기 제1 하위 상보 비 트라인(LBLB) 및 제1 글로벌 상보 비트라인(GBLB) 사이에 연결될 수 있다. 제1 스위치부(SW1)는 제1 스위치 제어신호(S_1A)에 응답하여 스위치부의 온/오프 여부가 결정되고, 제2 스위치부(SW2)는 제2 스위치 제어신호(S_2A)에 응답하여 스위치부의 온/오프 여부가 결정될 수 있다. 상기 제1 스위치 제어신호(S_1A) 및 제2 스위치 제어신호(S_2A)는 메모리 컨트롤러(미도시)에 의해 생성되어, 상기 제1 스위치부(SW1) 및 제2 스위치부(SW2)로 인가될 수 있다.
제1 글로벌 비트라인(GBL) 및 제1 글로벌 상보 비트라인(GBLB)은 복수 개의 스위치 블록(121, 122)를 통해 복수 개의 메모리 셀 어레이(111, 112, 113, 114)에 연결될 수 있다. 또한, 복수 개의 스위치 블록(121, 122) 내부에 구비된 복수 개의 스위치부의 온/오프 여부에 따라, 제1 글로벌 비트라인(GBL) 및 제1 글로벌 상보 비트라인(GBLB)이 어느 메모리 셀 어레이에 전기적으로 연결될 것인지 여부가 결정될 수 있다.
한편, 감지 증폭부(102)는 제1 글로벌 비트라인(GBL)과 제1 글로벌 상보 비트라인(GBLB)에 연결될 수 있다. 상기 제1 글로벌 비트라인(GBL)과 제1 글로벌 상보 비트라인은, 도 2에 도시된 바와 같이 동일한 메모리 셀 어레이에 연결되어, 동일한 방향에서 상기 감지 증폭부(102)에 연결될 수 있다.
도 2를 참조하면, 감지 증폭부(102)는, 감지 증폭기(SA), 이퀄라이져(EQ) 및 래치부(LATCH)를 구비할 수 있다. 감지 증폭기(SA)는, 제1 글로벌 비트라인(GBL) 및 제1 글로벌 상보 비트라인(GBLB)의 전압을 센싱하고 증폭시켜, 워드라인에 의해 선택된 메모리 셀의 데이터를 독출하거나, 워드라인에 의해 선택된 메모리 셀에 데 이터를 기입할 수 있다. 이퀄라이져(EQ)는 상기 감지 증폭기(SA)의 동작 후에, 상기 제1 글로벌 비트라인(GLB) 및 상기 제1 글로벌 상보 비트라인(GBLB)을 기준전압(reference voltage)로 이퀄라이징할 수 있다. 래치부(LATCH)는 워드라인(WL)에 의해 선택된 메모리 셀로부터 독출한 데이터를 임시적으로 저장할 수 있다.
한편, 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 제1 격리 스위치부(133) 및 제2 격리 스위치부(134)를 더 구비할 수도 있다. 제1 격리 스위치부(133)는 제1 글로벌 비트라인(GBL) 및 제1 글로벌 상보 비트라인(GBLG)과 감지 증폭부(102) 사이에 연결될 수 있다. 제2 격리 스위치부(134)는 감지 증폭부(102)를 중심으로 제1 격리 스위치부(133)와 대칭적으로 연결될 수 있다. 또한, 도 2에 도시되지는 않았으나, 제2 격리 스위치부(134)의 우측에는, 복수 개의 메모리 셀 어레이(111, 112, 113, 114), 복수 개의 스위치 블록(121, 122), 제1 글로벌 비트라인(GBL) 및 제1 글로벌 상보 비트라인(GBLB)의 구성이 제1 격리 스위치부(133)에 연결된 것과 유사하게 연결될 수 있다. 즉, 격리 스위치부(133, 134) 뿐만 아니라, 복수 개의 메모리 셀 어레이(111, 112, 113, 114), 복수 개의 스위치 블록(121, 122), 제1 글로벌 비트라인(GBL) 및 제1 글로벌 상보 비트라인(GBLB)도 감지 증폭부(102)를 중심으로 좌우 대칭적으로 배치될 수 있다.
상기 제1 격리 스위치부(133)는 제1 격리 스위치 제어신호(ISO_R)를 입력받고, 상기 제1 격리 스위치 제어신호(ISO_R)에 응답하여 온/오프 여부가 결정될 수 있다. 또한 상기 제2 격리 스위치부(134)는, 제2 격리 스위치 제어신호(ISO_L)를 입력받고, 상기 제2 격리 스위치 제어신호(ISO_L)에 응답하여 온/오프 여부가 결정 될 수 있다. 여기에서, 감지 증폭부(102)는, 양 쪽에 연결된 복수 개의 메모리 셀 어레이 중에서 어느 하나를 선택하여 센싱 동작을 수행하므로, 제1 격리 스위치부(133)와 제2 격리 스위치부(134)는 둘 중 어느 하나만 선택적으로 턴온(turn on)될 수 있다. 즉, 제1 격리 스위치 제어신호(ISO_R) 및 제2 격리 스위치 제어신호(ISO_L)는 서로 동시에 활성화되지 않는다.
도 2에 도시된 본 발명의 일실시예에 따른 반도체 메모리 장치의 구체적인 동작에 대해서는 도 3을 참조하여 아래에서 상술한다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도(timing diagram)이다. 도 3을 참조하면, 워드라인 인에이블 신호(WE), 이퀄라이징 신호(EQ), 제1 스위치 제어신호(S_1A), 제2 스위치 제어신호(S_2A), 제1 격리 스위치 제어신호(ISO_R), 감지증폭기 인에이블 신호(SE), 제1 글로벌 비트라인 및 제1 글로벌 상보 비트라인 신호(GBL, GBLB) 및 칼럼 선택 신호(CSL1, CSL2)의 파형이 도시되어 있다. 도 3에 도시된 상기 신호들의 파형은 도 2의 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 예시적인 것으로서, 이로부터 다양한 변형이 가능함이 당업자에게 자명할 것이다.
도 2 및 도 3을 참조하면, 먼저 t1에서 워드라인 인에이블 신호(WE)가 논리 하이 상태로 천이(transition)된다. 도 3의 워드라인 인에이블 신호(WE)는 도 2의 제1 메모리 셀(MC10) 및 제2 메모리 셀(MC20)에 연결된 워드라인(WL)에 인가되는 신호로서, 상기 워드라인 인에이블 신호(WE)가 논리 하이 상태가 되면, 제1 메모리 셀(MC10) 및 제2 메모리 셀(MC20)이 선택되어 제1 메모리 셀(MC10) 및 제2 메모리 셀(MC20)의 셀 트랜지스터가 턴온되게 된다. 또한, t1에서 제1 스위치 제어신호(S_1A)도 논리 하이 상태로 천이되므로, 제1 스위치부도 턴온되어, 제1 하위 비트라인(LBL)과 제1 글로벌 비트라인(GBL)이 서로 전기적으로 연결된다.
따라서, t1에서 제1 메모리 셀(MC10)의 셀 트랜지스터 및 제1 스위치부(SW1)가 모두 턴온되므로, 상기 제1 메모리 셀(MC10)의 셀 커패시터와 제1 글로벌 비트라인(GBL)이 서로 전하를 공유되게 된다. 이 때, 제1 글로벌 비트라인(GBL)은 t1 이전에 Vcc/2로 프리차지(precharge)되어 있으므로, 제1 메모리 셀(MC10)의 셀 커패시터에 저장되어 있던 데이터에 따라 t1과 t2 사이에서의 제1 글로벌 비트라인(GBL)의 전압레벨이 결정된다. 도 3은, 제1 메모리 셀(MC10)에 논리 하이("1") 데이터가 저장되어 있을 때를 가정한 것으로서, 도 3에 도시된 바와 같이 t1과 t2 사이에서 제1 글로벌 비트라인(GBL)의 전압레벨은 약간 상승하게 된다.
한편, 제1 글로벌 상보 비트라인(GBLB)은 제1 글로벌 비트라인(GBL)과 마찬가지로, t1 이전에 Vcc/2로 프리차지된다. 그리고, t1과 t2 사이에서 제2 스위치 제어신호(S_2A)는 논리 로우 상태로 유지되므로, 제2 스위치부(SW2)는 턴오프된 상태가 유지된다. 따라서, 도 3에 도시된 바와 같이, 제1 글로벌 상보 비트라인(GBLB)은 t1과 t2 사이에서 Vcc/2의 전압 레벨을 유지한다. 즉, 제1 글로벌 상보 비트라인은 감지 증폭기(SA)의 센싱 동작에 있어서, 레퍼런스(reference) 라인으로서 동작할 수 있다.
다음으로, t2에서 제1 격리 스위치 제어신호(ISO_R) 및 감지 증폭기 인에이블 신호(SE)가 논리 하이 상태로 천이된다. 제1 격리 스위치 제어신호(ISO_R)가 논 리 하이 상태가 되면, 제1 격리 스위치부(133)는 턴온되게 되고, 이에 따라 제1 글로벌 비트라인(GBL)과 감지 증폭부(102)가 전기적으로 연결되게 된다. 또한, t2에서 감지 증폭기 인에이블 신호(SE)도 논리 하이 상태가 되므로, t2와 t3 사이에서 감지 증폭기(SA)에 의해 센싱 동작이 일어난다. 이 때, 제1 글로벌 비트라인(GBL)은 Vcc로 상승하고, 제1 글로벌 상보 비트라인(GBLB)의 전압 레벨은 0V로 하강한다. 상기 감지 증폭기(SA)의 센싱 동작은 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다.
다음으로, t3에서는 감지 증폭기(SA)에 의한 센싱 동작이 완료되고, t3와 t4 사이에서는 워드 라인(WL)에 의해 선택되었던 제1 메모리 셀(MC10)의 데이터가 리스토어(restore)된다.
다음으로, t4에서는 제1 스위치 제어신호(S_1A)가 논리 로우 상태로 천이되므로, 제1 스위치부(SW1)가 턴오프되어 제1 메모리 셀(MC10)의 데이터가 저장된다. 또한, 감지 증폭기 인에이블 신호(SE)가 논리 로우 상태로 천이되고, 이퀄라이징 신호(EQ)가 논리 하이 상태로 천이된다. 따라서, t4와 t5 사이에서는 제1 글로벌 비트라인(GBL) 및 제1 글로벌 상보 비트라인(GBLB)의 이퀄라이징 동작이 수행된다. 즉, 제1 글로벌 비트라인(GBL) 및 제1 글로벌 상보 비트라인(GBLB)의 전압레벨은 모두 Vcc/2로 프리차지된다.
다음으로, t5에서는, 제2 스위치 제어신호(S_2A)가 논리 하이 상태로 천이된다. 이 때, 제1 스위치 제어신호(S_1A)는 논리 로우 상태를 유지하므로, 제1 스위치부(SW1)은 턴오프된 상태를 유지하고, 제2 스위치부(SW2)는 턴온된다. 따라서, 워드라인(WL)에 의해 선택된 제2 메모리 셀(MC20)과 제1 글로벌 상보 비트라인(GBLB)이 전기적으로 연결된다.
제2 메모리 셀(MC20)의 데이터는 t5에서 t8 사이에서 감지 증폭기(SA)에 의해 센싱되고, 리스토어된다. 이러한 제2 메모리 셀(MC20)의 센싱 및 리스토어 동작은, 이미 상술한 제1 메모리 셀(MC10)의 센싱 및 리스토어 동작과 유사하므로 여기에서는 자세한 설명을 생략한다.
다음으로, t8에서는 워드라인 인에이블 신호(WE)가 논리 로우 상태로 천이되므로, 제1 메모리 셀(MC10) 및 제2 메모리 셀(MC20)의 셀 트랜지스터가 턴오프된다. 따라서, 제1 메모리 셀(MC10) 및 제2 메모리 셀(MC20)은 각각 제1 하위 비트라인(LBL) 및 제1 하위 상보 비트라인(LBLB)과 전기적으로 단절된다.
또한, t8과 t9 사이에서는, 제1 스위치 제어신호(S_1A), 제2 스위치 제어신호(S_2A) 및 제1 격리 스위치 제어신호(ISO_R)가 모두 논리 하이 상태이므로, 제1 글로벌 비트라인(GBL)과 제1 하위 비트라인(LBL)이 전기적으로 연결되고, 제1 글로벌 상보 비트라인(GBLB)과 제1 하위 상보 비트라인(LBLB)이 전기적으로 연결된다. 또한, 이퀄라이징 신호(EQ)가 논리 하이 상태이므로, t8과 t9 사이에서 제1 글로벌 비트라인(GBL), 제1 하위 비트라인(LBL), 제1 글로벌 상보 비트라인(GBLB) 및 제1 하위 상보 비트라인(LBLB)이 모두 Vcc/2로 프리차지된다.
도 3에서, t1부터 t5까지를 제1 사이클, t5부터 t9까지를 제2 사이클이라고 하면, 상기 제1 사이클에서 제1 메모리 셀(MC10)의 데이터가 독출되거나 기입되고, 상기 제2 사이클에서 제2 메모리 셀(MC20)의 데이터가 독출되거나 기입될 수 있다. 제1 사이클에서는, 제1 메모리 셀(MC10)은, 제1 하위 비트라인(LBL) 및 제1 글로벌 비트라인(GBL)에 의해 감지 증폭부(102)와 연결되고, 제1 글로벌 상보 비트라인(GBLB)이 레퍼런스(reference) 라인으로서 동작하게 된다. 그리고, 제2 사이클에서는, 제2 메모리 셀(MC20)은, 제1 하위 상보 비트라인(LBLB) 및 제1 글로벌 상보 비트라인(GBLB)에 의해 감지 증폭부(102)와 연결되고, 제1 글로벌 비트라인(GLB)이 레퍼런스(reference) 라인으로서 동작하게 된다.
즉, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 제1 글로벌 비트라인(GBL)과 제1 글로벌 상보 비트라인(GBLB)이 동일한 감지 증폭부에 연결되는 폴디드 비트라인 방식으로서, 제1 글로벌 비트라인(GBL)에 연결된 메모리 셀을 센싱하는 경우에는 제1 글로벌 상보 비트라인(GBLB)을 레퍼런스 라인으로서 사용하고, 제1 글로벌 상보 비트라인(GBLB)에 연결된 메모리 셀을 센싱하는 경우에는 제1 글로벌 비트라인(GBL)을 레퍼런스 라인으로서 사용한다. 따라서, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 제1 스위치부(SW1)와 상기 제2 스위치부(SW2) 중 어느 하나만 선택적으로 턴온되어, 제1 글로벌 비트라인(GBL)과 제1 글로벌 상보 비트라인(GBLB)을 통해 동시에 메모리 셀을 센싱하지 않으므로, 인접한 비트라인 간에 발생하는 커플링 노이즈를 감소시킬 수 있다.
또한, 종래의 오픈 비트라인 방식이 적용된 계층적 비트라인 구조를 갖는 반도체 메모리 장치가 비트라인의 2 피치(pitch)마다 감지 증폭부를 구비하여야 하는 것과는 달리, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 폴디드 비트라인 방식이 적용되어, 비트라인의 4 피치(pitch)마다 감지 증폭부를 구비할 수 있다.
한편, 도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 두 가지 다른 방식의 데이터 출력 방법에 따라 각기 다른 칼럼 선택 신호(CSL1, CSL2)가 인가될 수 있다. 즉, 일예로서, 칼럼 선택 신호(CSL1)는 1KB 페이지(page) 동작일 때의 칼럼 선택 신호이고, 칼럼 선택 신호(CSL2)는 2KB 페이지(page) 동작일 때의 칼럼 선택 신호일 수 있다.
1KB 페이지 동작의 경우에는, t1부터 t5까지의 제1 사이클 동안 n개의 제1 메모리 셀의 데이터를 센싱하여 래치부(LATCH)에 저장하고, t5부터 t9까지의 제2 사이클 동안 n 개의 제2 메모리 셀의 데이터를 센싱하여 래치부(LATCH)에 저장한 후, 상기 래치된 n개의 제1 메모리 셀의 데이터 및 상기 래치된 n개의 제2 메모리 셀의 데이터를 동시에 외부로 출력하게 된다.
반면에, 2KB 페이지 동작의 경우에는, t1부터 t5까지의 제1 사이클 동안 2n개의 제1 메모리 셀의 데이터를 센싱하여 래치부(LATCH)에 저장하고, 상기 래치된 2n개의 제1 메모리 셀의 데이터를 외부로 출력하게 된다. 칼럼 선택 신호(CSL1, CSL2)에 따른 데이터의 출력 동작에 관해서는, 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다.
도 4는, 본 발명의 일실시예에 따른 반도체 메모리 장치의 구동 방법을 나타내는 순서도(Flowchart)이다. 도 4를 참조하면, 상기 반도체 메모리 장치의 구동 방법(400)은, n개의 제1 메모리 셀 및 n개의 제2 메모리 셀에 연결된 워드 라인을 인에이블시키는 단계(S41), 상기 n개의 제1 메모리 셀 각각에 연결된 제1 스위치부를 턴온시키고 상기 n개의 제2 메모리 셀 각각에 연결된 제2 스위치부를 턴오프시 키는 단계(S42), 상기 제2 스위치부에 연결된 제1 글로벌 상보 비트라인을 레퍼런스(reference) 라인으로 하여, 상기 n개의 제1 메모리 셀의 데이터를 센싱하는 단계(S43), 상기 제1 스위치부를 턴오프시키고, 제1 글로벌 비트라인 및 상기 제1 글로벌 상보 비트라인을 프리차지(precharge)하는 단계(S44), 상기 n개의 제1 메모리 셀 각각에 연결된 제1 스위치부를 턴오프시키고, 상기 n개의 제2 메모리 셀 각각에 연결된 제2 스위치부를 턴온시키는 단계(S45), 상기 제1 스위치부에 연결된 상기 제1 글로벌 비트라인을 레퍼런스(reference) 라인으로 하여, 상기 n개의 제2 메모리 셀의 데이터를 센싱하는 단계(S46), 상기 워드 라인을 디스에이블시키는 단계(S47) 및 상기 제1 글로벌 비트라인 및 상기 제1 글로벌 상보 비트라인을 프리차지하는 단계(S48)를 포함할 수 있다.
상기 반도체 메모리 장치의 구동 방법(400)은, 앞서 상술한 1KB 페이지 동작 및 2KB 페이지 동작이 모두 가능하다. 즉, 1KB 페이지 동작의 경우에는, 상기 반도체 메모리 장치의 구동 방법(400)은, 상기 센싱된 n개의 제1 메모리 셀의 데이터를 래치하는 단계, 상기 센싱된 n개의 제2 메모리 셀의 데이터를 래치하는 단계, 및 상기 래치된 n개의 제1 메모리 셀의 데이터 및 상기 래치된 n개의 제2 메모리 셀의 데이터를 동시에 외부로 출력하는 단계를 더 포함할 수 있다. 또한, 2KB 페이지 동작의 경우에는, 상기 워드 라인은 n개의 제3 메모리 셀 및 n개의 제4 메모리 셀에 추가적으로 연결되고, 상기 n개의 제3 메모리 셀은 상기 n개의 제1 메모리 셀과 동일한 방법으로 센싱되며, 상기 반도체 메모리 장치의 구동 방법(400)은, 상기 센싱된 n개의 제1 메모리 셀의 데이터 및 상기 센싱된 n개의 제3 메모리 셀의 데이터를 동시에 래치하는 단계, 및 상기 래치된 n개의 제1 메모리 셀의 데이터 및 상기 래치된 n개의 제3 메모리 셀의 데이터를 외부로 출력하는 단계를 더 포함할 수 있다.
상기 반도체 메모리 장치의 구동 방법(400)에서, 제3 메모리 셀 및 제4 메모리 셀은 하나의 셀 트랜지스터(cell transistor)와 하나의 셀 커패시터(cell capacitor)를 구비하는 동일한 DRAM셀일 수 있다. 상기 반도체 메모리 장치의 구동 방법(400)에 관해서는, 도 2 및 도 3을 참조하여 상술하였으므로 여기에서는 자세한 설명을 생략한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 도면이다.
도 2는, 본 발명의 일실시예에 따른 반도체 메모리 장치의 일부분을 구체적으로 나타낸 도면이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도(timing diagram)이다.
도 4는, 본 발명의 일실시예에 따른 반도체 메모리 장치의 구동 방법을 나타내는 순서도(Flowchart)이다.
*도면의 주요 부분에 대한 부호의 설명*
101, 102, 103: 감지 증폭부
111, 112, 113, 114: 메모리 셀 어레이
121, 122: 스위치 블록
131, 132, 133, 134, 135, 136: 격리 스위치부

Claims (11)

  1. 적어도 하나의 제1 메모리 셀 및 상기 적어도 하나의 제1 메모리 셀에 대응되는 적어도 하나의 제2 메모리 셀을 구비하는 제1 메모리 셀 어레이;
    상기 적어도 하나의 제1 메모리 셀 각각에 연결되는 제1 하위 비트라인;
    상기 적어도 하나의 제2 메모리 셀 각각에 연결되는 제1 하위 상보 비트라인;
    상기 제1 하위 비트라인에 제1 단자가 연결되고, 제1 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제1 스위치부;
    상기 제1 하위 상보 비트라인에 제1 단자가 연결되고, 제2 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제2 스위치부;
    상기 제1 스위치부의 제2 단자에 연결되는 제1 글로벌 비트라인;
    상기 제2 스위치부의 제2 단자에 연결되는 제1 글로벌 상보 비트라인; 및
    상기 제1 글로벌 비트라인과 상기 제1 글로벌 상보 비트라인에 연결되는 감지증폭부를 구비하고,
    상기 제1 글로벌 비트라인 및 상기 제1 글로벌 상보 비트라인은 동일한 메모리 셀 어레이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에서 있어서, 상기 반도체 메모리 장치는,
    상기 감지증폭부에 상기 제1 글로벌 비트라인과 반대 방향으로 연결되는 제2 글로벌 비트라인;
    상기 감지증폭부에 상기 제1 글로벌 상보 비트라인과 반대 방향으로 연결되는 제2 글로벌 상보 비트라인;
    상기 제2 글로벌 비트라인에 제1 단자가 연결되고, 제3 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제3 스위치부;
    상기 제2 글로벌 상보 비트라인에 제1 단자가 연결되고, 제4 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제4 스위치부;
    상기 제3 스위치부의 제2 단자에 연결되는 제2 하위 비트라인;
    상기 제4 스위치부의 제2 단자에 연결되는 제2 하위 상보 비트라인;
    상기 제2 하위 비트라인에 연결되는 적어도 하나의 제1 메모리 셀 및 상기 제2 하위 상보 비트라인에 연결되는 적어도 하나의 제2 메모리 셀을 구비하는 제2 메모리 셀 어레이;
    상기 제1 글로벌 비트라인과 상기 감지증폭부 사이 및 상기 제1 글로벌 상보 비트라인과 상기 감지증폭부 사이에 연결되고, 제1 격리 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제1 격리 스위치부; 및
    상기 제2 글로벌 비트라인과 상기 감지증폭부 사이 및 상기 제2 글로벌 상보 비트라인과 상기 감지증폭부 사이에 연결되고, 제2 격리 스위치 제어신호에 응답하여 온/오프 여부가 결정되는 제2 격리 스위치부를 더 포함하고,
    상기 제1 격리 스위치부 및 상기 제2 격리 스위치부 중 어느 하나만 선택적으로 턴온(turn on)되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 적어도 하나의 제1 메모리 셀 각각은 상기 적어도 하나의 제2 메모리 셀 각각과 대응되고,
    상기 대응되는 제1 메모리 셀과 제2 메모리 셀은 동일한 워드라인에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 스위치부와 상기 제2 스위치부 중 어느 하나만 선택적으로 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 적어도 하나의 제1 메모리 셀의 데이터를 독출하거나 상기 적어도 하나의 제1 메모리 셀에 데이터를 기입하는 경우에는, 상기 제1 스위치부가 턴온되고 상기 제2 스위치부가 턴오프되어 상기 제1 글로벌 상보 비트라인이 레퍼런스(reference) 라인으로서 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 적어도 하나의 제2 메모리 셀의 데이터를 독출하거나 상기 적어도 하나의 제2 메모리 셀에 데이터를 기입하는 경우에는, 상기 제2 스위치부가 턴온되고 상기 제1 스위치부가 턴오프되어 상기 제1 글로벌 비트라인이 레퍼런스(reference) 라인으로서 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 감지증폭부는,
    상기 적어도 하나의 제1 메모리 셀 또는 상기 적어도 하나의 제2 메모리 셀로부터 독출한 데이터를 임시적으로 저장하는 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 반도체 메모리 장치는,
    비트라인의 4 피치(pitch)마다 상기 감지증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. n개의 제1 메모리 셀 및 n개의 제2 메모리 셀에 연결된 워드 라인을 인에이블시키는 단계;
    상기 n개의 제1 메모리 셀 각각에 연결된 제1 스위치부를 턴온시키고 상기 n개의 제2 메모리 셀 각각에 연결된 제2 스위치부를 턴오프시키는 단계;
    상기 제2 스위치부에 연결된 제1 글로벌 상보 비트라인을 레퍼런스(reference) 라인으로 하여, 상기 n개의 제1 메모리 셀의 데이터를 센싱하는 단계;
    상기 제1 스위치부를 턴오프시키고, 제1 글로벌 비트라인 및 상기 제1 글로 벌 상보 비트라인을 프리차지(precharge)하는 단계;
    상기 n개의 제1 메모리 셀 각각에 연결된 제1 스위치부를 턴오프시키고, 상기 n개의 제2 메모리 셀 각각에 연결된 제2 스위치부를 턴온시키는 단계;
    상기 제1 스위치부에 연결된 상기 제1 글로벌 비트라인을 레퍼런스(reference) 라인으로 하여, 상기 n개의 제2 메모리 셀의 데이터를 센싱하는 단계;
    상기 워드 라인을 디스에이블시키는 단계; 및
    상기 제1 글로벌 비트라인 및 상기 제1 글로벌 상보 비트라인을 프리차지하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  10. 제9항에 있어서, 상기 반도체 메모리 장치의 구동 방법은,
    상기 센싱된 n개의 제1 메모리 셀의 데이터를 래치하는 단계;
    상기 센싱된 n개의 제2 메모리 셀의 데이터를 래치하는 단계; 및
    상기 래치된 n개의 제1 메모리 셀의 데이터 및 상기 래치된 n개의 제2 메모리 셀의 데이터를 동시에 외부로 출력하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  11. 제9항에 있어서,
    상기 워드 라인은 n개의 제3 메모리 셀 및 n개의 제4 메모리 셀에 추가적으로 연결되고,
    상기 n개의 제3 메모리 셀은 상기 n개의 제1 메모리 셀과 동일한 방법으로 센싱되며,
    상기 반도체 메모리 장치의 구동 방법은,
    상기 센싱된 n개의 제1 메모리 셀의 데이터 및 상기 센싱된 n개의 제3 메모리 셀의 데이터를 동시에 래치하는 단계; 및
    상기 래치된 n개의 제1 메모리 셀의 데이터 및 상기 래치된 n개의 제3 메모리 셀의 데이터를 외부로 출력하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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