KR100358151B1 - 테스트 모드시 다수 셀에 대한 쓰기 동작 수행 방법 및 그를위한 반도체메모리장치 - Google Patents

테스트 모드시 다수 셀에 대한 쓰기 동작 수행 방법 및 그를위한 반도체메모리장치 Download PDF

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Abstract

본 발명은 활성화된 워드라인과 연결된 모든 메모리 셀에 동시에 데이터를 저장하여 테스트함으로서 테스트에 걸리는 시간과 비용을 줄이기 위한 것으로, 이를 위한 본 발명은 비트라인이 프리차지된 상태에서 워드라인을 활성화시켜 상기 워드라인과 연결된 메모리 셀의 데이터를 상기 비트라인 프리차지전압으로 바꾸는 제1단계, 제어신호에 응답하여 비트라인의 프리차지 동작을 디스에이블시키는 제2단계, 상기 제어신호에 응답하여 모든 컬럼어드레스를 활성화하여 프리차지 전압으로 플로우팅되어 있던 모든 정비트라인과 부비트라인에 데이터를 전달하는 제3단계, 및 상기 제3단계에서 발생한 상기 정비트라인과 부비트라인의 데이터 차를 센스앰프에 의해 감지하여 증폭해서 상기 제1단계에서 활성화 된 워드라인과 연결된 모든 메모리 셀에 데이터를 쓰는 제4단계로 이루어지는 테스트모드에서의 데이터 쓰기 방법을 갖는 것을 특징으로 한다.

Description

테스트 모드시 다수 셀에 대한 쓰기 동작 수행 방법 및 그를 위한 반도체메모리장치{Method and device of writing operation for multi cell in test mode of semiconductor memory device}
본 발명은 반도체메모리장치에 관한 것으로서, 특히 메모리 장치의 테스트 시간 감소를 위해 워드라인에 의하여 활성화된 모든 셀에 동시에 데이터 쓰기 동작을 수행하기 위한 방법 및 그를 위한 반도체메모리장치에 관한 것이다.
일반적으로 공정기술 및 설계기술의 발전과 더불어 반도체 메모리장치가 고집적화 되면서 칩의 신뢰성을 보증하기 위하여 고가의 테스트 장비를 갖고 장시간에 걸쳐 테스트를 하게 된다. 이와 같은 테스트에 소요되는 시간과 비용을 줄여서 빠른 시간 내에 새로운 제품을 시장에 내놓기 위해 노력하고 있다.
도1은 종래 기술에 따른 메모리 코어(Core)의 간략화된 블록 다이아그램을 도시한 것으로서, 메모리 셀들이 배치된 메모리 서브어레이 하이블록(110a)과 로우블록(110b), 상기 메모리 서브어레이블록(110a, 110b)의 워드라인을 제어하는 로우 디코더(120a, 120b), 상기 메모리 서브어레이블록(110a, 110b)의 비트라인을 제어하는 컬럼디코더(160)와, 상기 로우디코더(120a, 120b)와 컬럼디코더(160)에 의하여 선택된 메모리 셀의 데이터를 증폭하여 출력하는 센스앰프(130)와, 상기 센스앰프(130)의 인에이블을 제어하는 센스앰프 제어부(140)와, 상기 메모리 서브어레이 하이블록(110a)과 로우블록(110b)중의 하나를 선택하기 위한 블록제어부(150)와, 컬럼어드레스를 래치하여 상기 컬럼디코더(160)로 인가하는 컬럼어드레스 래치부(180)로 구성된다.
도2는 종래 기술에 따른 메모리의 센스앰프(130) 및 그 주변의 컬럼계 회로에 대한 상세 회로도로서, 비트라인(Bit, /Bit)을 통해 셀 데이터를 감지증폭하는 센스앰프(210)와, 제어신호 Bleq에 응답하여 정비트라인과 부비트라인을 VCC/2로 프리차지(precharge) 및 이퀄라이즈시키는 프리차지부(220)와, 제어신호 Bish에 응답하여 비트라인을 통한 메모리 서브어레이 하이블록(110a)과 센스앰프(210)와의 연결을 제어하는 하이블록선택부(230)와, 제어신호 Bisl에 응답하여 비트라인을 통한 메모리 서브어레이 로우블록(110b)과 샌스앰프(210)와의 연결을 제어하는 로우블록선택부(240) 및 센스앰프(210)와 세그먼트 입출력(Segment Input Output : Sio)과의 연결을 제어하는 컬럼셀렉트(column select)부(250)로 구성되어 있다.
제어신호 Bish는 메모리 셀 어레이 중 하이블록을 선택하기 위하여 논리 "하이"로 액티브되는 신호이고, 제어신호 Bisl은 메모리 셀 어레이 중 로우블록을 선택하기 위하여 논리 "하이"로 액티브되는 신호이다. 또한 Bleq는 비트라인(Bit,/Bit)을 VCC/2로 프리차지하기 위하여 논리 "하이"로 액티브되는 신호이다.
도4는 종래 기술에 따른 블록제어부(150)의 상세 회로도로서, 상기 제어신호 Bish, Bisl, Bleq를 발생하는 회로가 도시되어 있다. 워드라인클리어신호 Wlc와 센싱제너레이션신호 Sgd와 하이블록아이솔레이션어드레스 bax9h, baxAh, baxBh에 응답하여 상기 하이블록(110a)과 상기 센스앰프(130)와의 연결을 제어하는 하이블록아이솔레이션신호 Bish_r, Bish_l을 출력하는 하이블록아이솔레이션 제어부(430), 상기 하이블록 아이솔레이션과 프리차지 동작을 제어하는 노드 N40신호를 출력하는 하이블록 셀렉션 제어부(440), 상기 워드라인클리어신호 Wlc와 상기 센싱제너레이션신호 Sgd와 로우블록아이솔레이션어드레스 bax9l, baxAl, baxBl에 응답하여 상기 로우블록(110b)과 상기 센스앰프(130)와의 연결을 제어하는 로우블록아이솔레이션 신호 Bisl_r, Bisl_l을 출력하는 로우블록아이솔레이션 제어부(450), 상기 로우블록 아이솔레이션과 프리차지 동작을 제어하는 노드 N41을 출력하는 로우블록 셀렉션 제어부(460), 상기 노드 N40, N41 및 센싱제너레이션신호 Sgd에 응답하여 상기 제어신호 Bleq를 출력하는 프리차지 제어부(410)로 구성되어 있다.
도5는 종래 기술에 따른 컬럼어드레스 래치부(180)의 상세 회로도로서, 외부 어드레스 신호 extayi, extayp와 내부 어드레스 신호 intayi, intayp를 입력으로 하여 프리디코딩된 어드레스신호 payi와 /payi를 출력하는 컬럼어드레스 프리디코더(510)와 상기 어드레스신호 payi와 /payi를 NAND게이트 ND51, ND52의 일측단으로 입력하고 타측단으로 상기 NAND게이트 ND51과 ND52의 출력을 인가하는 래치부(530)와 상기 래치부(530)의 출력신호를 반전 및 버퍼링하여 어드레스 신호cayi와 /cayi를 출력하는 구조로 되어 있다.
도6은 종래 기술에 따른 센스앰프 제어부(140)의 상세 회로도로서, 블록셀렉션제너레이터신호 bsg와 상기 제어신호 Bleq에 응답하여 노드 N60신호를 출력하는 센스앰프제어입력단(610)과, 상기 N60 신호를 반전한 신호를 입력으로 하여 센스앰프에 전원전압을 공급하는 리스토어신호 Rto를 생성하는 리스토어신호 생성부(630)와, 상기 노드 N60신호를 입력받아 버퍼링하여 센스앰프의 접지전원을 공급하는 센스인에이블신호 Se를 생성하는 센스인에이블신호 생성부(650)와, 상기 노드 N60신호를 반전 및 버퍼링하여 블록셀렉션부로 인가되는 센싱제너레이션신호 Sgd를 출력하는 센싱제너레이션신호 생성부(670)로 구성된다.
도3의 타이밍도를 참조로 하여 상기와 같은 구성을 같는 종래의 메모리 테스트에 대해 살펴본다.
먼저 도4의 블록제어부(150)에서 데이터를 저장하고자 하는 메모리 셀을 결정하기 위해 상기 제어신호 Bish와 Bisl을 통해 메모리의 하이블록(110a)과 로우블록(110b)중의 하나를 결정한다.
워드라인 클리어신호 Wlc와 부센싱제너레이터신호 /Sgd가 로직 "하이"로 액티브되면 상기 노드 N40, N41신호가 로직 "하이"로 되고, 이에 응답하여 상기 제어신호 Bish와 Bisl은 로직 "하이"로 되어, 하이블록(110a)과 로우블록(110b)을 인에이블시킨다.
상기 워드라인클리어신호 Wlc와 부센싱제너레이터신호 /Sgd가 디스에이블되면, 상기 노드 N40이 궤환에 의해 "하이"로 유지되는 상태에서 하이블록아이솔레이션 어드레스(bax9h, baxAh, baxBh)를 로직 "하이"로 액티브시키면, 노드 N40이 로직 "로우"로 되어 결국 상기 제어신호 Bish가 로직 "로우"로 디스에이블된다.
결국 도3의 타이밍과 같이 로우블록(110b)만을 선택하기 위해서 상기 제어신호 Bisl은 인에이블시키고, 제어신호 Bish는 디스에이블 시킨다. 또한 상기 과정에서 노드 N40이 로직 "로우"로 되면 상기 제어신호 Bleq가 로직 "로우"로 디스에이블 되어 비트라인 Bit, /Bit을 VCC/2로 플로우팅시킨다.
다음으로 상기 로우디코더(120a, 120b)에 의하여 선택된 워드라인과 연결된 셀의 데이터가 비트라인에 실리고 도6의 센스앰프제어부(140)에서, 상기 제어신호 Bleq가 로직 "로우"로 블록셀렉션제너레이터신호 Bsg가 로직 "하이"로 액티브되어 노드 N60신호가 로직 "로우"로 떨어지고, 센스앰프의 전원전압 신호를 인가하는 리스토어 Rto를 로직 "하이"로, 접지전원을 공급하는 센스인에이블신호 Se를 로직 "로우"로 활성화하여 상기 센스앰프(210)를 턴-온시킨다.
상기 센스앰프(130)가 턴-온되어 증폭된 상태에서, 도5의 컬럼어드레스 래치부(180)로 인가된 외부 어드레스 extayi, extayp와 내부 어드레스 intayi, intayp에 응답하여 출력 어드레스 cayi 또는 /cayi가 인에이블되어 컬럼디코더(160)로 인가되면 디코딩 과정을 거쳐, 활성화된 컬럼 어드레스신호 Cy에 의해 컬럼셀렉터(250)를 턴-온 시켜 센스앰프에 비해 구동력이 큰 쓰기 드라이버에 의해서 비트라인에 있는 데이터를 외부 입력데이터로 바꾸어 셀에 저장한다.
참고적으로, 상기 도4, 도5 및 도6에 도시된 회로의 상세한 동작은 앞서 설명한 바와 같은 신호의 논리를 만족시킬 수 있도록 설계된 일예시도로서, 당업자라면 상기 논리 전개 하에서 이들 구성 및 동작의 이해가 충분히 가능할 것이다.
데이터를 읽는 과정은 상기와 같이 메모리 서브어레이(110a, 110b)의 블록을 선택하고, 로우디코더(120a, 120b)에 의해 활성화된 워드라인과 연결된 셀의 데이터를 센스앰프(210)를 통하여 증폭한 후 컬럼디코더(160)에 의해 선택된 비트라인의 데이터를 읽어내서, 상기 과정에서 저장한 데이터와 비교하여 측정한다.
그러나 종래의 상기와 같은 메모리 셀의 불량을 검출하기 위해 모든 컬럼과 로우 어드레스를 순차적으로 인에이블시켜 각 셀에 데이터를 저장하여 테스트하는 방법은 대용량의 메모리를 테스트하기 위해서는 많은 시간이 소모되고, 이는 생산비용의 상승에 직접적인 원인이 된다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 센스앰프의 센싱을 이용하여 선택된 워드라인에 연결된 모든 셀에 데이터를 동시에 저장함으로써 테스트에 걸리는 시간을 줄이는데 그 목적이 있다.
도1은 종래 기술에 따른 메모리 코어의 간략화된 블록 다이아그램.
도2는 종래 기술에 따른 메모리의 센스앰프 및 그 주변의 컬럼계 회로에 대한 상세 회로도.
도3은 종래 기술에 따른 메모리의 쓰기 동작 타이밍도.
도4는 종래 기술에 따른 블록제어부의 상세 회로도.
도5는 종래 기술에 따른 컬럼어드레스 래치부의 상세 회로도.
도6은 종래 기술에 따른 센스앰프 제어부의 상세 회로도.
도7은 본 발명에 따른 메모리 코어의 간략화된 블록 다이아그램.
도8은 본 발명의 일실시예에 따른 메모리의 쓰기 동작 타이밍도.
도9는 본 발명의 일실시예에 따른 블록제어부의 상세 회로도.
도10은 본 발명의 일실시예에 따른 컬럼어드레스 래치부의 상세 회로도.
도11은 본 발명의 일실시예에 따른 센스앰프 제어부의 상세 회로도.
도12는 본 발명의 다른 실시예에 따른 쓰기 동작의 타이밍도.
도13은 본 발명의 또다른 실시예에 따른 쓰기 동작의 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
740 : 센스앰프제어부 750 : 블록제어부
780 : 컬럼어드레스래치부
MCW : 멀티-셀 라이트 Wlc : 워드라인클리어
Sgd : 센싱제너레이션신호 bsg : 블록셀렉션제너레이터신호
상기 목적을 달성하기 위한 본 발명은 반도체메모리장치의 테스트를 위한 데이터 쓰기 방법에 있어서, 비트라인이 프리차지된 상태에서 워드라인을 활성화시켜 상기 워드라인과 연결된 메모리 셀의 데이터를 상기 비트라인 프리차지전압으로 바꾸는 제1단계, 제어신호에 응답하여 비트라인의 프리차지 동작을 디스에이블시키는제2단계, 상기 제어신호에 응답하여 모든 컬럼어드레스를 활성화하여 프리차지 전압으로 플로우팅되어 있던 모든 정비트라인과 부비트라인에 데이터를 전달하는 제3단계, 및 상기 제3단계에서 발생한 상기 정비트라인과 부비트라인의 데이터 차를 센스앰프에 의해 감지하여 증폭해서 상기 제1단계에서 활성화 된 워드라인과 연결된 모든 메모리 셀에 데이터를 쓰는 제4단계로 이루어지는 테스트모드에서의 데이터 쓰기 방법을 갖는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도7은 본 발명에 따른 메모리 코어의 간략화된 블록다이아그램이다.
도시된 바와 같이, 메모리 셀들이 배치된 메모리 서브어레이 하이블록(710a)과 로우블록(710b), 상기 메모리 서브어레이(710a, 710b)의 워드라인을 제어하는 로우 디코더(720a, 720b), 상기 메모리 서브어레이(710a, 710b)의 비트라인을 제어하는 컬럼디코더(760)와, 상기 로우디코더(720a, 720b)와 컬럼디코더(760)에 의하여 선택된 메모리 셀의 데이터를 증폭하여 출력하거나 외부 데이터를 증폭하여 셀에 저장하는 센스앰프(730)와, 상기 센스앰프(730)의 인에이블을 제어하는 센스앰프제어부(740)와, 상기 메모리 서브어레이 하이블록(710a)과 로우블록(710b)중의 하나를 선택하기 위한 블록제어부(750)와, 컬럼 어드레스를 래치하여 상기 컬럼디코더(760)로 인가하는 컬럼어드레스래치부(780)로 구성되고, 특히 종래 기술의 도1과는 다르게 상기 컬럼어드레스 래치부(780)와, 상기 블록제어부(750)와, 상기 센스앰프제어부(740)는 상기 멀티-셀 라이트 신호 MCW를 입력으로 받는 것을 특징으로 한다.
도9는 본 발명의 제1실시예에 따른 블록제어부(750)의 상세 회로도이다.
도시된 바와 같이, 앞서 기술한 도4의 종래의 회로에 상기 멀티-셀 라이트 신호 MCW에 응답하여 노드 N90과 노드 N91의 신호의 폴링에지를 지연시켜 전달하기위한 지연선택부(910)를 포함하여 구성되어 있다. 상기 지연선택부(910)는 하이블록지연선택부(930)와 로우블록지연선택부(950)로 구성되어 있는데, 상기 하이블록지연선택부(930)와 로우블록지연선택부(950)는 폴링에지의 지연을 위하여 지연을 거쳐 논리합을 하는 지연부(931, 951)와 상기 멀티-셀 라이트신호 MCW에 응답하여 두쌍의 패스게이트 P91과 P92, P93과 P94를 제어하여 신호의 전달을 제어하는 제1스위치수단(933, 953)으로 구성되어 있다.
구체적으로, 상기 하이블록 지연부(931)는 노드 N90신호와 이를 지연한 신호를 NOR게이트 NOR91과, 상기 NOR게이트의 출력신호를 반전하는 인버터 INV91로 구성된다. 마찬가지로 상기 로우블록 지연부(951)도 노드 N91신호와 이를 지연한 신호를 NOR게이트 NOR92와, 상기 NOR게이트의 출력신호를 반전하는 인버터 INV92로 구성된다.
상기 제1스위치수단(933, 953)은 멀티-셀 라이트신호 MCW에 응답하여 온-오프되는 2개의 패스게이트쌍(P91과 P92, P93과 P94)으로 구성된다.
도10은 본 발명의 제1실시예에 따른 컬럼어드레스래치부의 상세 회로도로서, 상기 도9의 블록제어부의 회로와 마찬가지로 종래의 회로에 상기 멀티-셀 라이트신호 MCW에 응답하여 패스게이트를 통해 래치부의 출력신호의 전달을 제어하는 제2스위치수단(1050, 1070)과 상기 멀티-셀 라이트신호에 응답하여 풀다운신호를 공급하는 풀다운구동부(1060, 1080)로 구성된다.
상기 제2스위치수단(1050, 1070)은 외부 어드레스 extayp와 멀티-셀 라이트신호 MCW를 NAND게이트 ND101로 입력되고 그 출력은 패스게이트의 NMOS트랜지스터 NM101과 NM102의 게이트단으로 인가되고, 상기 NAND게이트 ND101의 출력신호를 반전한 신호는 PMOS트랜지스터 PM101과 PM102의 게이트단으로 인가된다. 또한 상기 풀다운구동부(1020, 1040)는 상기 NAND게이트 ND101의 출력신호를 반전한 신호를 게이트로 입력받아 소스-드레인 경로를 통해 접지전원을 공급하는 NMOS트랜지스터 NM103, NM104를 포함하여 이루어진다.
도11은 본 발명의 제1실시예에 따른 센스앰프제어부(740)의 상세 회로도로서, 블록셀렉션제너레이터신호 bsg와 상기 제어신호 Bleq를 입력으로 하여 노드 N110신호를 출력하는 제1센스앰프제어입력부(1110)와, 워드라인이 액티브될 때 같이 로직 "하이"로 액티브되는 제어신호 px와 컬럼어드레스 Cy와 상기 멀티-셀 라이트신호 MCW를 입력으로 하여 노드 N111 신호를 출력하는 제2센스앰프제어입력부(1190)와, 상기 노드 N110 신호와 상기 노드 N111 신호를 NOR게이트 NOR111의 입력으로 하고 그 출력신호 N112를 입력으로 하여 센스앰프에 전원전압을 공급하는 리스토어신호 Rto를 생성하는 리스토어신호 생성부(1130)와, 상기 노드 N112 신호를 입력받아 반전 및 버퍼링하여 센스앰프의 접지전원을 공급하는 센스인에이블신호 Se를 생성하는 센스인에이블신호 생성부(1150)와, 상기 노드 N112 신호를 버퍼링하여 센싱제너레이션신호 Sgd를 생성하는 센싱제너레이션신호 생성부(1170)로 구성된다.
도8의 본 발명의 제1실시예에 따른 타이밍도를 참조로 상기와 같은 구성을 갖는 본 발명의 동작을 살펴본다.
상기 로우 디코더에서 활성화된 워드라인이 액티브되면, 하이블록아이솔레이션신호 Bish와 로우블록아이솔레이션신호 Bisl이 모두 인에이블되어 있고, 비트라인 이퀄라이즈신호 Bleq는 인에이블되어 있는 상태이므로, 상기 액티브된 워드라인과 연결된 모든 셀의 데이터가 프리차지 전압 VCC/2에 의해 지워진다. 결국 원래 셀에 저장되어 있던 셀의 데이터가 지워지고, 쓰기 동작이 빨리 이루어질 수 있는 전압인 VCC/2로 쓰기 동작이 일어나는 셀의 전압을 모두 바꾼다.
데이터를 저장하고자 하는 셀과 비트라인과의 경로가 연결된 상태에서 그 다음에 일어나는 동작은 비트라인의 프리차지 및 이퀄라이즈 동작을 디스에이블시키고, 하이블록(710a) 또는 로우블록(710b) 중의 하나를 선택하는 것이다.
먼저, 도9의 본 발명의 제1실시예에 따른 블록제어부의 상세 회로도를 참조로 하여 로우블록은 인에이블시키고, 하이블록은 디스에이블시키는 동작에 대해서 살펴본다.
상기 워드라인클리어신호 Wlc와 부센싱제너레이터신호 /Sgd가 로직 "하이"로 액티브되고, 상기 멀티-셀 라이트신호 MCW는 로직 "로우"이므로 상기 노드 N90과 N91 신호의 로직 "하이"가 상기 제어신호 Bish와 Bisl로 버퍼링과정을 거쳐 전달된다.
상기 워드라인클리어신호 Wlc와 부센싱제너레이션신호 /Sgd는 소정 시간 뒤에 로직 "로우"로 디스에이블 되어 노드 N90과 N91은 궤환에 의해 로직 "하이"를 유지한다.
멀티-셀 라이트신호 MCW가 로직 "하이"로 액티브되어 패스게이트 P91과 P93이 턴-오프되고 패스게이트 P92와 P94가 턴-온된 상태에서, 상기 노드 N90과 노드 N91신호는 로직 "하이"이므로 지연부를 거치더라도 영향을 받지 않는다.
그에 반해, 하이블록아이솔레이션어드레스(bax9h, baxAh, baxBh)가 로직 "하이"로 액티브되면, NOR게이트 NOR91의 일측단의 입력 신호인 노드 N90 신호가 로직 "로우"로 떨어지고, 타측단은 소정의 지연시간을 거쳐 로직 "하이"에서 "로우"로 떨어지므로 인버터 INV91의 출력신호가 로직 "로우"로 떨어지고 버퍼링을 거쳐 상기 하이블록아이솔레이션신호 Bish가 로직 "로우"로 떨어지면서 하이블록(710a)과 센스앰프와의 연결 경로를 디스에이블시킨다.
다음으로 도10의 본 발명의 제1실시예에 따른 컬럼어드레스래치부(780)의 상세 회로도를 통해 동시에 모든 비트라인과 외부 입력과의 경로를 열어주기 위해서 모든 컬럼어드레스 Cy를 액티브하는 동작에 대해서 살펴본다.
상기 컬럼어드레스래치부(780)는 컬럼어드레스디코더(760)내의 각각의 디코더와 연결된 것으로서, 상기 외부어드레스 extayi와 extayp 및 내부어드레스 intayi 와 intayp에 관계없이 외부어드레스 extayp와 멀티-셀 라이트신호 MCW에 응답하여 출력 어드레스신호 cayi 및 /cayi를 모두 로직 "하이"로 액티브시켜, 상기 컬럼디코더(760)로 인가하여 모든 컬럼어드레스 Cy를 로직 "하이"로 액티브시킨다.
구체적으로, 상기 외부어드레스 extayp가 로직 "하이"로 인가되어 있는 상태에서, 상기 멀티-셀 라이트신호 MCW가 로직 "하이"로 액티브되면, 상기 제2스위치수단(1010, 1030)이 디스에이블되므로, 상기 컬럼어드레스프리디코더(1010)와 상기 래치부(1030)의 동작에 상관없이 상기 풀다운구동부(1050, 1070)의 NMOS트랜지스터 NM103, NM104의 소스-게이트 경로를 통해 접지전원이 공급되고, 반전 및 버퍼링을 거쳐 로직 "하이"가 출력 어드레스신호 cayi와 /cayi로 전달되고, 이로 인해 컬럼어드레스 Cy가 상기 컬럼디코더에서 로직 "하이"로 액티브된다.
또한 도11은 본 발명의 제1실시예에 따른 센스앰프 제어부(740)의 상세 회로도로서, 상기 블록셀렉션제너레이터 신호 bsg와, 상기 제어신호 Bleq와, 제어신호 px와, 컬럼어드레스 Cy와 상기 멀티-셀 라이트신호 MCW에 응답하여 센스앰프의 전원을 공급하는 리스토어신호 Rto와 센스인에이블 신호 Se를 활성화하여 센스앰프를 턴-온 시킨다.
구체적으로, NAND게이트 ND110의 일측단으로 인가되고, 상기 제어신호 px를 인버터 INV110, INV111 및 INV112를 통해 반전 및 지연한 신호를 상기 NAND게이트 ND110의 타측단으로 인가하면, 상기 제어신호 px가 로직 "하이"로 액티브될 때 상기 반전 및 지연 과정을 거치면서 상기 인버터 INV112의 출력신호가 소정의 시간동안 로직 "하이"를 유지하다가 로직 "로우"로 떨어진다. 따라서 NAND게이트 ND110의 출력으로 로직 "로우"가 펄스 형태로 출력되어 PMOS트랜지스터 PM110의 게이트단으로 인가되고, 상기 PMOS트랜지스터 PM110의 소스-드레인 경로를 통하여 소정시간 동안 로직 "하이"를 출력하여 래치(1191)에 저장된다.
멀티-셀 라이트신호 MCW가 로직 "하이"로 액티브되어 NAND게이트 ND112의 일측단으로 인가되고, 타측단으로는 상기 래치의 출력신호 로직 "하이"가 인가되어 노드 N111 신호가 로직 "하이"로 되면, NOR게이트 NOR111의 출력 노드 N112가 로직 "로우"로 된다.
이로 인해 리스토어신호생성부(1130)는 상기 노드 N112신호를 지연 및 버퍼링한 리스토어신호 Rto가 로직 "로우"로, 상기 노드 N112신호를 반전 및 버퍼링한 센스인에이블신호 Se를 로직 "하이"로 리셋한다.
다음으로 컬럼어드레스신호 Cy가 로직 "로우"에서 로직 "하이"로 되었다가 다시 로직 "로우"로 떨어지는 펄스형태로 인가되면, 상기 컬럼어드레스 Cy가 로직 "하이"에서 "로우"로 떨어질 때 인버터 INV115의 출력이 소정시간동안 로직 "로우"를 유지해서, NOR게이트 NOR110의 출력신호가 로직 "하이"로 NMOS트랜지스터 NM110의 게이트로 인가되어 소스-드레인간의 경로를 열어주면 상기 래치(1191)에 로직 "로우"를 저장한다. 따라서 상기 노드 N111의 신호 또한 로직 "로우"로 떨어지고, 상기 블록셀렉션신호 bsg가 로직 "하이"로 액티브된 상태에서, 상기 블록제어부(750)에서 상기 멀티-셀 라이트신호 MCW에 의해 생성된 제어신호 Bleq가 로직 "로우"로 떨어지면 NMOS트랜지스터 NM113, NM114의 소스-드레인의 경로를 통해 노드 N110신호가 로직 "로우"로 떨어진다.
상기 NOR게이트 NOR111의 입력신호인 노드 N110과 N111이 모두 로직 "로우"이므로 출력노드 N112는 로직 "하이"로 된다. 상기 노드 N112신호는 상기 리스토어신호 생성부(1130)에서 상기 노드 N112 신호를 지연 및 버퍼링하여 리스토어신호Rto는 로직 "하이"로 액티브되어 센스앰프의 전원전압을 공급한다.
또한 상기 노드 N112의 로직 "하이" 신호는 상기 센스인에이블신호 생성부(1150)에서 반전 및 버퍼링과정을 거쳐 지연되어 로직 "로우"로 액티브되어 센스앰프의 접지전원을 공급한다. 센싱제너레이션신호 Sgd는 버퍼링과정을 거쳐 로직 "하이"로 액티브되어 블록제어부(750)로 인가된다.
도12는 본 발명의 제2실시예에 따른 쓰기 동작의 타이밍도로서, 상술한 도8의 타이밍과 하이블록아이솔레이션신호 Bish를 제외하고는 동일하다. 즉 블록제어부에서 하이블록(710a)을 디스에이블시키기위하여 활성화한 하이블록아이솔레이션어드레스(bax9h, baxAh, baxBh)만 로직 "로우"인 상태로 유지한다.
결국, 로우블록(710b) 및 하이블록(710a)이 모두 인에이블되어 활성화된 워드라인에 의하여 액티브된 하이블록(710a)과 로우블록(710b)의 메모리 셀에 외부에서 인가된 데이터를 동시에 저장한다.
도13은 본 발명의 제3실시예에 따른 쓰기 동작의 타이밍도로서, 상기 블록제어부(750)에서 하이블록아이솔레이션어드레스(bax9h, baxAh, baxBh)와 로우블록아이솔레이션어드레스(bax9l, baxAl, baxBl)를 동시에 액티브시켜 하이블록아이솔레이션신호 Bish와 로우블록아이솔레이션신호 Bisl를 동시에 디스에이블시킨다.
이는 입력 드라이버를 통해 데이터를 저장할 때, 그 구동력이 작아서 비트라인의 전압 차를 증폭하는 데 시간이 많이 걸린다. 따라서 하이블록 및 로우블록과 센스앰프와의 경로를 차단하여 부하량을 줄인 상태에서 리스토어신호 Rto와 센스인에에블신호 Se를 활성화하여 컬럼어드레스 Cy를 액티브시켜 비트라인을 전원전압 또는 접지전원 레벨로 증폭한 후에 데이터를 저장하고자 하는 로우블록과의 경로를 열어주기 위해서 로우블록아이솔레이션신호 Bisl를 로직 "하이"로 액티브시킨다.
또한 도3은 본 발명의 제4실시예 따른 쓰기 동작의 타이밍과 동일한 것으로서, 상기 멀티-셀 라이트신호 MCW에 의해 생성되는 컬럼어드레스 Cy에 의해 액티브된 워드라인과 연결된 모든 셀에 사이즈가 큰 쓰기 드라이버를 통해 데이터를 저장하는 방법이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 큰 전류의 소모 없이 선택된 워드라인에 연결된 셀에 데이터를 동시에 저장함으로써 대용량의 반도체 메모리의 테스트에 걸리는 시간을 컬럼어드레스의 수에 반비례하여 줄일 수 있고, 이로 인해 생산에 드는 비용을 줄일 수 있다.

Claims (7)

  1. 반도체메모리장치의 테스트를 위한 데이터 쓰기 방법에 있어서,
    비트라인이 프리차지된 상태에서 워드라인을 활성화시켜 상기 워드라인과 연결된 메모리 셀의 데이터를 상기 비트라인 프리차지전압으로 바꾸는 제1단계,
    제어신호에 응답하여 비트라인의 프리차지 동작을 디스에이블시키는 제2단계,
    상기 제어신호에 응답하여 모든 컬럼어드레스를 활성화하여 프리차지 전압으로 플로우팅되어 있던 모든 정비트라인과 부비트라인에 데이터를 전달하는 제3단계, 및
    상기 제3단계에서 발생한 상기 정비트라인과 부비트라인의 데이터 차를 센스앰프에 의해 감지하여 증폭해서 상기 제1단계에서 활성화 된 워드라인과 연결된 모든 메모리 셀에 데이터를 쓰는 제4단계
    를 포함하여 이루어지는 테스트모드에서의 데이터 쓰기 방법.
  2. 제1항에 있어서,
    상기 제어신호에 응답하여 상기 제3단계 동작이 일어나기 이전에 데이터를 저장하지 않고자 하는 메모리 서브어레이 블록과 비트라인과의 연결을 디스에이블시키는 것을 특징으로 하는 테스트모드에서의 데이터 쓰기 방법.
  3. 제1항에 있어서,
    상기 제어신호에 응답하여 상기 제3단계 동작이 일어나기 이전에 비트라인과 연결된 메모리 서브어레이 블록과 비트라인과의 연결을 디스에이블 시키고,
    상기 제4단계에서 센스앰프가 활성화될 때 상기 비트라인과 데이터를 저장하고자 하는 메모리 서브어레이 블록과의 연결 경로를 인에이블 시키는 것을 특징으로 하는 테스트모드에서의 데이터 쓰기 방법.
  4. 다수의 셀을 쓰도록 제어하는 멀티-셀 라이트 신호에 응답하여 셀 코아 회로부를 제어하는 반도체 메모리 장치에 있어서,
    메모리 셀들이 배치된 메모리 서브어레이 하이블록과 로우블록;
    상기 메모리 서브어레이 하이블록과 로우블록의 워드라인을 제어하는 로우 디코더;
    상기 메모리 서브어레이 하이블록과 로우블록의 비트라인을 제어하는 컬럼디코더;
    상기 로우디코더와 상기 컬럼디코더에 의하여 선택된 메모리 셀의 데이터를 증폭하여 출력하거나 외부 데이터를 증폭하여 셀에 저장하는 센스앰프;
    상기 센스앰프의 인에이블을 제어하는 센스앰프제어부;
    상기 메모리 서브어레이 하이블록과 로우블록 중의 하나를 선택하기 위한 블록제어부; 및
    컬럼 어드레스를 래치하여 상기 컬럼디코더를 제어하는 컬럼어드레스래치부
    를 포함하며,
    상기 컬럼어드레스 래치부와, 상기 블록제어부 및 상기 센스앰프제어부는 상기 멀티-셀 라이트 신호를 입력받는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 블록제어부는,
    상기 멀티-셀 라이트 신호에 응답하여 비트라인 센스앰프에서 동시에 셀의 로우블록과 하이블록으로 데이터를 라이트할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 센스앰프제어부는,
    출력 신호인 리스토아 신호 및 센스 인에이블 신호가 셀 블록을 선택하는 정보를 가지고 있는 신호에 제어받지 않고 상기 멀티-셀 라이트 신호에 응답하여 로우 디코더 활성화 신호에 의해서 인에이블되고 컬럼 어드레스 신호에 의해서 디제이블되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    컬럼어드레스 래치부는,
    상기 멀티-셀 라이트 신호에 응답하여 출력 신호 쌍을 모두 인에이블시키는 것을 특징으로하는 반도체메모리 장치.
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