CN117037874A - 半导体装置及其形成方法 - Google Patents

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CN117037874A CN202310456894.4A CN202310456894A CN117037874A CN 117037874 A CN117037874 A CN 117037874A CN 202310456894 A CN202310456894 A CN 202310456894A CN 117037874 A CN117037874 A CN 117037874A
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Abstract

本公开涉及半导体装置及其形成方法。一种设备包含：多个存储器单元，其在存储器单元阵列区中；多个字线，其跨越所述存储器单元阵列区及其中没有布置存储器单元的外围区延伸；多个接触插头，其分别在所述外围区中的所述多个字线中的偶数编号者上；及多个绝缘壁，其分别在所述外围区中的所述多个字线中的奇数编号者上。

Description

半导体装置及其形成方法
技术领域
本公开涉及半导体装置及其形成方法。
背景技术
半导体装置，例如，动态随机存取存储器(以下称为DRAM)正被促进以进一步小型化，以便增加其数据存储容量。例如，DRAM的例如字线等的布线的重复节距的大小被减小，且字线之间的距离也被减小。然而，当在接触孔的形成期间增加待连接到字线的接触孔的直径时，邻近字线可短路。
发明内容
一方面，本公开涉及一种设备，其包括：多个存储器单元，其在存储器单元阵列区中；多个字线，其跨越所述存储器单元阵列区及其中没有布置存储器单元的外围区延伸；多个接触插头，其分别在所述外围区中的所述多个字线中的偶数编号者上；及多个绝缘壁，其分别在所述外围区中的所述多个字线中的奇数编号者上。
另一方面，本公开涉及一种设备，其包括：多个存储器单元，其在存储器单元阵列区中；多个字线，其跨越第一外围区、所述存储器单元阵列区及第二外围区延伸，其中所述第一及第二外围区不具有存储器单元；多个第一接触插头，其分别在所述第一外围区中的所述多个字线中的偶数编号者上；多个第二接触插头，其分别在所述第二外围区中的所述多个字线中的奇数编号者上；多个第一绝缘壁，其在所述第一外围区中的所述多个字线中的所述奇数编号者上；及多个第二绝缘壁，其分别在所述第二外围区中的所述多个字线中的所述偶数编号者上。
另一方面，本公开涉及一种方法，其包括：形成多个第一沟槽，所述多个第一沟槽跨越存储器单元阵列区及环绕设置在半导体衬底上的所述存储器单元阵列区的外围区平行延伸，多个存储器单元布置在所述存储器单元阵列区中，所述外围区中没有布置存储器单元；用第一导电膜填充所述存储器单元阵列区及所述外围区中的所述第一沟槽；将所述第一导电膜回蚀到所述存储器单元阵列区中的所述第一沟槽的中间，以暴露所述存储器单元阵列区中的所述第一沟槽的上部分；用第二导电膜填充所述存储器单元阵列区中的所述第一沟槽的所述上部分；在所述存储器单元阵列区及所述外围区上方沉积第一绝缘膜；在布置在所述第一及第二导电膜之上的所述第一绝缘膜中，形成平行于所述存储器单元阵列区及所述外围区延伸的多个第二沟槽；用第二绝缘膜填充所述第二沟槽，以在所述存储器单元阵列区及所述外围区中形成多个绝缘壁，所述多个绝缘壁包含偶数编号者及奇数编号者；在所述外围区中形成多个接触孔，以分别穿透所述多个绝缘壁中的偶数编号者，且暴露所述第一导电膜的顶部表面的对应部分；及用第三导电膜填充所述多个接触孔。
附图说明
图1A是展示根据实施例的半导体装置的存储器单元阵列区的一部分的示意性配置的平面图，且图1B是展示存储器垫的示意性配置的平面图；
图2是展示根据实施例的半导体装置的存储器单元的等效电路的示意性配置的实例的电路图；
图3A是展示根据实施例的半导体装置的存储器单元阵列区的示意性配置的平面布局图，且是图1B的边缘区A1的放大图；
图4A到4C及图5A到5C是展示根据实施例的半导体装置的示意性配置的图，且是分别展示沿图3A的线B-B及线C-C截取的部分的示意性配置的垂直横截面图；
图3A到图3D是展示图11A到图11C中所展示的工艺阶段之后的示范性工艺阶段中的示意性配置的实例的图；
图3A到图11C是展示根据实施例的半导体装置及制造所述半导体装置的方法的示意性配置的图，且是展示工艺序列中的示范性工艺阶段中的示意性配置的实例的图；
图3A、4A、5A、6A、7A、8A、9A、10A及11A是展示示范性工艺阶段中的示意性配置的实例的平面图；
图3B、4B、5B、6B、7B、8B、9B、10B及11B是分别展示沿图3A、4A、5A、6A、7A、8A、9A、10A及11A中的B-B线截取的部分的示意性配置的垂直横截面图；
图3C、4C、5C、6C、7C、8C、10C及11C是分别展示沿图3A、4A、5A、6A、7A、8A、10A及11A的线C-C截取的部分的示意性配置的垂直横截面图；
图3D是展示沿图3A的线D-D截取的一部分的示意性配置的垂直横截面图；及
图6D是展示沿图6A的线E-E截取的一部分的示意性配置的垂直横截面图。
具体实施方式
下面将参考附图详细解释本公开的各种实施例。以下详细描述参考附图，附图通过说明的方式展示本公开的特定方面及各种实施例。详细描述提供足够细节以使所属领域的技术人员能够实践本公开的这些实施例。在不脱离本公开的范围的情况下，可利用其它实施例，并且可进行结构、逻辑及电改变。本文公开的各种实施例不必相互排斥，因为所公开的一些实施例可与所公开的一或多个其它实施例组合以形成新实施例。
以下将参考图式描述根据实施例的半导体装置及其制造方法。在下文描述中，DRAM被例示为半导体装置。在实施例的描述中，公共或相关元件或大体上相同的元件由相同附图标记表示，并且将省略其描述。在图式中，相应图式中相应部件的尺寸及尺寸比不一定与实施例中那些的尺寸及尺寸比匹配。平面图及垂直截面图中对应部件的尺寸与尺寸比在两者之间不必匹配。下文描述中的垂直方向意指在半导体衬底1放置在下侧上时的向上及向下方向。
图1A及图1B是展示根据实施例的半导体装置的平面布局的图。如在图1A中所展示，半导体装置包含以矩阵形式布置在半导体衬底的表面上的多个存储器垫2。如在图1B中所展示，存储器垫2具有大体上矩形形状，且包含四个矩形边缘区A1、A2、A3及A4。
如在图式中所展示，多个字线20平行布置在每一存储器垫2上，以便于在X方向上延伸。多个位线18平行布置在每一存储器垫2上，以便于在图式中在Y方向上延伸。相应字线20连接到其外围部分处的行解码器(未展示)。平行于字线20的方向，换句话说，图式中的X方向被称为字线方向。平行于位线18的方向，即图式中的Y方向被称为位线方向。
相应位线18连接到其外围部分处的列解码器(未展示)。当对存储器单元执行读取/写入时，从列地址缓冲器(未展示)将所选择列地址输入到列解码器。多个位线18中的每一者与多个存储器单元中的相关联一者配对，以控制对多个存储器单元中的多个对应存储器单元的存取。
图2展示根据实施例的半导体装置的存储器单元阵列的等效电路。多个存储器单元15以矩阵形式布置，同时连接到经布置以便于彼此正交的多个字线20与多个位线18之间的相交点。一个存储器单元15包括一对存取晶体管16及存储电容器24。
例如，存取晶体管16包含金属氧化物半导体场效应晶体管(MOSFET)。存取晶体管16的栅极电极用作DRAM的字线20。字线20用作用于控制对应存储器单元的选择的控制线。存取晶体管16的源极及漏极中的一者连接到位线18，且另一者连接到存储电容器24。存储电容器24包含电容器，且通过在电容器中积累电荷来将数据存储在存储电容器24中。
当数据被写入存储器单元15时，用于导通存取晶体管16的电势被施加到字线20，且对应于写入数据“0”或“1”的低电势或高电势被施加到位线18。当从存储器单元15读出数据时，用于导通存取晶体管16的电势被施加到字线20。因此，通过连接到位线18的感测放大器来感测从存储电容器24汲取到位线18的电势，借此确定数据。
图3A是展示图1B中所展示的边缘区A1的示意性配置的平面布局图。边缘区A2、A3及A4的平面布局被设置为关于图3A中所展示的平面布局对称。边缘区A1、A2、A3及A4的包含其横截面结构的配置大体上相同。在下文描述中，将描述边缘区A1的配置。
如在图3A中所展示，在边缘区A1中，半导体装置包含存储器单元阵列区M、X方向虚设存储器单元阵列区N1、Y方向虚设存储器单元阵列区N2、X方向外围区O1及Y方向外围区O2。虚设存储器单元阵列区N1及N2环绕存储器单元阵列区M的外围。外围区O1及O2环绕虚设存储器单元阵列区N1及N2的外围。在存储器单元阵列区M、虚设存储器单元阵列区N1及X方向外围区O1中设置在Y方向上以相等节距平行布置的多个字线20。在存储器单元阵列区M、虚设存储器单元阵列区N2及Y方向外围区O2中，正交于多个字线20布置在X方向上以相等节距平行布置的多个位线20。存储器单元的有源区3布置在字线20与位线18之间的相交点处。
位线18及字线20从存储器单元阵列区M平行地延伸到虚设存储器单元阵列区N1及N2以及外围区O1及O2。在X方向外围区O1中设置连接到对应字线20的字线接触电极201及字线提取电极202。字线接触电极201具有类似插头的形状(例如，接触电极201可被称为“接触插头”)。此外，在Y方向外围区O2中设置连接到对应位线18的外围位线接触电极181及位线提取电极182。字线接触电极201每隔一个地连接到字线20。外围位线接触电极181每隔一个地连接到位线18。
在虚设存储器单元阵列区N1中，多个虚设位线19以与位线18相同的节距、与位线18平行而布置。在虚设存储器单元阵列区N2中，多个虚设字线21以与字线20相同的节距、与字线20平行而布置。如在图3A中所展示，虚设位线接触电极191及虚设位线提取电极192连接到虚设位线19，使得维持含有位线18及虚设位线19的每隔一个位线的位置关系。
有源区3的纵向方向关于位线18以预定角度倾斜。字线20用作设置在有源区3中的存储器单元的存取晶体管的栅极电极。如稍后描述，位线18经由稍后描述的图6D中所展示的位线触点17连接到有源区3的中央部分。存储电容器24连接到有源区3的两端。
字线20经布置以便于从存储器单元阵列区M跨越虚设存储器单元阵列区N1而线性延伸到X方向外围区O1。在X方向外围区O1中设置电连接到字线20的字线接触电极201。
边缘区A2具有通过相对于边缘区A1的布置互换字线接触电极201的配置而获得的布局。在边缘区A2中，字线接触电极201连接到所述字线接触电极201在边缘区A1中未连接到的字线20。在边缘区A3及边缘区A4中建立类似关系。边缘区A3具有通过相对于边缘区A1的布置互换外围位线接触电极181的配置而获得的布局。在边缘区A3中，外围位线接触电极181连接到所述外围位线接触电极181在边缘区A1中未连接到的位线18。在边缘区A2及边缘区A4中建立类似关系。假设多个字线20经布置使得偶数编号字线20及奇数编号字线20重复，那么在外围区O1中，字线接触电极201及字线提取电极202连接到偶数编号字线20。在边缘区A2的外围区中，字线接触电极201及字线提取电极202连接到奇数编号字线20。在外围区O1，在多个字线20上方布置第四绝缘膜8。在外围区O1中，第四绝缘膜8环绕多个字线接触电极201及绝缘壁36。
图3B是展示沿图3A中的线B-B截取的一部分的示意性配置的垂直横截面图。图3C是展示沿图3A的线C-C截取的一部分的示意性配置的垂直横截面图。图3D是展示沿图3A的线D-D截取的一部分的示意性配置的垂直横截面图。
如在图3A、3B、3C及3D中所展示，根据实施例的半导体装置包括半导体衬底1、第一绝缘膜5、字线20、第二绝缘膜6、第三绝缘膜7、第四绝缘膜8、绝缘壁36、第六绝缘膜10、字线接触电极201、字线提取电极202及第八绝缘膜12。第一绝缘膜5布置在半导体衬底1上。第三绝缘膜7及第四绝缘膜8设置在第一绝缘膜5上。第六绝缘膜10及第八绝缘膜12进一步设置在第四绝缘膜8上。
第一绝缘膜5设置有在第一绝缘膜5中设置的沟槽中的字线20，且第二绝缘膜6设置在字线20上。字线接触电极201及字线提取电极202经设置以便于每隔一个地连接到字线20。第八绝缘膜12经设置以便于覆盖字线提取电极202。绝缘壁36被设置在字线20上方。绝缘壁36经设置以便于跨越存储器单元阵列区M、虚设存储器单元阵列区N1及外围区O1连续延伸。字线接触电极201穿透绝缘壁36且到达字线20的顶部表面。字线接触电极201中的每一者连接到字线中的相关联一者。绝缘壁36至少设置在外围区O1中。
如在图3C中所展示，在存储器单元阵列区M中，根据实施例的半导体装置包括半导体衬底1、栅极电极14、绝缘壁36、第一电容式接触电极251、第二电容式接触电极252、衬垫电极253、第八绝缘膜12及存储电容器24。栅极电极14形成在设置于半导体衬底1中的沟槽中。
栅极电极14通过层压第一导电部分142及第二导电部分143来配置。帽绝缘膜144层压在第二导电部分143上。栅极电极4及帽绝缘膜144的外围被覆盖有栅极绝缘膜141，以使半导体衬底1及栅极电极14彼此绝缘。
存储电容器24包括下电极241、电容式绝缘膜242及上电极243。电容式绝缘膜242布置在下电极241与上电极243之间。电容器由下电极24l、电容式绝缘膜242及上电极243形成。下电极241连接到衬垫电极253。
下电极241经由衬垫电极253、第二电容式接触电极252及第一电容式接触电极251电连接到有源区3。帽绝缘膜144沿在Y方向上延伸的栅极电极14布置，且电绝缘及分离彼此邻近布置的第一电容式接触电极251及第二电容式接触电极252。
如在图3B、3C及3D中所展示，字线20经设置以便于跨越存储器单元阵列区M、虚设存储器单元阵列区N1及X方向外围区O1延伸。在存储器单元阵列区M中，字线20用作存储器单元15的栅极电极14。在X方向外围区O1中，字线20包含第一导电部分142。绝缘壁36在存储器单元阵列区M、虚设存储器单元阵列区N1及X方向外围区O1中布置在字线20上方。隔离件4形成在半导体衬底1中。
接下来，将参考图3A到图11C描述根据实施例的半导体装置的制造方法。来自图3A到图11C的图式是按工艺序列展示图1B中所展示的边缘区A1的示意性配置的图。
首先，如在图4A、4B及4C中所展示，第一绝缘膜5形成于在X方向外围区O1中的半导体衬底1上形成的凹槽中。字线20设置于在存储器单元阵列区M及虚设存储器单元阵列区N1及N2中的半导体衬底1中以及在X方向外围区O1中的外围隔离绝缘膜12中形成的沟槽中。在存储器单元阵列区M及虚设存储器单元阵列区N1及N2中，栅极绝缘膜141、第一导电部分142、第二导电部分143及帽绝缘膜144设置在沟槽中。在外围区O1及O2中，第一导电部分142设置在沟槽中。在存储器单元阵列区M及虚设存储器单元阵列区N1及N2中，第四绝缘膜8设置在半导体衬底1上。
例如，硅单晶衬底用作半导体衬底1。通过在半导体衬底1的外围区O1及O2中形成凹槽且用包括例如氮化硅(SiN)、二氧化硅(SiO2)或类似者的绝缘体来填充沟槽而形成第一绝缘膜5。通过使用已知光刻技术及干蚀刻技术来形成在其中形成字线20的沟槽。在半导体衬底1及第一绝缘膜5的蚀刻速率大体上彼此相等的条件下执行干蚀刻。
栅极绝缘膜141含有例如二氧化硅。栅极绝缘膜141例如通过使半导体衬底1经受热氧化而形成。第一导电部分142包含导电材料，例如包含氮化钛(TiN)。第二导电部分143包含导电材料，例如，包含掺杂有例如磷(P)或砷(As)的杂质的多晶硅(Si)。帽绝缘膜144包含例如氮化硅(SiN)。例如，通过使用已知化学气相沉积(CVD)在沟槽中形成导电材料且接着通过各向异性干蚀刻执行回蚀而形成第一导电部分142、第二导电部分143及帽绝缘膜144。在一些实施例中，沟槽被填充有第一导电膜，然后将所述第一导电膜蚀刻回到存储器单元阵列区中沟槽的中间，以暴露存储器单元阵列区中沟槽的上部分。存储器单元阵列区中沟槽的上部分填充第二导电膜。沟槽中的第一导电膜表示第一导电部分142，且沟槽的上部分中的第二导电膜表示第二导电部分143。
如在图4B中所展示，第二绝缘膜6形成在X方向外围区O1中的字线20上方。第三绝缘膜7、第五绝缘膜9、第六绝缘膜10及第七绝缘膜11形成在第二绝缘膜6及第一绝缘膜5上方。第二绝缘膜6、第三绝缘膜7及第六绝缘膜10含有例如氮化硅(SiN)。第五绝缘膜9及第七绝缘膜11包含二氧化硅。例如，通过使用CVD技术来形成第二绝缘膜6、第三绝缘膜7、第五绝缘膜9、第六绝缘膜10及第七绝缘膜11。
如在图4C中所展示，第四绝缘膜8设置在存储器单元阵列区M中的半导体衬底1上。将在其中形成字线20的沟槽设置在第四绝缘膜8及半导体衬底1中。第五绝缘膜9及第七绝缘膜11设置在第四绝缘膜8及帽绝缘膜144上方。第四绝缘膜8及第七绝缘膜11含有例如氮化硅(SiN)。第五绝缘膜9包含例如二氧化硅。例如，通过使用CVD技术形成第四绝缘膜8、第五绝缘膜9及第七绝缘膜11。
如在图4A、4B及4C中所展示，在其上形成上述构件的半导体衬底1上方形成多个蚀刻掩模40。蚀刻掩模40含有例如多晶硅。例如通过使用已知双图案化技术或四图案化技术对多晶硅进行图案化来形成蚀刻掩模40。多个蚀刻掩模40每一者在Y方向上线性延伸，且在X方向上以预定节距平行布置。多个蚀刻掩模40中的每一者布置在多个字线20的邻近字线20之间的上方。
此外，形成抗蚀剂44以便于覆盖外围区O1及O2。通过使用已知光刻技术形成抗蚀剂44。抗蚀剂44不在存储器单元阵列区M及虚设存储器单元阵列区N1及N2上方形成，且在这些区上方打开。
接下来，如在图5A、5B及5C中所展示，通过使用抗蚀剂44及蚀刻掩模40来执行各向异性干蚀刻。执行此蚀刻以便于停止在第三绝缘膜7及帽绝缘膜144上。因此，通过蚀刻来移除既没有覆盖抗蚀剂44也没有覆盖蚀刻掩模40的区中的第七绝缘膜11、第六绝缘膜10及第五绝缘膜9。
通过此步骤，在存储器单元阵列区M、虚设存储器单元阵列区N1及N2以及X方向外围区O1中的字线20正上方形成沟槽42。
接下来，如在图6A、6B、6C及6D中所展示，在移除蚀刻掩模40及抗蚀剂44之后，绝缘壁36填充在沟槽42中。绝缘壁36包含绝缘膜，且例如含有氮化硅(SiN)。例如，通过使用CVD技术在沟槽42中及第五绝缘膜9上形成绝缘膜且接着使用各向异性干蚀刻执行回蚀以致使绝缘膜保留在沟槽42中而形成绝缘壁36。绝缘壁36的侧表面用第五绝缘膜9覆盖。绝缘壁36由第五绝缘膜9夹紧。在图6D中所展示的横截面图中，因为设置了蚀刻掩模40，所以没有形成沟槽42。
如在图6D中所展示，在有源区3的中央部分中，位线18及有源区3通过位线触点17彼此连接。有源区3由隔离件4分割。位线触点17的外围由位线触点绝缘膜171环绕，以在位线触点17与邻近于其的字线20之间绝缘。位线触点17含有掺杂有例如磷的杂质的多晶硅(Poly-Si)。位线触点绝缘膜171包含例如氮化硅(SiN)。
位线18的顶部表面及侧表面由位线绝缘膜18a环绕。位线绝缘膜18a包括第一位线绝缘膜183、第二位线绝缘膜184及第三位线绝缘膜185的层压膜。第一位线绝缘膜183设置在位线18的上部分上，以便于在Z方向上延伸。第二位线绝缘膜184及第三位线绝缘膜185经设置以便于被层压在位线18及第一位线绝缘膜183的侧表面上。
第一位线绝缘膜183及第三位线绝缘膜185含有氮化硅。第二位线绝缘膜184包含硅酸碳化物(SiOC)，其为具有低相对介电常数的低K膜。第五绝缘膜9被设置在位线绝缘膜18a之间。在关于图5A到5C所描述的步骤中，因为在位线绝缘膜18a及第五绝缘膜9的顶部表面上设置了蚀刻掩模40，所以不执行蚀刻，且位线绝缘膜18a及第五绝缘膜9保留。
接下来，如在图7A、7B及7C中所展示，在虚设存储器单元阵列区N1及N2以及外围区O1及O2中形成抗蚀剂46。抗蚀剂46不设置在存储器单元阵列区M中，而在存储器单元阵列区M中打开。
接下来，用抗蚀剂46作为掩模在存储器单元阵列区M上执行各向异性干蚀刻。此各向异性干蚀刻是在氮化硅及硅的蚀刻速率较低且二氧化硅的蚀刻速率高于氮化硅及硅的蚀刻速率的条件下执行的。如在图7A及7C中所展示，此蚀刻将绝缘壁36及位线绝缘膜18a留在存储器单元阵列区M中，移除第五绝缘膜9及第四绝缘膜8，且暴露第三绝缘膜7及有源区3的表面。绝缘壁36经形成以具有在X方向上延伸的壁形状。如在图7B中所展示，X方向外围区O1不会被此蚀刻改变，这是因为X方向外围区O1由抗蚀剂46遮蔽。
接下来，如在图8A、8B及8C中所展示那样移除抗蚀剂46。此后，掺杂有例如磷的杂质的多晶硅25a在存储器单元阵列区M、虚设存储器单元阵列区N1及N2以及外围区O1及O2的表面上形成，以便于填充在存储器单元阵列区M的多个绝缘壁36之间。接下来，在多晶硅25a上执行回蚀。多晶硅25a含有硅，且例如通过CVD技术来形成。例如，通过使用各向异性或各向同性干蚀刻来执行回蚀。回蚀是在二氧化硅及氮化硅的蚀刻速率较低且多晶硅的蚀刻速率较高的条件下执行。
多晶硅25a被回蚀到使得绝缘壁36的上部361暴露且绝缘壁36的下部填充有剩余多晶硅25a的程度。剩余多晶硅25a将用作第一电容式接触电极251。第一电容式接触电极251连接到有源区3。
接下来，如在图9A及9B中所展示，字线接触孔204形成在X方向外围区O1中的字线20之上。字线接触孔204的形成是通过已知光刻技术及各向异性干蚀刻来执行。各向异性干蚀刻是在氮化硅的蚀刻速率较高且二氧化硅的蚀刻速率较低的条件下执行。
通过上述步骤，在字线接触孔204中蚀刻绝缘壁36、第三绝缘膜7及第二绝缘膜6。在字线接触孔204的上部分处蚀刻第七绝缘膜11及第六绝缘膜10。字线20的顶部表面暴露在字线接触孔204的底部部分处。
在此蚀刻中，含有二氧化硅的第五绝缘膜9的蚀刻速率较低，使得即使用于形成字线接触孔204的抗蚀剂的位置被移位，字线接触孔204在横向方向上的移位也被抑制。因此，即使由于在字线接触孔204中形成导电材料的膜之前执行的预处理而导致字线接触孔204扩展到邻近字线20，当导电材料填充在字线接触孔204中时，也可抑制邻近字线20之间发生短路。
接下来，如在图10A、10B及10C中所展示，在存储器单元阵列区M、虚设存储器单元阵列区N1及N2以及外围区O1及O2的表面上、在字线接触孔204内部以及存储器单元阵列区M的第一电容式接触电极251上形成导电材料膜。在形成导电材料膜之前，实行使用例如稀释氟化氢(DHF)的预处理。此预处理移除在第一电容式接触电极251的表面上形成的天然氧化物。
接下来，在此导电材料膜上执行回蚀。例如，通过使用CVD技术来执行导电材料的膜形成。例如，钨(W)用作导电材料。例如，各向异性干蚀刻可用作回蚀。
回蚀执行到使得导电材料的上表面与绝缘壁36及第六绝缘膜10的上表面平齐的程度。绝缘壁36及第六绝缘膜10的上表面通过回蚀暴露。保留在字线接触孔204中的导电材料将用作字线接触电极201。
在存储器单元阵列区M中，导电材料同样被回蚀到使得导电材料的上表面与绝缘壁36的上表面齐平的程度。保留在第一电容式接触电极251的上部分处的沟槽中的导电材料将用作第二电容式接触电极252。例如，在存储器单元阵列区M中，硅化钴(CoSi)可在第一电容式接触电极251与第二电容式接触电极522之间形成。在形成硅化钴之前，使用稀释的氟化氢执行预处理。第一电容式接触电极251、第二电容式接触电极252及衬垫电极253将用作用于连接存储电容器24及有源区3的电极，如稍后所述。绝缘壁36具有将邻近第一及第二电容式接触电极251及252彼此绝缘及分离的功能。
如在图10A中所展示，在位线18及虚设位线19上形成外围位线接触电极181及虚设位线上接触电极191。通过使用已知光刻技术及已知各向异性干蚀刻技术来形成接触孔且接着用导电材料填充所述接触孔而形成外围位线接触电极181及虚设位线接触电极191。
接下来，如在图11A、11B及11C中所展示，在X方向外围区O1中形成待连接在字线接触电极201上的字线提取电极202。此外，在Y方向外围区O2中形成分别待连接到位线18及虚设位线19的虚设位线接触电极191及虚设位线提取电极192。字线提取电极202、位线提取电极182及虚设位线提取电极192包含导电材料，例如，钨(W)。通过在整个表面上方形成导电材料的膜，且接着使用已知光刻技术及已知各向异性干蚀刻技术将导电材料图案化，形成字线提取电极202、位线提取电极182及虚设位线提取电极192。
此外，在存储器单元阵列区M中，待连接到第二电容式接触电极252的衬垫电极253形成在第二电容式接触电极252上。衬垫电极253包含导电材料，例如，钨(W)。通过使用已知光刻技术及已知各向异性干蚀刻技术对导电材料进行图案化来形成衬垫电极253。此外，可使用已知双图案化技术或四图案化技术来形成衬垫电极253。例如，通过使用CVD技术来形成导电材料。在形成衬垫电极253期间，例如，通过在外围区O1及O2以及虚设存储器单元阵列区N1及N2上形成适当的掩模，仅可处理存储器单元阵列区M。
接下来，如在图3A、3B、3C及3D中所展示，形成第八绝缘膜12，以便于覆盖存储器单元阵列区M、虚设存储器单元阵列区N1及N2以及外围区O1及O2的上表面。第八绝缘膜12含有例如二氧化硅(SiO2)。例如通过CVD技术来形成第八绝缘膜12。在存储器单元阵列区M中，形成存储电容器24。存储电容器24包含下电极241、电容式绝缘膜242及上电极243。
通过以下步骤形成存储电容器24。第八绝缘膜12形成在包括存储器单元阵列区M的区中。第八绝缘膜12含有二氧化硅，且例如通过CVD技术来形成。接下来，形成到达每一衬垫电极253的上部的霍尔(hall)孔。霍尔孔是通过已知光刻技术及各向异性干蚀刻来形成。
接下来，将下电极241填充在霍尔孔中。接下来，将环绕下电极241的第八绝缘膜12蚀刻并移除到使得其具有尚未暴露衬垫电极253的高度的程度。例如通过使用各向同性干蚀刻或使用缓冲氢氟酸(BHF)的湿蚀刻来执行第八绝缘膜12的蚀刻。下电极241包含导电材料，例如氮化钛(TiN)。例如通过CVD技术来形成下电极241。上电极243连接到电势(未展示)，且用作存储电容器24的板电极。
接下来，形成电容式绝缘膜242以便于覆盖下电极241。电容式绝缘膜242含有例如氧化铪(HfO2)。例如，通过使用CVD技术来形成电容式绝缘膜242。接下来，形成上电极243以便于整体地覆盖用电容式绝缘膜242覆盖的多个下电极241。上电极243包含导电材料，例如氮化钛(TiN)。例如通过CVD技术来形成上电极243。
根据实施例的半导体装置由上述步骤形成。
如上文描述，在根据实施例的半导体装置中，绝缘壁36不仅在存储器单元阵列区M中，而且在X方向外围区O1中形成在字线20正上方。当在X方向外围区O1中形成待连接到字线20的字线接触电极201时，字线接触孔204是在绝缘壁36的蚀刻速率较高的条件下形成的，借此抑制字线接触孔204从字线20移位。因此，可抑制邻近字线20之间发生短路。因此，可提高半导体装置的制造产率，且可增强半导体装置的可靠性。
如上文描述，已通过例示DRAM来描述根据实施例的半导体装置。然而，此为实例，且没有限制为DRAM的意图。除DRAM之外的存储器装置，例如，静态随机存取存储器(SRAM)、快闪存储器、可擦除可编程只读存储器(EPROM)、磁阻随机存取存储器(MRAM)、相变存储器及类似者可应用作为半导体装置。
尽管已在某些优选实施例及实例的上下文中公开各种实施例，但所属领域的技术人员将理解，本公开的范围超出特定公开的实施例，扩展到本公开的其它替代实施例及/或实施例的用途以及明显修改及其等效物。另外，基于本公开，本公开的范围内的其它修改对于所属领域的技术人员将是显而易见的。还预期，可对实施例的特定特征及方面进行各种组合或子组合，并且其仍落入本公开的范围内。应理解，所公开实施例的各种特征及方面可彼此组合或替代，以便形成所公开实施例的变化模式。因此，希望本公开的至少一些的范围不应受上文描述的特定公开实施例的限制。

Claims (20)

1.一种设备，其包括：
多个存储器单元，其在存储器单元阵列区中；
多个字线，其跨越所述存储器单元阵列区及其中没有布置存储器单元的外围区延伸；
多个接触插头，其分别在所述外围区中的所述多个字线中的偶数编号者上；及
多个绝缘壁，其分别在所述外围区中的所述多个字线中的奇数编号者上。
2.根据权利要求1所述的设备，其进一步包括所述外围区中的所述多个字线上方的绝缘膜，所述绝缘膜环绕所述外围区中的所述多个接触插头及所述多个绝缘壁。
3.根据权利要求2所述的设备，其中所述绝缘膜包括与所述多个绝缘壁中的每一者不同的绝缘材料。
4.根据权利要求3所述的设备，其中所述绝缘膜包括二氧化硅，且所述多个绝缘壁中的每一者包括氮化硅。
5.根据权利要求1所述的设备，其进一步包括分别在所述外围区中的所述多个字线中的所述偶数编号者上的多个额外绝缘壁；
其中所述多个额外绝缘壁中的每一者由所述多个接触插头中的相关联一者划分为两个部分。
6.根据权利要求5所述的设备，其中所述多个绝缘壁中的每一者及所述多个额外绝缘壁中的每一者从所述存储器单元阵列区延伸到所述外围区。
7.根据权利要求1所述的设备，其中所述多个字线中的每一者在所述存储器单元阵列区中具有第一电极部分及在所述第一电极部分上的第二电极部分，且
其中所述外围区中的所述多个字线中的每一者具有所述第一电极部分。
8.根据权利要求7所述的设备，其中所述第一电极部分包括氮化钛，且所述第二电极部分包括掺杂有杂质的多晶硅。
9.一种设备，其包括：
多个存储器单元，其在存储器单元阵列区中；
多个字线，其跨越第一外围区、所述存储器单元阵列区及第二外围区延伸，其中所述第一及第二外围区不具有存储器单元；
多个第一接触插头，其分别在所述第一外围区中的所述多个字线中的偶数编号者上；
多个第二接触插头，其分别在所述第二外围区中的所述多个字线中的奇数编号者上；
多个第一绝缘壁，其在所述第一外围区中的所述多个字线中的所述奇数编号者上；及
多个第二绝缘壁，其分别在所述第二外围区中的所述多个字线中的所述偶数编号者上。
10.根据权利要求9所述的设备，其进一步包括在所述第一及第二外围区中的所述多个字线上方的绝缘膜，所述绝缘膜环绕所述第一及第二外围区中的所述多个第一接触插头、所述多个第二接触插头、所述多个第一绝缘壁及所述多个第二绝缘壁。
11.根据权利要求10所述的设备，其中所述绝缘膜包括与所述多个第一绝缘壁及所述多个第二绝缘壁中的每一者个不同的绝缘材料。
12.根据权利要求11所述的设备，其中所述绝缘膜包括二氧化硅，且所述多个第一绝缘壁及所述多个第二绝缘壁中的每一者包括氮化硅。
13.根据权利要求9所述的设备，其进一步包括：
多个第三绝缘壁，其分别在所述第一外围区中的所述多个字线中的所述偶数编号者上；及
多个第四绝缘壁，其分别在所述第二外围区中的所述多个字线中的所述奇数编号者上；
其中所述多个第三绝缘壁中的每一者分别由所述多个第一接触插头中的相关联一者划分为两个部分；且
其中所述多个第四绝缘壁中的每一者分别由所述多个第二接触插头中的相关联一者划分为两个部分。
14.根据权利要求9所述的设备，其中所述第一绝缘壁中的每一者及所述第二绝缘壁中的每一者跨越所述第一外围区、所述存储器单元阵列区及所述第二外围区延伸。
15.根据权利要求9所述的设备，其中所述多个字线中的每一者在所述存储器单元阵列区中具有第一电极部分及在所述第一电极部分上的第二电极部分，且
其中所述第一及第二外围区中的所述多个字线中的每一者具有所述第一电极部分。
16.根据权利要求15所述的设备，其中所述第一电极部分包括氮化钛，且所述第二电极部分包括掺杂有杂质的多晶硅。
17.一种方法，其包括：
形成多个第一沟槽，所述多个第一沟槽跨越存储器单元阵列区及环绕设置在半导体衬底上的所述存储器单元阵列区的外围区平行延伸，多个存储器单元布置在所述存储器单元阵列区中，所述外围区中没有布置存储器单元；
用第一导电膜填充所述存储器单元阵列区及所述外围区中的所述第一沟槽；
将所述第一导电膜回蚀到所述存储器单元阵列区中的所述第一沟槽的中间，以暴露所述存储器单元阵列区中的所述第一沟槽的上部分；
用第二导电膜填充所述存储器单元阵列区中的所述第一沟槽的所述上部分；
在所述存储器单元阵列区及所述外围区上方沉积第一绝缘膜；
在布置在所述第一及第二导电膜之上的所述第一绝缘膜中，形成平行于所述存储器单元阵列区及所述外围区延伸的多个第二沟槽；
用第二绝缘膜填充所述第二沟槽，以在所述存储器单元阵列区及所述外围区中形成多个绝缘壁，所述多个绝缘壁包含偶数编号者及奇数编号者；
在所述外围区中形成多个接触孔，以分别穿透所述多个绝缘壁中的偶数编号者，且暴露所述第一导电膜的顶部表面的对应部分；及
用第三导电膜填充所述多个接触孔。
18.根据权利要求17所述的方法，其中所述第一导电膜包括氮化钛，且所述第二导电膜包括掺杂有杂质的多晶硅。
19.根据权利要求17所述的方法，其中所述第一绝缘膜包括二氧化硅，且所述第二绝缘膜包括氮化硅。
20.根据权利要求17所述的方法，其中通过使用化学气相沉积技术来沉积所述第一导电膜及所述第二导电膜。
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