JPH056974A - 半導体記憶装置のメモリセル構造およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高集積化に適したダイナミック型半導体記憶
装置のメモリセル構造およびその製造方法を提供するこ
とを目的とする。 【構成】 この発明にかかる半導体記憶装置のメモリセ
ル構造は、主面を有する半導体基板と、半導体基板の主
面上に形成され、キャパシタの下部電極の一部を構成す
る第１の導電体と、筒状の形状を有し、その端部が第１
の導電体の周辺上で第１の導電体と接続してキャパシタ
の下部電極の他の一部を構成する第２の導電体と、第１
の導電体の表面であって半導体基板側と反対側の面と、
第２の導電体の表面との上を覆うように形成される絶縁
膜と、絶縁膜上に形成され、キャパシタの上部電極を構
成する第３の導電体とを備えたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、特
にダイナミック型半導体記憶装置のメモリセル構造およ
びその製造方法に関するものである。

【０００２】

【従来の技術】近年半導体記憶装置の進歩は目覚まし
く、ダイナミック型ランダムアクセスメモリ（ＤＲＡ
Ｍ）においても、その記憶特性を低下させずに高集積化
を図る試みが種々なされてきている。

【０００３】図１５は一般のＤＲＡＭの構成の一例を示
すブロック図である。図を参照して、メモリセルアレイ
１０１には複数のワード線および複数のビット線が互い
に交差するように配置されており、それらのワード線と
ビット線との各交点にメモリセルが設けられている。メ
モリセルの選択はＸアドレスバッファデコーダ１０２に
よって選択された１つのワード線と、Ｙアドレスバッフ
ァデコーダ１０３によって選択された１つのビット線と
の交点毎に行なわれる。選択されたメモリセルにデータ
が書込まれたり、あるいはそのメモリセルに蓄えられて
いるデータが読出されたりするが、このデータの書込／
読出の指示はＲ／Ｗ制御回路１０４に与えられる読出／
書込制御信号（Ｒ／Ｗ）によって行なわれる。データの
書込時には、入力データ（Ｄｉｎ）がＲ／Ｗ制御回路１
０４を介して選択されたメモリセルに入力される。一
方、データの読出には、選択されたメモリセルに蓄えら
れているデータがセンスアンプ１０５によって検出され
た後増幅され、データ出力バッファ１０６を介して出力
データ（Ｄｏｕｔ）として外部へ出力される。

【０００４】図１６はこのメモリセルの書込／読出動作
を説明するための示されたダイナミック型半導体記憶装
置のメモリセルの等価回路図である。

【０００５】図を参照して、ダイナミック型メモリセル
は１個の電界効果型トランジスタ１０８とキャパシタ１
０９とからなり、電界効果型トランジスタ１０８のゲー
ト電極はワード線１１０に、キャパシタ１０９に接続す
るソース／ドレイン電極はビット線１０７に各々接続す
る。データの書込時にはワード線１１０に所定の電荷が
印加されることによって電界効果型トランジスタ１０８
が導通するので、ビット線１０７に印加された電荷がキ
ャパシタ１０９に蓄えられる。一方、データの読出時に
はキャパシタ１０９に蓄えられていた電荷が、ワード線
１１０に所定の電荷が印加されることによって電界効果
型トランジスタ１１０が導通するので、ビット線１０７
を介してその電位が取出される。したがって、メモリセ
ルの記憶容量はキャパシタ１０９の容量に基づくことか
ら、読出書込動作の信頼性を向上させるためには、その
容量は大きい方が好ましい。

【０００６】図１７から図２０には、従来のＤＲＡＭの
スタック型メモリセルの製造方法を示す工程断面図であ
る。

【０００７】以下これらの図を参照してその製造方法に
ついて説明する。 第１工程（図１７参照）：まずＰ型シリコン基板よりな
る半導体基板１の主面上に素子分離酸化膜２がＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆＳｉｌ
ｉｃｏｎ）法によって形成されて、素子分離領域が確保
される。半導体基板１の主面上全面にメモリトランジス
タのゲート絶縁膜となる絶縁膜３が形成され、さらにそ
の上にリン等の不純物が添加された多結晶シリコン４が
例えばＣＶＤ法等によって形成される。さらに、多結晶
シリコン４上にＣＶＤ法等によって酸化膜５が前面に形
成される。次に、フォトレジスト等を用いて、多結晶シ
リコン４と酸化膜５とをメモリトランジスタのゲート電
極に対応した形状となるようにパターニングを行なう。
そして、パターニングされた多結晶シリコン４および酸
化膜５とをマスクとして、半導体基板１の主面にリン等
の不純物がイオン注入され、半導体基板１の導電型と逆
導電型の不純物拡散領域６ａおよび６ｂが形成される。

【０００８】第２工程（図１８参照）：図１７の状態か
ら、酸化膜５を覆うように、半導体基板１の主面上に全
面に酸化膜をＣＶＤ法等によって形成し、この酸化膜を
異方性エッチングによって除去すると、多結晶シリコン
４と酸化膜５の側壁に残存した酸化膜によって、側壁酸
化膜７が形成される。次に酸化膜８をＣＶＤ法等によっ
て全面に形成した後、所定形状にこの酸化膜８をパター
ニングする。

【０００９】第３工程（図１９参照）：次にリン等の不
純物を含んだ多結晶シリコン９をＣＶＤ法等によって全
面に形成し、メモリセルの下部電極を構成するストレー
ジノードに対応した形状にこれをパターニングする。

【００１０】第４工程（図２０参照）：パターニングさ
れた多結晶シリコン９を覆うように半導体基板１上全面
にキャパシタ絶縁膜１０が形成される。次に、リン等の
不純物を含んだ多結晶シリコン１１がキャパシタ絶縁膜
１０上全面にＣＶＤ法等によって形成される。多結晶シ
リコン１１はキャパシタの上部電極となる形状にパター
ニングされ、併せてこのパターニングによって露出した
キャパシタ絶縁膜１０も除去される。

【００１１】第５工程（図２１参照）：多結晶シリコン
１１および酸化膜８を覆うように全面に酸化膜１２がＣ
ＶＤ法等によって形成され、次工程で形成されるビット
線によって不純物拡散領域６ｂとのコンタクトをとるた
めのコンタクトホール１３が酸化膜１２をパターニング
することによって形成される。これによって不純物拡散
領域６ｂの一部が露出する。

【００１２】第６工程（図２２参照）：露出した不純物
拡散領域６ｂの上を含み、酸化膜１２上にリン等の不純
物を含んだ多結晶シリコン１４がＣＶＤ法等で形成され
る。続いてスパッタ法等を用いて高融点金属シリサイド
１５が多結晶シリコン１４上に形成される。次に多結晶
シリコン１４およびシリサイド１５を所定のビット線の
形状に合致するようにパターニングを行ない、所望のビ
ット線が形成される。このようにして、多結晶シリコン
単層のビット線に比べ、低抵抗なビット線１６が形成さ
れる。

【００１３】次に図２２を参照して、ＤＲＡＭにおける
メモリ動作について簡単に説明する。

【００１４】電荷が供給されるビット線１６は、トラン
ジスタ１７のオンによって、不純物領域６ａおよび６ｂ
を通してストレージノード９に接続される。これによっ
て、ビット線１６から供給された電荷が、ストレージノ
ード９に蓄積され、書込動作が行なわれる。読出動作は
この書込動作の逆の動作として行なわれ、すなわち特定
セルのストレージノードに蓄積された電荷がトランジス
タのオンによってビット線１６に読出されることによっ
て行なわれる。

【００１５】

【発明が解決しようとする課題】上記のような従来の半
導体装置では、電荷を蓄積するメモリセルのストレージ
ノードが１層の多結晶シリコン９のみで形成されている
ため、キャパシタの容量としては十分ではなかった。す
なわち、半導体装置の高集積化を図るためには、小さな
メモリセルの占有面積で、キャパシタ容量をできるだけ
大きくとる必要があった。

【００１６】この発明は上記のような課題を解決するた
めになされたもので、メモリセルの平面的占有面積を変
えることなく、大容量の電荷蓄積容量を備えた半導体装
置のメモリセル構造およびその製造方法を提供すること
を目的とする。

【００１７】

【課題を解決するための手段】請求項１の発明にかかる
半導体記憶装置のメモリセル構造は、主面を有する半導
体基板と、半導体基板の主面上に形成され、キャパシタ
の下部電極の一部を構成する第１の導電体と、筒状の形
状を有し、その端部が第１の導電体の周辺上で第１の導
電体と接続してキャパシタの下部電極の他の一部を構成
する第２の導電体と、第１の導電体の表面であって、半
導体基板側と反対側の面と第２の導電体の表面との上を
覆うように形成される絶縁膜と、絶縁膜上に形成され、
キャパシタの上部電極を構成する第３の導電体とを備え
たものである。

【００１８】請求項２の発明にかかる半導体記憶装置の
製造方法は、半導体基板上に第１の導電体を形成する工
程と、第１の導電体上の所定の位置であって、キャパシ
タに対応した大きさの絶縁体アイランドを形成する工程
と、絶縁体アイランドを覆い、第１の導電体上に第２の
導電体を形成する工程と、第２の導電体上に第１の絶縁
膜を形成する工程と、第１の絶縁膜を異方的にエッチン
グして、絶縁体アイランドの側部に形成された第２の導
電体上の第１の絶縁膜のみを側壁絶縁膜として残す工程
と、異方的エッチング工程によって露出した第２の導電
体およびその下部の第１の導電体を除去し、絶縁体アイ
ランドを露出させる工程と、残存の側壁絶縁膜と露出し
た絶縁体アイランドを除去する工程と、残存した第１の
導電体の一部とその周辺位置に残存した第２の導電体の
一部との上を覆うように第２の絶縁膜を形成する工程
と、第２の絶縁膜上に第３の導電体を形成する工程とを
備えたものである。

【００１９】

【作用】請求項１の発明においては、第１の導電体と第
２の導電体とでキャパシタの下部電極が構成される。

【００２０】請求項２の発明においては、異方的エッチ
ングによって第１の導電体と第２の導電体から構成され
るキャパシタの下部電極が自己整合的に形成される。

【００２１】

【実施例】図１はこの発明の一実施例によるＤＲＡＭの
メモリセルの平面構成を示す図であり、図２は図１のＩ
Ｉ−ＩＩ断面図である。

【００２２】図を参照して、メモリセルの構成について
説明する。メモリセルエリアには、複数のワード線４
と、ビット線１６とが交差しており、その交差部分にメ
モリセルが形成されている。半導体基板１の主面に、素
子活性領域が素子分離膜２によって規定されている。素
子活性領域には、メモリトランジスタのソース／ドレイ
ン領域を構成する不純物拡散領域６ａおよび６ｂが各々
形成されている。活性領域６ａおよび６ｂの間の領域上
にはゲート絶縁膜３を介してゲート電極４が形成され
る。このゲート電極４は図１においてワード線４の一部
を構成するものである。

【００２３】拡散領域６ａ上には、ストレージノードコ
ンタクト３９を介してキャパシタの下部電極となるスト
レージノードを構成する多結晶シリコン膜３０が形成さ
れている。多結晶シリコン３０の周辺部上には、筒状の
多結晶シリコン膜２９が形成されている。この多結晶シ
リコン膜２９および３０によって、メモリセルの下部電
極が構成される。多結晶シリコン膜２９および３０の表
面はキャパシタ絶縁膜としての酸化膜３１が形成され、
さらにその上にキャパシタ電極の上部電極となる多結晶
シリコン膜３２が全面に形成されている。このようにし
て多結晶シリコン膜２９および３０と、絶縁膜３１と、
多結晶シリコン膜３２とでキャパシタ電極が構成されて
いる。キャパシタ電極を覆うように酸化膜３３が形成さ
れ、また酸化膜３３には拡散領域６ｂ上で、ビット線と
のコンタクトをとるためのコンタクトホール３５が形成
されている。多結晶シリコン１４および高融点金属シリ
サイド１５よりなるビット線１６はコンタクトホール３
５の形成によって露出した拡散領域６ｂの上を含み酸化
膜３３上に形成される。

【００２４】このようにして形成されたこの発明の一実
施例によるストレージノードの表面積を従来例として示
した図２２のストレージノードの表面積とを比較してみ
る。従来例として示したストレージノードの表面積は、
一般には９．０μｍ² である。これに対し、この発明の
一実施例におけるストレージノードの表面積は、図２で
示した多結晶シリコン膜２９の高さＨが０．５μｍのと
き、その表面積は約２１．０μｍ² となり従来例に比べ
て約２．３倍の表面積となる。また多結晶シリコン２９
の高さＨが１．０μｍのとき、その表面積は２９．７μ
ｍ² となり、従来の表面積に比べて約３．３倍の表面積
となる。このように、ストレージノードの平面的な占有
面積は従来例と変わることなく、実際的なキャパシタ表
面積が大幅に増大する。これによって、半導体記憶装置
の高集積化にあたり、その占有面積の縮小にもかかわら
ず、その容量を維持または増大することができるので、
その読出／書込動作における信頼性が大幅に向上する。

【００２５】図３から図１４は図２で示したメモリセル
構造の製造方法を示す概略工程断面図である。

【００２６】以下これらの図を参照してその製造方法に
ついて説明する。 第１工程（図３参照）：図３において、素子分離酸化膜
２、不純物拡散領域６ａおよび６ｂ、ゲート電極４、酸
化膜５および側壁酸化膜７の形成までは、従来例で示し
たものと同一であるので、ここでの説明は繰返さない。
この状態から、全面に酸化膜１８、窒化膜１９および酸
化膜２０を順にＣＶＤ法等を用いて順次形成する。次
に、酸化膜２０の上全面にフォトレジスト２１を塗布
し、これをパターニングすることによってレジスト２１
をマスクとして、露出した酸化膜１８、窒化膜１９およ
び酸化膜２０をエッチング除去する。

【００２７】第２工程（図４参照）：フォトレジスト２
１を除去した後、露出している不純物拡散領域６ａ上を
含み、酸化膜２０上全面にリン等の不純物を含んだ多結
晶シリコン膜２２を形成する。さらに多結晶シリコン膜
２２上に厚い酸化膜２３がＣＶＤ法等によって形成され
る。フォトレジスト２４が酸化膜２３上に塗布され所定
形状にパターニングされる。

【００２８】第３工程（図５参照）：図４で示したパタ
ーニングされたフォトレジスト２４をマスクとして、露
出している酸化膜２３をエッチング除去する。これによ
って、キャパシタが形成される位置に対応した位置に酸
化膜アイランド２５が形成される。この酸化膜２３のエ
ッチング時において、そのエッチングストッパとして、
多結晶シリコン２２が用いられる。次に酸化膜アイラン
ド２５を覆うように多結晶シリコン２２上全面にリン等
の不純物を含んだ多結晶シリコン膜２６がＣＶＤ法等で
形成される。さらに多結晶シリコン膜２６上に酸化膜２
７がＣＶＤ法等によって形成される。

【００２９】第４工程（図６参照）：酸化膜２７を異方
性ドライエッチングを行なうことよって、酸化膜アイラ
ンド２５の側壁に対応する位置にのみ、筒状の酸化膜２
８が残存する。

【００３０】第５工程（図７参照）：次に露出している
多結晶シリコン膜２６に対して，異方性ドライエッチン
グを行なう。このエッチングによって、まず露出してい
る多結晶シリコン２６が除去され、エッチングが続行さ
れることによって、多結晶シリコン膜２６の下部に形成
されていた多結晶シリコン膜２２もエッチング除去さ
れ、酸化膜２０が露出される。このようなエッチングに
よって、酸化膜２５および多結晶シリコン膜２９の下部
に形成されていた多結晶シリコン膜３０のみが残ること
になる。ここで酸化膜２５および２０がこのエッチング
のストッパとして用いられることになる。このようにし
て、多結晶シリコン２９および３０よりなる２層のスト
レージノードが１回のマスク合せによってパターニング
されることになる。

【００３１】第６工程（図８参照）：次に弗酸を用いる
ことによって、酸化膜２０、２５および２８が各々除去
される。この除去工程においては、多結晶シリコン膜２
９および３０と、窒化膜１９とが弗酸に対する除去のス
トッパとなる。次に、キャパシタ絶縁膜となる絶縁膜３
１がストレージノードを構成する多結晶シリコン２９お
よび３０を覆うように全面に形成される。

【００３２】第７工程（図９参照）：図８の状態から、
絶縁膜３１を覆うように半導体基板１上全面にリン等の
不純物を含んだ多結晶シリコン膜３２がＣＶＤ法等によ
って形成される。この多結晶シリコン膜３２がキャパシ
タの上部電極（以下セルプレートと称す）となるもので
ある。

【００３３】第８工程（図１０参照）：多結晶シリコン
膜３２上にボロン、リン等を含んだ酸化膜３３がＣＶＤ
法等を用いて全面に形成され、これを熱処理することに
よって、酸化膜３３の表面が平坦化される。

【００３４】第９工程（図１１参照）：平坦化された酸
化膜３３上全面にフォトレジスト３４を塗布しこれをパ
ターニングする。パターニングされたフォトレジスト３
４をマスクとして、露出した酸化膜３３、多結晶シリコ
ン膜３２、窒化膜１９および酸化膜１８の順に順次エッ
チングを行なう。このようにして不純物拡散層６ｂを露
出すべく、コンタクトホール３５が形成される。

【００３５】第１０工程（図１２参照）：フォトレジス
ト３４を除去した後、コンタクトホール３５の内部を含
み、酸化膜３３上全面に酸化膜３６が形成される。この
酸化膜はセルプレート３２と後の工程でコンタクトホー
ル３５内に形成されるビット線との短絡を防止するため
のものである。

【００３６】第１１工程（図１３参照）：図１２の酸化
膜３６を異方性ドライエッチングを行なうことによっ
て、コンタクトホール３５の内側面にのみ酸化膜３７が
残存し、拡散領域６ｂが露出する。このようにすること
によって第９〜第１１工程で示したように、コンタクト
ホール３５の形成のマスク合せがすなわち、セルプレー
ト３２の形状を決定することになる。結局１回のマスク
合せによって、セルプレート３２とコンタクトホール３
５の形成が同時にできることになる。

【００３７】第１２工程（図１４参照）：次にコンタク
トホール３５の内部を含み、酸化膜３３上全面に多結晶
シリコン１４をＣＶＤ法等によって形成し、さらにその
上に、高融点金属シリサイド１５が形成される。この多
結晶シリコン１４および高融点金属シリサイド１５をパ
ターニングすることによって、ビット線１６が形成され
る。図から明白なように、コンタクトホール３５の内部
に形成された多結晶シリコン１４とコンタクトホール３
５に面したキャパシタのセルプレート３２との間には、
酸化膜３７が形成されており、それらの短絡を防止して
いる。このようにして、図２に示した構造のメモリセル
が完成する。

【００３８】なお、上記実施例では、ＤＲＡＭのメモリ
セル構造に適応しているが、その他の半導体記憶装置で
あっても、メモリセルの容量増大がその占有面積に対し
て望まれるものであれば、同様に適用できる。

【００３９】

【発明の効果】請求項１の発明は以上説明したとおり、
第１の導電体と第２の導電体とでキャパシタの下部電極
が構成されるので、その電極の表面積が拡大しキャパシ
タの保有電荷量が増大する。

【００４０】請求項２の発明は以上説明したとおり、異
方性エッチングによって第１の導電体と第２の導電体と
から構成されるキャパシタの下部電極が自己整合的に形
成されるので、立体的なキャパシタの下部電極が精度よ
くかつ効率的に形成される。

【図面の簡単な説明】

【図１】この発明の一実施例によるメモリセルエリアの
平面図である。

【図２】図１のＩＩ−ＩＩ断面図である。

【図３】この発明の一実施例による半導体記憶装置の製
造方法の第１工程を示す断面図である。

【図４】この発明の一実施例による半導体記憶装置の製
造方法の第２工程を示す断面図である。

【図５】この発明の一実施例による半導体記憶装置の製
造方法の第３工程を示す断面図である。

【図６】この発明の一実施例による半導体記憶装置の製
造方法の第４工程を示す断面図である。

【図７】この発明の一実施例による半導体記憶装置の製
造方法の第５工程を示す断面図である。

【図８】この発明の一実施例による半導体記憶装置の製
造方法の第６工程を示す断面図である。

【図９】この発明の一実施例による半導体記憶装置の製
造方法の第７工程を示す断面図である。

【図１０】この発明の一実施例による半導体記憶装置の
製造方法の第８工程を示す断面図である。

【図１１】この発明の一実施例による半導体記憶装置の
製造方法の第９工程を示す断面図である。

【図１２】この発明の一実施例による半導体記憶装置の
製造方法の第１０工程を示す断面図である。

【図１３】この発明の一実施例による半導体記憶装置の
製造方法の第１１工程を示す断面図である。

【図１４】この発明の一実施例による半導体記憶装置の
製造方法の第１２工程を示す断面図である。

【図１５】一般のダイナミック型半導体記憶装置の構成
を示すブロック図である。

【図１６】図１５で示したメモリセルアレイに含まれる
１メモリセルの構成を示す等価回路図である。

【図１７】従来の半導体記憶装置の製造方法の第１工程
を示す断面図である。

【図１８】従来の半導体記憶装置の製造方法の第２工程
を示す断面図である。

【図１９】従来の半導体記憶装置の製造方法の第３工程
を示す断面図である。

【図２０】従来の半導体記憶装置の製造方法の第４工程
を示す断面図である。

【図２１】従来の半導体記憶装置の製造方法の第５工程
を示す断面図である。

【図２２】従来の半導体記憶装置の製造方法の第６工程
を示す断面図である。

【符号の説明】

１ 半導体基板 １８ 酸化膜 １９ 窒化膜 ２０ 酸化膜 ２２ 多結晶シリコン膜 ２３ 酸化膜 ２４ フォトレジスト ２５ 酸化膜アイランド ２６ 多結晶シリコン膜 ２７ 酸化膜 ２８ 酸化膜 ２９ 多結晶シリコン膜 ３０ 多結晶シリコン膜 ３１ 絶縁膜 ３２ 多結晶シリコン膜 ３３ 酸化膜 ３４ フォトレジスト

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置のメモリセル構造であっ
   て、主面を有する半導体基板と、前記半導体基板の主面
   上に形成され、キャパシタの下部電極の一部を構成する
   第１の導電体と、筒状の形状を有し、その端部が前記第
   １の導電体の周辺上で前記第１の導電体と接続して前記
   キャパシタの下部電極の他の一部を構成する第２の導電
   体と、前記第１の導電体の表面であって前記半導体基板
   側と反対側の面と、前記第２の導電体の表面とを覆うよ
   うに形成される絶縁膜と、前記絶縁膜上に形成され、前
   記キャパシタの上部電極を構成する第３の導電体とを備
   えた半導体記憶装置のメモリセル構造。
2. 【請求項２】 半導体基板上に第１の導電体を形成する
   工程と、前記第１の導電体上の所定の位置であって、キ
   ャパシタに対応した大きさの絶縁体アイランドを形成す
   る工程と、前記絶縁体アイランドを覆い、前記第１の導
   電体上に第２の導電体を形成する工程と、前記第２の導
   電体上に第１の絶縁膜を形成する工程と、前記第１の絶
   縁膜を異方的にエッチングして、前記絶縁体アイランド
   の側部に形成された前記第２の導電体上の前記第１の絶
   縁膜のみを側壁絶縁膜として残す工程と、前記異方的エ
   ッチング工程によって露出した前記第２の導電体および
   その下部の前記第１の導電体を除去し、前記絶縁体アイ
   ランドを露出させる工程と、前記残存の側壁絶縁膜と前
   記露出した絶縁体アイランドとを除去する工程と、残存
   した前記第１の導電体の一部とその周辺位置上に残存し
   た前記第２の導電体の一部との上を覆うように第２の絶
   縁膜を形成する工程と、前記第２の絶縁膜上に第３の導
   電体を形成する工程とを備えた、半導体記憶装置の製造
   方法。