JP5147725B2 - セル内に並列接続された複数のトレンチ・キャパシタを有する複数ポート・メモリ(メモリを含む集積回路およびメモリ・セルを製造する方法) - Google Patents
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Description
102、202:キャパシタ
104、106:アクセス・トランジスタ
200、601:半導体基板
204、604、704:ディープ・トレンチ
205:主面
206:垂直型トランジスタ
210、616:埋め込みストラップ外方拡散(BSOD)領域
212:ストレージ・ノード
216:キャパシタ誘電体層
218:埋め込みプレート領域
222、407:分離カラー
225、610:埋め込みストラップ
226:ゲート導体
228:トレンチ上部酸化物
230、242:誘電体スペーサ
234、236:ビット線コンタクト・ビア
235:アレイ上部酸化物(ATO)
238、240:ワード線
244:層間誘電体層(ILD)
406、408:導電性材料
602:活性半導体領域
606:埋め込み誘電体領域
712:接続された下部
Claims (19)
- メモリを含む集積回路であって、前記メモリは、各々が、
単一の静電容量源として互いに接続された複数のキャパシタと、
前記複数のキャパシタの第1のキャパシタと第1のビット線との間に結合された第1のアクセス・トランジスタと、
前記複数のキャパシタの第2のキャパシタと第2のビット線との間に結合された第2のアクセス・トランジスタとを含むメモリ・セルのアレイを備え、
前記第1のアクセス・トランジスタのゲートが、第1のワード線に接続され、前記第2のアクセス・トランジスタのゲートが、第2のワード線に接続され、
前記複数のキャパシタは、それぞれ、トレンチの壁に沿って延びるキャパシタ誘電体層を有し、第1のキャパシタ・プレートと、前記第1のキャパシタ・プレートとは前記キャパシタ誘電体層の反対にある第2のキャパシタ・プレートとを有するトレンチ・キャパシタであり、
前記第1のキャパシタの前記第1のキャパシタ・プレートと、前記第2のキャパシタの前記第1のキャパシタ・プレートとは、前記第1のキャパシタから外方に基板内へと延びる埋め込みストラップ外方拡散領域と、前記第2のキャパシタから外方に前記基板内へと延びる埋め込みストラップ外方拡散領域とが重なり合って互いに導電結合され、前記第1のキャパシタの前記第2のキャパシタ・プレートと、前記第2のキャパシタの前記第2のキャパシタ・プレートとは、互いに導電結合されている、
メモリを含む集積回路。 - 前記第1のキャパシタおよび前記第2のキャパシタの前記第1のキャパシタ・プレートは、同一の可変電圧を受けるように構成され、前記第1のキャパシタおよび前記第2のキャパシタの前記第2のキャパシタ・プレートは、同一の固定電圧を受けるように構成され、前記第1のアクセス・トランジスタおよび前記第2のアクセス・トランジスタは、それぞれ、前記第1のキャパシタおよび前記第2のキャパシタから延びる前記埋め込みストラップ外方拡散領域を介して、前記第1のキャパシタおよび前記第2のキャパシタと導電結合されている、請求項1に記載のメモリを含む集積回路。
- 前記トレンチの前記壁は、略垂直な部分と、前記略垂直な部分の下方に配置された拡張された部分とを含み、前記拡張された部分は、前記略垂直な部分から外方に延び、前記第1のキャパシタの前記拡張された部分と、前記第2のキャパシタの前記拡張された部分とが重なり合うことで接続された下部を形成する、請求項1または2に記載のメモリを含む集積回路。
- 前記第1のビット線は読み出しビット線であり、前記第2のビット線は書き込みビット線であり、前記第1のワード線は読み出しワード線であり、前記第2のワード線は書き込みワード線である、請求項1〜3のいずれか1項に記載のメモリを含む集積回路。
- 前記複数のキャパシタ各々のトレンチは、前記基板内に形成され、前記複数のキャパシタ各々のトレンチの下部内にはストレージ・ノードが含まれる、請求項1〜4のいずれか1項に記載のメモリを含む集積回路。
- 前記複数のキャパシタは、2つのトレンチ・キャパシタを含む、請求項1〜5のいずれか1項に記載のメモリを含む集積回路。
- 前記第1のキャパシタおよび前記第2のキャパシタの前記ストレージ・ノードは、前記第1のキャパシタおよび前記第2のキャパシタから延びる前記埋め込みストラップ外方拡散領域が重なり合うことによって互いに電気的に接続され、前記ストレージ・ノードは、単一のストレージ・ノード(S)として導電的に動作する、請求項5に記載のメモリを含む集積回路。
- 上面からみて、前記第1のワード線及び前記第2のワード線は、前記基板において第1の方向に沿って走るように配置され、前記第1のビット線及び前記第2のビット線は、前記基板において、前記第1の方向とは異なる第2の方向に沿って走るように配置され、前記複数のキャパシタ各々のトレンチは、前記基板において、前記第1の方向及び前記第2の方向とは異なる第3の方向に沿って走るように配置される、請求項7に記載のメモリを含む集積回路。
- 前記第1の方向及び前記第2の方向は、互いに略直交する、請求項8に記載のメモリを含む集積回路。
- リソグラフィ最小構造体サイズFを、前記基板をリソグラフィによりパターン形成することによって実現可能な最小構造体サイズを定めるものとして、前記複数のキャパシタは、前記基板内の複数の隣接するトレンチの中に設けられ、前記隣接するトレンチの各々は、前記リソグラフィ最小構造体サイズFと等しいか又はこれより20%大きい第1の横方向の幅を有する、請求項1〜9のいずれか1項に記載のメモリを含む集積回路。
- リソグラフィ最小構造体サイズFを、前記基板をリソグラフィによりパターン形成することによって実現可能な最小構造体サイズを定めるものとして、前記複数のキャパシタは、前記基板内の複数の隣接するトレンチの中に設けられ、前記隣接するトレンチは、前記リソグラフィ最小構造体サイズFより小さいか、又はこれと等しい距離だけ分離される、請求項1〜10のいずれか1項に記載のメモリを含む集積回路。
- 前記基板は、前記基板の主面の下にあり、かつ、これと略平行な埋め込み誘電体領域と、前記埋め込み誘電体領域の上方に配置された活性半導体領域とを含み、前記接続された下部は、前記埋め込み誘電体領域の下方に配置される、請求項3に記載のメモリを含む集積回路。
- データ・ビットに対する読み出しアクセス及び書き込みアクセスを可能にするために、複数のポートを有するメモリ・セルを製造する方法であって、前記方法は、
基板内に第1のトレンチおよび第2のトレンチを含む複数のトレンチを形成するステップと、
それぞれ前記第1のトレンチおよび前記第2のトレンチの壁に沿って延在するキャパシタ誘電体層を有する第1のトレンチ・キャパシタおよび第2のトレンチ・キャパシタを形成するステップと、
前記第1のトレンチ・キャパシタに接続する領域と、前記第1のトレンチ内に配置されたゲート導体とを有する第1のアクセス・トランジスタと、前記第2のトレンチ・キャパシタに接続する領域と、前記第2のトレンチ内に配置されたゲート導体とを有する第2のアクセス・トランジスタとを形成するステップと、
前記第1のアクセス・トランジスタに対する制御信号を伝送するように前記第1のアクセス・トランジスタの前記ゲート導体に接続される第1のワード線と、前記第2のアクセス・トランジスタに対する制御信号を伝送するように前記第2のアクセス・トランジスタの前記ゲート導体に接続される第2のワード線と、書き込みまたは読み出しのためデータ・ビット信号を伝送するように前記第1のアクセス・トランジスタに接続される第1のビット線と、読み出しまたは書き込みのためデータ・ビット信号を伝送するように前記第2のアクセス・トランジスタに接続される第2のビット線とを形成するステップと、
を含み、前記第1のトレンチ・キャパシタおよび前記第2のトレンチ・キャパシタは、それぞれ、第1のキャパシタ・プレートと、前記第1のキャパシタ・プレートとは前記キャパシタ誘電体層の反対にある第2のキャパシタ・プレートとを有し、前記第1のトレンチ・キャパシタの前記第1のキャパシタ・プレートと、前記第2のトレンチ・キャパシタの前記第1のキャパシタ・プレートとは、前記第1のトレンチ・キャパシタから外方に前記基板内へと延びる埋め込みストラップ外方拡散領域と、前記第2のトレンチ・キャパシタから外方に前記基板内へと延びる埋め込みストラップ外方拡散領域とが重なり合って互いに導電結合され、前記第1のトレンチ・キャパシタの前記第2のキャパシタ・プレートと、前記第2のトレンチ・キャパシタの前記第2のキャパシタ・プレートとは、互いに導電結合されていることを特徴とする、
方法。 - 前記第1のトレンチ・キャパシタおよび前記第2のトレンチ・キャパシタの前記第1のキャパシタ・プレートは、同一の可変電圧を受けるように構成され、前記第1のトレンチ・キャパシタおよび前記第2のトレンチ・キャパシタの前記第2のキャパシタ・プレートは、同一の固定電圧を受けるように構成されており、前記第1のアクセス・トランジスタおよび前記第2のアクセス・トランジスタは、それぞれ、前記第1のトレンチ・キャパシタおよび前記第2のトレンチ・キャパシタから延びる前記埋め込みストラップ外方拡散領域を介して、前記第1のトレンチ・キャパシタおよび前記第2のトレンチ・キャパシタと導電結合されている、請求項13に記載の方法。
- 前記複数のトレンチを形成する前記ステップは、前記第1のトレンチの下部および前記第2のトレンチの下部を広げ、前記第1のトレンチの下部および前記第2のトレンチの下部を互いに併合して接続された下部を形成するステップを含む、請求項13または14に記載の方法。
- 前記複数のトレンチを形成する前記ステップは、リソグラフィ最小構造体サイズFで前記第1のトレンチおよび前記第2のトレンチをパターン形成するステップと、前記第1のトレンチおよび前記第2のトレンチの各々の中心から外方への横方向のエッチング量を増大させるように調整された反応性イオン・エッチングを用いて前記第1のトレンチおよび前記第2のトレンチをエッチングし、前記第1のトレンチおよび前記第2のトレンチの外壁間の横方向距離を前記リソグラフィ最小構造体サイズFより小さくするステップとをさらに含む、請求項13〜15のいずれか1項に記載の方法。
- 前記複数のトレンチを形成する前記ステップは、リソグラフィ最小構造体サイズFで前記第1のトレンチおよび前記第2のトレンチをパターン形成するステップと、異方性エッチング、続いて時限式等方性エッチングを用いて前記第1のトレンチおよび前記第2のトレンチをエッチングし、前記第1のトレンチおよび前記第2のトレンチの外壁間の横方向距離を、前記リソグラフィ最小構造体サイズFより小さくするステップとをさらに含む、請求項13〜15のいずれか1項に記載の方法。
- 前記基板は、単結晶半導体又は半導体オン・インシュレータ基板である、請求項13〜17のいずれか1項に記載の方法。
- 前記第1のトレンチ・キャパシタおよび前記第2のトレンチ・キャパシタを形成するステップは、前記第1のトレンチおよび前記第2のトレンチの各々の下部内にストレージ・ノードを形成するステップと、前記第1のトレンチおよび前記第2のトレンチの各々から外方に延びる前記埋め込みストラップ外方拡散領域を形成して、前記第1のトレンチおよび前記第2のトレンチから延びる前記埋め込みストラップ外方拡散領域各々を重ね合わせて前記第1のトレンチおよび前記第2のトレンチの前記ストレージ・ノードを導電的に接続し、前記第1のトレンチおよび前記第2のトレンチの前記ストレージ・ノードが単一のノード(S)として動作するようにするステップとを含み、前記方法は、さらに、
前記第1のトレンチおよび前記第2のトレンチの各々の上部内に、垂直型トランジスタであって、それぞれ前記埋め込みストラップ外方拡散領域によって前記ストレージ・ノードに電気的に接続される垂直型トランジスタを形成するステップを含み、
前記第1のワード線と、前記第2のワード線と、前記第1のビット線と、前記第2のビット線とを形成するステップは、前記垂直型トランジスタに電気的に接続され、かつ、複数の制御信号を伝送させるように動作可能で、前記垂直型トランジスタを動作させる導体を形成するステップであり、
上面から見て、前記第1のワード線及び前記第2のワード線は、前記基板において第1の方向に沿って配置され、前記第1のビット線及び前記第2のビット線は、前記基板において、前記第1の方向とは異なる第2の方向に沿って配置され、前記第1のトレンチおよび前記第2のトレンチは、前記基板において、前記第1の方向及び前記第2の方向とは異なる第3の方向に沿って配置される、請求項13〜18のいずれか1項に記載の方法。
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