JP2012164865A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】シリコン膜のエッチング時に膜厚方向中央部での括れの発生を防止する。
【解決手段】多結晶シリコン膜３の上部と下部はノンドープ層３ａ、３ｃにてそれぞれ構成され、多結晶シリコン膜３の中央部は不純物ドープ層３ｂにて構成され、多結晶シリコン膜３に凹部Ｍ１を形成した後、多結晶シリコン膜３の酸化処理にて凹部Ｍ１の表面にシリコン酸化膜６を形成し、凹部Ｍ１下の多結晶シリコン膜３を除去する。
【選択図】 図３

Description

本発明の実施形態は半導体装置の製造方法に関する。
半導体装置ではゲート電極などに多結晶シリコン膜が用いられることがある。最近の半導体装置の微細化に伴い、側面が基板に対して垂直な加工形状を有するゲート電極を異方性エッチングによって形成することがしだいに難しくなってきている。
さらに、シリコン膜を用いて例えばＮＡＮＤフラッシュメモリのフローティングゲート電極を形成する際には、シリコン膜の膜厚方向に沿って不純物のドープ量を変調させることもある。このような場合、不純物のドープ量に応じてシリコン膜のエッチングレートが異なり、シリコン膜の加工時にその膜厚中央部に括れが発生することがあった。このような括れは、シリコン膜加工後の絶縁膜の埋め込み工程においてボイドを発生させる原因となっていた。
特開２００９−３０２１１６号公報
本発明の一つの実施形態の目的は、シリコン膜のエッチング時に膜厚方向中央部での括れの発生を防止することが可能な半導体装置の製造方法を提供することである。
実施形態の半導体装置の製造方法によれば、上部と下部よりも中央部の不純物濃度の濃いシリコン膜を下地層上に形成する。次に、前記シリコン膜上にマスクパターンを形成する。次に、前記マスクパターンを介して前記シリコン膜を選択的にエッチングすることにより、前記シリコン膜に凹部を形成する。次に、前記シリコン膜の酸化処理にて前記凹部の表面にシリコン酸化膜を形成する。次に、前記マスクパターンを介して前記凹部下の前記シリコン膜をエッチングする。
図１（ａ）および図１（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。 図２（ａ）および図２（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。 図３（ａ）および図３（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。 図４（ａ）および図４（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。 図５（ａ）および図５（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
以下、実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１（ａ）〜図３（ａ）および図１（ｂ）〜図３（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１上には絶縁膜２を介して多結晶シリコン膜３が形成されている。なお、半導体基板１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。
また、絶縁膜２としては、例えば、シリコン酸化膜を用いることができる。この絶縁膜２は、トンネル酸化膜として用いるようにしてもよいし、ゲート酸化膜として用いるようにしてもよい。
また、多結晶シリコン膜３は、ＮＡＮＤフラッシュメモリなどのフローティングゲート電極として用いるようにしてもよいし、電界効果トランジスタなどのゲート電極として用いるようにしてもよい。また、多結晶シリコン膜３の代わりにアモルファスシリコン膜を用いるようにしてもよい。
ここで、多結晶シリコン膜３の上部と下部はノンドープ層３ａ、３ｃにてそれぞれ構成され、多結晶シリコン膜３の中央部は不純物ドープ層３ｂにて構成されている。なお、不純物ドープ層３ｂの不純物としては、例えば、Ｐ、Ｂ、Ａｓなどを用いることができる。また、多結晶シリコン膜３の上部と下部は、多結晶シリコン膜３の中央部よりも不純物濃度の薄い不純物ドープ層にて構成されていてもよい。多結晶シリコン膜３の不純物濃度プロファイルは、上部と下部と中央部とで段階的に変化するようにしてもよいし、連続的に変化するようにしてもよい。
ノンドープ層３ａ、３ｃおよび不純物ドープ層３ｂの形成方法としては、多結晶シリコン膜３をＣＶＤにて形成する時のソースガスを変更するようにしてもよい。あるいは、ノンドープ多結晶シリコン膜を形成した後、不純物のイオン注入にて不純物ドープ層３ｂを形成するようにしてもよい。
そして、ＣＶＤなどの方法にてシリコン酸化膜４を多結晶シリコン膜３上に形成する。なお、シリコン酸化膜４としては、例えば、ＴＥＯＳ膜を用いることができる。
ここで、多結晶シリコン膜３の上部をノンドープ層３ｃとすることにより、多結晶シリコン膜３上にシリコン酸化膜４を成膜しやすくすることができる。また、多結晶シリコン膜３の中央部を不純物ドープ層３ｂとすることにより、多結晶シリコン膜３の抵抗を下げることができ、多結晶シリコン膜３をフローティングゲート電極として用いた時の電子の書き込みを容易化することができる。また、多結晶シリコン膜３の下部をノンドープ層３ａとすることにより、多結晶シリコン膜３をフローティングゲート電極として用いた時に電子が抜けにくくすることができる。
そして、フォトリソグラフィ技術にてシリコン酸化膜４上にレジストパターン５を形成する。
次に、図１（ｂ）に示すように、レジストパターン５をマスクとしてシリコン酸化膜４をエッチングすることにより、シリコン酸化膜４をパターニングする。そして、アッシングなどの方法にてレジストパターン５をシリコン酸化膜４上から除去する。
次に、図２（ａ）に示すように、パターニングされたシリコン酸化膜４をマスクとして多結晶シリコン膜３をエッチングすることにより、多結晶シリコン膜３に凹部Ｍ１を形成する。なお、凹部Ｍ１の深さは、不純物ドープ層３ｂの側壁が露出するように設定することが好ましい。
次に、図２（ｂ）に示すように、多結晶シリコン膜３の酸化処理にて凹部Ｍ１の表面にシリコン酸化膜６を形成する。なお、多結晶シリコン膜３の酸化処理としては、多結晶シリコン膜３の熱酸化であってもよいし、プラズマ酸化であってもよい。ここで、不純物ドープ層３ｂの側壁が露出するように凹部Ｍ１の深さを設定することにより、不純物ドープ層３ｂの側壁をシリコン酸化膜６にて覆うことができる。
次に、図３（ａ）に示すように、凹部Ｍ１の底面に形成されたシリコン酸化膜６を異方的にエッチングして除去した後、パターニングされたシリコン酸化膜４をマスクとして多結晶シリコン膜３を再度エッチングすることにより、凹部Ｍ１下の多結晶シリコン膜３を除去する。ここで、凹部Ｍ１の底面のシリコン酸化膜６のエッチング除去は、エッチング条件を適宜異ならせることにより、多結晶シリコン膜３のエッチングと同一のエッチングチャンバー内で基板をチャンバーから取り出すことなく実施することができる。この時、凹部Ｍ１の側面はシリコン酸化膜６にて覆われているので、凹部Ｍ１の多結晶シリコン膜３ではサイドエッチが防止されるとともに、凹部Ｍ１下の多結晶シリコン膜３ではサイドエッチが進行する。
このため、多結晶シリコン膜３の中央部の幅は上部と下部の幅に比べて大きくすることができる。すなわち、凹部Ｍ１下の多結晶シリコン膜３が除去された時の多結晶シリコン膜３の中央部の幅をａ、多結晶シリコン膜３の上部の幅をｂ、多結晶シリコン膜３の下部の幅をｃとすると、ａ＞ｂかつａ＞ｃとすることができる。
次に、図３（ｂ）に示すように、パターニングされたシリコン酸化膜４をマスクとして絶縁膜２および半導体基板１をエッチングすることにより、半導体基板１にトレンチＭ２を形成する。その後、シリコン酸化膜４をエッチングにより除去する。
ここで、半導体基板１としてシリコン基板が用いられた場合、絶縁膜２のエッチング時などにシリコン酸化膜６が除去されて多結晶シリコン膜３がシリコン酸化膜６から露出された部分では、半導体基板１にトレンチＭ２を形成する際に多結晶シリコン膜３がサイドエッチされる。
この時、多結晶シリコン膜３の上部と下部よりも中央部の不純物濃度の濃い場合、多結晶シリコン膜３の上部と下部よりも中央部のエッチングレートが大きくなることから、多結晶シリコン膜３の上部と下部よりも中央部のエッチングが速く進む。
ここで、半導体基板１にトレンチＭ２を形成する前に、多結晶シリコン膜３の中央部の幅を上部と下部の幅に比べて大きくすることにより、多結晶シリコン膜３の上部と下部よりも中央部のエッチングが速く進んだ場合においても、多結晶シリコン膜３の中央部の幅が上部の幅よりも小さくなるのを防止することができ、多結晶シリコン膜３に括れが発生するのを防止することができる。すなわち、半導体基板１にトレンチＭ２を形成した後の多結晶シリコン膜３の中央部の幅をａ´、多結晶シリコン膜３の上部の幅をｂ´とすると、ａ´≧ｂ´とすることができる。
なお、多結晶シリコン膜３をフローティングゲート電極としてＮＡＮＤフラッシュメモリを形成する場合、素子分離絶縁膜をトレンチＭ２に埋め込むことができる。そして、多結晶シリコン膜３上に電極間絶縁膜を介して制御ゲート電極膜を形成し、トレンチＭ２に直交する溝を制御ゲート電極膜、電極間絶縁膜、多結晶シリコン膜３および絶縁膜２に形成することで、メモリセルを形成することができる。
（第２実施形態）
図４（ａ）、図４（ｂ）、図５（ａ）、図５（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、図１（ａ）、図１（ｂ）および図２（ａ）と同様の工程にて多結晶シリコン膜３に凹部Ｍ１を形成した後、図２（ｂ）と同様の工程にて凹部Ｍ１の表面にシリコン酸化膜６を形成する。なお、この時の凹部Ｍ１の深さは図２（ａ）の凹部Ｍ１の深さよりも浅くしてもよい。
そして、凹部Ｍ１の底面のシリコン酸化膜６を異方性エッチングにて除去した後、パターニングされたシリコン酸化膜４をマスクとして多結晶シリコン膜３を再度エッチングすることにより、凹部Ｍ１下の多結晶シリコン膜３の一部を除去し、凹部Ｍ１の深さを増大させる。
次に、図４（ｂ）に示すように、多結晶シリコン膜３の酸化処理にて、凹部Ｍ１内で新たに露出された多結晶シリコン膜３の表面にシリコン酸化膜６を形成する。
なお、図４（ａ）および図４（ｂ）の工程は、複数回繰り返すようにしてもよい。
次に、図５（ａ）に示すように、凹部Ｍ１の底面のシリコン酸化膜６を異方性エッチングにて除去した後、パターニングされたシリコン酸化膜４をマスクとして多結晶シリコン膜３を再度エッチングすることにより、凹部Ｍ１下の多結晶シリコン膜３を除去する。
次に、図５（ｂ）に示すように、半導体基板面内における凹部Ｍ１下の多結晶シリコン膜３が除去されるタイミングのばらつきに対応するために、多結晶シリコン膜３のオーバーエッチを行う。この時、多結晶シリコン膜３の下部はシリコン酸化膜６にて覆われていないため、多結晶シリコン膜３の下部はサイドエッチされる。
ここで、凹部Ｍ１内で新たに露出された多結晶シリコン膜３の表面にシリコン酸化膜６を形成しつつ、凹部Ｍ１の深さを徐々に増大させることにより、エッチング加工された多結晶シリコン膜３の形状を精密に制御することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体基板、２ 絶縁膜、３ 多結晶シリコン膜、３ａ、３ｃ ノンドープ層、３ｂ 不純物ドープ層、４、６ シリコン酸化膜、５ レジストパターン、Ｍ１ 凹部、Ｍ２ トレンチ

Claims (5)

  1. 上部と下部よりも中央部の不純物濃度の濃いシリコン膜を下地層上に形成する工程と、
    前記シリコン膜上にマスクパターンを形成する工程と、
    前記マスクパターンを介して前記シリコン膜を選択的にエッチングすることにより、前記シリコン膜に凹部を形成する工程と、
    前記シリコン膜の酸化処理にて前記凹部の表面にシリコン酸化膜を形成する工程と、
    前記マスクパターンを介して前記凹部下の前記シリコン膜をエッチングする工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記凹部の表面にシリコン酸化膜を形成する工程と、前記マスクパターンを介して前記凹部下の前記シリコン膜をエッチングする工程とを交互に複数回繰り返すことにより、前記凹部下の前記シリコン膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記凹部下の前記シリコン膜が除去された時の前記シリコン膜の中央部の幅をａ、前記シリコン膜の上部の幅をｂ、前記シリコン膜の下部の幅をｃとすると、ａ＞ｂかつａ＞ｃであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記凹部下の前記シリコン膜が除去された後、前記マスクパターンを介して前記下地層をエッチングすることにより、前記下地層にトレンチを形成する工程を更に備えることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記下地層にトレンチが形成された時の前記シリコン膜の中央部の幅をａ´、前記シリコン膜の上部の幅をｂ´とすると、ａ´≧ｂ´であることを特徴とする請求項４に記載の半導体装置の製造方法。
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