KR102054819B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법은 기판 상에 물질막을 형성하는 것, 선택적 산화 공정을 수행하여 물질막의 제1 표면 상에 캡핑 산화막을 형성하되, 물질막의 제2 표면은 산화되지 않는 것, 물질막의 상기 제2 표면을 통하여 물질막을 식각하여 물질 패턴을 형성하는 것을 포함할 수 있다. 물질막을 식각할 때, 캡핑 산화막의 식각율은 물질막의 식각율 보다 작다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 시스템 온 칩(system on chip)등과 같은 다양한 종류의 소자들을 포함할 수 있다. 이러한 반도체 소자들은 전자 제품들의 다양한 기능들의 구현을 위해 제공될 수 있다. 전자 산업이 발전함과 함께 반도체 소자들은 고집적화 되고 있다. 이로 인하여, 반도체 소자들의 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제를 해결하기 위한 반도체 소자의 제조 방법을 제공한다. 일 양태에 따르면, 반도체 소자의 제조 방법은: 기판 상에 물질막을 형성하는 것; 선택적 산화 공정을 수행하여 상기 물질막의 제1 표면 상에 캡핑 산화막을 형성하되, 상기 물질막의 제2 표면은 산화되지 않는 것; 및 상기 물질막의 상기 제2 표면을 통하여 상기 물질막을 식각하여 물질 패턴을 형성하는 것을 포함할 수 있다. 상기 물질막을 식각할 때, 상기 캡핑 산화막의 식각율은 상기 물질막의 식각율 보다 적다.
일 실시예에서, 상기 물질막을 형성하기 전에, 상기 방법은 상기 기판 상에 하부 패턴을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 물질막은 상기 하부 패턴의 상부면 및 측벽을 덮도록 형성될 수 있다. 상기 물질막의 상기 제1 표면은 상기 하부 패턴의 상기 상부면을 덮을 수 있으며, 상기 물질막의 상기 제2 표면은 상기 하부 패턴의 상기 측벽을 덮을 수 있다. 상기 물질 패턴은 상기 하부 패턴의 상부면 상에 형성될 수 있다.
일 실시예에서, 상기 하부 패턴의 상기 상부면 상의 상기 물질막은 상기 하부 패턴의 상기 측벽 상의 상기 물질막 보다 두꺼울 수 있다.
일 실시예에서, 상기 선택적 산화 공정은 특정 산화 방향을 갖는 이방성 산화 공정일 수 있다. 이 경우에, 상기 선택적 산화 공정 시에 상기 물질막의 상기 제1 표면은 상기 특정 산화 방향에 노출될 수 있으며, 상기 물질막의 상기 제2 표면은 상기 특정 산화 방향에 노출되지 않을 수 있다.
일 실시예에서, 상기 물질막은 등방성 식각 공정에 의해 식각될 수 있다.
일 실시예에서, 상기 등방성 식각 공정은 습식 식각 공정일 수 있다.
본 발명의 다른 양태에 따르면, 반도체 소자의 제조 방법은: 기판 상에 하부 전극을 형성하는 것; 상기 하부 전극의 상부면 및 측벽을 덮는 도전막을 형성하는 것; 선택적 산화 공정을 수행하여 상기 도전막의 제1 표면 상에 캡핑 산화막을 형성하되, 상기 도전막의 제2 표면은 산화되지 않고, 상기 도전막의 제1 표면 및 제2 표면은 상기 하부 전극의 상부면 및 측벽을 각각 덮는 것; 및 상기 도전막의 상기 제2 표면을 통하여 상기 도전막을 식각하여 상기 하부 전극의 상부면 상에 상부 전극을 형성하는 것을 포함할 수 있다. 상기 도전막을 식각할 때, 상기 캡핑 산화막의 식각율은 상기 도전막의 식각율 보다 작다.
일 실시예에서, 상기 선택적 산화 공정은 상기 기판의 상부면에 수직한 산화 방향을 갖는 이방성 산화 공정일 수 있다.
일 실시예에서, 상기 이방성 산화 공정은 이방성 플라즈마 산화 공정 또는 이방성 열 산화 공정 중에서 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 도전막은 등방성 식각 공정에 의해 식각될 수 있다.
일 실시예에서, 상기 등방성 식각 공정은 습식 식각 공정일 수 있다.
일 실시예에서, 도전막을 형성하기 전에, 상기 방법은 상기 하부 전극의 상기 상부면 및 상기 측벽을 덮는 정보 저장막을 형성하는 것을 더 포함할 수 있다. 상기 도전막은 상기 정보 저장막 상에 형성될 수 있다.
일 실시예에서, 상기 정보 저장막을 형성하기 전에, 상기 방법은 상기 하부 전극의 상기 측벽을 둘러싸는 보호 절연 스페이서를 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 보호 절연 스페이서를 형성하는 것은, 상기 하부 전극을 갖는 상기 기판 상에 보호 절연막을 콘포말하게 형성하는 것; 및 상기 보호 절연막에 에치백(etch-back) 공정을 수행하여 상기 보호 절연 스페이서를 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 하부 전극 및 보호 절연 스페이서를 형성하는 것은, 상기 기판 상에 몰드막을 형성하는 것; 상기 몰드막을 패터닝하여 개구부를 형성하는 것; 상기 개구부의 내측벽 상에 상기 보호 절연 스페이서를 형성하는 것; 상기 보호 절연 스페이서를 갖는 상기 개구부 내에 상기 하부 전극을 형성하는 것; 및 상기 몰드막을 제거하는 것을 포함할 수 있다.
일 실시예에서, 상기 정보 저장막은 차례로 적층된 제1 자성막, 터널 배리어막, 및 제2 자성막을 포함할 수 있다. 상기 제1 및 제2 자성막들 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 가질 수 있으며, 다른 하나는 상기 고정된 자화 방향에 대하여 평행 또는 반평행 하게 변경 가능한 자화 방향을 가질 수 있다.
일 실시예에서, 상기 상부 전극을 형성한 후에, 상기 방법은 상기 하부 전극의 측벽 상의 상기 정보 저장막을 식각하여 정보 저장부를 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 정보 저장막은 상기 기판의 상부면에 경사진 식각 방향을 갖는 이방성 식각 공정에 의해 식각될 수 있다.
일 실시예에서, 상기 하부 전극의 상기 상부면 상의 상기 도전막은 상기 하부 전극의 상기 측벽 상의 상기 도전막 보다 두꺼울 수 있다.
일 실시예에서, 상기 도전막은 금속 함유막일 수 있으며, 상기 도전막은 5 내지 7의 pH를 갖는 식각 용액을 이용하여 식각될 수 있다.
상술된 기술적 과제를 해결하기 위한 반도체 소자를 제공한다. 이 소자는 기판 상의 하부 전극; 상기 하부 전극의 상부면 상에 위치한 정보 저장부; 상기 정보 저장부 상에 배치된 상부 전극; 및 상기 상부 전극의 상부면의 일부 상에 배치된 캡핑 산화막을 포함할 수 있다. 상기 캡핑 산화막은 상기 상부 전극이 산화되어 형성된 산화물을 포함할 수 있다.
일 실시예에서, 상기 상부 전극의 하부면의 면적은 상기 하부 전극의 상부면의 면적 보다 작을 수 있다.
일 실시예에서, 상기 상부 전극의 하부면의 전체는 상기 하부 전극의 상부면의 중앙부와 중첩될 수 있다.
일 실시예에서, 상기 상부 전극의 하부면의 면적은 상기 정보 저장부의 상부면의 면적 보다 적을 수 있다.
일 실시예에서, 상기 소자는 상기 하부 전극의 측벽을 둘러싸는 보호 절연 스페이서를 더 포함할 수 있다.
일 실시예에서, 상기 정보 저장부는 차례로 적층된 제1 자성 패턴, 터널 배리어 패턴, 및 제2 자성 패턴을 포함할 수 있다. 상기 제1 및 제2 자성 패턴들 중에 어느 하나는 일 방향으로 고정된 자화 방향을 가질 수 있으며, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행 하도록 변경 가능한 자화 방향을 가질 수 있다.
일 실시예에서, 상기 제1 및 제2 자성 패턴들의 자화 방향들은 제2 자성 패턴과 상기 터널 배리어 패턴의 접촉면에 대하여 수직할 수 있다.
일 실시예에서, 상기 제1 및 제2 자성 패턴들의 자화 방향들은 제2 자성 패턴과 상기 터널 배리어 패턴의 접촉면과 평행할 수 있다.
일 실시예에서, 상기 상부 전극은 금속을 포함할 수 있으며, 상기 캡핑 산화막은 금속 산화물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 상부 도전막이 상기 하부 전극의 상부면 및 측벽을 덮도록 형성될 수 있으며, 상기 선택적 산화 공정을 수행하여 상기 상부 도전막의 상기 제1 표면 상에 상기 캡핑 산화막을 형성할 수 있다. 상기 상부 도전막의 상기 제2 표면을 통하여 상기 상부 도전막이 식각 되어, 상기 하부 전극의 상부면 상에 상기 상부 전극이 형성될 수 있다. 상기 캡핑 산화막이 상기 상부 도전막의 식각 시에 식각 마스크로 사용됨으로써, 상기 상부 전극은 충분한 두께를 갖도록 형성될 수 있다. 이로써, 상기 상부 전극은 전극으로서의 기능을 충실하게 수행할 수 있다.
또한, 상기 선택적 산화 공정은 상기 이방성 산화 공정일 수 있다. 이로 인하여, 상기 캡핑 산화막의 형성 공정은 단순화되어, 반도체 소자의 생산성을 향상시킬 수 있다. 예컨대, 상기 이방성 산화 공정으로 인하여, 상기 캡핑 산화막은 포토리소그라피 공정 없이 자기 정렬적으로 형성될 수 있다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 변형예를 설명하기 위한 단면도들이다.
도 12는 본 발명의 바람직한 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 13은 본 발명의 바람직한 실시예들에 따른 반도체 소자의 상부 전극과 하부 전극을 나타내는 평면도이다.
도 14는 본 발명의 바람직한 실시예들에 따른 반도체 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 15는 본 발명의 바람직한 실시예들에 따른 반도체 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에 '연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플링 되거나, 다른 요소와의 사이에 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 1을 참조하면, 하부 층간 절연막(105)이 기판(100) 상에 형성될 수 있다. 상기 기판(100)은 반도체 기판을 포함할 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 등을 포함할 수 있다. 일 실시예에서, 스위칭 소자들(미도시)이 상기 기판(100) 상에 형성될 수 있으며, 상기 하부 층간 절연막(105)이 상기 스위칭 소자들을 덮도록 형성될 수 있다. 상기 스위칭 소자는 전계 효과 트랜지스터일 수 있다. 이와는 달리, 상기 스위칭 소자는 다이오드일 수도 있다. 상기 하부 층간 절연막(105)은 산화막(ex, 실리콘 산화막), 질화막(ex, 실리콘 질화막), 및/또는 산화질화막(ex, 실리콘 산화질화막)을 포함하는 단일층 또는 다층일 수 있다.
하부 콘택 플러그들(110)이 상기 하부 층간 절연막(105)을 관통하도록 형성될 수 있다. 상기 각 하부 콘택 플러그(110)는 상기 각 스위칭 소자의 일 단자에 전기적으로 접속될 수 있다. 상기 하부 콘택 플러그들(110)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
하부 도전막(115)이 상기 하부 층간 절연막(105) 상에 형성될 수 있다. 상기 하부 도전막(115)은 상기 하부 콘택 플러그들(110)과 접속될 수 있다. 예컨대, 상기 하부 도전막(115)은 도전성 금속 질화물(ex, 티타늄 질화물 또는 탄탈륨 질화물)로 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 하부 도전막(115)은 다른 도전 물질로 형성될 수도 있다.
도 2를 참조하면, 상기 하부 도전막(115)을 패터닝하여 하부 전극들(115a)을 형성할 수 있다. 상기 하부 전극들(115a)은 상기 하부 콘택 플러그들(110)에 각각 접속될 수 있다. 일 실시예에서, 상기 각 하부 전극(115a)은 필라 형태일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 각 하부 전극(115a)의 다양하게 변형될 수 있다.
이어서, 보호 절연 스페이서(120)가 상기 각 하부 전극(115a)의 측벽을 둘러싸도록 형성될 수 있다. 상기 보호 절연 스페이서(120)는 상기 각 하부 전극(115a)의 측벽 전체를 덮을 수 있다. 일 실시예에서, 보호 절연막이 상기 하부 전극들(115a)을 갖는 기판 상에 콘포말하게 형성될 수 있다. 에치백(etch-back) 공정이 상기 하부 전극들(115a)의 상부면들이 노출될 때까지 상기 보호 절연막에 수행될 수 있다. 이로써, 상기 보호 절연 스페이서(120)가 상기 각 하부 전극(115a)의 측벽 상에 형성될 수 있다. 상기 보호 절연 스페이서(120)는 절연 물질로 형성된다. 예컨대, 상기 보호 절연 스페이서(120)는 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
한편, 상기 하부 전극들(115a) 및 보호 절연 스페이서들(120)은 다른 방법에 의해 형성될 수도 있다. 이를 도 10 및 도 11을 참조하여 설명한다. 도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 변형예를 설명하기 위한 단면도들이다.
도 10을 참조하면, 몰드(mold)막(200)이 상기 하부 층간 절연막(105) 상에 형성될 수 있다. 적어도 상기 하부 층간 절연막(105)의 윗부분은 상기 몰드막(200)에 대하여 식각 선택성을 갖는다. 예를 들면, 상기 하부 층간 절연막(105)은 차례로 적층된 실리콘 산화막 및 실리콘 질화막을 포함할 수 있으며, 상기 몰드막(200)은 실리콘 산화막으로 형성될 수 있다.
상기 몰드막(200)을 패터닝하여 상기 하부 콘택 플러그들(110)을 각각 노출시키는 개구부들(205)을 형성할 수 있다. 일 실시예에서, 상기 개구부들(205)은 홀-형태를 가질 수 있다.
도 11을 참조하면, 보호 절연 스페이서(120)가 상기 각 개구부(205)의 내측벽 상에 형성될 수 있다. 이때, 상기 하부 콘택 플러그들(110)이 노출된다. 일 실시예에서, 상기 보호 절연막이 상기 개구부들(205)을 갖는 기판(100) 상에 콘포말하게 형성될 수 있으며, 에치백 공정이 상기 몰드막(200) 및 상기 하부 콘택 플러그들(110)이 노출될 때까지 상기 보호 절연막에 수행될 수 있다. 이로써, 상기 보호 절연 스페이서들(120)이 상기 개구부들(205) 내에 각각 형성될 수 있다. 상기 보호 절연 스페이서들(120)은 상기 몰드막(200)에 대해서 식각 선택성을 가질 수 있다. 예컨대, 상기 보호 절연 스페이서들(120)은 실리콘 질화물로 형성될 수 있으며, 상기 몰드막(200)은 실리콘 산화막으로 형성될 수 있다.
이어서, 상기 하부 도전막이 상기 개구부들(205)을 채우도록 형성될 수 있다. 상기 하부 도전막은 상기 개구부들(205) 아래의 상기 하부 콘택 플러그들(110)과 접속될 수 있다. 상기 하부 도전막이 상기 몰드막(200)이 노출될 때까지 평탄화되어, 하부 전극들(115a)이 상기 개구부들(205) 내에 각각 형성될 수 있다.
이어서, 상기 몰드막(200)이 제거되어 도 2에 개시된 구조물이 형성될 수 있다.
상기 보호 절연 스페이서들(120) 및 상기 하부 층간 절연막(105)의 적어도 윗부분은 상기 몰드막(200)에 대하여 식각 선택성을 가짐으로써, 상기 몰드막(200)의 제거 후에 상기 기판(100) 상에 잔존된다.
이어서, 도 3을 참조하면, 정보 저장막(130)이 상기 하부 전극들(115a) 및 상기 보호 절연 스페이서들(120)을 갖는 기판(100) 상에 형성될 수 있다. 상기 정보 저장막(130)은 상기 하부 전극(115a)의 상부면 및 측벽을 덮을 수 있다. 이때, 상기 하부 전극(115a)의 상부면 상의 상기 정보 저장막(130)은 상기 하부 전극(115a)의 상기 측벽 상의 상기 정보 저장막(130) 보다 두꺼울 수 있다. 이를 위해, 상기 정보 저장막(130)은 물리 기상 증착법(physical vapor deposition (PVD) method) 또는 열악한 단차 도포성(poor step coverage)의 화학 기상 증착법(chemical vapor deposition (CVD) method)을 이용하여 형성될 수 있다.
상기 정보 저장막(130)은 상기 하부 전극(115a)의 상부면과 접촉될 수 있다. 이와는 대조적으로, 상기 보호 절연 스페이서(120)가 상기 정보 저장막(130)과 상기 하부 전극(115a)의 측벽 사이에 개재되어, 상기 정보 저장막(130)은 상기 하부 전극(115a)의 측벽과 접촉하지 않는다.
일 실시예에서, 도 3에 개시된 바와 같이, 상기 정보 저장막(130)은 상기 하부 전극들(115a) 사이의 상기 하부 층간 절연막(105) 상에도 형성될 수 있다. 상기 하부 전극들(115a) 및 상기 보호 절연 스페이서들(120)은 상기 하부 콘택 플러그들(110)의 상부면들을 완전히 덮을 수 있다. 이로써, 상기 하부 전극들(115a) 사이의 상기 하부 층간 절연막(105)에 형성된 정보 저장막(130)은 상기 하부 콘택 플러그들(110)로부터 완전히 분리될 수 있다.
일 실시예에서, 상기 정보 저장막(130)은 차례로 적층된 제1 자성막(122), 터널 배리어막(125), 및 제2 자성막(127)을 포함하는 자기터널접합막일 수 있다. 상기 제1 및 제2 자성막들(122) 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖는 기준층에 해당할 수 있으며, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행 하게 변경 가능한 자화 방향을 갖는 자유층에 해당할 수 있다.
일 실시예에서, 상기 기준층 및 자유층의 자화 방향들은 상기 하부 전극(115a)의 상부면에 대하여 실질적으로 수직할 수 있다. 이 경우에, 상기 기준층 및 자유층은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력 보다 클 수 있다.
다른 실시예에서, 상기 기준층 및 자유층의 자화방향들은 상기 하부 전극(115a)의 상부면에 실질적으로 평행할 수 있다. 이 경우에, 상기 기준층 및 자유층은 강자성 물질을 포함할 수 있다. 상기 기준층은 상기 기준층 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
상기 터널 배리어막(125)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
상기 제1 자성막(122), 터널 배리어막(125), 및 제2 자성막(127)의 각각은 상기 물리 기상 증착법 또는 상기 열악한 단차도포성을 갖는 상기 화학 기상 증착법으로 형성될 수 있다. 이로써, 상기 막들(122, 125, 127)의 각각은 상기 하부 전극(115a)의 측벽에서 보다 상기 하부 전극(115a)의 상부면에서 더 두꺼울 수 있다.
상술된 바와 같이, 상기 정보 저장막(130)은 상기 자기터널접합막일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 본 발명의 다른 실시예들에 따르면, 상기 정보 저장막(130)은 전이금속 산화막을 포함할 수 있다. 프로그램 동작에 의해 적어도 하나의 전기적 통로가 상기 전이금속 산화막 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로는 서로 연결된 베이컨시들(vacancies) 또는 금속 원자들일 수 있다. 이로써, 상기 전이금속 산화막의 저항이 변화되어, 논리 데이터를 저장할 수 있다. 상기 정보 저장막(130)이 상기 전이금속 산화막을 포함하는 경우에, 상기 정보 저장막(130)은 단일층 또는 다층일 수 있다. 예컨대, 상기 전이금속 산화막은 니오븀 산화막(niobium oxide), 티타늄 산화막(titanium oxide), 니켈 산화막(nickel oxide), 지르코늄 산화막(zirconium oxide), 바나듐 산화막(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화막(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화막(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화막(strontium-zirconium oxide), 바륨-지르코늄 산화막(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화막(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
이하에서는, 설명의 편의를 위하여 상기 자기터널접합막인 상기 정보 저장막(130)을 예로서 설명할 것이다.
도 4를 참조하면, 상기 정보 저장막(130)을 갖는 기판(100) 상에 상부 도전막(135)을 형성할 수 있다. 상기 상부 도전막(135)은 상기 각 하부 전극(115a)의 상부면 및 측벽을 덮을 수 있다. 이때, 상기 하부 전극(115a)의 상부면 상의 상부 도전막(135)은 상기 하부 전극(115a)의 측벽 상의 상부 도전막(135) 보다 두꺼울 수 있다. 일 실시예에서, 상기 하부 전극(115a)의 상부면 상의 상부 도전막(135)은 상기 하부 전극(115a)의 측벽 상의 상부 도전막(135) 보다 약 3배 이상 두꺼울 수 있다. 상기 상부 도전막(135)은 물리 기상 증착법 또는 열악한 단차도포성을 갖는 화학 기상 증착법으로 형성될 수 있다.
상기 상부 도전막(135)은 상기 하부 전극(115a)의 상부면 상의 상기 정보 저장막(130)을 덮는다. 또한, 상기 상부 도전막(135)은 상기 하부 전극(115a)의 측벽 상의 상기 정보 저장막(130)도 덮을 수 있다. 일 실시예에서, 상기 상부 도전막(135)은 상기 하부 전극들(115a) 사이의 상기 하부 층간 절연막(105) 상에도 부분적으로 형성될 수 있다.
일 실시예에서, 상기 상부 도전막(135)은 금속 함유막일 수 있다. 예컨대, 상기 상부 도전막(135)은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다.
도 5를 참조하면, 선택적 산화 공정을 상기 하부 전극(115a) 상의 상기 상부 도전막(135)에 수행하여 상기 상부 도전막(135)의 일부 표면 상에 캡핑 산화막(140)을 형성할 수 있다. 구체적으로, 상기 선택적 산화 공정 시에 상기 상부 도전막(135)은 노출된 표면을 갖는다. 상기 상부 도전막(135)의 상기 노출된 표면은 제1 표면 및 제2 표면을 가질 수 있다. 상기 선택적 산화 공정으로 인하여, 상기 캡핑 산화막(140)은 상기 상부 도전막(135)의 상기 제1 표면 상에 형성될 수 있으며, 상기 상부 도전막(135)의 상기 제2 표면은 산화되지 않을 수 있다. 상기 캡핑 산화막(140)은 상기 상부 도전막(135)에 대하여 식각 선택성을 갖는다.
상기 선택적 산화 공정은 특정 산화 방향을 갖는 이방성 산화 공정(anisotropic oxidation process)일 수 있다. 상기 이방성 산화 공정 시에, 상기 상부 도전막(135)의 상기 제1 표면은 상기 특정 산화 방향에 노출되는 반면에, 상기 상부 도전막의 상기 제2 표면은 상기 특정 산화 방향에 노출되지 않는다. 이로써, 상기 캡핑 산화막(140)의 상기 제1 표면은 산화되어 상기 캡핑 산화막(140)이 형성되고, 상기 캡핑 산화막(140)의 상기 제2 표면은 산화되지 않는다.
일 실시예에서, 상기 이방성 산화 공정의 상기 특정 산화 방향은 상기 기판(100)의 상부면에 실질적으로 수직할 수 있다. 이 경우에, 도 5에 도시된 바와 같이, 상기 상부 도전막(135)의 상기 제1 표면은 상기 하부 전극(115a)의 상부면을 덮을 수 있으며, 상기 상부 도전막(135)의 상기 제2 표면은 상기 하부 전극(115a)의 측벽을 덮을 수 있다. 또한, 상기 상부 도전막(135)의 상기 제2 표면은 상기 정보 저장막(150)의 상기 하부 전극(115a)의 측벽을 덮는 부분을 덮을 수 있다.
상기 캡핑 산화막(140)은 얇게 형성되어, 충분한 두께의 상기 상부 도전막(135)이 상기 캡핑 산화막(140)과 상기 하부 전극(115a)의 상부면 상의 상기 정보 저장막(130)에 잔존된다.
상기 캡핑 산화막(140)은 상기 상부 도전막(135)의 상기 제1 표면이 산화되어 형성된다. 이로써, 상기 캡핑 산화막(140)은 상기 상부 도전막(135)과 동일한 원소를 갖는다. 상기 상부 도전막(135)이 금속 함유막인 경우에, 상기 캡핑 산화막(140)은 상기 상부 도전막(135)과 동일한 금속 원소를 포함한다. 예컨대, 상기 상부 도전막(135)이 텅스텐인 경우에, 상기 캡핑 산화막(140)은 텅스텐 산화물로 형성될 수 있다.
상기 이방성 산화 공정은 플라즈마 산화 공정 또는 이방성 열 산화 공정일 수 있다. 상기 플라즈마 산화 공정 시에, 산소 이온들은 상기 기판(100) 아래의 척(chuck)에 인가되는 백 바이어스(back bias)에 의해 상기 특정 산화 방향(예컨대, 상기 기판(100)의 상부면에 수직한 방향)을 따라 제공될 수 있다. 이로써, 상기 캡핑 산화막(140)은 상기 상부 도전막(135)의 상기 제1 표면 상에 선택적으로 형성될 수 있다. 상기 이방성 열 산화 공정은 레이저 어닐링(laser annealing) 방법을 이용할 수 있다. 예컨대, 상기 이방성 열 산화 공정은 산소 분위기 하에서 레이저 빔을 상기 특정 산화 방향으로 조사할 수 있다. 이로써, 상기 캡핑 산화막(140)은 상기 레이저 빔이 조사된 상기 상부 도전막(135)의 상기 제1 표면 상에 형성될 수 있다. 이와는 대조적으로, 상기 레이저 빔은 상기 상부 도전막(135)의 상기 제2 표면에는 조사되지 않음으로, 상기 캡핑 산화막(140)은 상기 상부 도전막(135)의 상기 제2 표면에는 형성되지 않는다.
상기 이방성 산화 공정은 산소(O2) 가스, 오존(O3) 가스, 수증기(H2O), 및/또는 아산화질소(nitrous oxide, N2O) 가스를 포함하는 산소 소스 가스를 사용할 수 있다.
도 6을 참조하면, 상기 상부 도전막(135)의 상기 제2 표면을 통하여 상기 상부 도전막(135)을 식각하여, 상부 전극(135a)을 형성한다. 상기 상부 도전막(135)의 식각 시에, 상기 캡핑 산화막(140)이 식각 마스크로 사용된다. 다시 말해서, 상기 상부 도전막(135)의 식각 동안에, 상기 캡핑 산화막(140)의 식각율은 상기 상부 도전막(135)의 식각율 보다 적다.
상기 상부 도전막(135)은 등방성 식각 공정에 의해 식각 되는 것이 바람직하다. 일 실시예에서, 상기 등방성 식각 공정은 식각 용액을 사용하는 습식 식각 공정일 수 있다. 일 실시예에서, 상기 상부 도전막(135)은 상기 금속 함유막일 수 있으며, 상기 식각 용액은 희석된 과산화수소수, SC1 (standard cleaning 1) 용액, 오존을 포함하는 초 순수, 또는 희석된 암모니아수를 포함할 수 있다. 상기 SC1 용액은 암모니아, 과산화수소, 및 탈이온수를 포함할 수 있다. 일 실시예에서, 상기 금속 함유막(ex, 텅스텐막)인 상기 상부 도전막(135)의 식각율과 및 캡핑 산화막(140)의 식각율간의 차이를 증가시키기 위하여, 상기 식각 용액은 약 7 내지 약 9의 pH를 가질 수 있다. 즉, 약 7 내지 약 9의 pH를 갖는 상기 식각 용액에 의하여 상기 상부 도전막(135)의 식각율이 상기 캡핑 산화막(140)의 식각율에 비하여 충분히 클 수 있다.
상술된 실시예에서, 상기 상부 도전막(135)의 식각을 위한 상기 등방성 식각 공정은 상기 습식 식각일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에 따르면, 상기 상부 도전막(135)의 식각을 위한 상기 등방성 식각 공정은 건식 등방성 식각 공정일 수 있다. 상기 건식 등방성 식각 공정은 식각 가스를 사용할 수 있다.
상기 상부 전극(135a)은 상기 하부 전극(115a)의 상부면 상에 위치한 상기 정보 저장막(130) 상에 배치될 수 있다. 즉, 상기 상부 전극(135a)은 상기 하부 전극(115a)의 상부면 상부(over)에 배치될 수 있다. 이로써, 상기 하부 전극(115a)의 측벽 상의 상기 정보 저장막(130)이 노출될 수 있다.
상기 등방성 식각 공정에 의하여 상기 상부 전극(135a)이 형성된 후에, 도 6에 개시된 바와 같이 상기 캡핑 산화막(140)이 잔존될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 등방성 식각 공정에 의하여 상기 캡핑 산화막(140)이 제거될 수 있다. 하지만, 이 경우에도, 상기 캡핑 산화막(140)이 식각 마스크로 사용됨으로써, 상기 상부 전극(135a)은 충분한 두께를 가져, 전극으로서 기능을 수행할 수 있다.
만약, 상기 캡핑 산화막(140)이 형성되지 않으면, 하부 전극의 상부면 상의 상부 도전막이 하부 전극의 측벽 상의 상부 도전막에 비하여 두꺼울지라도 상기 등방성 식각 공정 후에 상기 하부 전극의 상부면 상의 상부 도전막도 거의 제거될 수 있다. 이는, 두꺼운 상부 도전막의 그레인(grain)의 크기가 얇은 상부 도전막의 그레인의 크기 보다 크기 때문일 수 있다.
하지만, 본 발명의 상술된 실시예들에 따르면, 상기 캡핑 산화막(140)이 상기 상부 도전막(135)의 노출된 표면 상에 선택적으로 형성되고, 상기 캡핑 산화막(140)을 상기 식각 마스크로 사용되어 상기 등방성 식각 공정이 수행된다. 이로써, 상기 상부 전극(135a)은 충분한 두께를 갖도록 형성될 수 있다.
상기 하부 전극들(115a) 사이의 상기 하부 층간 절연막(105) 상의 상기 상부 도전막(135)은 상기 등방성 식각 공정에 의하여 제거될 수 있다.
도 7 및 도 8을 참조하면, 상기 노출된 정보 저장막(130)을 식각하여, 정보 저장부(130a)를 형성할 수 있다.
구체적으로, 상기 노출된 정부 저장막(130)은 상기 하부 전극(115a)의 측벽 상에 배치될 수 있다. 따라서, 도 7에 개시된 바와 같이, 상기 노출된 정부 저장막(130)은, 상기 기판(100)의 상부면에 대하여 경사(tilt)진 식각 방향(150)을 갖는 이방성 식각 공정에 의해 식각될 수 있다. 이로써, 도 8에 개시된 바와 같이, 상기 정보 저장부(130a)가 상기 하부 전극(115a)의 상부면 상에 형성될 수 있다. 상기 정보 저장부(130a)는 상기 하부 전극(115a)의 상부면 상에 한정적으로 형성될 수 있다.
상술된 바와 같이, 상기 정보 저장막(130)이 상기 자기터널접합막인 경우에, 상기 이방성 식각 공정에 의하여 상기 정보 저장막(130)의 제1 및 제2 자성막들(122, 127)이 분리될 수 있다. 이 경우에, 상기 정보 저장부(130a)는 차례로 적층된 제1 자성 패턴(122a), 터널 배리어 패턴(125a), 및 제2 자성 패턴(127a)을 포함할 수 있다.
상기 이방성 식각 공정은 스퍼터링(sputtering) 식각 공정일 수 있다. 이로써, 도 7의 상기 상부 전극(135a) 및 상기 캡핑 산화막(140)도 상기 이방성 식각 공정에 의해 부분적으로 식각될 수 있다. 도 8에서 참조부호 135b는 상기 이방성 식각 공정에 의해 식각된 상부 전극(135b)을 나타내고 참조부호 140a는 상기 이방성 식각 공정에 의해 식각된 캡핑 산화막(140a)을 나타낸다. 상기 이방성 식각 공정 시에, 상기 보호 절연 스페이서(120)는 상기 하부 전극(115a)을 보호할 수 있다. 결과적으로, 상기 상부 전극(135b)의 하부면의 면적은 상기 하부 전극(115a)의 상부면의 면적 보다 작을 수 있다. 일 실시예에서, 상기 상부 전극(135b)의 하부면의 면적은 상기 정보 저장부(130a)의 상부면의 면적 보다 작을 수 있다.
도 8에 개시된 바와 같이, 상기 정보 저장부(130a)가 형성된 후에, 잔여 정보 저장막(130r)이 상기 하부 전극들(115a) 사이의 상기 하부 층간 절연막(105) 상에 잔존될 수 있다. 상기 잔여 정보 저장막(130r)은 적어도 상기 제1 자성 패턴(122a)과 동일한 물질을 포함할 수 있다.
도 9를 참조하면, 이어서, 상기 기판(100) 전면 상에 상부 층간 절연막(155)을 형성할 수 있다. 상기 상부 층간 절연막(155)은 상기 하부 전극들(115a), 보호 절연 스페이서들(120a), 정보 저장부들(135b), 상부 전극들(135b), 및 캡핑 산화막들(140a)을 덮을 수 있다. 상기 상부 층간 절연막(155)의 상부면은 평탄화될 수 있다. 상기 상부 층간 절연막(155)은 단일층 또는 다층일 수 있다. 예컨대, 상기 상부 층간 절연막(155)은 산화막(ex, 실리콘 산화막), 질화막(ex, 실리콘 질화막), 및/또는 산화질화막(ex, 실리콘 산화질화막)을 포함할 수 있다.
상기 상부 층간 절연막(155) 및 상기 캡핑 산화막들(140a)을 연속적으로 패터닝하여, 상기 상부 전극들(135b)을 각각 노출시키는 상부 콘택홀들(160)을 형성할 수 있다. 이때, 상기 캡핑 산화막(140a)이 상기 상부 전극(135b)의 상부면의 일부 상에 잔존될 수 있다.
이어서, 도 12에 개시된 바와 같이, 상부 콘택 플러그들(165)이 상기 상부 콘택홀들(160)을 각각 채우도록 형성되고, 상기 상부 층간 절연막(155) 상에 배선(170)이 형성될 수 있다. 상기 배선(170)은 일 방향으로 연장되며, 상기 일 방향을 따라 배열된 상기 상부 콘택 플러그들(165)과 접속될 수 있다. 일 실시예에서, 상기 배선(170)은 비트 라인의 기능을 수행할 수 있다. 이로써, 도 12에 개시된 반도체 소자를 구현할 수 있다.
상술된 본 발명의 실시예들에 따르면, 상기 상부 도전막(135)이 상기 하부 전극(115a)의 상부면 및 측벽을 덮도록 형성하고, 상기 선택적 산화 공정을 수행하여, 상기 상부 도전막(135)의 상기 제1 표면 상에 상기 캡핑 산화막(140)을 형성한다. 상기 상부 도전막(135)이 상기 캡핑 산화막(140)을 식각 마스크로 사용하여 상기 상부 도전막(135)의 상기 제2 표면을 통하여 식각 되어, 상기 하부 전극(115a)의 상부면 상에 상기 상부 전극(135a)이 형성된다. 상기 캡핑 산화막(140)으로 인하여, 상기 상부 전극(135a)은 충분한 두께를 갖도록 형성될 수 있다. 이로써, 상기 상부 전극(135a)은 전극으로서의 기능을 충실하게 수행할 수 있다.
또한, 상기 캡핑 산화막(140)은 상기 이방성 산화 공정인 상기 선택적 산화 공정에 의해 형성된다. 이로 인하여, 상기 캡핑 산화막(140)의 형성 공정은 단순화되어, 반도체 소자의 생산성을 향상시킬 수 있다. 예컨대, 상기 이방성 산화 공정으로 인하여, 상기 캡핑 산화막(140)은 포토리소그라피 공정 없이 자기 정렬적으로 형성될 수 있다.
이에 더하여, 상기 보호 절연 스페이서(120)가 상기 하부 전극(115a)의 측벽을 둘러싼다. 이로 인하여, 상기 보호 절연 스페이서(120)는 상기 하부 전극(115a)을 상기 상부 도전막(135)의 식각 공정 및 상기 정보 저장막(130)의 식각 공정으로부터 보호할 수 있다. 또한, 상기 하부 전극들(115a) 사이에 상기 잔여 정보 저장막(130r)이 잔존될지라도, 상기 보호 절연 스페이서(120)가 상기 하부 전극(115a)을 보호함으로써, 반도체 소자의 신뢰성 저하를 방지할 수 있다.
다음으로, 본 발명의 실시예들에 따른 반도체 소자를 도면들을 참조하여 설명한다.
도 12는 본 발명의 바람직한 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 도 13은 본 발명의 바람직한 실시예들에 따른 반도체 소자의 상부 전극과 하부 전극을 나타내는 평면도이다. 도 14는 본 발명의 바람직한 실시예들에 따른 반도체 소자의 정보 저장부의 일 예를 나타내는 단면도이다. 도 15는 본 발명의 바람직한 실시예들에 따른 반도체 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 12 및 도 13을 참조하면, 기판(100) 상에 하부 층간 절연막(105)이 배치될 수 있다. 상기 하부 층간 절연막(105)은 상기 기판(100)에 형성된 스위칭 소자들(미도시)을 덮을 수 있다. 하부 콘택 플러그들(110)이 상기 하부 층간 절연막(105)을 관통할 수 있다. 상기 각 하부 콘택 플러그(110)는 상기 각 스위칭 소자의 일 단자와 전기적으로 접속될 수 있다.
하부 전극들(115a)이 상기 하부 층간 절연막(105) 상에 배치될 수 있다. 상기 하부 전극들(115a)은 상기 하부 콘택 플러그들(110)의 상부면들과 각각 접속될 수 있다. 보호 절연 스페이서(120)가 상기 각 하부 전극(115a)의 측벽을 둘러쌀 수 있다. 일 실시예에서, 상기 보호 절연 스페이서(120)의 상기 하부 전극(115a)의 측벽 전체를 둘러쌀 수 있다. 상기 하부 전극(115a) 및 이를 둘러싸는 보호 절연 스페이서(120)는 상기 하부 콘택 플러그(110)의 상부면을 완전히 덮을 수 있다.
상기 하부 전극(115a)은 도전 물질로 형성된다. 예컨대, 상기 하부 전극(115a)은 도전성 금속 질화물(ex, 티타늄 질화물 또는 탄탈륨 질화물 등)을 포함할 수 있다. 상기 보호 절연 스페이서(120)는 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
정보 저장부(130a)가 상기 하부 전극(115a)의 상부면 상에 배치될 수 있다. 일 실시예에서, 상기 정보 저장부(130a)는 상기 하부 전극(115a)의 상부면 상에 한정적으로 배치될 수 있다. 상기 정보 저장부(130a)는 논리 데이터를 저장할 수 있다. 상기 정보 저장부(130a)는 다양한 동작 원리를 이용하여 상기 논리 데이터를 저장할 수 있다. 상기 정보 저장부(130a)의 자세한 내용은 하술한다.
상부 전극(135b)이 각 정보 저장부(130a)의 상부면 상에 배치된다. 다시 말해서, 상기 정보 저장부(130a)는 상기 하부 전극(115a)과 상기 상부 전극(135b) 사이에 배치될 수 있다. 캡핑 산화막(140a)이 상기 상부 전극(135b)의 상부면의 일부 상에 배치될 수 있다.
상기 캡핑 산화막(140a)은 상기 상부 전극(135b)이 산화되어 형성된 산화물을 포함할 수 있다. 다시 말해서, 상기 캡핑 산화막(140a)은 상기 상부 전극(135b)과 동일한 원소를 포함할 수 있다. 일 실시예에서, 상기 상부 전극(135b)은 금속 함유 물질을 포함할 수 있다. 이 경우에, 상기 캡핑 산화막(140a)은 상기 상부 전극(135b)과 동일한 금속 원소를 포함하는 금속 산화물을 포함할 수 있다. 예컨대, 상기 상부 전극(135b)은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있으며, 상기 캡핑 산화막(140a)은 상기 상부 전극(135b)과 동일한 금속 원소를 포함하는 금속 산화물로 형성될 수 있다.
일 실시예에서, 상기 하부 전극(115a)의 상부면은 도 13에 개시된 바와 같이 실질적으로 원형상을 가질 수 있다. 상기 정보 저장부(130a) 및 상기 상부 전극(135b)의 상부면들도 상기 하부 전극(115a)의 상부면에 기인하여 원 형상들을 가질 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 하부 전극(115a), 정보 저장부(130a) 및 상부 전극(135b)의 상부면들은 타원 형상들 또는 다각형 형상들을 가질 수도 있다.
계속해서 도 12 및 도 13을 참조하면, 일 실시예에서, 상기 상부 전극(135b)의 하부면의 면적은 상기 하부 전극(115a)의 상부면의 면적 보다 적을 수 있다. 일 실시예에서, 상기 상부 전극(135b)의 하부면의 전체가 상기 하부 전극(115a)의 상부면의 중앙부와 중첩될 수 있다.
일 실시예에서, 상기 정보 저장부(130a)의 상부면의 면적도 상기 하부 전극(115a)의 상부면의 면적 보다 적을 수 있다. 일 실시예에서, 상기 상부 전극(130b)의 하부면의 면적은 상기 정보 저장부(130a)의 상부면의 면적 보다 적을 수 있다.
잔여물(130r) 이 상기 하부 전극들(115a) 사이의 상기 하부 층간 절연막(105) 상에 남아 있을 수 있다. 상기 잔여물(130r)은 적어도 상기 정보 저장부(130a)의 아랫부분과 동일한 물질을 포함할 수 있다.
상부 층간 절연막(155)이 상기 하부 층간 절연막(105) 및 상부 전극들(135b)을 덮을 수 있다. 상부 콘택 플러그들(165)이 상기 상부 층간 절연막(155) 내에 형성된 상부 콘택홀들(160)을 각각 채울 수 있다. 상기 상부 콘택 플러그들(165)은 상기 상부 전극들(135b)과 각각 접속할 수 있다. 상기 상부 전극(135b)의 상부면은 상기 상부 콘택 플러그(165)와 접촉하는 제1 부분 및 상기 상부 콘택 플러그(165)와 접촉하지 않는 제2 부분을 포함할 수 있다. 상기 캡핑 산화막(140a)은 상기 상부 전극(135b)의 상부면의 상기 제2 부분 상에 형성될 수 있다.
배선(170)이 상기 상부 층간 절연막(155) 상에서 일 방향을 따라 연장될 수 있다. 상기 배선(170)은 상기 일 방향을 따라 배열된 상기 상부 콘택 플러그들(165)과 접속될 수 있다. 상기 배선(170)은 상기 상부 콘택 플러그들(165) 및 상부 전극들(135b)을 통하여 상기 정보 저장부들(130a)에 전기적으로 접속될 수 있다. 상기 배선(170)은 비트 라인에 해당할 수 있다.
일 실시예에서, 상기 정보 저장부(130a)는 자기터널접합 패턴일 수 있다. 이 경우에, 상기 정보 저장부(130a)는 차례로 적층된 제1 자성 패턴(122a), 터널 배리어 패턴(125a), 및 제2 자성 패턴(127a)을 포함할 수 있다. 상기 제1 및 제2 자성 패턴들(122a, 127a) 중에서 어느 하나는 일 방향으로 고정된 자화방향을 갖는 기준 패턴에 해당하고, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행 하게 변경 가능한 자화방향을 갖는 자유 패턴에 해당한다.
일 실시예에서, 도 14에 개시된 바와 같이, 상기 제1 및 제2 자성 패턴들(122a, 127a)의 자화 방향들(123P, 127P)은 상기 터널 배리어 패턴(125a)과 상기 제2 자성 패턴(127a)의 접촉면(또는 상기 하부 전극(115a)의 상부면)에 대하여 실질적으로 수직할 수 있다. 도 14에서는, 제1 자성 패턴(122a)이 상기 기준 패턴에 해당하고, 상기 제2 자성 패턴(127a)이 상기 자유 패턴에 해당한다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 자성 패턴(122a)이 상기 자유 패턴일 수 있으며, 상기 제2 자성 패턴(127a)이 상기 기준 패턴에 해당할 수도 있다.
상기 수직한 자화 방향들(123P, 127P)을 갖는 제1 및 제2 자성 패턴들(122a, 127a)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준 패턴은 상기 자유 패턴에 비하여 두껍거나, 상기 기준 패턴의 보자력이 상기 자유 패턴의 보자력 보다 클 수 있다.
다른 실시예에서, 도 15에 개시된 바와 같이, 제1 및 제2 자성 패턴들(122a, 127a)의 자화 방향들(123H, 127H)은 상기 터널 배리어 패턴(125a)과 상기 제2 자성 패턴(127a)의 접촉면(또는 상기 하부 전극(115a)의 상부면)과 실질적으로 평행할 수 있다. 도 15는 상기 기준 패턴인 제1 자성 패턴(122a) 및 상기 자유 패턴인 제2 자성 패턴(127a)을 예로서 개시한다. 상기 평행한 자화 방향들(123H, 127H)을 갖는 제1 및 제2 자성 패턴들(122a, 127a)은 강자성 물질을 포함할 수 있다. 상기 기준 패턴은 상기 기준 패턴 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
상기 터널 배리어 패턴(125a)은 마그네슘(Mg) 산화물, 티타늄(Ti) 산화물, 알루미늄(Al) 산화물, 마그네슘-아연(Mg-Zn) 산화물, 또는 마그네슘-붕소(Mg-B) 산화물 중에서 적어도 하나를 포함할 수 있다.
상기 정보 저장부(130a)의 자유 패턴은 프로그램 전류 내 전자들의 스핀 토크에 의해 변환될 수 있다.
상술된 실시예들에서, 상기 정보 저장부(130a)는 상기 자기터널접합 패턴이다. 하지만, 본 발명은 여기에 한정되지 않는다. 본 발명의 또 다른 실시예에서, 상기 정보 저장부(130a)는 전이금속 산화물을 포함할 수 있다. 프로그램 동작에 의해 적어도 하나의 전기적 통로가 상기 전이금속 산화물 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로는 서로 연결된 베이컨시들(vacancies) 또는 금속 원자들일 수 있다. 이로써, 상기 전이금속 산화물의 저항 변화를 이용하여 상기 정보 저장부(130a)는 논리 데이터를 저장할 수 있다. 상기 전이 금속 산화물은 니오븀 산화물, 티타늄 산화물, 니켈 산화물, 지르코늄 산화물, 바나듐 산화물, PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물, 바륨-스트론튬-티타늄 산화물, 스트론튬-지르코늄 산화물, 바륨-지르코늄 산화물, 또는 바륨-스트론튬-지르코늄 산화물 등에서 적어도 하나를 포함할 수 있다.
상술된 반도체 소자는 상기 정보 저장부들(130a)을 갖는 반도체 기억 소자로 구현될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 본 발명에 따른 반도체 소자는 논리 소자 또는 시스템 온 칩(system on Chip, SoC)로 구현될 수도 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 일 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 16은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상술된 실시예들에 따른 반도체 소자들이 반도체 기억 소자들로 구현되는 경우에, 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상술된 실시예들의 반도체 소자들이 반도체 기억 소자들로 구현되는 경우에, 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 하부 층간 절연막
110: 하부 콘택 플러그 115a: 하부 전극
130: 정보 저장막 135: 상부 도전막
140: 캡핑 산화막 135a, 135b: 상부 전극
130a: 정보 저장부 150: 식각 방향
155: 상부 층간 절연막 165: 상부 콘택 플러그
170: 배선

Claims (20)

  1. 기판 상에 물질막을 형성하는 것;
    선택적 산화 공정을 수행하여 상기 물질막의 제1 표면 상에 캡핑 산화막을 형성하되, 상기 물질막의 제2 표면은 산화되지 않는 것; 및
    상기 물질막의 상기 제2 표면을 통하여 상기 물질막을 식각하여 물질 패턴을 형성하는 것을 포함하되,
    상기 물질막을 식각할 때, 상기 캡핑 산화막의 식각율은 상기 물질막의 식각율 보다 작고,
    상기 물질막을 형성하기 전에,
    상기 기판 상에 하부 패턴을 형성하는 것을 더 포함하되,
    상기 물질막은 상기 하부 패턴의 상부면 및 측벽을 덮도록 형성하고,
    상기 물질막의 상기 제1 표면은 상기 하부 패턴의 상기 상부면을 덮고,
    상기 물질막의 상기 제2 표면은 상기 하부 패턴의 상기 측벽을 덮고,
    상기 물질 패턴은 상기 하부 패턴의 상부면 상에 형성되는 반도체 소자의 제조 방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 하부 패턴의 상기 상부면 상의 상기 물질막은 상기 하부 패턴의 상기 측벽 상의 상기 물질막 보다 두꺼운 반도체 소자의 제조 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 기판 상에 하부 전극을 형성하는 것;
    상기 하부 전극의 상부면 및 측벽을 덮는 도전막을 형성하는 것;
    선택적 산화 공정을 수행하여 상기 도전막의 제1 표면 상에 캡핑 산화막을 형성하되, 상기 도전막의 제2 표면은 산화되지 않고, 상기 도전막의 제1 표면 및 제2 표면은 상기 하부 전극의 상부면 및 측벽을 각각 덮는 것; 및
    상기 도전막의 상기 제2 표면을 통하여 상기 도전막을 식각하여 상기 하부 전극의 상부면 상에 상부 전극을 형성하는 것을 포함하되,
    상기 도전막을 식각할 때, 상기 캡핑 산화막의 식각율은 상기 도전막의 식각율 보다 작은 반도체 소자의 제조 방법.
  8. 청구항 7에 있어서,
    상기 선택적 산화 공정은 상기 기판의 상부면에 수직한 산화 방향을 갖는 이방성 산화 공정인 반도체 소자의 제조 방법.
  9. 청구항 7에 있어서,
    상기 도전막은 등방성 식각 공정에 의해 식각 되는 반도체 소자의 제조 방법.
  10. 청구항 7에 있어서,
    도전막을 형성하기 전에,
    상기 하부 전극의 상기 상부면 및 상기 측벽을 덮는 정보 저장막을 형성하는 것을 더 포함하되,
    상기 도전막은 상기 정보 저장막 상에 형성되는 반도체 소자의 제조 방법.
  11. 청구항 10에 있어서,
    상기 정보 저장막을 형성하기 전에,
    상기 하부 전극의 상기 측벽을 둘러싸는 보호 절연 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  12. 청구항 10에 있어서,
    상기 정보 저장막은 차례로 적층된 제1 자성막, 터널 배리어막, 및 제2 자성막을 포함하고,
    상기 제1 및 제2 자성막들 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖고, 다른 하나는 상기 고정된 자화 방향에 대하여 평행 또는 반평행 하게 변경 가능한 자화 방향을 갖는 반도체 소자의 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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