KR102573757B1 - 자기 메모리 소자 및 그 제조 방법, 그리고 기판 처리 설비 - Google Patents
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Abstract
본 발명의 실시예에 따른 자기 메모리 소자는, 제1 메모리 영역 및 제2 메모리 영역을 포함하는 기판, 상기 제1 메모리 영역 상에 제공되고, 제1 자유 패턴, 상기 제1 자유 패턴 상의 제1 산화물 패턴을 포함하는 제1 자기 터널 접합 패턴 및 상기 제2 메모리 영역 상에 제공되고, 제2 자유 패턴, 상기 제2 자유 패턴 상의 제2 산화물 패턴을 포함하는 제2 자기 터널 접합 패턴을 포함하되, 상기 제1 자유 패턴의 두께에 대한 상기 제1 산화물 패턴의 두께의 비는 상기 제2 자유 패턴의 두께에 대한 상기 제2 산화물 패턴의 두께의 비와 서로 다르다.
Description
본 발명은 자기 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 자기 터널 접합 패턴을 포함하는 자기 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 메모리 소자가 제안된 바 있다. 자기 메모리 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 메모리 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 메모리 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
발명이 해결하고자 하는 과제는 단일 기판 내 영역별로 서로 다른 어플리케이션으로 기능할 수 있는 자기 터널 접합 패턴들을 제공하는데 있다.
본 발명의 실시예에 따른 자기 메모리 소자는, 제1 메모리 영역 및 제2 메모리 영역을 포함하는 기판, 상기 제1 메모리 영역 상에 제공되고, 제1 자유 패턴, 상기 제1 자유 패턴 상의 제1 산화물 패턴을 포함하는 제1 자기 터널 접합 패턴 및 상기 제2 메모리 영역 상에 제공되고, 제2 자유 패턴, 상기 제2 자유 패턴 상의 제2 산화물 패턴을 포함하는 제2 자기 터널 접합 패턴을 포함하되, 상기 제1 자유 패턴의 두께에 대한 상기 제1 산화물 패턴의 두께의 비는 상기 제2 자유 패턴의 두께에 대한 상기 제2 산화물 패턴의 두께의 비와 서로 다르다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 자기 메모리 소자 제조 방법은, 기판 상에 자성막을 형성하는 것, 상기 자성막 상에 산화막을 형성하는 것, 상기 산화막 상에 캡핑막을 형성하는 것, 상기 캡핑막 상에 제1 하드 마스크막을 형성하는 것 및 열처리 공정을 수행하여 상기 산화막과 상기 자성막 사이의 계면 특성을 제어하는 것을 포함하되, 상기 캡핑막 상에 제1 하드 마스크막을 형성하는 것은, 상기 캡핑막의 제1 영역은 노출하고, 상기 캡핑막의 제2 영역 상에 상기 제1 하드 마스크막을 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 기판 처리 설비는, 인덱스 모듈, 상기 인덱스 모듈의 일측에 배치된 트랜스퍼 모듈, 상기 트랜스퍼 모듈의 일측에 배치된 제1 공정 챔버 및 상기 트랜스퍼 모듈의 타측에 배치된 제2 공정 챔버를 포함하되, 상기 제1 공정 챔버는 기판에 대해 산화 공정을 수행하고, 상기 제2 공정 챔버는 상기 산화 공정이 수행된 기판에 대해 증착 공정을 수행한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 따르면, 단일 기판 내 영역별로 서로 다른 어플리케이션으로 기능할 수 있는 자기 터널 접합 패턴들을 포함하는 자기 메모리 소자를 제공할 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 소자의 블록도이다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 소자의 메모리 셀 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 자기 메모리 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 4는 본 발명의 일부 실시예들에 따른 자기 메모리 소자를 나타내는 단면도이다.
도 5a는 도 4의 자기 터널 접합의 일 예를 설명하기 위한 단면도이다.
도 5b는 도 4의 자기 터널 접합의 다른 예를 설명하기 위한 단면도이다.
도 6은 본 발명의 실시예들에 따른 자기 메모리 소자의 제조 방법을 나타내는 플로우차트이다.
도 7 내지 도 9는 자기 메모리 소자의 제조 공정들을 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 제1 및 제2 자기 터널 접합 패턴들의 특성을 보여주는 도면이다.
도 11은 도 6의 산화 공정 및 제2 하드마스크막 증착 공정이 수행되는 기판 처리 설비의 일 실시예를 보여주는 도면이다.
도 12는 도 11의 제1 공정 챔버를 보여주는 도면이다.
도 13은 도 11의 제2 공정 챔버를 보여주는 도면이다.
도 14는 본 발명의 일 실시예에 따른 자기 메모리 소자의 메모리 셀 어레이의 회로도이다.
도 15는 본 발명의 일 실시예들에 따른 자기 메모리 소자를 나타내는 단면도이다.
도 16 내지 도 18은 도 15의 자기 메모리 소자의 제조 공정들을 설명하기 위한 단면도들이다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 소자의 메모리 셀 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 자기 메모리 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 4는 본 발명의 일부 실시예들에 따른 자기 메모리 소자를 나타내는 단면도이다.
도 5a는 도 4의 자기 터널 접합의 일 예를 설명하기 위한 단면도이다.
도 5b는 도 4의 자기 터널 접합의 다른 예를 설명하기 위한 단면도이다.
도 6은 본 발명의 실시예들에 따른 자기 메모리 소자의 제조 방법을 나타내는 플로우차트이다.
도 7 내지 도 9는 자기 메모리 소자의 제조 공정들을 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 제1 및 제2 자기 터널 접합 패턴들의 특성을 보여주는 도면이다.
도 11은 도 6의 산화 공정 및 제2 하드마스크막 증착 공정이 수행되는 기판 처리 설비의 일 실시예를 보여주는 도면이다.
도 12는 도 11의 제1 공정 챔버를 보여주는 도면이다.
도 13은 도 11의 제2 공정 챔버를 보여주는 도면이다.
도 14는 본 발명의 일 실시예에 따른 자기 메모리 소자의 메모리 셀 어레이의 회로도이다.
도 15는 본 발명의 일 실시예들에 따른 자기 메모리 소자를 나타내는 단면도이다.
도 16 내지 도 18은 도 15의 자기 메모리 소자의 제조 공정들을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 소자(1)의 블록도이다.
도 1을 참조하면, 자기 메모리 소자는 메모리 셀 어레이(10), 행 디코더(20), 열 선택 회로(30), 읽기 및 쓰기 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수의 워드 라인들 및 복수의 비트 라인들을 포함하며, 워드 라인들과 비트 라인들이 교차하는 지점들에 메모리 셀들이 연결될 수 있다. 메모리 셀 어레이(10)의 구성은 도 2를 참조하여 상세히 설명된다.
행 디코더(20)는 워드 라인들을 통해 메모리 셀 어레이(10)와 연결될 수 있다. 행 디코더(20)는 외부에서 입력된 어드레스를 디코딩하여 복수 개의 워드 라인들 중 하나를 선택할 수 있다.
열 선택 회로(30)는 비트 라인들을 통해 메모리 셀 어레이(10)와 연결되며, 외부에서 입력된 어드레스를 디코딩하여 복수 개의 비트 라인들 중 하나를 선택할 수 있다. 열 선택 회로(30)에서 선택된 비트 라인은 읽기 및 쓰기 회로(40)에 연결될 수 있다.
읽기 및 쓰기 회로(40)는 제어 로직(50)의 제어에 따라 선택된 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 읽기 및 쓰기 회로(40)는 입력되는 데이터를 메모리 셀에 기입하거나 판독하기 위하여 선택된 비트 라인에 비트 라인 전압을 제공할 수 있다.
제어 로직(50)은 외부에서 제공된 명령(command) 신호에 따라, 반도체 메모리 장치를 제어하는 제어 신호들을 출력할 수 있다. 제어 로직(50)에서 출력된 제어 신호들은 읽기 및 쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 소자의 메모리 셀 어레이의 회로도이고, 도 3은 본 발명의 실시예들에 따른 자기 메모리 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 제1 도전 라인들, 제2 도전 라인들, 및 단위 메모리 셀들(MC:MC1,MC2)을 포함할 수 있다. 제1 도전 라인들은 워드 라인들(WL0~WL5)일 수 있고, 제2 도전 라인들은 비트 라인들(BL0~BL3)일 수 있다. 단위 메모리 셀들(MC)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 단위 메모리 셀들(MC)은 서로 교차하는 워드 라인들(WL)과 비트 라인들(BL) 사이에 연결될 수 있다. 워드 라인들(WL)의 각각은 복수 개의 단위 메모리 셀들(MC)을 연결할 수 있다. 하나의 워드 라인(WL)에 의해 서로 연결된 단위 메모리 셀들(MC)은 비트 라인들(BL)에 각각 연결될 수 있고, 하나의 비트 라인(BL)에 의해 서로 연결된 단위 메모리 셀들(MC)은 워드 라인들(WL)에 각각 연결될 수 있다. 워드 라인(WL)에 의해 연결된 단위 메모리 셀들(MC)의 각각은 비트 라인들(BL)의 각각에 의해, 도 1을 참조하여 설명한, 읽기 및 쓰기 회로(40)에 연결될 수 있다.
메모리 셀 어레이(10)는 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2)을 포함할 수 있다. 제1 메모리 영역(AR1)은 메모리 셀 어레이(10)의 일부 메모리 영역일 수 있고, 제2 메모리 영역(AR2)은 메모리 셀 어레이(10)의 다른 일부 메모리 영역일 수 있다. 제1 메모리 영역(AR1)은 제1 메모리 셀들(MC1)을 포함할 수 있고, 제2 메모리 영역(AR2)은 제2 메모리 셀들(MC2)을 포함할 수 있다. 이하, 제1 메모리 영역(AR1)은 제1 영역(AR1), 제2 메모리 영역(AR2)은 제2 영역(AR2)으로 지칭한다. 제1 영역(AR1) 및 제2 영역(AR2)은 각각, 서로 다른 어플리케이션으로 기능할 수 있다.
도 3을 참조하면, 단위 메모리 셀들(MC)의 각각은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결될 수 있고, 선택 소자(SE)는 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 메모리 소자(ME)는 이에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다.
일 실시예에 따르면, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
선택 소자(SE)는 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 선택 소자(SE)에 연결될 수 있다.
구체적으로, 메모리 소자(ME)는 제1 자성 구조체(MS1), 제2 자성 구조체(MS2), 및 이들 사이의 터널 배리어 패턴(TBP)를 포함할 수 있다. 제1 자성 구조체(MS1), 제2 자성 구조체(MS2), 및 터널 배리어 패턴(TBP)은 자기터널접합(MJT)으로 정의될 수 있다. 제1 및 제2 자성 구조체들(MS1, MS2)의 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 메모리 소자(ME)는, 제2 자성 구조체(MS2)와 선택 소자(SE) 사이에 개재되는 하부 전극 패턴(BEP), 및 제1 자성 구조체(MS1)와 비트 라인(BL) 사이에 개재되는 상부 전극 패턴(TEP)을 포함할 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 자기 메모리 소자를 나타내는 단면도이다. 도 4를 참조하면, 기판(100) 상에 하부 층간 절연막(102)이 제공될 수 있다. 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 기판(100)은 system-on-chip일 수 있다. 기판(100)은 제1 영역(AR1)과 제2 영역(AR2)을 포함할 수 있다.
선택 소자들(미도시)이 기판(100) 상에 제공될 수 있고, 하부 층간 절연막(102)이 선택 소자들을 덮을 수 있다. 선택 소자들은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다. 하부 층간 절연막(102)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
하부 콘택 플러그(104)가 하부 층간 절연막(102) 내에 제공될 수 있다. 하부 콘택 플러그(104)는 하부 층간 절연막(102)을 관통하여 선택 소자들 중 대응하는 선택 소자의 일 단자에 전기적으로 접속될 수 있다. 일부 실시예들에 따르면, 하부 콘택 플러그(104)의 상면은 하부 층간 절연막(102)의 상면과 실질적으로 공면을 이룰 수 있다.
하부 층간 절연막(102) 상에 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJ: MTJ1,MTJ2), 및 상부 전극 패턴(TEP)이 차례로 적층될 수 있다. 하부 전극 패턴(BEP)은 하부 콘택 플러그(104)의 상면에 전기적으로 접속될 수 있다. 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJ), 및 상부 전극 패턴(TEP)의 측벽들은 서로 정렬될 수 있다. 도시되지는 않았으나, 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJ), 및 상부 전극 패턴(TEP)의 측벽들은 경사진 프로파일을 가질 수 있다. 하부 전극 패턴(BEP)은 도전 물질을 포함할 수 있다. 일 예로, 하부 전극 패턴(BEP)은 질화티타늄 및/또는 질화탄탈늄 등과 같은 도전성 금속질화물을 포함할 수 있다. 마찬가지로, 상부 전극 패턴(TEP)은 도전 물질을 포함할 수 있다. 일 예로, 상부 전극 패턴(TEP)은 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 티타늄(Ti) 등의 금속, 및 질화 탄탈륨(TaN), 질화 티타늄(TiN) 등의 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
제1 영역(AR1) 상에 제1 자기 터널 접합 패턴(MTJ1)이 제공될 수 있다. 제1 자기 터널 접합 패턴(MTJ1)은 고정 패턴(RP), 제1 자유 패턴(FP1), 이들 사이의 터널 배리어 패턴(TBP), 및 제1 산화물 패턴(112)을 포함할 수 있다. 제1 자유 패턴(FP1)은 상부 전극 패턴(TEP)과 터널 배리어 패턴(TBP) 사이에 제공될 수 있고, 고정 패턴(RP)은 하부 전극 패턴(BEP)과 터널 배리어 패턴(TBP) 사이에 제공될 수 있다. 제1 산화물 패턴(112)은 제1 자유 패턴(FP1)을 사이에 두고 터널 배리어 패턴(TBP)으로부터 이격될 수 있다. 제1 산화물 패턴(112)은 제1 자유 패턴(FP1)과 상부 전극 패턴(TEP) 사이에 개재할 수 있다.
제2 영역(AR2) 상에 제2 자기 터널 접합 패턴(MTJ2)이 제공될 수 있다. 제2 자기 터널 접합 패턴(MTJ2)은 고정 패턴(RP), 제2 자유 패턴(FP2), 및 이들 사이의 터널 배리어 패턴(TBP), 및 제2 산화물 패턴(110)을 포함할 수 있다. 제2 자유 패턴(FP2)은 상부 전극 패턴(TEP)과 터널 배리어 패턴(TBP) 사이에 제공될 수 있고, 고정 패턴(RP)은 하부 전극 패턴(BEP)과 터널 배리어 패턴(TBP) 사이에 제공될 수 있다. 제2 산화물 패턴(110)은 제2 자유 패턴(FP2)을 사이에 두고 터널 배리어 패턴(TBP)으로부터 이격될 수 있다. 제2 산화물 패턴(110)은 제2 자유 패턴(FP2)과 상부 전극 패턴(TEP) 사이에 개재할 수 있다.
제1 및 제2 자유 패턴들(FP1,FP2)은 계면 수직 자기 이방성을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, “내재적 수평 자화 특성”은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 일 예로, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 자성층의 자화 방향은 상기 기판의 상면과 실질적으로 평행할 수 있다. 즉, 제1 및 제2 자유 패턴들(FP1,FP2)은, 외부적 요인이 없을 경우, 그것의 가장 넓은 표면에 평행한 자화 방향을 가질 수 있다. 내재적 수평 자화 특성은 코발트(Co), 철(Fe), 및 이들의 합금 중 적어도 하나를 포함하는 단층 또는 다층 구조를 통해 구현될 수 있다. 일부 실시예들에 따르면, 제1 및 제2 자유 패턴들(FP1,FP2)은 코발트(Co), 철(Fe), 및 제1 비금속 원소를 포함할 수 있다. 제1 비금속 원소는 일 예로, 보론(B)일 수 있다. 제1 및 제2 자유 패턴들(FP1,FP2)은 각각, 일 예로, CoFeB의 단층 구조일 수 있다.
제1 및 제2 산화물 패턴들(110,112)은 금속 산화물을 포함할 수 있다. 제1 및 제2 산화물 패턴들(110,112)은 비자성 금속 원소, 및 산소 원소를 포함할 수 있다. 비자성 금속 원소는 일 예로, Ta, Ti, Mg, Hf, Zr, W, 및 Mo 중 적어도 하나일 수 있다.
제1 자유 패턴(FP1)의 두께(T2)에 대한 제1 산화물 패턴(112)의 두께(T1)의 비는 제2 자유 패턴(FP2)의 두께(T4)에 대한 제2 산화물 패턴(110)의 두께(T3)의 비와 서로 상이할 수 있다. 제1 자유 패턴(FP1)의 두께(T2)에 대한 제1 산화물 패턴(112)의 두께(T1)의 비는 제2 자유 패턴(FP2)의 두께(T4)에 대한 제2 산화물 패턴(110)의 두께(T3)의 비보다 클 수 있다. 일 예로, 제1 자유 패턴(FP1)의 두께(T2)에 대한 제1 산화물 패턴(112)의 두께(T1)의 비는 1.2:0.8이고, 제2 자유 패턴(FP2)의 두께(T4)에 대한 제2 산화물 패턴(110)의 두께(T3)의 비는 0.8:1.2일 수 있다. 제1 자유 패턴(FP1)의 두께(T2)와 제1 산화물 패턴(112)의 두께(T1)의 합(ST1)은 제2 자유 패턴(FP2)의 두께(T4)와 제2 산화물 패턴(110)의 두께(T3)의 합(ST2)과 서로 동일할 수 있다.
제1 자유 패턴(FP1)은 제1 산화물 패턴(112)과 접할 수 있다. 제2 자유 패턴(FP2)은 제2 산화물 패턴(110)과 접할 수 있다. 제1 산화물 패턴(112)의 산소 농도는 제2 산화물 패턴(110)의 산소 농도보다 클 수 있다. 여기서, 산화물 패턴(110,112)의 산소 농도는 산화물 패턴(110,112) 내 원자들의 총 수에 대한 산소 원자의 수를 백분율로 나타낸 값으로 정의될 수 있다.
터널 배리어 패턴(TBP)은 마그네슘(Mg) 산화물, 티타늄(Ti) 산화물, 알루미늄(Al) 산화물, 마그네슘-아연(MgZn) 산화물, 마그네슘-보론(MgB) 산화물, 티타늄(Ti) 질화물, 및 바나듐(V) 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어 패턴(TBP)은 산화마그네슘(MgO) 막일 수 있다. 이와 달리, 터널 배리어 패턴(TBP)은 복수의 층들을 포함할 수 있고, 복수의 층들의 각각은, 마그네슘(Mg) 산화물, 티타늄(Ti) 산화물, 알루미늄(Al) 산화물, 마그네슘-아연(MgZn) 산화물, 마그네슘-보론(MgB) 산화물, 티타늄(Ti) 질화물, 및 바나듐(V) 질화물 중 적어도 하나를 포함할 수 있다.
고정 패턴(RP)은 강자성 물질을 포함할 수 있다. 고정 패턴(RP)는 복수의 층들을 포함할 수 있고, 복수의 층들 중 적어도 일부는 강자성 물질을 포함할 수 있다.
도 5a는 도 4의 자기 터널 접합의 일 예를 설명하기 위한 단면도이고, 도 5b는 도 4의 자기 터널 접합의 다른 예를 설명하기 위한 단면도이다.
일 예로, 도 5a에 도시된 바와 같이, 자유 패턴(FP1,FP2)은 변경 가능한 자화방향(a1)을 갖는 자유층일 수 있다. 고정 패턴(RP)은 일 방향으로 고정된 자화방향(b1)을 갖는 적어도 하나의 고정층을 포함할 수 있다. 자화방향들(a1, b1)은 자유 패턴(FP1,FP2)과 터널 배리어 패턴(TBP)의 접촉면에 실질적으로 수직할 수 있다.
이 경우, 자유 패턴(FP1,FP2)은, 내재적 수평 자화 특성이 외부적 요인에 의해 수직 자화 특성으로 변경되는, 외인성 수직 자화 특성을 가질 수 있다. 구체적으로, 자유 패턴(FP1,FP2)은 터널 배리어 패턴(TBP)과 접할 수 있고, 자유 패턴(FP1,FP2)과 터널 배리어 패턴(TBP)의 접합에 의해 유도되는 자기 이방성에 의해 외인성 수직 자화 특성을 가질 수 있다. 일 예로, 터널 배리어 패턴(TBP)이 MgO를 포함하고 자유 패턴(FP1,FP2)이 CoFeB를 포함하는 경우, 자기 이방성은 터널 배리어 패턴(TBP) 내 산소와 자유 패턴(FP1,FP2) 내 철(Fe) 원소의 결합으로부터 기인할 수 있다. 더하여, 자유 패턴(FP1,FP2)은 산화물 패턴(110,112)과 접할 수 있고, 자유 패턴(FP1,FP2)과 산화물 패턴(110,112)의 접합에 의해 유도되는 자기 이방성에 의해 외인성 수직 자화 특성을 가질 수 있다. 일 예로, 산화물 패턴(110,112)이 TaOx를 포함하고 자유 패턴(FP1,FP2)이 CoFeB를 포함하는 경우, 자기 이방성은 산화물 패턴(110,112) 내 산소와 자유 패턴(FP1,FP2) 내 철(Fe) 원소의 결합으로부터 기인할 수 있다.
고정 패턴(RP)은 수직한 자화 방향(b1)을 갖는 적어도 하나의 고정층을 포함할 수 있다. 고정층은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
다른 예로, 도 5b에 도시된 바와 같이, 자유 패턴(FP1,FP2)은 변경 가능한 자화방향(a2)을 갖는 자유층일 수 있다. 고정 패턴(RP)은 일 방향으로 고정된 자화방향(b2)을 갖는 적어도 하나의 고정층을 포함할 수 있다. 자화방향들(a2, b2)은 자유 패턴(FP1,FP2)과 터널 배리어 패턴(TBP)의 접촉면에 실질적으로 평행할 수 있다. 이 경우, 자유 패턴(FP1,FP2)은 일 예로, 수평 자화 방향(a2)을 가지는 소정의 두께로 형성될 수 있다. 고정 패턴(RP)은 수평 자화 방향(b2)을 갖는 적어도 하나의 고정층을 포함할 수 있다. 고정층은 강자성 물질을 포함할 수 있고, 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
본 발명의 개념에 따르면, 제1 자유 패턴(FP1)의 두께(T2)에 대한 제1 산화물 패턴(112)의 두께(T1)의 비는 제2 자유 패턴(FP2)의 두께(T4)에 대한 제2 산화물 패턴(110)의 두께(T3)의 비보다 클 수 있다. 또한, 제1 산화물 패턴(112)의 산소 농도는 제2 산화물 패턴(110)의 산소 농도보다 클 수 있다. 이로 인해, 제1 자기 터널 접합 패턴(MTJ1)과 제2 자기 터널 접합 패턴(MTJ2)의 스위칭 특성이 상이할 수 있다. 다시 말해서, 제1 자기 터널 접합 패턴(MTJ1)과 제2 자기 터널 접합 패턴(MTJ2)은 자성층 패턴들의 자화 반전을 위해 서로 다른 스위칭 전류가 요구될 수 있다. 일 예로, 제1 자기 터널 접합 패턴(MTJ1)은 제2 자기 터널 접합 패턴(MTJ2)보다 높은 리텐션(retention) 특성을 가질 수 있고, 제2 자기 터널 접합 패턴(MTJ2)은 제1 자기 터널 접합 패턴(MTJ1)보다 용이하게 스위칭될 수 있다.
이에 따라, 제1 영역(AR1) 상의 제1 자기 터널 접합 패턴(MTJ1)과 제2 영역(AR2) 상의 제2 자기 터널 접합 패턴(MTJ2)은 서로 다른 어플리케이션으로 기능할 수 있다. 일 예로, 제1 영역(AR1) 상의 제1 자기 터널 접합 패턴(MTJ1)은 NVM(non-volatile memory) 셀(도 2의 MC1)로 기능할 수 있고, 제2 영역(AR2) 상의 제2 자기 터널 접합 패턴(MTJ2)은 RAM(random access memory) 셀(도 2의 MC2)로 기능할 수 있다. 따라서, 본 발명의 실시예들에 따르면, 단일 기판(10) 내에 서로 다른 메모리 소자들을 각각 형성할 필요없이, 자성막들을 동일하게 형성한 후, 자기 터널 접합 패턴들(MTJ1,MTJ2)의 산화물 패턴(110,112)과 자유 패턴(FP1,FP2)의 두께들을 조절하여 서로 다른 메모리 소자처럼 기능하도록 제어할 수 있다.
도 4를 다시 참조하면, 캡핑 패턴(120)이 산화물 패턴들(110,112) 상에 제공될 수 있다. 캡핑 패턴(120)은 금속 산화물을 포함할 수 있다. 예를 들어, 캡핑 패턴(120)은 탄탈륨 산화물(tantalum oxide), 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 지르코늄 산화물(zirconium oxide), 하프늄 산화물(hafnium oxide), 및 아연 산화물(zinc oxide) 중 적어도 하나를 포함할 수 있다.
마스크 패턴(130)이 캡핑 패턴(120) 상에 제공될 수 있다. 마스크 패턴(130)은 캡핑 패턴(120)보다 산소 친화도가 높은 물질을 포함할 수 있다. 마스크 패턴(130)은 일 예로, 구리, 텅스텐, 티타늄, 탄탈륨, 알루미늄, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다.
하부 층간 절연막(102) 상에 상부 층간 절연막(140)이 제공되어 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJ:MTJ1,MTJ2), 및 상부 전극 패턴(TEP)을 덮을 수 있다. 상부 콘택 플러그(150)가 상부 층간 절연막(140)을 관통하여 상부 전극 패턴(TEP)에 접속될 수 있다. 상부 층간 절연막(140)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있으며, 상부 콘택 플러그(150)는 금속(ex, 티타늄, 탄탈늄, 구리, 알루미늄 또는 텅스텐 등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 상부 층간 절연막(140) 상에 배선(160)이 배치될 수 있다. 배선(160)은 상부 콘택 플러그(150)에 접속될 수 있다. 배선(160)은 금속(ex, 티타늄, 탄탈늄, 구리, 알루미늄 또는 텅스텐 등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 배선(160)은 비트 라인일 수 있다.
도 6은 본 발명의 실시예들에 따른 자기 메모리 소자의 제조 방법을 나타내는 플로우차트이다. 도 7 내지 도 9는 자기 메모리 소자의 제조 공정들을 설명하기 위한 단면도들이다.
도 6 및 도 7을 참조하면, 기판(100) 상에 하부 층간 절연막(102)이 형성될 수 있다. 기판(100)은 반도체 기판을 포함할 수 있다. 일 예로, 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 등을 포함할 수 있다. 기판(100)은 system-on-chip의 일부일 수 있다. 일 실시예에 따르면, 선택 소자들(미도시)이 기판(100) 상에 형성될 수 있으며, 하부 층간 절연막(102)이 선택 소자들을 덮도록 형성될 수 있다. 선택 소자들은 전계 효과 트랜지스터들일 수 있다. 이와는 달리, 선택 소자들은 다이오드들일 수도 있다. 하부 층간 절연막(102)은 산화물, 질화물, 및/또는 산화질화물을 포함하는 단일층 또는 다층으로 형성될 수 있다. 하부 콘택 플러그(104)가 하부 층간 절연막(102) 내에 형성될 수 있다. 하부 콘택 플러그(104)는 하부 층간 절연막(102)을 관통하여 선택 소자들 중 대응하는 선택 소자의 일 단자에 전기적으로 접속될 수 있다. 하부 콘택 플러그(104)는 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
하부 층간 절연막(102) 상에 하부 전극막(BEL)이 형성될 수 있다. 상기 하부 전극막(BEL)은 질화티타늄 및/또는 질화탄탈늄 등과 같은 도전성 금속질화물을 포함할 수 있다. 하부 전극막(BEL)은 그 위에 형성되는 자성막들의 결정 성장에 도움을 주는 물질(일 예로, 루테늄(Ru) 등)을 포함할 수 있다. 하부 전극막(BEL)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
하부 전극막(BEL) 상에 제1 자성막(RL)이 형성될 수 있다(S110). 이어서, 제1 자성막(RL) 상에 터널 배리어막(TBL)이 형성될 수 있다(S120). 터널 배리어막(TBL) 상에 제2 자성막(FL)이 형성될 수 있다(S130).
제1 자성막(RL)은 일 방향으로 고정된 자화 방향을 갖는 적어도 하나의 고정층을 포함할 수 있다. 일 예로, 고정층의 자화 방향은 터널 배리어막(TBL)과 제1 자성막(RL) 사이의 계면에 실질적으로 수직할 수 있다. 이 경우, 고정층은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 다른 예로, 고정층의 자화 방향은 터널 배리어막(TBL)과 제1 자성막(RL) 사이의 계면에 실질적으로 평행할 수 있다. 이 경우, 고정층은 강자성 물질을 포함할 수 있다. 고정층은 고정층 내 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
터널 배리어막(TBL)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
제2 자성막(FL)은 고정층의 고정된 자화방향에 평행 또는 반평행하게 변경 가능한 자화 방향을 갖는 자유층일 수 있다. 제2 자성막(FL)은 내재적 수평 자화 특성을 갖는 자성 물질을 포함할 수 있다. 내재적 수평 자화 특성은 코발트(Co), 철(Fe), 및 이들의 합금 중 적어도 하나를 포함하는 단층 또는 다층 구조를 통해 구현될 수 있다. 일부 실시예들에 따르면, 제2 자성막(FL)은 코발트(Co), 철(Fe), 및 제1 비금속 원소를 포함할 수 있다. 제1 비금속 원소는 일 예로, 보론(B)일 수 있다. 제2 자성막(FL)은, 일 예로, CoFeB의 단층 구조일 수 있다. 일 예로, 제2 자성막(FL)은 터널 배리어막(TBL)과 제2 자성막(FL) 사이의 계면에 실질적으로 수직한 자화 방향을 가지도록 형성될 수 있다. 이 경우, 도 5a를 참조하여 설명한 바와 같이, 제2 자성막(FL)은 내재적 수평 자화 특성이 외부적 요인에 의해 수직 자화 특성으로 변경되는, 외인성 수직 자화 특성을 가질 수 있다. 다른 예로, 제2 자성막(FL)은, 도 5b를 참조하여 설명한 바와 같이, 터널 배리어막(TBL)과 제2 자성막(FL) 사이의 계면에 실질적으로 평행한 자화 방향을 가지도록 형성될 수 있다.
제1 자성막(RL), 터널 배리어막(TBL), 및 제2 자성막(FL)의 각각은 원자층 기상 증착법, 물리 기상 증착법 또는 화학 기상 증착법으로 형성될 수 있다.
제2 자성막(FL) 상에 산화막(110a)이 형성될 수 있다(S140). 산화막(110a)을 형성하는 것은, 제2 자성막(FL) 상에 금속막(미도시)을 형성하고, 금속막(미도시) 상에 산화 공정을 수행하여 형성하는 것을 포함할 수 있다. 금속막(미도시)은 일 예로, 스퍼터링 증착 공정을 이용하여 형성될 수 있다. 산화 공정은 일 예로, 자연 산화 방법을 이용하여 수행될 수 있다. 산화막(110a)은 일 예로, 탄탈륨 산화막(TaOx)일 수 있다. 일부 실시예들에 따르면, 산화막(110a)의 적어도 일부는 비정질일 수 있다.
산화막(110a) 상에 캡핑막(120a)이 형성될 수 있다(S150). 캡핑막(120a)은 제2 자성막(FL)이 기판(10)에 수직한 자화방향을 갖도록 유도할 수 있다. 이에 따라, 제2 자성막(FL)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy; IPMA)을 가질 수 있다. 캡핑막(120a)은 금속 산화물을 포함할 수 있다.
캡핑막(120a) 상에 제1 하드 마스크막(130a)이 형성될 수 있다(S160). 제1 하드 마스크막(130a)은 제1 영역(AR1) 상에는 형성되지 않고, 제2 영역(AR2) 상에만 형성될 수 있다. 제1 영역(AR1)은 캡핑막(120a)이 외부로 노출되고, 제2 영역(AR2)은 제1 하드 마스크막(130a)이 제공될 수 있다. 다시 말해서, 제1 하드 마스크막(130a)은 기판(10)의 일부 영역 상에만 형성될 수 있다. 제2 영역(AR2)의 제1 하드 마스크막(130a)의 두께(H)는 약 1Å 내지 1000Å일 수 있다. 제1 하드 마스크막(130a)은 원자층 기상 증착법, 물리 기상 증착법 또는 화학 기상 증착법으로 형성될 수 있다. 제1 하드 마스크막(130a)을 기판(10)의 일부 영역 상에 형성하는 것은, 선택적 증착 방법, 도포 후 식각 방법, 및/또는 리프트-오프(lift-off) 방법 등을 이용할 수 있다. 리프트 오프 방법은, 일 예로, 전면에 포토 레지스트막을 도포 후 노광/사진 공정으로 일부 영역의 포토 레지스트막을 제거하고, 그 후 하드 마스크막을 도포하여 잔여 포토 레지스트막 및 하드 마스크막의 일부를 제거할 수 있다.
제1 하드 마스크막(130a)은 캡핑막(120a)보다 산소 친화도가 높은 물질을 포함할 수 있다. 제1 하드 마스크막(130a)은 일 예로, 구리, 텅스텐, 티타늄, 탄탈륨, 알루미늄, 이들을 포함하는 질화물, 산화물, 붕화물, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다.
기판(10) 상에 제1 자성막(RL)을 형성하는 것(S110), 제1 자성막(RL) 상에 터널 배리어막(TBL)을 형성하는 것(S120), 터널 배리어막(TBL) 상에 제2 자성막(FL)을 형성하는 것(S130), 제2 자성막(FL)상에 산화막(110a)을 형성하는 것(S140), 산화막(110a) 상에 캡핑막(120a)을 형성하는 것(S150), 및 캡핑막(120a) 상에 제1 하드 마스크막(130a)을 형성하는 것(S160)은, 동일 챔버 내에서 수행될 수 있으나, 이는 일 예일뿐 이에 제한되지 않는다.
도 6 및 도 8을 참조하면, 산화 공정이 수행될 수 있다. 산화 공정은, 기판(10)을 열처리하여 수행될 수 있다. 이 때, 산화 공정은 100℃ 내지 600℃의 온도에서 수행될 수 있다. 산화 공정은, ATM부터 초 고진공(1E-10torr) 하에서 수행될 수 있다. 고온 산화 공정으로 인해, 산화막(110a)과 제2 자성막(FL) 사이의 계면 특성을 제어할 수 있다. 제1 영역(AR1)의 산화막(110a) 내의 산소 원자들(Oa)이 산화막(110a)과 제2 자성막(FL)의 계면으로 확산될 수 있다. 제2 영역(AR2)의 산화막(110a)은 제1 하드 마스크막(130a)으로 인해, 산화막(110a) 내의 산소 원자들의 확산을 방지할 수 있다.
이 때, 산소 가스(O2)를 공급하여 산소 농도를 제어할 수 있다. 일 예로, 공정 챔버 내의 산소의 농도는 0.001%~100%일 수 있다. 산소 가스(O2)를 추가적으로 공급하여, 제1 영역(AR1)의 내의 산소 원자(Oa)의 이동을 촉진할 수 있다.
도 6 및 도 9을 참조하면, 제1 영역(AR1)의 산화막(도 8의 110a) 내의 산소 원자들(도 8의 Oa)이 확산되어, 제1 영역(AR1)의 산화막(112a)이 확장되는 효과를 가질 수 있다. 이에 따라, 제1 영역(AR1)의 제2 자성막(FLa)은 상대적으로 감소될 수 있다. 다시 말해서, 제2 영역(AR2)의 산화막(110a)의 두께(T3)에 비해 제1 영역(AR1)의 산화막(112a)의 두께(T1)는 증가하고, 제2 영역(AR2)의 제2 자성막(FL)의 두께(T4)에 비해 제1 영역(AR1)의 제2 자성막(FLa)의 두께(T2)는 감소할 수 있다.
이후, 제1 영역(AR1) 및 제2 영역(AR2) 상에 제2 하드 마스크막(135)이 형성될 수 있다(S300). 제2 하드 마스크막(135)은 제1 영역(AR1)의 캡핑막(120a) 및 제2 영역(AR2)의 제1 하드 마스크막(130a) 상에 증착될 수 있다. 제2 하드 마스크막(135)은 원자층 기상 증착법, 물리 기상 증착법 또는 화학 기상 증착법으로 형성될 수 있다. 제2 하드 마스크막(135)은 제1 하드 마스크막(130a)과 동일한 물질을 포함할 수 있다. 제2 하드 마스크막(135)은 일 예로, 구리, 텅스텐, 티타늄, 탄탈륨, 알루미늄, 이들을 포함하는 질화물, 산화물, 붕화물, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다. 제2 하드 마스크막(135)은 이후 공정의 공정 조건 하에서, 하부의 막들을 보호할 수 있다.
산화 공정 및 제2 하드 마스크막(135)을 형성하는 것은 동일 설비에서 인시튜(In-situ) 진행될 수 있다. 고온의 산화 공정 및 제2 하드 마스크막(135)을 형성하는 것은 초 고진공 하에서 진행될 수 있으므로, 인시튜 진행되어 공정 환경의 항상성을 유지할 수 있다.
도 4를 다시 참조하면, 이후, 제1 및 제2 하드 마스크막(130a,135)을 평탄화하고, 평탄화된 하드 마스크막(미도시) 상에 도전성 마스크 패턴(미도시)이 형성될 수 있다. 도전성 마스크 패턴(미도시)은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다. 도전성 마스크 패턴(미도시)은 후술될 자기터널접합 패턴이 형성될 영역을 정의할 수 있다.
도전성 마스크 패턴(미도시)을 식각 마스크로, 평탄화된 하드 마스크막(미도시), 캡핑막(120a), 산화막(112a,110a), 제2 자성막(Fla,FL), 터널 배리어막(TBL), 제1 자성막(RL), 및 하부 전극막(BEL)이 순차로 식각될 수 있다. 식각 공정은 일 예로, 이온 빔 식각(Ion Beam Etching) 공정을 이용하여 수행될 수 있다. 평탄화된 하드 마스크막(미도시), 캡핑막(120a), 산화막(112a,110a), 제2 자성막(Fla,FL), 터널 배리어막(TBL), 제1 자성막(RL), 및 하부 전극막(BEL)이 이 순차로 식각되어, 마스크 패턴(130), 캡핑 패턴(120), 산화물 패턴(112,110), 자유 패턴(FP1,FP2), 터널 배리어 패턴(TBP), 고정 패턴(RP), 및 하부 전극 패턴(BEP)이 각각 형성될 수 있다.
제1 영역(AR1) 상의 제1 자유 패턴(FP1), 고정 패턴(RP), 이들 사이의 터널 배리어 패턴(TBP), 및 제1 산화물 패턴(112)은 제1 자기 터널 접합 패턴(MTJ1)으로 정의될 수 있다. 제2 영역(AR2) 상의 제2 자유 패턴(FP2), 고정 패턴(RP), 이들 사이의 터널 배리어 패턴(TBP), 및 제2 산화물 패턴(110)은 제2 자기 터널 접합 패턴(MTJ2)으로 정의될 수 있다. 제1 자유 패턴(FP1)의 두께(T2)에 대한 제1 산화물 패턴(112)의 두께(T1)의 비는 제2 자유 패턴(FP2)의 두께(T4)에 대한 제2 산화물 패턴(110)의 두께(T3)의 비보다 클 수 있다. 또한, 제1 산화물 패턴(112)의 산소 농도는 제2 산화물 패턴(110)의 산소 농도보다 클 수 있다. 이로 인해, 제1 자기 터널 접합 패턴(MTJ1)과 제2 자기 터널 접합 패턴(MTJ2)의 스위칭 특성이 상이할 수 있다. 다시 말해서, 제1 자기 터널 접합 패턴(MTJ1)과 제2 자기 터널 접합 패턴(MTJ2)은 자성층 패턴들의 자화 반전을 위해 서로 다른 스위칭 전류가 요구될 수 있다.
도 10a 및 도 10b는 제1 및 제2 자기 터널 접합 패턴들(MTJ1,MTJ2)의 특성을 보여주는 도면이다. 도 10a는 제1 및 제2 자기 터널 접합 패턴들(MTJ1,MTJ2)의 자기 저항비(TMR)를 도시하고, 도 10b는 제1 및 제2 자기 터널 접합 패턴들(MTJ1,MTJ2)의 보자력(Hc)를 도시한다. 도 10a 및 도 10b를 참조하면, 제1 및 제2 자기 터널 접합 패턴들(MTJ1,MTJ2)의 자기 저항비는 동일하나, 제1 자기 터널 접합 패턴(MTJ1)은 제2 자기 터널 접합 패턴(MTJ2)보다 높은 리텐션(retention) 특성을 갖는 것을 확인할 수 있다. 바꾸어 말하면, 제2 자기 터널 접합 패턴(MTJ2)은 제1 자기 터널 접합 패턴(MTJ1)보다 용이하게 스위칭될 수 있다.
이에 따라, 제1 영역(AR1) 상의 제1 자기 터널 접합 패턴(MTJ1)과 제2 영역(AR2) 상의 제2 자기 터널 접합 패턴(MTJ2)은 서로 다른 어플리케이션으로 기능할 수 있다. 일 예로, 제1 영역(AR1) 상의 제1 자기 터널 접합 패턴(MTJ1)은 NVM(non-volatile memory) 셀로 기능할 수 있고, 제2 영역(AR2) 상의 제2 자기 터널 접합 패턴(MTJ2)은 RAM(random access memory) 셀로 기능할 수 있다. 따라서, 본 발명의 실시예들에 따르면, 단일 기판(10) 내에 서로 다른 메모리 소자들을 각각 형성할 필요없이, 자성막들을 동일하게 형성한 후, 자기 터널 접합 패턴들(MTJ1,MTJ2)의 산화물 패턴(110,112)과 자유 패턴(FP1,FP2)의 두께들을 조절하여 서로 다른 메모리 소자처럼 기능하도록 제어할 수 있다.
하부 전극 패턴(BEP)은 하부 층간 절연막(102) 내에 형성된 하부 콘택 플러그(104)에 전기적으로 연결될 수 있다. 자기 터널 접합 패턴(MTJ:MTJ1,MTJ2)은 하부 전극 패턴(BEP)과 상부 전극 패턴(TEP) 사이에 형성될 수 있다.
하부 층간 절연막(102) 상에 상부 층간 절연막(140)이 형성되어 하부 전극 패턴(BEP), 자기 터널 접합 패턴(MTJ), 및 상부 전극 패턴(TEP)을 덮을 수 있다. 상부 콘택 플러그(150)가 상부 층간 절연막(140)을 관통하여 상부 전극 패턴(TEP)에 접속되도록 형성될 수 있다. 상부 층간 절연막(140)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있으며, 상부 콘택 플러그(150)는 금속(ex, 티타늄, 탄탈늄, 구리, 알루미늄 또는 텅스텐 등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 상부 층간 절연막(140) 상에 배선(160)이 형성될 수 있다. 배선(160)은 상부 콘택 플러그(150)에 접속될 수 있다. 배선(160)은 금속(ex, 티타늄, 탄탈늄, 구리, 알루미늄 또는 텅스텐 등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 배선(160)은 비트 라인일 수 있다.
도 11은 도 6의 산화 공정 및 제2 하드 마스크막 증착 공정이 수행되는 기판 처리 설비의 일 실시예를 보여주는 도면이다. 도 12는 도 11의 제1 공정 챔버를 보여주는 도면이고, 도 13은 도 11의 제2 공정 챔버를 보여주는 도면이다.
도 11을 참조하면, 기판 처리 설비(2)는 인덱스 모듈(200), 트랜스퍼 모듈(300), 제1 공정 챔버(400), 및 제2 공정 챔버(500)를 포함할 수 있다.
인덱스 모듈(200)은 가이드 레일(210) 및 제1 기판 이송부(220)를 포함할 수 있다. 가이드 레일(210)은 일 방향을 따라 연장될 수 있다. 제1 기판 이송부(220)는 제1 지지 축(222), 제1 아암(224), 및 제1 기판 지지부(226)를 포함할 수 있다. 제1 지지 축(222)은 가이드 레일(210)과 결합될 수 있다. 제1 아암(224)은 제1 지지 축(222)과 제1 기판 지지부(226)를 연결할 수 있다. 제1 기판 지지부(226)는 기판을 지지할 수 있다. 인덱스 모듈(200)은 기판 처리 설비(2) 외부의 타설비 및/또는 기판 이송부로부터 기판을 반입/반출할 수 있다. 도시하지 않았으나, 인덱스 모듈(200)은 설비 전방 단부 모듈(equipment front end module, EFEM) 및/또는 로드 포트(Road port)를 포함할 수 있다.
트랜스퍼 모듈(300)은 인덱스 모듈(200)에 인접하게 배치될 수 있다. 트랜스퍼 모듈(300)은 제2 기판 이송부(320)를 포함할 수 있다. 제2 기판 이송부(320)는 제2 지지 축(322), 제2 아암(324), 및 제2 기판 지지부(326)를 포함할 수 있다. 제2 아암(324)은 제2 지지 축(322)과 제2 기판 지지부(326)를 연결할 수 있다. 제2 기판 지지부(326)는 기판을 지지할 수 있다. 트랜스퍼 모듈(300)은 인덱스 모듈(200), 제1 공정 챔버(400), 및 제2 공정 챔버(500) 간에 기판을 이송할 수 있다. 도시하지 않았으나, 트랜스퍼 모듈(300)과 인덱스 모듈(200) 사이에는 로드락 챔버가 제공될 수 있다.
도 11 및 도 12를 참조하면, 제1 공정 챔버(400)는 트랜스퍼 모듈(300)의 일 측에 배치될 수 있다. 제1 공정 챔버(400)는 제1 챔버 바디(410), 제1 지지부(420), 가열 부재(430), 가스 공급부(440), 및 샤워 헤드(450)를 포함할 수 있다. 제1 챔버 바디(410)는 산화 공정이 수행되는 내부 공간(405)을 제공할 수 있다. 제1 지지부(420)는 상면에 기판이 로딩될 수 있다. 제1 지지부(420)는 정전 척일 수 있다. 제1 지지부(420)는 지지축(422)으로 인해, 제1 챔버 바디(410)와 결합될 수 있다. 제1 지지부(420) 내에는 가열 부재(430)가 제공될 수 있다.
가스 공급부(440)는 내부 공간(405)으로 공정 가스를 공급할 수 있다. 일 예로, 공정 가스는 산소 가스일 수 있다. 가스 공급 라인(442)을 통해, 가스 공급원(440) 내의 산소 가스가 제1 챔버 바디(410)의 일측에 형성된 가스 공급홀(446)로 공급될 수 있다. 가스 공급 밸브(444)는 가스 공급 라인(442)을 개폐할 수 있다.
샤워 헤드(450)는 제1 지지부(420)의 상면에 대향되게 배치될 수 있다. 샤워 헤드(450)는 홀들(452)을 포함할 수 있다. 샤워 헤드(450)를 통해, 공정 가스가 내부 공간(405)으로 균일하게 공급될 수 있다. 도시하지 않았으나, 제1 공정 챔버(400)는 별도의 공정 가스 공급부 및/또는 RF 전력 공급부 등을 포함할 수 있다.
도 11 및 도 13을 참조하면, 제2 공정 챔버(500)는 트랜스퍼 모듈(300)의 타 측에 배치될 수 있다. 제2 공정 챔버(500)는 제2 챔버 바디(510), 제2 지지부(520), 냉각 부재(530), 및 타겟부(540a,540b)를 포함할 수 있다. 제2 챔버 바디(510)는 제2 하드 마스크막의 증착 공정이 수행되는 내부 공간(505)을 제공할 수 있다. 제2 지지부(520)는 상면에 기판이 로딩될 수 있다. 제2 지지부(520)는 정전 척일 수 있다. 제2 지지부(520)는 지지축(522)으로 인해, 제2 챔버 바디(510)와 결합될 수 있다. 제2 지지부(520) 내에는 냉각 부재(530)가 제공될 수 있다.
제2 하드 마스크막은 예컨대, 스퍼터링 공정을 이용하여 증착될 수 있다. 스퍼터링 공정은 적어도 하나의 타겟부를 이용하는 고주파 스퍼터링(Radio Frequency sputtering, 이하 RF 스퍼터링) 공정일 수 있다. 도 13을 참조하면, RF 스퍼터링 공정은 복수의 타겟부(540a,540b)을 이용하여 수행될 수 있다. 그러나, 이는 증착 공정의 일 예일 뿐, 이에 제한되지 않는다. 또한, 이와 달리 다른 종류의 증착 공정이 수행될 수 있다.
제1 공정 챔버(400) 및 제2 공정 챔버(500)는 동일한 트랜스퍼 모듈(300)을 공유할 수 있다. 이에 따라, 산화 공정 및 제2 하드 마스크막을 형성하는 것은 동일 설비에서 인시튜(In-situ) 진행될 수 있다. 고온의 산화 공정 및 제2 하드 마스크막을 형성하는 것은 초 고진공 하에서 진행될 수 있으므로, 인시튜 설비로 인해 공정 환경의 항상성을 유지할 수 있다. 도시한 제1 공정 챔버 및 제2 공정 챔버의 구성 및 배치는 일 예일 뿐, 산화 공정을 수행하는 챔버 및 증착 공정을 수행하는 챔버라면 그 구성 및 배치는 다양하게 변형될 수 있다.
도 14는 본 발명의 일 실시예에 따른 자기 메모리 소자의 메모리 셀 어레이의 회로도이고, 도 15는 본 발명의 일 실시예들에 따른 자기 메모리 소자를 나타내는 단면도이다. 이하, 도 2를 참조하여 설명한 자기 메모리 소자의 메모리 셀 어레이 및 도 4를 참조하여 설명한 자기 메모리 소자와 동일 또는 유사한 설명에 대해서는 생략한다.
기판(10)은 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)을 포함할 수 있다. 제3 영역(AR3) 상에 제3 자기 터널 접합 패턴(MTJ3)이 제공될 수 있다. 제3 자기 터널 접합 패턴(MTJ3)은 고정 패턴(RP), 제3 자유 패턴(FP3), 이들 사이의 터널 배리어 패턴(TBP), 및 제3 산화물 패턴(114)을 포함할 수 있다. 제3 자유 패턴(FP3)은 상부 전극 패턴(TEP)과 터널 배리어 패턴(TBP) 사이에 제공될 수 있고, 고정 패턴(RP)은 하부 전극 패턴(BEP)과 터널 배리어 패턴(TBP) 사이에 제공될 수 있다. 제3 산화물 패턴(114)은 제3 자유 패턴(FP3)을 사이에 두고 터널 배리어 패턴(TBP)으로부터 이격될 수 있다. 제3 산화물 패턴(114)은 제3 자유 패턴(FP3)과 상부 전극 패턴(TEP) 사이에 개재할 수 있다.
제3 산화물 패턴(114)은 금속 산화물을 포함할 수 있다. 제3 산화물 패턴(114)은 비자성 금속 원소, 및 산소 원소를 포함할 수 있다. 비자성 금속 원소는 일 예로, Ta, Ti, Mg, Hf, Zr, W, 및 Mo 중 적어도 하나일 수 있다.
제3 자유 패턴(FP3)의 두께(T6)에 대한 제3 산화물 패턴(114)의 두께(T5)의 비는 제1 자유 패턴(FP1)의 두께(T2)에 대한 제1 산화물 패턴(112)의 두께(T1)의 비 및 제2 자유 패턴(FP2)의 두께(T4)에 대한 제2 산화물 패턴(110)의 두께(T3)의 비와 서로 상이할 수 있다. 제3 자유 패턴(FP3)의 두께(T6)에 대한 제3 산화물 패턴(114)의 두께(T5)의 비는 제1 자유 패턴(FP1)의 두께(T2)에 대한 제1 산화물 패턴(112)의 두께(T1)의 비보다 작고, 제2 자유 패턴(FP2)의 두께(T4)에 대한 제2 산화물 패턴(110)의 두께(T3)의 비보다 클 수 있다. 일 예로, 제1 자유 패턴(FP1)의 두께(T2)에 대한 제1 산화물 패턴(112)의 두께(T1)의 비는 1.2:0.8이고, 제2 자유 패턴(FP2)의 두께(T4)에 대한 제2 산화물 패턴(110)의 두께(T3)의 비는 0.8:1.2이며, 제3 자유 패턴(FP3)의 두께(T6)에 대한 제3 산화물 패턴(114)의 두께(T5)의 비는 1.1:0.9일 수 있다. 제3 자유 패턴(FP3)의 두께(T6)와 제3 산화물 패턴(114)의 두께(T5)의 합(ST3)은 제1 자유 패턴(FP1)의 두께(T2)와 제1 산화물 패턴(112)의 두께(T1)의 합(ST1) 및 제2 자유 패턴(FP2)의 두께(T4)와 제2 산화물 패턴(110)의 두께(T3)의 합(ST2)과 서로 동일할 수 있다.
제3 자유 패턴(FP3)은 제3 산화물 패턴(114)과 접할 수 있다. 제3 산화물 패턴(114) 의 산소 농도는 제1 산화물 패턴(112) 의 산소 농도보다 작고, 제2 산화물 패턴(110) 의 산소 농도보다 클 수 있다. 여기서, 산화물 패턴들(110,112,114)의 산소 농도는 산화물 패턴들(110,112,114) 내 원자들의 총 수에 대한 산소 원자의 수를 백분율로 나타낸 값으로 정의될 수 있다.
제1 자기 터널 접합 패턴(MTJ1), 제2 자기 터널 접합 패턴(MTJ2), 제3 자기 터널 접합 패턴(MTJ3)의 스위칭 특성은 서로 상이할 수 있다. 다시 말해서, 제1 자기 터널 접합 패턴(MTJ1), 제2 자기 터널 접합 패턴(MTJ2), 제3 자기 터널 접합 패턴(MTJ3)은 자성층 패턴들의 자화 반전을 위해 서로 다른 스위칭 전류가 요구될 수 있다. 일 예로, 제1 자기 터널 접합 패턴(MTJ1)은 제2 자기 터널 접합 패턴(MTJ2)보다 높은 리텐션(retention) 특성을 가질 수 있고, 제2 자기 터널 접합 패턴(MTJ2)은 제1 자기 터널 접합 패턴(MTJ1)보다 용이하게 스위칭될 수 있다. 제3 자기 터널 접합 패턴(MTJ3)은 제2 자기 터널 접합 패턴(MTJ2)보다 높은 리텐션(retention) 특성을 가질 수 있고, 제1 자기 터널 접합 패턴(MTJ1)보다 용이하게 스위칭될 수 있다.
이에 따라, 제1 영역(AR1) 상의 제1 자기 터널 접합 패턴(MTJ1), 제2 영역(AR2) 상의 제2 자기 터널 접합 패턴(MTJ2), 제3 영역(AR3) 상의 제3 자기 터널 접합 패턴(MTJ3)은 각각 서로 다른 어플리케이션으로 기능할 수 있다. 일 예로, 제1 영역(AR1) 상의 제1 자기 터널 접합 패턴(MTJ1)은 NVM(non-volatile memory) 셀(도 14의 MC1)로 기능할 수 있고, 제2 영역(AR2) 상의 제2 자기 터널 접합 패턴(MTJ2)은 SRAM(static random access memory) 셀(도 14의 MC2)로 기능하고, 제3 영역(AR3) 상의 제3 자기 터널 접합 패턴(MTJ3)은 DRAM(dynamic random access memory) 셀(도 14의 MC3)로 기능할 수 있다. 따라서, 본 발명의 실시예들에 따르면, 단일 기판(10) 내에 서로 다른 메모리 소자들을 각각 형성할 필요없이, 자성막들을 동일하게 형성한 후, 자기 터널 접합 패턴들(MTJ1,MTJ2,MTJ3)의 산화물 패턴(110,112,114)과 자유 패턴(FP1,FP2,FP3)의 두께들을 조절하여 서로 다른 메모리 소자처럼 기능하도록 제어할 수 있다.
도 16 내지 도 18은 도 15의 자기 메모리 소자의 제조 공정들을 설명하기 위한 단면도들이다. 이하, 도 7 내지 도 9를 참조하여 설명한 자기 메모리 소자의 제조 공정들과 동일하거나 유사한 설명은 생략한다. 일 예로, 기판(10) 상에 제1 자성막(RL)을 형성하는 것(S110), 제1 자성막(RL) 상에 터널 배리어막(TBL)을 형성하는 것(S120), 터널 배리어막(TBL) 상에 제2 자성막(FL)을 형성하는 것(S130), 제2 자성막(FL) 상에 산화막(110a)을 형성하는 것(S140), 산화막(110a) 상에 캡핑막(120a)을 형성하는 것(S150)은 이전과 동일할 수 있다.
도 16을 참조하면, 캡핑막(120a) 상에 제1 하드 마스크막(130a)이 형성될 수 있다. 제1 하드 마스크막(130a)은 제1 영역(AR1) 상에는 형성되지 않고, 제2 영역(AR2) 및 제3 영역(AR3) 상에 형성될 수 있다. 제1 영역(AR1)은 캡핑막(120a)이 외부로 노출되고, 제2 영역(AR2) 및 제3 영역(AR3)에 제1 하드 마스크막(130a)이 제공될 수 있다. 다시 말해서, 제1 하드 마스크막(130a)은 기판(10)의 일부 영역 상에만 형성될 수 있다. 제1 하드 마스크막(130a)은 원자층 기상 증착법, 물리 기상 증착법 또는 화학 기상 증착법으로 형성될 수 있다.
제2 영역(AR2) 상에는 제1 하드 마스크막(130a)이 제1 두께(H1)를 갖고, 제3 영역(AR3) 상에는 제1 하드 마스크막(130a)이 제2 두께(H2)를 갖도록 형성될 수 있다. 제1 두께(H1)는 제2 두께(H2)보다 클 수 있다. 일 예로, 제1 두께(H1)는 100Å 내지 500Å이고, 제2 두께(H2)는 50Å 내지 100Å일 수 있다. 제1 하드 마스크막(130a)의 두께를 제어하는 것은, 선택적 증착 방법, 도포 후 식각 방법, 및/또는 리프트-오프(lift-off) 방법 등을 이용할 수 있다. 리프트 오프 방법은, 일 예로, 전면에 포토 레지스트막을 도포 후 노광/사진 공정으로 일부 영역의 포토 레지스트막을 제거하고, 그 후 하드 마스크막을 도포하여 잔여 포토 레지스트막 및 하드 마스크막의 일부를 제거할 수 있다.
도 17을 참조하면, 산화 공정이 수행될 수 있다. 산화 공정은, 기판(10)을 열처리하여 수행될 수 있다. 이 때, 산화 공정은 50℃ 내지 600℃의 온도에서 수행될 수 있다. 산화 공정은, ATM부터 초 고진공(1E-10torr) 하에서 수행될 수 있다. 고온 산화 공정으로 인해, 제1 영역(AR1)의 산화막(110a) 내의 산소 원자들(Oa)이 산화막(110a)과 제2 자성막(FL)의 계면으로 확산될 수 있다. 제2 영역(AR2)의 산화막(110a)은 제1 하드 마스크막(130a)으로 인해, 산화막(110a) 내의 산소 원자들의 확산을 방지할 수 있다. 제3 영역(AR3)의 산화막(110a) 내의 산소 원자들(Ob)이 산화막(110a)과 제2 자성막(FL)의 계면으로 확산될 수 있다. 제3 영역(AR3)의 확산되는 산소 원자들(Ob)의 양은, 제1 하드 마스크막(130a)으로 인해, 제1 영역(AR1)의 확산되는 산소 원자들(Oa)의 양에 비해 적을 수 있다.
이 때, 산소 가스(O2)를 공급하여 산소 농도를 제어할 수 있다. 일 예로, 공정 챔버 내의 산소의 농도는 0.001%~100%일 수 있다. 산소 가스(O2)를 추가적으로 공급하여, 산소 원자의 이동을 촉진할 수 있다.
도 18을 참조하면, 제1 영역(AR1)의 산소 원자들(도 17의 Oa)이 확산되어, 제1 영역(AR1)의 산화막(112a)이 확장되는 효과를 가질 수 있다. 이에 따라, 제1 영역(AR1)의 제2 자성막(FLa)은 상대적으로 감소될 수 있다. 제3 영역(AR3)의 산소 원자들(도 17의 Ob)이 확산되어, 제3 영역(AR3)의 산화막(114a)이 확장되는 효과를 가질 수 있다. 이에 따라, 제3 영역(AR3)의 제2 자성막(FLb)은 상대적으로 감소될 수 있다. 다시 말해서, 제2 영역(AR2)의 산화막(110a)의 두께(T3)에 비해 제1 영역(AR1)의 산화막(112a)의 두께(T1)는 증가하고, 제2 영역(AR2)의 제2 자성막(FL)의 두께(T4)에 비해 제1 영역(AR1)의 제2 자성막(FLa)의 두께(T2)는 감소할 수 있다. 제2 영역(AR2)의 산화막(110a)의 두께(T3)에 비해 제3 영역(AR3)의 산화막(114a)의 두께(T5)는 증가하고, 제2 영역(AR2)의 제2 자성막(FL)의 두께(T4)에 비해 제3 영역(AR3)의 제2 자성막(FLb)의 두께(T6)는 감소할 수 있다. 제1 영역(AR1)의 산화막(112a)의 두께(T1)에 비해 제3 영역(AR3)의 산화막(114a)의 두께(T5)는 작고, 제1 영역(AR1)의 제2 자성막(FLa)의 두께(T2)에 비해 제3 영역(AR3)의 제2 자성막(FLb)의 두께(T6)는 클 수 있다.
이후, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3) 상에 제2 하드 마스크막(135)이 형성될 수 있다. 제2 하드 마스크막(135)은 제1 영역(AR1)의 캡핑막(120a) 및 제2 영역(AR2) 및 제3 영역(AR3)의 제1 하드 마스크막(130a) 상에 증착될 수 있다. 제2 하드 마스크막(135)은 원자층 기상 증착법, 물리 기상 증착법 또는 화학 기상 증착법으로 형성될 수 있다. 제2 하드 마스크막(135)은 제1 하드 마스크막(130a)과 동일한 물질을 포함할 수 있다. 이후, 상술한 평탄화 공정 및 패터닝 공정 등이 수행되어, 도 15의 자기 터널 접합 패턴들(MTJ1,MTJ2,MTJ3)이 형성될 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.
Claims (20)
- 제1 메모리 영역 및 제2 메모리 영역을 포함하는 기판;
상기 제1 메모리 영역 상에 제공되고, 제1 자유 패턴, 상기 제1 자유 패턴 상의 제1 산화물 패턴을 포함하는 제1 자기 터널 접합 패턴; 및
상기 제2 메모리 영역 상에 제공되고, 제2 자유 패턴, 상기 제2 자유 패턴 상의 제2 산화물 패턴을 포함하는 제2 자기 터널 접합 패턴을 포함하되,
상기 제1 자유 패턴 및 상기 제1 산화물 패턴이 서로 접하고, 상기 제2 자유 패턴 및 상기 제2 산화물 패턴이 서로 접하며,
상기 제1 자유 패턴의 두께에 대한 상기 제1 산화물 패턴의 두께의 비는 상기 제2 자유 패턴의 두께에 대한 상기 제2 산화물 패턴의 두께의 비와 서로 다른 자기 메모리 소자.
- 제 1 항에 있어서,
상기 제1 자유 패턴의 두께와 상기 제1 산화물 패턴의 두께의 합은 상기 제2 자유 패턴의 두께와 상기 제2 산화물 패턴의 두께의 합과 동일한 자기 메모리 소자.
- 제 1 항에 있어서,
상기 제1 자유 패턴의 두께에 대한 상기 제1 산화물 패턴의 두께의 비는 상기 제2 자유 패턴의 두께에 대한 상기 제2 산화물 패턴의 두께의 비보다 큰 자기 메모리 소자.
- 제 1 항에 있어서,
상기 제1 자유 패턴은 상기 제1 산화물 패턴과 접하고, 상기 제2 자유 패턴은 상기 제2 산화물 패턴과 접하는 자기 메모리 소자.
- 제 1 항에 있어서,
상기 제1 산화물 패턴의 산소 원자 농도는 상기 제2 산화물 패턴의 산소 원자 농도보다 큰 자기 메모리 소자.
- 제 3 항에 있어서,
상기 제1 자기 터널 접합 패턴은 상기 제1 메모리 영역의 제1 메모리 셀을 정의하고,
상기 제2 자기 터널 접합 패턴은 상기 제2 메모리 영역의 제2 메모리 셀을 정의하되,
상기 제1 메모리 셀은 NVM(non-volatile memory) 셀로 기능하고, 상기 제2 메모리 셀은 RAM(random access memory) 셀로 기능하는 자기 메모리 소자.
- 제 1 항에 있어서,
상기 기판은 제3 메모리 영역을 더 포함하고,
상기 제3 메모리 영역 상에 제공되고, 제3 자유 패턴, 상기 제3 자유 패턴 상의 제3 산화물 패턴을 포함하는 제3 자기 터널 접합 패턴을 더 포함하되,
상기 제3 자유 패턴의 두께에 대한 상기 제3 산화물 패턴의 두께의 비는 상기 제1 자유 패턴의 두께에 대한 상기 제1 산화물 패턴의 두께의 비 및 상기 제2 자유 패턴의 두께에 대한 상기 제2 산화물 패턴의 두께의 비와 서로 상이한 자기 메모리 소자.
- 제 7 항에 있어서,
상기 제3 자유 패턴의 두께에 대한 상기 제3 산화물 패턴의 두께의 비는 상기 제1 자유 패턴의 두께에 대한 상기 제1 산화물 패턴의 두께의 비보다 작고, 상기 제2 자유 패턴의 두께에 대한 상기 제2 산화물 패턴의 두께의 비보다 큰 자기 메모리 소자.
- 제 7 항에 있어서,
상기 제3 자유 패턴의 두께와 상기 제3 산화물 패턴의 두께의 합은 상기 제1 자유 패턴의 두께와 상기 제1 산화물 패턴의 두께의 합 및 상기 제2 자유 패턴의 두께와 상기 제2 산화물 패턴의 두께의 합과 동일한 자기 메모리 소자.
- 제 7 항에 있어서,
상기 제3 산화물 패턴의 산소 원자 농도는 상기 제1 산화물 패턴의 산소 원자 농도보다 작고 상기 제2 산화물 패턴의 산소 원자 농도보다 큰 자기 메모리 소자.
- 제 8 항에 있어서,
상기 제1 자기 터널 접합 패턴은 상기 제1 메모리 영역의 제1 메모리 셀을 정의하고,
상기 제2 자기 터널 접합 패턴은 상기 제2 메모리 영역의 제2 메모리 셀을 정의하며,
상기 제3 자기 터널 접합 패턴은 상기 제3 메모리 영역의 제3 메모리 셀을 정의하되,
상기 제1 메모리 셀은 NVM(non-volatile memory) 셀로 기능하고, 상기 제2 메모리 셀은 DRAM(dynamic random access memory) 셀로 기능하며, 상기 제2 메모리 셀은 SRAM(static random access memory) 셀로 기능하는 자기 메모리 소자.
- 제 1 항에 있어서,
상기 제1 및 제2 자유 패턴들은 CoFeB를 포함하는 메모리 소자.
- 기판 상에 자성막을 형성하는 것;
상기 자성막 상에 산화막을 형성하는 것;
상기 산화막 상에 캡핑막을 형성하는 것;
상기 캡핑막 상에 제1 하드 마스크막을 형성하는 것; 및
산화 공정을 수행하여 상기 산화막과 상기 자성막 사이의 계면 특성을 제어하는 것을 포함하되,
상기 제1 하드 마스크막의 물질은 상기 캡핑막의 물질보다 산소 친화도가 높고,
상기 캡핑막 상에 제1 하드 마스크막을 형성하는 것은, 상기 캡핑막의 제1 영역은 노출하고, 상기 캡핑막의 제2 영역 상에 상기 제1 하드 마스크막을 형성하는 것을 포함하는 자기 메모리 소자 제조 방법.
- 제 13 항에 있어서,
상기 산화막과 상기 자성막 사이의 계면 특성을 제어하는 것은, 상기 산화막 내의 산소 원자들이 상기 산화막과 상기 자성막의 계면으로 확산되는 것을 포함하는 자기 메모리 소자 제조 방법.
- 제 13 항에 있어서,
상기 산화 공정 수행하는 것은, 산소 가스를 공급하여 산소 농도를 제어하는 것을 포함하는 자기 메모리 소자 제조 방법.
- 제 15 항에 있어서,
상기 산소 농도는 0.001%~100%인 자기 메모리 장치의 제조 방법.
- 제 13 항에 있어서,
상기 산화 공정 이후에, 상기 제1 영역의 상기 캡핑막과 상기 제2 영역의 상기 제1 하드 마스크막 상에 제2 하드 마스크막을 형성하는 것을 더 포함하는 자기 메모리 소자 제조 방법.
- 삭제
- 제 13 항에 있어서,
상기 제1 하드 마스크막은 Cu, Ta, Ti, 또는 W를 포함하는 자기 메모리 장치의 제조 방법.
- 제 13 항에 있어서,
상기 산화 공정은 50℃ 내지 600℃의 온도에서 수행되는 자기 메모리 장치의 제조 방법.
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