JP5551129B2 - 記憶装置 - Google Patents

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Description

本発明の実施形態は、記憶装置及びその製造方法に関する。
磁気抵抗メモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子の抵抗の変化を利用して、情報の記憶を行う不揮発性メモリの一つである。ＭＴＪ素子は、一対の強磁性層と、この一対の強磁性層のあいだに設けられたトンネル障壁層と、を有する。ＭＴＪ素子は、強磁性層の磁化の方向における平行、反平行の状態によって、トンネル障壁層を流れるトンネル電流に対する抵抗値を変化させる素子である。このようなＭＲＡＭによる記憶装置において、多値化（３値以上）を実現するには、素子構造及び製造工程の簡素化が望まれている。
特開２００９−９４２２６号公報
本発明の実施形態は、多値化を実現するにあたり、素子構造及び製造工程の簡素化を達成することができる記憶装置及びその製造方法を提供する。
実施形態に係る記憶装置は、第１信号線と、第２信号線と、トランジスタと、第１記憶領域と、第２記憶領域と、を備える。
トランジスタは、第１信号線と、第２信号線と、のあいだを流れる第１方向の電流、及び前記第１方向とは反対の第２方向の電流の、それぞれの導通を制御する。
第１記憶領域は、第１信号線と、トランジスタの一方端と、のあいだに接続される。また、第１記憶領域は、第１の平行閾値以上の電流が第１方向に流れると磁化の向きが平行になり、第１の反平行閾値以上の電流が第２方向に流れると磁化の向きが反平行になる第１磁気トンネル接合素子を有する。
第２記憶領域は、第２信号線と、トランジスタの他方端と、のあいだに接続される。また、第２記憶領域は、前記第１の平行閾値よりも大きな第２の平行閾値以上の電流が第２方向に流れると磁化の向きが平行になり、第１の反平行閾値よりも大きな第２の反平行閾値以上の電流が第１方向に流れると磁化の向きが反平行になる第２磁気トンネル接合素子を有する。
第１磁気トンネル接合素子は、第１磁化自由層、第１トンネル障壁層及び第１磁化固定層の順に積層された第１積層体を有し、第２磁気トンネル接合素子は、第２磁化自由層、第２トンネル障壁層及び第２磁化固定層の順に積層された第２積層体を有する。第１積層体の積層順と、第２積層体の積層順とは前記第１方向に沿って互いに逆になる。
第１の実施形態に係る記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る記憶装置を例示する模式的平面図である。 図２に示す部分の模式的拡大断面図である。 記憶装置の回路構成を例示する図である。 具体的な書き込み動作を説明する模式的断面図である。 具体的な書き込み動作を説明する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 第３の実施形態に係る記憶装置を例示する模式的断面図である。 記憶領域の層構造を例示する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 記憶装置及びその周辺回路を例示するブロック図である。 具体的な書き込み動作を説明する模式的断面図である。 具体的な書き込み動作を説明する模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係る記憶装置の構成を例示する模式的断面図である。
図２は、第１の実施形態に係る記憶装置を例示する模式的平面図である。
図３は、図２に示す部分の模式的拡大断面図である。
図４は、記憶装置の回路構成を例示する図である。
図１（ａ）は、図２に示すＡ−Ａ線断面を示している。図３（ａ）は、図２に示すＢ−Ｂ線断面を示している。図３（ｂ）は、図２に示すＣ−Ｃ断面を示している。図３（ｃ）は、図２に示すＤ−Ｄ線断面を示している。本実施形態に係る記憶装置１１０は、第１信号線ＢＬ（１）と、第２信号線ＢＬ（２）と、トランジスタＴｒと、第１記憶領域１０と、第２記憶領域２０と、を備える。
第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）は、例えばビット線である。
トランジスタＴｒは、第１信号線ＢＬ（１）と、第２信号線ＢＬ（２）と、のあいだを流れる第１方向の電流、及び第１方向とは反対の第２方向の電流の、それぞれの導通を制御する。トランジスタＴｒは、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field effect transistor）である。
実施形態では、第２信号線ＢＬ（２）からトランジスタＴｒを介して第１信号線ＢＬ（１）に向かう電流の方向ｄ１を第１方向、その反対の方向ｄ２を第２方向ということにする。
図２では、記憶装置１１０の平面レイアウトを模式的に表している。
図２に表したように、記憶装置１１０には、複数本の第１信号線ＢＬ（１）及び複数本の第２信号線ＢＬ（２）が、例えば等間隔で交互に配置されている。
ここで、実施形態では、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）の延出する方向をＸ軸方向とする。
複数本の第１信号線ＢＬ（１）及び複数本の第２信号線ＢＬ（２）のうち、隣り合う一対の第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）を組として、各組で独立した信号を取り扱う。
トランジスタＴｒは、一対の第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだに設けられている。この一対の第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだには、複数のトランジスタＴｒが並列に配置される。
第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）と直交する方向（Ｙ軸方向）には、複数の制御線ＷＬが配置される。制御線ＷＬは、例えばワード線である。この制御線ＷＬをゲート電極として、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）と、制御線ＷＬと、の交差位置にトランジスタＴｒが設けられる。
図１（ａ）は、このような複数のトランジスタＴｒのうちの一つのトランジスタＴｒを中心とした断面を表している。本実施形態に係る記憶装置１１０では、この一つのトランジスタＴｒを中心とした構成を一つの単位とする。そして、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）の方向と、制御線ＷＬの方向と、に沿って、複数の単位がマトリクス状に配置されている。記憶装置１１０におけるこの単位の構成は同じであるため、以下の説明では、一つの単位を中心とした説明を行う。
図４（ａ）の回路図及び図４（ｂ）のブロック図に表したように、第１信号線ＢＬ（１）と、トランジスタＴｒの一方端と、のあいだには、第１記憶領域１０が接続されている。また、第２信号線ＢＬ（２）と、トランジスタＴｒの他方端と、のあいだには、第２記憶領域２０が接続されている。ここで、トランジスタＴｒの一方端は、トランジスタＴｒのソースまたはドレインである。本実施形態では、トランジスタＴｒの一方端をソースとする。また、トランジスタＴｒの他方端は、トランジスタＴｒのドレインまたはソースである。本実施形態では、トランジスタＴｒの他方端をドレインとする。
すなわち、トランジスタＴｒのソース側は、第１記憶領域１０を介して第１信号線ＢＬ（１）と接続され、ドレイン側は、第２記憶領域２０を介して第２信号線ＢＬ（２）と接続される。これにより、トランジスタＴｒの制御線ＷＬが選択されると、一対の第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだにおいて、第１記憶領域１０及び第２記憶領域２０が直列に接続されることになる。
図１（ａ）に表したように、第１記憶領域１０は、第１の平行閾値以上の電流が方向ｄ１に流れると磁化の向きが平行になり、第１の反平行閾値以上の電流が方向ｄ２に流れると磁化の向きが反平行になる第１磁気トンネル接合素子ＭＴＪ（１）を有している。また、第２記憶領域２０は、第１の平行閾値よりも大きな第２の平行閾値以上の電流が方向ｄ２に流れると磁化の向きが平行になり、第１の反平行閾値よりも大きな第２の反平行閾値以上の電流が方向ｄ１に流れると磁化の向きが反平行になる第２磁気トンネル接合素子ＭＴＪ（２）を有している。平行閾値及び反平行閾値は、磁気トンネル接合素子の磁化の向きが反転する電流の閾値であり、本実施形態ではこの電流値のことを「磁化反転の閾値」ともいう。
図１（ｂ）は、第１磁気トンネル接合素子ＭＴＪ（１）の構造を例示する模式的断面図、図１（ｃ）は、第２磁気トンネル接合素子ＭＴＪ（２）の構造を例示する模式的断面図である。
第１磁気トンネル接合素子ＭＴＪ（１）は、第１磁化自由層１０１（１）、第１トンネル障壁層１０２（１）及び第１磁化固定層１０３（１）の順に積層された第１積層体ＳＴ１を有する。ここで、これらの層の積層方向をＺ軸方向ということにする。また、Ｚ軸方向において、第１磁化自由層１０１（１）から第１磁化固定層１０３（１）へ向かう方向を上（上側）、その反対方向を下（下側）ともいう。
また、第１磁気トンネル接合素子ＭＴＪ（１）には、第１磁化自由層１０１（１）の下側に第１下部層１０４（１）が設けられ、第１磁化固定層１０３（１）の上側に第１上部導電層１０５（１）が設けられている。
第１磁化固定層１０３（１）は反強磁性層または強磁性層を含み、磁化の方向（スピンの方向）が反転しにくいように設けられている。一方、第１磁化自由層１０１（１）は強磁性層を含み、磁化の方向が反転しやすいように設けられている。
第１磁気トンネル接合素子ＭＴＪ（１）では、第１磁化固定層１０３（１）の磁化の方向に対する第１磁化自由層１０１（１）の磁化の方向が、平行か、反平行か、によって、第１トンネル障壁層１０２（１）を通過するトンネル電流の抵抗値に変化が発生する。
したがって、第１磁気トンネル接合素子ＭＴＪ（１）では、記憶したい情報に応じて第１磁化自由層１０１（１）の磁化の方向を制御し、トンネル電流量によって抵抗値の変化を読み取り、記憶した情報を読み出すことができる。
ここで、磁化固定層（例えば、第１磁化固定層１０３（１））の磁化の方向に対して、磁化自由層（例えば、第１磁化自由層１０１（１））の磁化の方向が平行になっている状態を、パラレル状態（以下、「Ｐ状態」）、反平行になっている状態を、アンチパラレル状態（以下、「ＡＰ状態」）ということにする。
第１磁気トンネル接合素子ＭＴＪ（１）では、第１磁化自由層１０１（１）と、第１磁化固定層１０３（１）と、のあいだに、第１の平行閾値以上の電流、または第１の反平行閾値以上の電流が流れると、第１磁化自由層１０１（１）の磁化の方向が反転する。
具体的には、第１磁化自由層１０１（１）から第１磁化固定層１０３（１）に向けて第１の平行閾値以上の電流（ｉ１Ｐ）が流れると、第１磁化自由層１０１（１）の磁化の向きがＰ状態になる。すなわち、第１磁気トンネル接合素子ＭＴＪ（１）は、方向ｄ１の電流（ｉ１Ｐ）によってＰ状態になる。
一方、第１磁化固定層１０３（１）から第１磁化自由層１０１（１）に向けて第１の反平行閾値以上の電流（ｉ１Ａ）が流れると、第１磁化自由層１０１（１）の磁化の向きがＡＰ状態になる。すなわち、第１磁気トンネル接合素子ＭＴＪ（１）は、方向ｄ２の電流（ｉ１Ａ）によってＡＰ状態になる。
ここで、電流ｉ１Ａは、電流ｉ１Ｐよりも大きい。
第２磁気トンネル接合素子ＭＴＪ（２）は、第１磁気トンネル接合素子ＭＴＪ（１）と同様な構造を有する。すなわち、第２磁化自由層１０１（２）は第１磁化自由層１０１（１）と対応し、第２トンネル障壁層１０２（２）は第１トンネル障壁層１０２（１）と対応し、第２磁化固定層１０３（２）は第１磁化固定層１０３（１）と対応する。また、第２下部層１０４（２）は第１下部層１０４（１）と対応し、第２上部導電層１０５（２）は第１上部導電層１０５（１）と対応する。
第２磁気トンネル接合素子ＭＴＪ（２）では、第２磁化自由層１０１（２）と、第２磁化固定層１０３（２）と、のあいだに、第１の平行閾値よりも大きな第２の平行閾値以上の電流、または第１の反平行閾値よりも大きな第２の反平行閾値以上の電流が流れると、第２磁化自由層１０１（２）の磁化の方向が反転する。
具体的には、第２磁化自由層１０１（２）から第２磁化固定層１０３（２）に向けて第２の平行閾値以上の電流（ｉ２Ｐ）が流れると、第２磁化自由層１０１（２）の磁化の向きがＰ状態になる。すなわち、第２磁気トンネル接合素子ＭＴＪ（１）は、方向ｄ２の電流（ｉ２Ｐ）によってＰ状態になる。
一方、第２磁化固定層１０３（２）から第２磁化自由層１０１（２）に向けて第２の反平行閾値以上の電流（ｉ２Ａ）が流れると、第２磁化自由層１０１（２）の磁化の向きがＡＰ状態になる。すなわち、第２磁気トンネル接合素子ＭＴＪ（２）は、方向ｄ１の電流（ｉ２Ａ）によってＡＰ状態になる。
ここで、電流ｉ１Ａは、電流ｉ１Ｐよりも大きい。また、電流ｉ２Ａは、電流ｉ２Ｐよりも大きい。
各電流の大きさの関係は、電流ｉ１Ｐ＜電流ｉ１Ａ＜電流ｉ２Ｐ＜電流ｉ２Ａである。
本実施形態に係る記憶装置１１０では、上記の電流ｉ１Ｐ、ｉ１Ａ、ｉ２Ｐ及びｉ２Ａによって、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）のＡ状態及びＡＰ状態を制御し、第１記憶領域１０及び第２記憶領域２０に多値の情報を記憶する。すなわち、Ａ状態か、ＡＰ状態か、によって２値の情報を記憶することから、本実施形態に係る記憶装置１１０では、２つの磁気トンネル接合素子（第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２））のそれぞれのＡ状態及びＡＰ状態によって、４値の情報を記憶することができる。
ここで、本実施形態に係る記憶装置１１０の各部の配置例について説明する。
図１（ａ）に表したように、トランジスタＴｒは、例えばシリコンによる半導体基板５０に形成される。半導体基板５０には、トランジスタＴｒのソース領域６１及びドレイン領域６２が所定の間隔で形成されている。半導体基板５０の主面５０ａ上において、ソース領域６１及びドレイン領域６２のあいだには、ゲート絶縁膜６３を介して制御線ＷＬが設けられている。制御線ＷＬをゲート電極として、トランジスタＴｒのＯＮ／ＯＦＦが制御される。
半導体基板５０の主面５０ａ上には、制御線ＷＬを覆う絶縁膜８１が設けられている。トランジスタＴｒのソース領域６１の上方には、絶縁膜８１を貫通する第１ビア３１が設けられる。第１ビア３１はソース領域６１と導通する。一方、トランジスタＴｒのドレイン領域６２の上方には、絶縁膜８１を貫通する第２ビア３２が設けられる。第２ビア３２はドレイン領域６２と導通する。
第１ビア３１の上には、第１下部金属４１（１）が設けられ、その上に第１磁気トンネル接合素子ＭＴＪ（１）が設けられる。また、第２ビア３２の上には、第２下部金属４１（２）が設けられ、その上に第２磁気トンネル接合素子ＭＴＪ（２）が設けられる。
第１磁気トンネル接合素子ＭＴＪ（１）の上には、第１上部金属４２（１）が設けられ、その上に第１信号線ＢＬ（１）が設けられる。また、第２磁気トンネル接合素子ＭＴＪ（２）の上には、第２上部金属４２（２）が設けられ、その上に第２信号線ＢＬ（２）が設けられる。
第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）の周辺には、絶縁膜８２が設けられる。第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）は、この絶縁膜８２の上側に露出する。
ここで、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）の磁化反転の閾値を変えるには、第１積層体ＳＴ１及び第２積層体ＳＴ２を構成する層の材料を変える方法と、第１磁化自由層１０１（１）及び第２磁化自由層１０１（２）の体積を変える方法と、がある。
本実施形態では、一例として、第１磁化自由層１０１（１）及び第２磁化自由層１０１（２）の体積を変えることにより、磁化反転の閾値を変える。磁化反転の閾値は、第１磁化自由層１０１（１）及び第２磁化自由層１０１（２）の体積が大きいほど、大きくなる。
本実施形態において、第１積層体ＳＴ１の第１磁化自由層１０１（１）と、第２積層体ＳＴ２の第２磁化自由層１０１（２）と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。
また、第１積層体ＳＴ１の第１トンネル障壁層１０２（１）と、第２積層体ＳＴ２の第２トンネル障壁層１０２（２）と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。
また、第１積層体ＳＴ１の第１磁化固定層１０３（１）と、第２積層体ＳＴ２の第２磁化固定層１０３（２）と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。
このため、第１積層体ＳＴ１及び第２積層体ＳＴ２のＺ軸方向にみた外形の面積を変えることで、第１磁化自由層１０１（１）及び第２磁化自由層１０１（２）の体積が変わり、磁化反転の閾値を変えることができる。
図２に表したように、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）のＺ軸方向にみた外形、すなわち、第１積層体ＳＴ１及び第２積層体ＳＴ２のＺ軸方向にみた外形は、円形状になっている。本実施形態では、第１磁気トンネル接合素子ＭＴＪ（１）の直径Ｄ１よりも、第２磁気トンネル接合素子ＭＴＪ（２）の直径Ｄ２を大きくしている。これにより、第１磁化自由層１０１（１）の体積よりも、第２磁化自由層１０１（２）の体積のほうが大きくなって、第１磁気トンネル接合素子ＭＴＪ（１）の磁化反転の閾値よりも第２磁気トンネル接合素子ＭＴＪ（２）の磁化反転の閾値を大きくすることができる。
具体的な一例として、第１磁気トンネル接合素子ＭＴＪ（１）の直径Ｄ１に対して、第２磁気トンネル接合素子ＭＴＪ（２）の直径Ｄ２を約１．５倍にする。
これにより、第２磁気トンネル接合素子ＭＴＪ（２）の磁化反転の閾値は、第１磁気トンネル接合素子ＭＴＪ（１）の磁化反転の閾値に対して約２．２５倍になる。
また、本実施形態では、直径Ｄ１よりも直径Ｄ２のほうが大きいことから、第１磁気トンネル接合素子ＭＴＪ（１）のＰ状態での抵抗値よりも、第２磁気トンネル接合素子ＭＴＪ（２）のＰ状態での抵抗値のほうが小さくなる。このように、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）のＰ状態での抵抗値が相違することで、いずれか一方のみＰ状態になっている場合に、どちらがＰ状態になっているのかを判別することができるようになる。
すなわち、第１信号線ＢＬ（１）と第２信号線ＢＬ（２）とのあいだに同じ電圧を印加した場合、第１磁気トンネル接合素子ＭＴＪ（１）のみがＰ状態の場合と、第２磁気トンネル接合素子ＭＴＪ（２）のみがＰ状態の場合と、において、抵抗値の相違による電流の相違が生じる。これにより、どちらの磁気トンネル接合素子がＰ状態になっているかを判別できる。
先に説明したように、本実施形態に係る記憶装置１１０では、第１積層体ＳＴ１及び第２積層体ＳＴ２の層構造が同じになっている。したがって、磁化自由層、トンネル障壁層及び磁化固定層をそれぞれ一様に積層した後、一回のエッチングによって直径Ｄ１及びＤ２の第１積層体ＳＴ１及び第２積層体ＳＴ２を形成することができる。
このようにして第１積層体ＳＴ１及び第２積層体ＳＴ２が形成された場合、例えば、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に流れる電流の方向ｄ１に沿って、第１積層体ＳＴ１の積層順と、第２積層体ＳＴ２の積層順と、が互いに逆になる。したがって、同じ電流の方向ｄ１またはｄ２について、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）の一方ではＰ状態からＡＰ状態に変化し、他方ではＡＰ状態からＰ状態へ変化する特性を有する。また、この特性に加え、磁化反転の閾値の相違を利用して、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）のＰ状態及びＡＰ状態を制御する。
次に、本実施形態に係る記憶装置１１０の動作について説明する。
図４（ｂ）に表したように、記憶装置１１０の周辺回路として、信号発生装置９０及びセンスアンプ９１が設けられている。信号発生装置９０は、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだに、書き込み電圧または読み出し電圧が印加される。
また、センスアンプ９１の一方には、例えば第１信号線ＢＬ（１）の電圧が入力され、他方には、参照電圧ｒｅｆが入力される。このセンスアンプ９１による比較結果が、記憶した情報の読み出し値になる。
次に、情報の書き込み動作の具体例を説明する。
情報の書き込みを行う場合、信号発生装置９０は、書き込み電圧として、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだに、電流ｉ１Ａ、ｉ１Ｐ、ｉ２Ａ及びｉ２Ｐのいずれかを流すための電圧を印加する。
図５〜図６は、具体的な書き込み動作を説明する模式的断面図である。
図５（ａ）は、トランジスタＴｒの制御線ＷＬを選択し、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に電流ｉ２Ａを流した際の動作を例示している。
第２磁気トンネル接合素子ＭＴＪ（２）には、第２磁化固定層１０３（２）から第２磁化自由層１０１（２）に向けて電流ｉ２Ａが流れる。電流ｉ２Ａは、第２磁気トンネル接合素子ＭＴＪ（２）の磁化反転の閾値（第２の反平行閾値）を超えている。したがって、第２磁気トンネル接合素子ＭＴＪ（２）は、電流ｉ２Ａが流れることでＡＰ状態になる。
一方、第１磁気トンネル接合素子ＭＴＪ（１）には、第１磁化自由層１０１（１）から第１磁化固定層１０３（１）に向けて電流ｉ２Ａが流れる。電流ｉ２Ａは、第１磁気トンネル接合素子ＭＴＪ（１）の磁化反転の閾値（第１の平行閾値）を超えている。したがって、第１磁気トンネル接合素子ＭＴＪ（１）は、電流ｉ２Ａが流れることでＰ状態になる。
本実施形態では、ＡＰ状態をビットの”１”、Ｐ状態をビットの”０”とする。第１磁気トンネル接合素子ＭＴＪ（１）に記憶される情報を２ビットのうちの例えば下位ビットとして、第２磁気トンネル接合素子ＭＴＪ（２）に記憶される情報を２ビットのうち例えば上位ビットとする。
したがって、図５（ａ）に例示した動作では、２ビットにおける”１０”が記憶されることになる。
図５（ｂ）は、トランジスタＴｒの制御線ＷＬを選択し、第１信号線ＢＬ（１）から第２信号線ＢＬ（２）に電流ｉ１Ａを流した際の動作を例示している。
第１磁気トンネル接合素子ＭＴＪ（１）には、第１磁化固定層１０３（１）から第１磁化自由層１０１（１）に向けて電流ｉ１Ａが流れる。電流ｉ１Ａは、第１磁気トンネル接合素子ＭＴＪ（１）の磁化反転の閾値（第１の反平行閾値）を超えている。したがって、第１磁気トンネル接合素子ＭＴＪ（１）は、電流ｉ１Ａが流れることでＡＰ状態になる。
一方、第２磁気トンネル接合素子ＭＴＪ（２）には、第２磁化自由層１０１（２）から第２磁化固定層１０３（２）に向けて電流ｉ１Ａが流れる。電流ｉ１Ａは、第２磁気トンネル接合素子ＭＴＪ（２）の磁化反転の閾値（第２の平行閾値）よりも小さい。したがって、第２磁気トンネル接合素子ＭＴＪ（２）では、磁化の反転が行われず、状態が維持される。図５（ａ）に表したように電流ｉ２Ａを流したあとに、電流ｉ１Ａを流した場合には、ＡＰ状態が維持される。
したがって、図５（ｂ）に例示した動作では、２ビットにおける”１１”が記憶されることになる。
図６（ａ）は、トランジスタＴｒの制御線ＷＬを選択し、第１信号線ＢＬ（１）から第２信号線ＢＬ（２）に電流ｉ２Ｐを流した際の動作を例示している。
第１磁気トンネル接合素子ＭＴＪ（１）には、第１磁化固定層１０３（１）から第１磁化自由層１０１（１）に向けて電流ｉ２Ｐが流れる。電流ｉ２Ｐは、第１磁気トンネル接合素子ＭＴＪ（１）の磁化反転の閾値（第１の反平行閾値）を超えている。したがって、第１磁気トンネル接合素子ＭＴＪ（１）は、電流ｉ２Ｐが流れることでＡＰ状態になる。
一方、第２磁気トンネル接合素子ＭＴＪ（２）には、第２磁化自由層１０１（２）から第２磁化固定層１０３（２）に向けて電流ｉ２Ｐが流れる。電流ｉ２Ｐは、第２磁気トンネル接合素子ＭＴＪ（２）の磁化反転の閾値（第２の平行閾値）を超えている。したがって、第２磁気トンネル接合素子ＭＴＪ（２）は、電流ｉ２Ｐが流れることでＰ状態になる。
したがって、図６（ａ）に例示した動作では、２ビットにおける”０１”が記憶されることになる。
図６（ｂ）は、トランジスタＴｒの制御線ＷＬを選択し、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に電流ｉ１Ｐを流した際の動作を例示している。
第２磁気トンネル接合素子ＭＴＪ（２）には、第２磁化固定層１０３（２）から第２磁化自由層１０１（２）に向けて電流ｉ１Ｐが流れる。電流ｉ１Ｐは、第２磁気トンネル接合素子ＭＴＪ（２）の磁化反転の閾値（第２の反平行閾値）よりも小さい。したがって、第２磁気トンネル接合素子ＭＴＪ（２）では、磁化の反転が行われず、状態が維持される。図６（ａ）に表したように電流ｉ２Ｐを流したあとに、電流ｉ１Ｐを流した場合には、Ｐ状態が維持される。
一方、第１磁気トンネル接合素子ＭＴＪ（１）には、第１磁化自由層１０１（１）から第１磁化固定層１０３（１）に向けて電流ｉ１Ｐが流れる。電流ｉ１Ｐは、第１磁気トンネル接合素子ＭＴＪ（１）の磁化反転の閾値（第１の平行閾値）を超えている。したがって、第１磁気トンネル接合素子ＭＴＪ（１）は、電流ｉ１Ａが流れることでＰ状態になる。
したがって、図６（ｂ）に例示した動作では、２ビットにおける”００”が記憶されることになる。
ここで、書き込み動作についてまとめる。
”００”を記憶する場合、電流ｉ２Ｐを流したのち、電流ｉ１Ｐを流す。
”０１”を記憶する場合、電流ｉ２Ｐを流す。
”１０”を記憶する場合、電流ｉ２Ａを流す。
”１１”を記憶する場合、電流ｉ２Ａを流したのち、電流ｉ１Ａを流す。
次に、情報の読み出し動作の具体例を説明する。
情報の読み出しを行う場合、信号発生装置９０は、読み出し電圧として、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだに、読み出し電圧を印加する。読み出し電圧は、最も小さい書き込み電圧よりも小さい。
図４（ｂ）に表したように、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）のＡＰ状態及びＰ状態の組み合わせによって合計の抵抗値が変化する。これにより、第１信号線ＢＬ（１）と、参照電圧ｒｅｆと、の差分が変化して、記憶された情報の判別を行うことができる。
ここで、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）のＡＰ状態及びＰ状態による抵抗値の一例を示す。
第１磁気トンネル接合素子ＭＴＪ（１）がＡＰ状態の場合、抵抗値は例えば７キロオーム（ｋΩ）である。また、第２磁気トンネル接合素子ＭＴＪ（２）がＰ状態の場合、抵抗値は例えば３ｋΩである。第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）のＭＲ比（磁気抵抗変化率）を例えば２００パーセント（％）とした場合、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）のＡＰ状態及びＰ状態の組み合わせによる合計の抵抗値は次のようになる。
”００”の場合、合計の抵抗値は、１０ｋΩ（寄生抵抗）になる。
”１０”の場合、合計の抵抗値は、１６ｋΩになる。
”０１”の場合、合計の抵抗値は、２４ｋΩになる。
”１１”の場合、合計の抵抗値は、３０ｋΩになる。
センスアンプ９１の出力は、上記の合計の抵抗値に応じて変化する。したがって、センスアンプ９１の出力に応じて、記憶した情報を判別することができる。なお、本実施形態では、第１磁気トンネル接合素子ＭＴＪ（１）のＡＰ状態での抵抗値と、第２磁気トンネル接合素子ＭＴＪ（２）のＡＰ状態での抵抗値と、に差が設けられている。このため、”１０”の場合と、”０１”の場合と、で合計の抵抗値に違いが生じ、センスアンプ９１の出力によってこれらを判別することが可能になる。
このように、記憶装置１１０は、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）によって多値化に対応することができる。また、第１積層体ＳＴ１及び第２積層体ＳＴ２を同じ層構造にすることで、簡単な構成を実現することが可能になる。
（第２の実施形態）
次に、第２の実施形態として、記憶装置１１０の製造方法について説明する。
図７〜図１０は、本実施形態に係る製造方法を説明する模式的断面図である。
先ず、図７（ａ）に表したように、半導体基板５０に例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスを利用してトランジスタＴｒを形成する。これにより、半導体基板５０の主面５０ａ側には、ソース領域６１及びドレイン領域６２が形成され、これらのあいだにゲート絶縁膜６３を介して制御線ＷＬが形成される。
次に、トランジスタＴｒの上に絶縁膜８１を形成し、ソース領域６１及びドレイン領域６２の上に、絶縁膜８１を貫通する第１ビア３１及び第２ビア３２を形成する。第１ビア３１及び第２ビア３２を形成するには、先ず、絶縁膜８１に貫通孔を形成し、貫通孔の内壁にバリアメタルを形成した後、例えばＣＶＤ（Chemical Vapor Deposition）によってタングステン（Ｗ）を埋め込む。その後、ＣＭＰ（Chemical Mechanical Polishing）によって、表面の平坦化を施す。
次に、図７（ｂ）に表したように、平坦化した絶縁膜８１の上に、下地金属層４１を形成する。下地金属層４１には、例えばタンタル（Ｔａ）が用いられる。下地金属層４１の表面粗さは、例えば０．２ナノメートル（ｎｍ）以下である。
次に、図８（ａ）に表したように、下地金属層４１の上に、磁化自由層１０１、トンネル障壁層１０２及び磁化固定層１０３を順に積層した積層膜ＳＬを形成する。また、積層膜ＳＬの上に、上部導電層材料１０５を形成する。上部導電層材料は、なお、積層膜ＳＬ及び上部導電層材料１０５は、連続成膜してもよい。
磁化自由層１０１には、例えばＣｏＦｅＢが用いられる。トンネル障壁層１０２には、例えばＭｇＯが用いられる。磁化固定層１０３には、例えばＣｏＦｅＢが用いられる。
また、上部導電層材料１０５としては、例えば、ＳｉＯ２、ＳｉＮ、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ２Ｏ３が適している。上部導電層材料１０５は、これらの材料のいずれか１つを用いた単層膜にしても、少なくとも２つを用いた積層膜にしてもよい。
次に、上部導電層材料１０５の上にレジストを塗布し、フォトリソグラフィによってレジストパターンＲ１及びＲ２を形成する。そして、このレジストパターンＲ１及びＲ２をマスクとして、上部導電層材料１０５をエッチングする。エッチング方法としては、例えば、ＲＩＥ（Reactive Ion Etching）、ＩＢＥ（Ion Beam Etching）及びウェットエッチングのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。エッチングされずに残った部分は、第１上部導電層１０５（１）及び第２上部導電層１０５（２）となる。
第１上部導電層１０５（１）及び第２上部導電層１０５（２）は、その後のエッチングにおいてハードマスクとして利用される。したがって、第１上部導電層１０５（１）及び第２上部導電層１０５（２）のＺ軸方向にみた外形は、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）の外形に対応している。この第１上部導電層１０５（１）及び第２上部導電層１０５（２）の外形によって、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）の大きさを設定することができる。本実施形態では、例えば、第１上部導電層１０５（１）及び第２上部導電層１０５（２）のＺ軸方向にみた外形をそれぞれ円形状にして、第１上部導電層１０５（１）の直径に対して、第２上部導電層１０５（２）の直径を約１．５倍にする。
その後、第１上部導電層１０５（１）及び第２上部導電層１０５（２）をハードマスク層として利用し、積層膜ＳＬをエッチングする。エッチング方法としては、例えば、ＲＩＥ、高温ＲＩＥ（例えば、１５０℃〜３００℃）及びＩＢＥのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。このエッチングにより、図８（ｂ）に表したように、積層膜ＳＬの残った一部である第１積層体ＳＴ１及び積層膜ＳＬの残った他部である第２積層体ＳＴ２が形成される。すなわち、第１上部導電層１０５（１）の下側に、第１磁化自由層１０１（１）、第１トンネル障壁層１０２（１）及び第１磁化固定層１０３（１）による第１積層体ＳＴ１が形成され、第２上部導電層１０５（２）の下側に、第２磁化自由層１０１（２）、第２トンネル障壁層１０２（２）及び第２磁化固定層１０３（２）による第２積層体ＳＴ２が形成される。第１積層体ＳＴ１のＺ軸方向に見た面積は、第２積層体ＳＴ２のＺ軸方向に見た面積よりも小さくなる。
第１積層体ＳＴ１及び第２積層体ＳＴ２を形成した後は、これらを保護膜８３で覆う。
保護膜８３としては、例えばＳｉｘＮｙ、Ａｌ２Ｏ３、ＡｌｘＯｙ（酸素リッチ：ｘ＝２未満、ｙ＝３）、ＳｉＯ２、ＳｉＡｌｘＯｙ、ＴｉＯ２、ＺｒＯ２のうちいずれか、またはこれらのうち少なくとも２つの組み合わせを用いる。成膜方法としては、例えば、スパッタ法（斜め入射堆積を含む）、ＣＶＤ、ＡＬＤ（Atomic Layer Deposition）を用いる。本実施形態では、保護膜８３の一例として、ＳｉＮをスパッタ法（斜め入射堆積を含む）により、３０ｎｍの膜厚で形成する。
次に、図９（ａ）に表したように、層間絶縁膜８４を堆積させ、第１積層体ＳＴ１及び第２積層体ＳＴ２のあいだに埋め込む。層間絶縁膜８４には、例えば、ＳｉＯ２、ＳｉＯＦ、ＳｉＯＣが用いられる。そして、ＣＭＰによって層間絶縁膜８４を平坦化する。また、平坦化した後、層間絶縁膜８４をエッチバックして、第１上部導電層１０５（１）及び第２上部導電層１０５（２）の上側の一部を露出させる。
次に、図９（ｂ）に表したように、露出した第１上部導電層１０５（１）及び第２上部導電層１０５（２）の上に、上部金属材料４２を堆積させ、第１上部導電層１０５（１）及び第２上部導電層１０５（２）とコンタクトをとる。上部金属材料４２には、例えば、Ｔｉ、Ｔａ、ＴｉＮ、Ｗ、ＴａＮが用いられる。
次に、フォトリソグラフィ及びエッチングによって、上部金属材料４２、層間絶縁膜８４及び下地金属層４１の一部を除去する。これにより、図１０（ａ）に表したように、Ｚ軸方向からみて第１積層体ＳＴ１及び第２積層体ＳＴ２を含む部分以外の上部金属材料４２、層間絶縁膜８４及び下地金属層４１が除去される。その後、保護膜８５を堆積させる。保護膜８５の材料は、保護膜８３と同様である。
次に、図１０（ｂ）に表したように、保護膜８５の上に絶縁膜８２を堆積させ、表面の平坦化を行った後、例えばダマシン法によって銅（Ｃｕ）による第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）を形成する。これにより、第１信号線ＢＬ（１）と第１ビア３１とのあいだに、第１磁気トンネル接合素子ＭＴＪ（１）を有する第１記憶領域１０が形成され、第２信号線ＢＬ（２）と第２ビア３２とのあいだに、第２磁気トンネル接合素子ＭＴＪ（２）を有する第２記憶領域２０が形成される。
このような工程によって、記憶装置１１０が完成する。
上記の製造方法では、図８（ａ）〜（ｂ）に表した工程のように、磁化自由層１０１、トンネル障壁層１０２及び磁化固定層１０３をこの順にそれぞれ一様に成膜したのち、エッチングによって異なる大きさの第１積層体ＳＴ１及び第２積層体ＳＴ２を一括して形成している。したがって、第１積層体ＳＴ１及び第２積層体ＳＴ２を別個の工程で製造する場合に比べて大幅に製造工程の簡素化を図ることが可能になる。また、エッチングの際のハードマスクとして利用される第１上部導電層１０５（１）及び第２上部導電層１０５（２）の大きさによって、簡単かつ正確に第１積層体ＳＴ１及び第２積層体ＳＴ２の大きさを設定することができ、体積の異なる第１磁化自由層１０１（１）及び第２磁化自由層１０１（２）を容易に製造することが可能になる。
また、記憶装置１１０においては、図２に表したように、複数の第１記憶領域１０（図２では、第１磁気トンネル接合素子ＭＴＪ（１）が示される領域）と、複数の第２記憶領域２０（図２では、第２磁気トンネル接合素子ＭＴＪ（２）が示される領域）と、を備えている。
複数の第１記憶領域１０は、Ｘ軸方向（行方向）及びＹ軸方向（列方向）にそれぞれ同一のピッチで配置される。
また、複数の第２記憶領域２０は、Ｘ軸方向（行方向）及びＹ軸方向（列方向）にそれぞれ同一のピッチ（第１記憶領域１０のピッチと同じピッチ）で配置される。
そして、複数の第１記憶領域１０と、複数の第２記憶領域２０と、は、Ｘ軸方向及びＹ軸方向に互いに半ピッチずれて配置される。
このようなレイアウトによって、第１記憶領域１０及び第２記憶領域２０を形成する際に用いるフォトリソグラフィのバランスが整うことになる。したがって、第１記憶領域１０及び第２記憶領域２０の互いの大きさが異なっていても、製造ばらつきが抑制され、安定した製品が提供される。
（第３の実施形態）
図１１は、第３の実施形態に係る記憶装置を例示する模式的断面図である。
図１２は、記憶領域の層構造を例示する模式的断面図である。
図１１に表したように、本実施形態に係る記憶装置１２０は、第１記憶領域１０に、第１磁気トンネル接合素子ＭＴＪ（１）と、第３磁気トンネル接合素子ＭＴＪ（３）と、が設けられ、第２記憶領域２０に、第２磁気トンネル接合素子ＭＴＪ（２）と、第４磁気トンネル接合素子ＭＴＪ（４）と、が設けられている。
第３磁気トンネル接合素子ＭＴＪ（３）は、第１信号線ＢＬ（１）と、第１磁気トンネル接合素子ＭＴＪ（１）と、のあいだに設けられる。第３磁気トンネル接合素子ＭＴＪ（３）は、第１の平行閾値よりも小さな第３の平行閾値以上の電流が方向ｄ１に流れると磁化の向きが平行になり、第１の反平行閾値よりも小さな第３の反平行閾値以上の電流が方向ｄ２に流れると磁化の向きが反平行になる。
図１２（ａ）に表したように、第３磁気トンネル接合素子ＭＴＪ（３）は、第１磁気トンネル接合素子ＭＴＪ（１）の上に積み重ねられている。
第３磁気トンネル接合素子ＭＴＪ（３）は、第３磁化自由層１０１（３）、第３トンネル障壁層１０２（３）及び第３磁化固定層１０３（３）の順に積層された第３積層体ＳＴ３を有する。また、第３磁化自由層１０１（３）の下側に第３下部層１０４（３）が設けられ、第３磁化固定層１０３（３）の上側に第３上部導電層１０５（３）が設けられている。
この第３磁気トンネル接合素子ＭＴＪ（３）における第３積層体ＳＴ３の積層順と、第１磁気トンネル接合素子ＭＴＪ（１）における第１積層体ＳＴ１の積層順と、は互いに同じ順になっている。すなわち、第１積層体ＳＴ１は、下から上に向けて、第１磁化自由層１０１（１）、第１トンネル障壁層１０２（１）及び第１磁化固定層１０３（１）の順に積層され、第３積層体ＳＴ３も同様な順に積層される。
このように、第１積層体ＳＴ１及び第３積層体ＳＴ３を積み重ねた構造が、第１下部金属４１（１）と、第１上部金属４２（１）と、のあいだに設けられている。
第１積層体ＳＴ１のＺ軸方向にみた外形の大きさと、第３積層体ＳＴ３のＺ軸方向にみた外形の大きさと、は等しくなっている。したがって、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）の磁化反転の閾値を変えるには、第１積層体ＳＴ１及び第３積層体ＳＴ３を構成する層の材料を変える方法と、磁化自由層の厚さを変える方法と、がある。これらの少なくともいずれかの方法によって、第３磁気トンネル接合素子ＭＴＪ（３）の磁化反転の閾値が、第１磁気トンネル接合素子ＭＴＪ（１）の磁化反転の閾値よりも小さくなるように設定する。
このような第１記憶領域１０の構造において、例えば、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に流れる電流の方向ｄ１に沿って、第１積層体ＳＴ１の積層順と、第３積層体ＳＴ３の積層順と、が互いに同じ順になる。したがって、電流の方向に対するＡ状態及びＰ状態の状態変化は、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）で同じになる。また、この特性に加え、磁化反転の閾値の相違を利用して、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）のＰ状態及びＡＰ状態を制御する。
第４磁気トンネル接合素子ＭＴＪ（４）は、第２信号線ＢＬ（２）と、第２磁気トンネル接合素子ＭＴＪ（２）と、のあいだに設けられる。第４磁気トンネル接合素子ＭＴＪ（４）は、第２の平行閾値よりも小さな第４の平行閾値以上の電流が方向ｄ２に流れると磁化の向きが平行になり、第２の反平行閾値よりも小さな第４の反平行閾値以上の電流が方向ｄ１に流れると磁化の向きが反平行になる。
図１２（ｂ）に表したように、第４磁気トンネル接合素子ＭＴＪ（４）は、第２磁気トンネル接合素子ＭＴＪ（２）の上に積み重ねられている。
第４磁気トンネル接合素子ＭＴＪ（４）は、第４磁化自由層１０１（４）、第４トンネル障壁層１０２（４）及び第４磁化固定層１０３（４）の順に積層された第４積層体ＳＴ４を有する。また、第４磁化自由層１０１（４）の下側に第４下部層１０４（４）が設けられ、第４磁化固定層１０３（４）の上側に第４上部導電層１０５（４）が設けられている。
この第４磁気トンネル接合素子ＭＴＪ（４）における第４積層体ＳＴ４の積層順と、第２磁気トンネル接合素子ＭＴＪ（２）における第２積層体ＳＴ２の積層順と、は互いに同じ順になっている。すなわち、第２積層体ＳＴ２は、下から上に向けて、第２磁化自由層１０１（２）、第２トンネル障壁層１０２（２）及び第２磁化固定層１０３（２）の順に積層され、第４積層体ＳＴ４も同様な順に積層される。
このように、第２積層体ＳＴ２及び第４積層体ＳＴ４を積み重ねた構造が、第２下部金属４１（２）と、第２上部金属４２（２）と、のあいだに設けられている。
第２積層体ＳＴ２のＺ軸方向にみた外形の大きさと、第４積層体ＳＴ４のＺ軸方向にみた外形の大きさと、は等しくなっている。したがって、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）の磁化反転の閾値を変えるには、第２積層体ＳＴ２及び第４積層体ＳＴ４を構成する層の材料を変える方法と、磁化自由層の厚さを変える方法と、がある。これらの少なくともいずれかの方法によって、第４磁気トンネル接合素子ＭＴＪ（４）の磁化反転の閾値が、第２磁気トンネル接合素子ＭＴＪ（２）の磁化反転の閾値よりも小さくなるように設定する。
このような第２記憶領域２０の構造において、例えば、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に流れる電流の方向ｄ１に沿って、第２積層体ＳＴ２の積層順と、第４積層体ＳＴ４の積層順と、が互いに同じ順になる。したがって、電流の方向に対するＡ状態及びＰ状態の状態変化は、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）で同じになる。また、この特性に加え、磁化反転の閾値の相違を利用して、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）のＰ状態及びＡＰ状態を制御する。
このように、第１記憶領域１０に、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）を積層し、第２記憶領域２０に、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）を積層した構造を用いることで、記憶装置１２０では、４ビットの情報を記憶する構成を実現できる。
なお、図１１に表した記憶装置１２０では、第１記憶領域１０及び第２記憶領域２０のいずれについても、磁気トンネル接合素子を積層した構成を適用しているが、第１記憶領域１０及び第２記憶領域２０のいずれか一方のみに磁気トンネル接合素子を積層した構造を適用したものであってもよい。また、第１記憶領域１０及び第２記憶領域２０のそれぞれにおいて、積層する磁気トンネル接合素子の数は、３つ以上あってもよい。
（第４の実施形態）
次に、第４の実施形態として、記憶装置１２０の製造方法について説明する。
図１３〜図１５は、本実施形態に係る製造方法を説明する模式的断面図である。
ここで、図１３（ａ）に表した半導体基板５０へのトランジスタＴｒの形成、ゲート絶縁膜６３を介した制御線ＷＬの形成、絶縁膜８１の形成、第１ビア３１及び第２ビア３２の形成、下地金属層４１の形成までは、図７〜図８に表した工程と同様である。
次に、下地金属層４１の上に、磁化自由層１０１Ａ、トンネル障壁層１０２Ａ、磁化固定層１０３Ａ及び上部導電層材料１０５Ａを順に積層した第１積層膜ＳＬ１を形成し、第１積層膜ＳＬ１の上に、磁化自由層１０１Ｂ、トンネル障壁層１０２Ｂ、磁化固定層１０３Ｂ及び上部導電層材料１０５Ｂを順に積層した第２積層膜ＳＬ２を形成する。本実施形態では、磁化自由層１０１Ａ及び１０１Ｂ、トンネル障壁層１０２Ａ及び１０２Ｂ、磁化固定層１０３Ａ及び１０３Ｂの材料がそれぞれ相違する。
例えば、磁化自由層１０１Ａには、ＣｏＦｅＢが用いられ、磁化自由層１０１Ｂには、Ｃｏが用いられる。トンネル障壁層１０２Ａには、ＭｇＯが用いられ、トンネル障壁層１０２Ｂには、ＭｇＯが用いられる。磁化固定層１０３Ａには、ＣｏＦｅＢが用いられ、磁化固定層１０３Ｂには、ＣｏＦｅＢが用いられる。
このように異なる材料を用いることで、積層される２つの磁気トンネル接合素子の磁化反転の閾値を変えることができる。
次に、上部導電層材料１０５Ｂの上にレジストを塗布し、フォトリソグラフィによってレジストパターンＲ１及びＲ２を形成する。そして、このレジストパターンＲ１及びＲ２をマスクとして、上部導電層材料１０５Ｂをエッチングする。エッチング方法としては、例えば、ＲＩＥ、ＩＢＥ及びウェットエッチングのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。エッチングされずに残った部分は、第３上部導電層１０５（３）及び第４上部導電層１０５（４）となる。
次に、第３上部導電層１０５（３）及び第４上部導電層１０５（４）をハードマスク層として利用し、第１積層膜ＳＬ１及び第２積層膜ＳＬ２をエッチングする。エッチング方法としては、例えば、ＲＩＥ、高温ＲＩＥ（例えば、１５０℃〜３００℃）及びＩＢＥのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。このエッチングにより、図１３（ｂ）に表したように、第１積層体ＳＴ１、第２積層体ＳＴ２、第３積層体ＳＴ３及び第４積層体ＳＴ４が形成される。
すなわち、第１ビア３１の上に第１積層膜ＳＬ１の一部を残して第１積層体ＳＴ１を形成し、第１積層体ＳＴ１の上に第２積層膜ＳＬ２の一部を残して第３積層体ＳＴ３を形成する。また、第２ビア３２の上に第１積層膜ＳＬ１の他部を残して第２積層体ＳＴ２を形成し、第２積層体ＳＴ２の上に第２積層膜ＳＬ２の他部を残して第４積層体ＳＴ４を形成する。
これにより、第１積層体ＳＴ１の上に第３積層体ＳＴ３が重ねられ、第２積層体ＳＴ２の上に第４積層体ＳＴ４が重ねられる。
レジストパターンＲ１を介した第１積層膜ＳＬ１及び第２積層膜ＳＬ２の一括したエッチングにより、第１積層体ＳＴ１のＺ軸方向に見た外形と、第３積層体ＳＴ３のＺ軸方向に見た外形と、は同じになる。また、レジストパターンＲ２を介した第１積層膜ＳＬ１及び第２積層膜ＳＬ２の一括したエッチングにより、第２積層体ＳＴ２のＺ軸方向に見た外形と、第４積層体ＳＴ４のＺ軸方向に見た外形と、は同じになる。
また、レジストパターンＲ１及びＲ２の面積に応じて、第１積層体ＳＴ１のＺ軸方向に見た面積は、第２積層体ＳＴ２のＺ軸方向に見た面積よりも小さくなる。同様に、第３積層体ＳＴ３のＺ軸方向に見た面積は、第４積層体ＳＴ４のＺ軸方向に見た面積よりも小さくなる。
第１積層体ＳＴ１、第２積層体ＳＴ２、第３積層体ＳＴ３及び第４積層体ＳＴ４を形成した後は、これらを保護膜８３で覆う。
次に、図１４（ａ）に表したように、層間絶縁膜８４を堆積させ、第１積層体ＳＴ１、第２積層体ＳＴ２、第３積層体ＳＴ３及び第４積層体ＳＴ４のあいだに埋め込む。そして、ＣＭＰによって層間絶縁膜８４を平坦化する。また、平坦化した後、層間絶縁膜８４をエッチバックして、第３上部導電層１０５（３）及び第４上部導電層１０５（４）の上側の一部を露出させる。
次に、図１４（ｂ）に表したように、露出した第３上部導電層１０５（３）及び第４上部導電層１０５（４）の上に、上部金属材料４２を堆積させ、第３上部導電層１０５（３）及び第４上部導電層１０５（４）とコンタクトをとる。
次に、フォトリソグラフィ及びエッチングによって、上部金属材料４２、層間絶縁膜８４及び下地金属層４１の一部を除去する。これにより、図１５（ａ）に表したように、Ｚ軸方向からみて第１積層体ＳＴ１、第２積層体ＳＴ２、第３積層体ＳＴ３及び第４積層体ＳＴ４を含む部分以外の上部金属材料４２、層間絶縁膜８４及び下地金属層４１が除去される。その後、保護膜８５を堆積させる。保護膜８５の材料は、保護膜８３と同様である。
次に、図１５（ｂ）に表したように、保護膜８５の上に絶縁膜８２を堆積させ、表面の平坦化を行った後、例えばダマシン法によって銅（Ｃｕ）による第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）を形成する。これにより、第１信号線ＢＬ（１）と第１ビア３１とのあいだに、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）を有する第１記憶領域１０が形成され、第２信号線ＢＬ（２）と第２ビア３２とのあいだに、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）を有する第２記憶領域２０が形成される。
このような工程によって、記憶装置１２０が完成する。
上記の製造方法では、図１３（ａ）〜（ｂ）に表した工程のように、磁化自由層１０１Ａ、トンネル障壁層１０２Ａ、磁化固定層１０３Ａ、磁化自由層１０１Ｂ、トンネル障壁層１０２Ｂ及び磁化固定層１０３Ｂを一様に成膜したのち、エッチングによって第１積層体ＳＴ１及び第３積層体ＳＴ３の積層構造、並びに第２積層体ＳＴ２及び第４積層体ＳＴ４の積層構造を一括して形成している。したがって、これらの積層体や積層構造をそれぞれ別個の工程で製造する場合に比べて大幅に製造工程の簡素化を図ることが可能になる。また、エッチングの際のハードマスクとして利用される第３上部導電層１０５（３）及び第４上部導電層１０５（４）の大きさによって、簡単かつ正確に第１積層体ＳＴ１及び第３積層体ＳＴ３、並びに第２積層体ＳＴ２及び第４積層体ＳＴ４の大きさを設定することが可能になる。
次に、本実施形態に係る記憶装置１２０の動作について説明する。
図１６は、記憶装置及びその周辺回路を例示するブロック図である。
図１７〜図１８は、具体的な書き込み動作を説明する模式的断面図である。
図１７〜図１８では、記憶装置１２０における第１磁気トンネル接合素子ＭＴＪ（１）〜第４磁気トンネル接合素子ＭＴＪ（４）、電流の方向及びＡ状態並びにＡＰ状態を模式的に示している。
図１６に表したように、記憶装置１２０の周辺回路として、信号発生装置９０及びセンスアンプ９１が設けられている。トランジスタＴｒと第１信号線ＢＬ（１）とのあいだに設けられた第１記憶領域１０には、トランジスタＴｒ側に第１磁気トンネル接合素子ＭＴＪ（１）が設けられ、第１信号線ＢＬ（１）側に第３磁気トンネル接合素子ＭＴＪ（３）が設けられる。また、トランジスタＴｒと第２信号線ＢＬ（２）とのあいだに設けられた第２記憶領域２０には、トランジスタＴｒ側に第２磁気トンネル接合素子ＭＴＪ（２）が設けられ、第２信号線ＢＬ（２）側に第４磁気トンネル接合素子ＭＴＪ（４）が設けられる。
次に、情報の書き込み動作の具体例を説明する。
情報の書き込みを行う場合、信号発生装置９０は、書き込み電圧として、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだに、電流ｉ１Ａ、ｉ１Ｐ、ｉ２Ａ、ｉ２Ｐ、ｉ３Ａ、ｉ３Ｐ、ｉ４Ａ及びｉ４Ｐのいずれかを流すための電圧を印加する。
ここで、電流ｉ３Ａは、第３磁気トンネル接合素子ＭＴＪ（３）をＡＰ状態にするための電流である。電流ｉ３Ａは、第３の反平行閾値以上の値である。
電流ｉ３Ｐは、第３磁気トンネル接合素子ＭＴＪ（３）をＰ状態にするための電流である。電流ｉ３Ｐは、第３の平行閾値以上の値である。
電流ｉ４Ａは、第４磁気トンネル接合素子ＭＴＪ（４）をＡ状態にするための電流である。電流ｉ４Ａは、第４の反平行閾値以上の値である。
電流ｉ４Ｐは、第４磁気トンネル接合素子ＭＴＪ（４）をＰ状態にするための電流である。電流ｉ４Ｐは、第４の平行閾値以上の値である。
電流ｉ３Ａは、電流ｉ３Ｐよりも大きい。また、電流ｉ４Ａは、電流ｉ４Ｐよりも大きい。
各電流の大きさの関係は、ｉ３Ｐ＜ｉ３Ａ＜ｉ１Ｐ＜ｉ１Ａ＜ｉ４Ｐ＜ｉ４Ａ＜ｉ２Ｐ＜ｉ２Ａである。
図１７（ａ）は、電流ｉ２Ｐを流した際の動作を例示している。すなわち、図１６に表したトランジスタＴｒの制御線ＷＬを選択し、第１信号線ＢＬ（１）から第２信号線ＢＬ（２）に電流ｉ２Ｐを流した際の動作である。
第２磁気トンネル接合素子ＭＴＪ（２）は、電流ｉ２Ｐが流れることでＰ状態になる。また、電流ｉ２Ｐは、第４の平行閾値よりも大きい。したがって、第４磁気トンネル接合素子ＭＴＪ（４）は、電流ｉ２Ｐが流れることでＰ状態になる。
また、電流ｉ２Ｐの向きに対する積層体ＳＴ１の積層順は、積層体ＳＴ４の積層順と反対である。また、電流ｉ２Ｐは、第１の反平行閾値よりも大きい。したがって、第１磁気トンネル接合素子ＭＴＪ（１）は、電流ｉ２Ｐが流れることでＡＰ状態になる。
また、電流ｉ２Ｐの向きに対する積層体ＳＴ３の積層順は、積層体ＳＴ４の積層順と反対である。また、電流ｉ２Ｐは、第３の反平行閾値よりも大きい。したがって、第３磁気トンネル接合素子ＭＴＪ（３）は、電流ｉ４Ｐが流れることでＡＰ状態になる。
本実施形態では、ＡＰ状態をビットの”１”、Ｐ状態をビットの”０”とする。また、一例として、４ビットの情報を、第４磁気トンネル接合素子ＭＴＪ（４）、第２磁気トンネル接合素子ＭＴＪ（２）、第１磁気トンネル接合素子ＭＴＪ（１）、第３磁気トンネル接合素子ＭＴＪ（３）の順に、表すものとする。
したがって、図１７（ａ）に例示した動作では、４ビットにおける”００１１”が記憶されることになる。
図１７（ｂ）は、図１７（ａ）に表した状態になった後、電流ｉ３Ｐを流した際の動作を例示している。すなわち、図１６に表したトランジスタＴｒの制御線ＷＬを選択し、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に電流ｉ３Ｐを流した際の動作である。
電流ｉ３Ｐが流れると、第３磁気トンネル接合素子ＭＴＪ（３）のみがＰ状態になり、他の磁気トンネル接合素子ＭＴＪ（１）、ＭＴＪ（２）及びＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１７（ｂ）に例示した動作では、４ビットにおける”００１０”が記憶されることになる。
図１７（ｃ）は、図１７（ａ）に表した状態になった後、電流ｉ１Ｐを流した際の動作を例示している。すなわち、図１６に表したトランジスタＴｒの制御線ＷＬを選択し、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に電流ｉ１Ｐを流した際の動作である。
電流ｉ１Ｐが流れると、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）がＰ状態になり、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１７（ｃ）に例示した動作では、４ビットにおける”００００”が記憶されることになる。
図１７（ｄ）は、図１７（ａ）に表した状態になった後、電流ｉ２Ａを流した際の動作を例示している。すなわち、図１６に表したトランジスタＴｒの制御線ＷＬを選択し、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に電流ｉ２Ａを流した際の動作である。
第２磁気トンネル接合素子ＭＴＪ（２）は、電流ｉ２Ａが流れるとＡＰ状態になる。一方、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）は、電流ｉ２Ａが流れるとＰ状態になる。第４磁気トンネル接合素子ＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１７（ｄ）に例示した動作では、４ビットにおける”０１００”が記憶されることになる。
図１７（ｅ）は、図１７（ｃ）に表した状態になった後、電流ｉ３Ａを流した際の動作を例示している。すなわち、図１６に表したトランジスタＴｒの制御線ＷＬを選択し、第１信号線ＢＬ（１）から第２信号線ＢＬ（２）に電流ｉ３Ａを流した際の動作である。
電流ｉ３Ａが流れると、第３磁気トンネル接合素子ＭＴＪ（３）のみがＡＰ状態になり、他の磁気トンネル接合素子ＭＴＪ（１）、ＭＴＪ（２）及びＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１７（ｅ）に例示した動作では、４ビットにおける”０００１”が記憶されることになる。
図１７（ｆ）は、図１７（ｄ）に表した状態になった後、電流ｉ３Ａを流した際の動作を例示している。
電流ｉ３Ａが流れると、第３磁気トンネル接合素子ＭＴＪ（３）のみがＡＰ状態になり、他の磁気トンネル接合素子ＭＴＪ（１）、ＭＴＪ（２）及びＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１７（ｆ）に例示した動作では、４ビットにおける”０１０１”が記憶されることになる。
図１７（ｇ）は、図１７（ｄ）に表した状態になった後、電流ｉ１Ａを流した際の動作を例示している。すなわち、図１６に表したトランジスタＴｒの制御線ＷＬを選択し、第１信号線ＢＬ（１）から第２信号線ＢＬ（２）に電流ｉ１Ａを流した際の動作である。
電流ｉ１Ａが流れると、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）がＡＰ状態になり、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１７（ｇ）に例示した動作では、４ビットにおける”０１１１”が記憶されることになる。
図１７（ｈ）は、図１７（ｇ）に表した状態になった後、電流ｉ３Ｐを流した際の動作を例示している。
電流ｉ３Ｐが流れると、第３磁気トンネル接合素子ＭＴＪ（３）のみがＰ状態になり、他の磁気トンネル接合素子ＭＴＪ（１）、ＭＴＪ（２）及びＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１７（ｈ）に例示した動作では、４ビットにおける”０１１０”が記憶されることになる。
図１８（ａ）は、電流ｉ２Ａを流した際の動作を例示している。すなわち、図１６に表したトランジスタＴｒの制御線ＷＬを選択し、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に電流ｉ２Ａを流した際の動作である。
第２磁気トンネル接合素子ＭＴＪ（２）は、電流ｉ２Ａが流れることでＡＰ状態になる。また、電流ｉ２Ａは、第４の反平行閾値よりも大きい。したがって、第４磁気トンネル接合素子ＭＴＪ（４）は、電流ｉ２Ａが流れることでＡＰ状態になる。
また、電流ｉ２Ａの向きに対する積層体ＳＴ１の積層順は、積層体ＳＴ４の積層順と反対である。また、電流ｉ２Ａは、第１の平行閾値よりも大きい。したがって、第１磁気トンネル接合素子ＭＴＪ（１）は、電流ｉ２Ａが流れることでＰ状態になる。
また、電流ｉ２Ａの向きに対する積層体ＳＴ３の積層順は、積層体ＳＴ４の積層順と反対である。また、電流ｉ２Ａは、第３の平行閾値よりも大きい。したがって、第３磁気トンネル接合素子ＭＴＪ（３）は、電流ｉ２Ａが流れることでＰ状態になる。
したがって、図１８（ａ）に例示した動作では、４ビットにおける”１１００”が記憶されることになる。
図１８（ｂ）は、図１８（ａ）に表した状態になった後、電流ｉ３Ａを流した際の動作を例示している。すなわち、図１６に表したトランジスタＴｒの制御線ＷＬを選択し、第１信号線ＢＬ（１）から第２信号線ＢＬ（２）に電流ｉ３Ａを流した際の動作である。
電流ｉ３Ａが流れると、第３磁気トンネル接合素子ＭＴＪ（３）のみがＡＰ状態になり、他の磁気トンネル接合素子ＭＴＪ（１）、ＭＴＪ（２）及びＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１８（ｂ）に例示した動作では、４ビットにおける”１１０１”が記憶されることになる。
図１８（ｃ）は、図１８（ａ）に表した状態になった後、電流ｉ１Ａを流した際の動作を例示している。すなわち、図１６に表したトランジスタＴｒの制御線ＷＬを選択し、第１信号線ＢＬ（１）から第２信号線ＢＬ（２）に電流ｉ１Ａを流した際の動作である。
電流ｉ１Ａが流れると、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）がＡＰ状態になり、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１８（ｃ）に例示した動作では、４ビットにおける”１１１１”が記憶されることになる。
図１８（ｄ）は、図１８（ａ）に表した状態になった後、電流ｉ２Ｐを流した際の動作を例示している。すなわち、図１６に表したトランジスタＴｒの制御線ＷＬを選択し、第１信号線ＢＬ（１）から第２信号線ＢＬ（２）に電流ｉ２Ｐを流した際の動作である。
第２磁気トンネル接合素子ＭＴＪ（２）は、電流ｉ２Ｐが流れるとＰ状態になる。一方、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）は、電流ｉ２Ｐが流れるとＡＰ状態になる。第４磁気トンネル接合素子ＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１８（ｄ）に例示した動作では、４ビットにおける”１０１１”が記憶されることになる。
図１８（ｅ）は、図１８（ｃ）に表した状態になった後、電流ｉ３Ｐを流した際の動作を例示している。すなわち、図１６に表したトランジスタＴｒの制御線ＷＬを選択し、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に電流ｉ３Ｐを流した際の動作である。
電流ｉ３Ｐが流れると、第３磁気トンネル接合素子ＭＴＪ（３）のみがＰ状態になり、他の磁気トンネル接合素子ＭＴＪ（１）、ＭＴＪ（２）及びＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１８（ｅ）に例示した動作では、４ビットにおける”１１１０”が記憶されることになる。
図１８（ｆ）は、図１８（ｄ）に表した状態になった後、電流ｉ３Ｐを流した際の動作を例示している。
電流ｉ３Ｐが流れると、第３磁気トンネル接合素子ＭＴＪ（３）のみがＰ状態になり、他の磁気トンネル接合素子ＭＴＪ（１）、ＭＴＪ（２）及びＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１８（ｆ）に例示した動作では、４ビットにおける”１０１０”が記憶されることになる。
図１８（ｇ）は、図１８（ｄ）に表した状態になった後、電流ｉ１Ｐを流した際の動作を例示している。すなわち、図１６に表したトランジスタＴｒの制御線ＷＬを選択し、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に電流ｉ１Ｐを流した際の動作である。
電流ｉ１Ｐが流れると、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）がＰ状態になり、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１８（ｇ）に例示した動作では、４ビットにおける”１０００”が記憶されることになる。
図１８（ｈ）は、図１８（ｇ）に表した状態になった後、電流ｉ３Ａを流した際の動作を例示している。
電流ｉ３Ａが流れると、第３磁気トンネル接合素子ＭＴＪ（３）のみがＡＰ状態になり、他の磁気トンネル接合素子ＭＴＪ（１）、ＭＴＪ（２）及びＭＴＪ（４）の状態は反転せず、維持される。
したがって、図１８（ｈ）に例示した動作では、４ビットにおける”１００１”が記憶されることになる。
ここで、書き込み動作についてまとめる。
”００００”を記憶する場合、電流ｉ２Ｐを流したのち、電流ｉ１Ｐを流す。
”０００１”を記憶する場合、電流ｉ２Ｐを流し、電流ｉ１Ｐを流したのち、電流ｉ３Ａを流す。
”００１０”を記憶する場合、電流ｉ２Ｐを流したのち、電流ｉ３Ｐを流す。
”００１１”を記憶する場合、電流ｉ２Ｐを流す。
”０１００”を記憶する場合、電流ｉ２Ｐを流したのち、電流ｉ２Ａを流す。
”０１０１”を記憶する場合、電流ｉ２Ｐを流し、電流ｉ２Ａを流したのち、電流ｉ３Ａを流す。
”０１１０”を記憶する場合、電流ｉ２Ｐを流し、電流ｉ２Ａを流し、電流ｉ１Ａを流したのち、電流ｉ３Ｐを流す。
”０１１１”を記憶する場合、電流ｉ２Ｐを流し、電流ｉ２Ａを流したのち、電流ｉ１Ａを流す。
”１０００”を記憶する場合、電流ｉ２Ａを流し、電流ｉ２Ｐを流したのち、電流ｉ１Ｐを流す。
”１００１”を記憶する場合、電流ｉ２Ａを流し、電流ｉ２Ｐを流し、電流ｉ１Ｐを流したのち、電流ｉ３Ａを流す。
”１０１０”を記憶する場合、電流ｉ２Ａを流し、電流ｉ２Ｐを流したのち、電流ｉ３Ｐを流す。
”１０１１”を記憶する場合、電流ｉ２Ａを流したのち、電流ｉ２Ｐを流す。
”１１００”を記憶する場合、電流ｉ２Ａを流す。
”１１０１”を記憶する場合、電流ｉ２Ａを流したのち、電流ｉ３Ａを流す。
”１１１０”を記憶する場合、電流ｉ２Ａを流し、電流ｉ１Ａを流したのち、電流ｉ３Ｐを流す。
”１１１１”を記憶する場合、電流ｉ２Ａを流したのち、電流ｉ１Ａを流す。
次に、情報の読み出し動作の具体例を説明する。
情報の読み出しを行う場合、信号発生装置９０は、読み出し電圧として、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだに、読み出し電圧を印加する。読み出し電圧は、最も小さい書き込み電圧よりも小さい。
記憶装置１２０では、第１〜第４磁気トンネル接合素子ＭＴＪ（１）〜ＭＴＪ（４）のＡＰ状態及びＰ状態の組み合わせによって合計の抵抗値が変化する。これにより、第１信号線ＢＬ（１）と、参照電圧ｒｅｆと、の差分が変化して、記憶された情報の判別を行うことができる。
ここで、第１磁気トンネル接合素子ＭＴＪ（１）〜第４磁気トンネル接合素子ＭＴＪ（４）のＡＰ状態及びＰ状態による抵抗値の一例を示す。
第１磁気トンネル接合素子ＭＴＪ（１）がＰ状態の場合、抵抗値は例えば３ｋΩである。また、第２磁気トンネル接合素子ＭＴＪ（２）がＰ状態の場合、抵抗値は例えば１２ｋΩである。また、第３磁気トンネル接合素子ＭＴＪ（３）がＰ状態の場合、抵抗値は例えば１．５ｋΩである。また、第４磁気トンネル接合素子ＭＴＪ（４）がＰ状態の場合、抵抗値は例えば６ｋΩである。第１磁気トンネル接合素子ＭＴＪ（１）〜第４磁気トンネル接合素子ＭＴＪ（４）のＭＲ比（磁気抵抗変化率）を例えば２００パーセント（％）とした場合、第１磁気トンネル接合素子ＭＴＪ（１）〜第４磁気トンネル接合素子ＭＴＪ（４）のＡＰ状態及びＰ状態の組み合わせによる合計の抵抗値は次のようになる。
”００００”の場合、合計の抵抗値は、２２．５ｋΩ（寄生抵抗）になる。
”０００１”の場合、合計の抵抗値は、２５．５ｋΩになる。
”００１０”の場合、合計の抵抗値は、２８．５ｋΩになる。
”００１１”の場合、合計の抵抗値は、３１．５ｋΩになる。
”０１００”の場合、合計の抵抗値は、３４．５ｋΩになる。
”０１０１”の場合、合計の抵抗値は、３７．５ｋΩになる。
”０１１０”の場合、合計の抵抗値は、４０．５ｋΩになる。
”０１１１”の場合、合計の抵抗値は、４３．５ｋΩになる。
”１０００”の場合、合計の抵抗値は、４６．５ｋΩになる。
”１００１”の場合、合計の抵抗値は、４９．５ｋΩになる。
”１０１０”の場合、合計の抵抗値は、５２．５ｋΩになる。
”１０１１”の場合、合計の抵抗値は、５５．５ｋΩになる。
”１１００”の場合、合計の抵抗値は、５８．５ｋΩになる。
”１１０１”の場合、合計の抵抗値は、６１．５ｋΩになる。
”１１１０”の場合、合計の抵抗値は、６４．５ｋΩになる。
”１１１１”の場合、合計の抵抗値は、６７．５ｋΩになる。
センスアンプ９１の出力は、上記の合計の抵抗値に応じて変化する。したがって、センスアンプ９１の出力に応じて、記憶した情報を判別することができる。
このように、記憶装置１２０は、第１磁気トンネル接合素子ＭＴＪ（１）〜第４磁気トンネル接合素子ＭＴＪ（４）によって４ビットの多値化に対応することができる。また、第１積層体ＳＴ１及び第２積層体ＳＴ２並びに第３積層体ＳＴ３及び第４積層体ＳＴ４を同じ層構造にすることで、簡単な構成を実現することが可能になる。
以上説明したように、実施形態に係る記憶装置及びその製造方法によれば、磁気トンネル接合素子を用いて多値化に対応した構造を実現するにあたり、層構造及び製造工程の簡素化を達成することができる。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、第１磁気トンネル接合素子ＭＴＪ（１）〜第４磁気トンネル接合素子ＭＴＪ（４）についてＰ状態をビット”０”、ＡＰ状態をビット”１”としたが、反対であってもよい。また、第１磁気トンネル接合素子ＭＴＪ（１）〜第４磁気トンネル接合素子ＭＴＪ（４）についてＡＰ状態での抵抗値は一例であり、これに限定されるものではない。
また、図５及び図６、図１７及び図１８に書き込み動作の具体例を示したが、書き込み動作はこれ以外の方法であっても可能である。
また、積層体ＳＴ１、ＳＴ２、ＳＴ３及びＳＴ４の各層の積層順は、上記に説明した積層順と反対になっていてもよい。この場合、電流の方向ｄ２が第１方向、電流の方向ｄ１が第２方向になる。
また、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１記憶領域、２０…第２記憶領域、３１…第１ビア、３２…第２ビア、４１…下地金属層、４１（１）…第１下部金属、４１（２）…第２下部金属、４２…上部金属材料、４２（１）…第１上部金属、４２（２）…第２上部金属、５０…半導体基板、５０ａ…主面、６１…ソース領域、６２…ドレイン領域、６３…ゲート絶縁膜、８１，８２…絶縁膜、８３…保護膜、８４…層間絶縁膜、９０…信号発生装置、９１…センスアンプ、１０１…磁化自由層、１０２…トンネル障壁層、１０３…磁化固定層、１０４（１）…第１下部層、１０４（２）…第２下部層、１０５（１）…第１上部導電層、１０５（２）…第２上部導電層、１１０，１２０…記憶装置、ＢＬ（１）…第１信号線、ＢＬ（２）…第２信号線、ＭＴＪ（１）〜ＭＴＪ（４）…第１〜第４磁気トンネル接合素子、ＳＴ１〜ＳＴ４…第１積層体〜第４積層体、Ｔｒ…トランジスタ、ＷＬ…制御線

Claims (11)

  1. 第１信号線と、
    第２信号線と、
    前記第１信号線と、前記第２信号線と、のあいだを流れる第１方向の電流、及び前記第１方向とは反対の第２方向の電流の、それぞれの導通を制御するトランジスタと、
    前記第１信号線と、前記トランジスタの一方端と、のあいだに接続され、第１の平行閾値以上の電流が前記第１方向に流れると磁化の向きが平行になり、第１の反平行閾値以上の電流が前記第２方向に流れると磁化の向きが反平行になる第１磁気トンネル接合素子を有する第１記憶領域と、
    前記第２信号線と、前記トランジスタの他方端と、のあいだに接続され、前記第１の平行閾値よりも大きな第２の平行閾値以上の電流が前記第２方向に流れると磁化の向きが平行になり、前記第１の反平行閾値値よりも大きな第２の反平行閾値以上の電流が前記第１方向に流れると磁化の向きが反平行になる第２磁気トンネル接合素子を有する第２記憶領域と、
    を備え、
    前記第１磁気トンネル接合素子は、第１磁化自由層、第１トンネル障壁層及び第１磁化固定層の順に積層された第１積層体を有し、
    前記第２磁気トンネル接合素子は、第２磁化自由層、第２トンネル障壁層及び第２磁化固定層の順に積層された第２積層体を有し、
    前記第１方向に沿って、前記第１積層体の積層順と、前記第２積層体の積層順と、が互いに逆になる記憶装置。
  2. 前記第１磁化自由層の体積は、前記第２磁化自由層の体積よりも小さい請求項１記載の記憶装置。
  3. 前記第１磁化自由層と、前記第２磁化自由層と、は、同一平面上に同一厚さで設けられ、
    前記第１トンネル障壁層と、前記第２トンネル障壁層と、は、同一平面上に同一厚さで設けられ、
    前記第１磁化固定層と、前記第２磁化固定層と、は、同一平面上に同一厚さで設けられた請求項２記載の記憶装置。
  4. 前記第１記憶領域は、
    前記第１信号線と、前記第１磁気トンネル接合素子と、のあいだに設けられ、前記第１の平行閾値よりも小さな第３の平行閾値以上の電流が前記第１方向に流れると磁化の向きが平行になり、前記第１の反平行閾値よりも小さな第３の反平行閾値以上の電流が前記第２方向に流れると磁化の向きが反平行になる第３磁気トンネル接合素子を有する請求項１〜３のいずれか１つに記載の記憶装置。
  5. 前記第１記憶領域は、
    前記第１信号線と、前記第１磁気トンネル接合素子と、のあいだに設けられ、前記第１の平行閾値よりも小さな第３の平行閾値以上の電流が前記第１方向に流れると磁化の向きが平行になり、前記第１の反平行閾値よりも小さな第３の反平行閾値以上の電流が前記第２方向に流れると磁化の向きが反平行になる第３磁気トンネル接合素子を有し、
    前記第３磁気トンネル接合素子は、第３磁化自由層、第３トンネル障壁層及び第３磁化固定層の順に積層された第３積層体を有し、
    前記第１方向に沿って、前記第１積層体の積層順と、前記第３積層体の積層順と、が互いに同じ順になる請求項１記載の記憶装置。
  6. 前記第２記憶領域は、
    前記第２信号線と、前記第２磁気トンネル接合素子と、のあいだに設けられ、前記第２の平行閾値よりも小さな第４の平行閾値以上の電流が前記第２方向に流れると磁化の向きが平行になり、前記第２の反平行閾値よりも小さな第４の反平行閾値以上の電流が前記第１方向に流れると磁化の向きが反平行になる第４磁気トンネル接合素子を有する請求項１〜５のいずれか１つに記載の記憶装置。
  7. 前記第２記憶領域は、
    前記第２信号線と、前記第２磁気トンネル接合素子と、のあいだに設けられ、前記第２の平行閾値よりも小さな第４の平行閾値以上の電流が前記第２方向に流れると磁化の向きが平行になり、前記第２の反平行閾値よりも小さな第４の反平行閾値以上の電流が前記第１方向に流れると磁化の向きが反平行になる第４磁気トンネル接合素子を有し、
    前記第４磁気トンネル接合素子は、第４磁化自由層、第４トンネル障壁層及び第４磁化固定層の順に積層された第４積層体を有し、
    前記第１方向に沿って、前記第２積層体の積層順と、前記第４積層体の積層順と、が互いに同じ順になる請求項１、３および５のいずれか１つに記載の記憶装置。
  8. 前記第１磁気トンネル接合素子の磁化の向きが反平行の場合の抵抗値は、前記第２磁気トンネル接合素子の磁化の向きが反平行の場合の抵抗値よりも大きい請求項１〜７のいずれか１つに記載の記憶装置。
  9. 複数の前記第１記憶領域と、複数の前記第２記憶領域と、を備え、
    前記複数の第１記憶領域は、行方向及び列方向にそれぞれ同一のピッチで配置され、
    前記複数の第２記憶領域は、前記行方向及び前記列方向にそれぞれ同一の前記ピッチで配置され、
    前記複数の第１記憶領域と、前記複数の第２記憶領域と、は、前記行方向及び前記列方向に互いに半ピッチずれて配置された請求項１〜８のいずれか１つに記載の記憶装置。
  10. 前記行方向及び前記列方向のそれぞれに第１ピッチで設けられた複数の前記トランジスタと、
    前記行方向及び前記列方向のうち一方の方向に延出し、前記第１ピッチの半分の第２ピッチで１本ずつ交互に配置された複数本の前記第１信号線及び複数本の前記第２信号線と、
    前記行方向及び前記列方向のうち他方の方向に延出し、前記第１ピッチで配置された複数本の制御線と、
    を備え、
    前記複数のトランジスタのそれぞれについて前記第１記憶領域及び前記第２記憶領域が形成された請求項９記載の記憶装置。
  11. １つの前記第１記憶領域及び１つの前記第２記憶領域の組で、少なくとも２ビットの情報を記憶する請求項１〜１０のいずれか１つに記載の記憶装置。
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