TWI760028B - 磁性記憶元件、磁性記憶體以及磁性記憶體的製造方法 - Google Patents

磁性記憶元件、磁性記憶體以及磁性記憶體的製造方法 Download PDF

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林世杰
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野口紘希
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Abstract

一種磁性記憶元件包含一磁性穿隧接面堆疊、設置於該磁性穿隧接面堆疊上方之一自旋軌道扭矩感應佈線、耦接至該自旋軌道扭矩感應佈線之一第一末端的一第一端子、耦接至該自旋軌道扭矩感應佈線之一第二末端的一第二端子,及耦接至該第一端子的一選擇器層。

Description

磁性記憶元件、磁性記憶體以及磁性記憶體的製造方法
本揭露係關於一種磁性記憶元件/磁性記憶體,特別係關於一種磁性記憶體的製造方法。
磁性隨機存取記憶體(magnetic random access memory;MRAM)給予與揮發性靜態隨機存取記憶體(static random access memory;SRAM)相當之效能以及運用較低功率消耗給予與揮發性動態隨機存取記憶體(dynamic random access memory;DRAM)相當的密度。與非揮發性記憶體(non-volatile memory;NVM)快閃記憶體相比較,磁性隨機存取記憶體給予快得多之存取時間且隨時間遭受最小的衰退,而快閃記憶體可僅被重寫有限數目次。一種類型之磁性隨機存取記憶體為自旋轉移扭矩磁性隨機存取記憶體(spin transfer torque magnetic random access memory;STT-MRAM)。自旋扭矩轉移磁性隨機存取記憶體利用磁性穿隧接面(magnetic tunneling junction;MTJ),該磁性穿隧接面至少部分藉由經由磁性穿隧接面驅動之電流寫入。另一類型之磁性隨機存取記憶體為自旋軌道扭矩磁性隨機存取記憶體(spin orbit torque MRAM; SOT-MRAM),該自旋軌道扭矩磁性隨機存取記憶體相較於自旋扭矩轉移磁性隨機存取記憶體通常需要較低切換電流。
於一些實施方式中,磁性記憶元件包含磁性穿隧接面堆疊、自旋軌道扭矩感應佈線、第一端子、第二端子以及選擇器層。自旋軌道扭矩感應佈線,設置於磁性穿隧接面堆疊上方。第一端子,耦接至自旋軌道扭矩感應佈線的第一末端。第二端子,耦接至自旋軌道扭矩感應佈線的第二末端。選擇器層,耦接至第一端子。
於一些實施方式中,磁性記憶體包含第一字線、位元線、第二字線、源極線以及記憶體胞元。記憶體胞元,包含磁性穿隧接面堆疊、自旋軌道扭矩感應佈線、第一端子、第二端子、第三端子、選擇器層以及切換電晶體。自旋軌道扭矩感應佈線,耦接至磁性穿隧接面堆疊的末端。第一端子,耦接至自旋軌道扭矩感應佈線的第一末端。第二端子,耦接至自旋軌道扭矩感應佈線之第二末端,且耦接至源極線。第三端子,耦接至磁性穿隧接面堆疊的另一末端。選擇器層,耦接至第一端子,且耦接至第二字線。切換電晶體,耦接至第三端子以及位元線,切換電晶體之一閘極耦接至字線。
於一些實施方式中,磁性記憶體之製方法,包含:在基材上方形成切換電晶體;在基材上方形成位元線;在基材上方形成磁性穿隧接面膜堆疊;在磁性穿隧接面膜堆 疊上方形成自旋軌道扭矩感應佈線;在自旋軌道扭矩感應佈線上方形成選擇器材料層,使得選擇器材料層耦接至自旋軌道扭矩感應佈線的一個末端;形成源極線,使得源極線耦接至自旋軌道扭矩感應佈線之另一末端;以及在選擇器材料層及源極線上方形成第二字線。
5:頂部導電層
10:主要自旋軌道扭矩感應佈線層
10’:自旋軌道扭矩感應佈線層
10”:自旋軌道扭矩感應佈線層
11:重金屬層
12:反鐵磁性材料層
15:自旋軌道扭矩感應佈線層
20:第一磁性層
30:非磁性間隔物層
40:第二磁性層
50:界面層
60:第三磁性層
70:晶種層
80:底部電極/底部電極層
100:磁性穿隧接面膜堆疊
110:磁性穿隧接面膜堆疊的部分/場效電晶體
120:第一字線
122:虛設閘極結構
130:位元線/讀取位元線
140:選擇器材料層/選擇器材料
150:第二字線
160:源極線
165:電流源電路
171:通孔
172:通孔
173:通孔
174:通孔
175:通孔
176:通孔
180:導電襯墊
200:層間介電質層
205:介電質材料層
210:金屬佈線
220:硬式遮罩結構
222:第一層
224:第二層
226:第三層
230:襯裡層
240:導電層/電極
250:導電層
260:導電層
262:第一導電層
264:第二導電層/蝕刻擋止層
266:第三導電層
270:光阻圖案
300:第一層間介電質層
310:第一通孔
320:第二層間介電質層
325:孔/開口
330:選擇器材料層
340:第三層間介電質層
350:第二通孔
H:自旋軌道磁場
T:自旋軌道扭矩
Je:電流
RBL:讀取位元線
SL:源極線
WL:第一字線
WWL:第二字線(寫入字線)
RBL:讀取位元線
SOT:自旋軌道扭矩感應佈線
MTJ:磁性穿隧接面膜堆疊
BE:底部電極
HM:硬式遮罩層
本揭露在與隨附圖式一起研讀時自以下詳細描述來最佳地理解。應強調的是,根據行業中之標準慣例,各種特徵未按比例繪製且僅出於圖示目的。實際上,各種特徵之尺寸可為了論述清楚起見經任意增大或減小。
第1圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體(spin orbit torque MRAM;SOT-MRAM)胞元之示意圖。
第2圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體胞元之示意圖。
第3圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體元件之示意圖。
第4圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體胞元之示意圖。
第5圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體胞元之示意圖。
第6圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體元件之電路圖。
第7圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存 取記憶體元件之電路圖。
第8圖繪示根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體胞元之操作。
第9圖繪示根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體胞元之操作。
第10A圖及第10B圖繪示根據本揭露之實施例的自旋軌道扭矩感應佈線之結構。
第11A圖、第11B圖、第11C圖、第11D圖、第11E圖、第11F圖、第11G圖、第11H圖、第11I圖、第11J圖及第11K圖繪示根據本揭露之自旋軌道扭矩磁性隨機存取記憶體元件的依序製造操作。
第12A圖、第12B圖及第12C圖繪示根據本揭露之實施例的自旋軌道扭矩感應佈線的各種結構。
第13A圖、第13B圖、第13C圖、第13D圖、第13E圖及第13F圖繪示根據本揭露之選擇器材料層的依序製造操作。
第14圖為繪示自旋軌道扭矩磁性隨機存取記憶體元件之依序製造操作的流程圖。
應理解,以下揭示內容提供用於實施本揭露之不同特徵的許多不同實施例或實例。組件及配置之特定實施例或實例在下文描述以簡化本揭露。當然,此等實施例或實例為僅實例且並不意欲為限制性的。舉例而言,部件之尺寸並不限於所揭示之範圍或值,而是可取決於元件之處理 條件及/或所要性質。此外,在以下描述內容中第一特徵在第二特徵上或上方之形成可包含第一特徵與第二特徵直接接觸地形成的實施例,且亦可包含額外特徵可經形成從而介入第一特徵與第二特徵之間使得而第一特徵及第二特徵可不直接接觸的實施例。各種特徵為了簡單及清楚可以不同比例任意地繪製。在隨附圖式中,一些層/特徵可為了簡單經省略。
另外,諸如「......下面」、「下方」、「下部」、「上方」、「上部」及類似者的空間相對術語本文中可出於易於描述之目的而使用以描述如諸圖中所說明的一個部件或特徵與另一部件或特徵的關係。空間相對術語意欲涵蓋元件在使用中或操作中除諸圖中描繪之定向外之不同定向。元件可以其他方式定向(旋轉90度或處於其他定向),且本文中所使用之空間相對描述詞可同樣因此予以解譯。」此外,術語「由......製成」可意謂「包含」或「由......組成」。另外,在以下製造製程中,在所描述之操作中/之間可存在一或多個額外操作,且操作之次序可改變。在本揭露中,片語「A、B及C中之一者」意謂「A、B及/或C」(A、B、C、A及B、A及C、B及C,或A、B及C),且並不意謂來自A之一個部件、來自B之一個部件及來自C之一個部件,除非以其他方式描述。關於一個實施例描述之材料、組態、尺寸、製程及/或操作可在其他實施例中使用,且其詳細解釋可被省略。
自旋扭矩轉移磁性隨機存取記憶體 (spin-torque-transfer magnetic random access memory;STT MRAM)為用於CMOS積體電路(integrated circuit;IC)之下一代技術中的一者,此些技術歸因於其揮發性本質、與Si-CMOS技術之相容性、快速讀取及寫入速度、高資料持續時間及保留、相對小之位元胞元大小以及環境穩健性而需要記憶體。針對自旋扭矩轉移磁性隨機存取記憶體之高價值新興應用為針對中央處理單元(central processing unit;CPU)或微型控制單元(micro control unit;MCU)的低階快取記憶體,前述低階快取記憶體歸因於其非揮發性給予系統速度提升及更快速接通的引人注目的益處。然而,此應用對記憶體之速度,更具體而言相較於讀取速度低得多之寫入速度提出艱巨要求。針對中央處理單元及/或微型控制單元之快取應用另外需要低功率消耗,此情形對於自旋扭矩轉移磁性隨機存取記憶體為困難的,此是因為自旋扭矩轉移磁性隨機存取記憶體花費實質電流來在寫入操作期間改變磁化狀態。在當前自旋扭矩轉移磁性隨機存取記憶體技術中,經由膜堆疊之寫入速度改良以及經由堆疊最佳化及關鍵尺寸(critical dimension;CD)減小之寫入方案最佳化及寫入電流減小可歸因於持續時間及保留上的不可避免之效能折衷止步不前。已提議了如高頻率輔助寫入操作之新穎理念,前述多個新穎理念可能並非可行的。在最佳報告之自旋扭矩轉移磁性隨機存取記憶體寫入速度及電流與快取記憶體應用需要之寫入速度及電流之間存在顯著差距,此情 形可相當於項目的發展瓶頸。
自旋扭矩轉移磁性隨機存取記憶體(spin-torque-transfer magnetic random access memory;STT MRAM)胞元通常包含磁性穿隧接面(magnetic tunneling junction;MTJ)膜堆疊,前述磁性穿隧接面膜堆疊具有自由磁性層、參考或釘紮磁性層及由諸如MgO之非磁性材料製成的穿隧阻障層。磁性層之磁化可為面內的或垂直於平面。自由層為具有兩個能量等效之磁性狀態的磁性層,其中自由層中之磁化平行於或反平行於參考層的磁化。藉由施加垂直於磁性穿隧接面膜堆疊之電流,自由磁性層之磁性定向(力矩)可經改變,藉此將資料寫入至自旋扭矩轉移磁性隨機存取記憶體胞元。
比較而言,自旋軌道轉移(或自旋軌道扭矩)(spin-orbit torque,SOT)磁性切換為具有對寫入電流及速度提供數量級改良之潛能的新興寫入概念。自旋軌道扭矩被視為對高速度、低功率快取記憶體應用的解決方案。
在自旋軌道扭矩磁性隨機存取記憶體(spin orbit torque MRAM;SOT-MRAM)中,自由磁性層之磁矩使用藉由平行於磁性穿隧接面膜堆疊流動之電流引起的自旋軌道相互作用效應來切換。自由磁性層之磁矩使用僅自旋軌道相互作用效應來切換,或自由磁性層之磁矩使用效應之組合來切換。然而,自旋軌道扭矩元件結構為三端子元件且通常需要兩個切換電晶體(兩晶體-一個電阻 器(two transistors-one resistor;2T1R)結構),且因此自旋軌道扭矩磁性隨機存取記憶體具有低胞元密度。
在本揭露中,提議一個電晶體、一個選擇器及一個電阻器(one transistor,one selector and one resist;1T1S1R)自旋軌道扭矩磁性隨機存取記憶體設計,前述1T1S1R自旋軌道扭矩磁性隨機存取記憶體設計可減小元件佔據面積(胞元大小)、減小磁阻,且增大胞元密度。
第1圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體胞元之示意圖。
自旋軌道扭矩磁性隨機存取記憶體元件包含自旋軌道扭矩感應佈線層15,前述自旋軌道扭矩感應佈線層作為自旋軌道相互作用主動層形成於磁性穿隧接面膜堆疊100上。磁性穿隧接面膜堆疊100包含:設置於自旋軌道扭矩感應佈線層15下方之作為自由磁性層或資料儲存層的第一磁性層20、設置於第一磁性層20下方之非磁性間隔物層30,及設置於非磁性間隔物層30下方之作為參考層的第二磁性層40。在一些實施例中,作為保持層之界面層50設置於自旋軌道扭矩感應佈線層15與第一磁性層20之間。另外,磁性穿隧接面膜堆疊100包含設置於第二磁性層40下方之作為硬式偏壓層的第三磁性層60。在一些實施例中,底部電極層(亦可稱之為下電極層)80設置於磁性穿隧接面膜堆疊100下方。在一些實施例中,晶種層70形成於底部電極層80上。在一些實施例中,反鐵磁性 層,例如Ru層設置於第二磁性層40與第三磁性層60之間。另外,在一些實施例中,自旋軌道扭矩感應佈線層15包含設置於主要自旋軌道扭矩感應佈線層10上之頂部導電層5,例如,頂部電極。在本揭露中,底部電極80(及晶種層70)並非磁性穿隧接面膜堆疊的部分110。然而,有可能考慮底部電極80及/或晶種層作為磁性穿隧接面膜堆疊的部分110。
自由層20(第一磁性層)之磁矩使用自旋軌道相互作用效應切換。在一些實施例中,第一磁性層20之磁矩使用僅自旋軌道相互作用效應切換。在其他實施例中,第一磁性層20之磁矩使用效應之組合來切換。舉例而言,第一磁性層20之磁矩使用自旋轉移扭矩作為主要效應切換,前述主要效應可藉由由自旋軌道相互作用誘發之扭矩輔助。在其他實施例中,主切換機構為藉由自旋軌道相互作用誘發的扭矩。在此類實施例中,包含但不限於自旋轉移扭矩的另一效應可輔助切換。
主要自旋軌道扭矩感應佈線層10為自旋軌道主動層,前述自旋軌道主動層具有強的自旋軌道相互作用且可用於切換第一磁性層20之磁矩中。主要自旋軌道扭矩感應佈線層10用於產生自旋軌道磁場H中。更具體而言,經由主要自旋軌道扭矩感應佈線層10及伴隨自旋軌道相互作用在平面中驅動的電流可引起自旋軌道磁場H。此自旋軌道磁場H等於關於磁化之自旋軌道扭矩T,其中在第一磁性層20中,T=-γ[M×H]。扭矩及磁場因此可互換地稱 作自旋軌道場及自旋軌道扭矩。此情形反映自旋軌道相互作用為自旋軌道扭矩及自旋軌道場之起源的事實。自旋軌道扭矩針對在主要自旋軌道扭矩感應佈線層10及自旋軌道相互作用中在平面中驅動的電流發生。比較而言,自旋轉移扭矩是歸因於流動通過第一磁性層20、非磁性間隔物層30及第二磁性層40(參考層)的垂直於平面之電流,前述電流將自旋極化電荷載子注入至第一磁性層20中。自旋軌道扭矩T可使第一磁性層20之磁矩自其平行於易軸的平衡狀態快速偏轉。自旋軌道扭矩T相較於具有類似最大幅值之習知自旋轉移扭矩(spin transfer torque;STT)扭矩使第一磁性層20的磁化相當快地傾斜。在一些實施例中,切換可使用自旋軌道扭矩完成。在其他實施例中,諸如自旋轉移之另一機構可用以完成切換。所產生之自旋軌道場/自旋軌道扭矩可因此用於切換第一磁性層20之磁矩中。
在一些實施例中,主要自旋軌道扭矩感應佈線層10之相互作用包含自旋霍爾(Hall)效應。對於自旋霍爾效應,電流Je在主要自旋軌道扭矩感應佈線層10之平面內驅動(亦即,平面內,在第1圖中實質上在x-y平面內的電流)。換言之,電流Je垂直於包含主要自旋軌道扭矩感應佈線層10及第一磁性層20之膜的經堆疊方向(亦即,垂直於表面之法向方向、第1圖中之z方向)被驅動。具有垂直於電流方向且垂直於表面之法向方向的特定定向(z方向)之自旋的電荷載流子在自旋軌道扭矩感應佈線層10之表 面處積聚。此等自旋極化載流子的大部分擴散至第一磁性層20(自由層)中。此擴散引起對第一磁性層20之磁化的扭矩T。由於對磁化之扭矩等於對磁化之有效磁場,因此如上文所闡述,自旋累積等效地引起對第一磁性層20的場H。針對自旋霍爾效應之自旋軌道場為第一磁性層20之自旋軌道極化與磁矩的向量積。因此,扭矩之量值與平面內電流密度Je及載流子的自旋極化成比例。當藉由自旋霍爾要求誘發之極化與第一磁性層20之易軸平行時,自旋霍爾效應可用於切換繪示於第1圖中的磁性堆疊層中。為了獲得自旋軌道扭矩T,電流脈衝經由自旋軌道扭矩感應佈線層10在平面內驅動。所得自旋軌道扭矩T抵消衰減扭矩,前述衰減扭矩引起第一磁性層20之磁化以類似於習知自旋轉移扭矩切換之方式的切換。
如上文所闡述,主要自旋軌道扭矩感應佈線層10為引起與第一磁性層20(自由層)之強烈自旋軌道相互作用的自旋軌道主動層。在一些實施例中,主要自旋軌道扭矩感應佈線層10包含一或多種重金屬或藉由重金屬摻雜的材料。在某些實施例中,Pt、α-W、β-W、鉬(Mo)、Ru及/或β-Ta用作自旋軌道扭矩感應佈線層10。主要自旋軌道扭矩感應佈線層10之厚度在一些實施例中範圍為約2nm至20nm,且在其他實施例中範圍為約5nm至15nm。在一些實施例中,由例如IrMn製成之反鐵磁性層設置於主要自旋軌道扭矩感應佈線層10與頂部導電層5之間。在其他實施例中,替代重金屬層,反鐵磁性層(例如, IrMn)用作自旋軌道扭矩感應佈線層10。
第一磁性層20作為資料儲存層為具有可切換之磁矩的自由層。在一些實施例中,第一磁性層20為鈷鐵硼(CoFeB)層、鈷/鈀(CoPd)層及/或鈷鐵(CoFe)層,前述層具有在一些實施例中範圍為約0.6nm至約1.2nm的厚度。在某些實施例中,第一磁性層20為FexCoyB1-x-y,其中0.50
Figure 109146139-A0305-02-0014-3
x
Figure 109146139-A0305-02-0014-4
0.70且0.10
Figure 109146139-A0305-02-0014-5
y
Figure 109146139-A0305-02-0014-6
0.30。在其他實施例中,0.55
Figure 109146139-A0305-02-0014-7
x
Figure 109146139-A0305-02-0014-8
0.65且0.15
Figure 109146139-A0305-02-0014-9
y
Figure 109146139-A0305-02-0014-10
0.25。在一些實施例中,自由層20(儲存層)為垂直磁性各向異性(perpendicular magnetic anisotropic;PMA)或平面內磁性各向異性(in-plane magnetic anisotropic;IMA)的。自旋極化可藉由改變自由層20之厚度來控制。在一些實施例中,當由例如CoFeB製成之自由層的厚度小於約1.3nm時,自由層20為垂直磁性各向異性,且當厚度大於約1.3nm時,自由層20為平面內磁性各向異性。
非磁性間隔物層30由介電材料製成,且充當穿隧阻障。在一些實施例中,非磁性間隔物層30包含晶體或非晶形氧化鎂(MgO)層。在其他實施例中,非磁性間隔物層30由氧化鋁或諸如Cu之導電材料製成。在一些實施例中,非磁性間隔物層30具有範圍為約0.3nm至約3nm之厚度,且在其他實施例中非磁性層30之厚度範圍為約0.5nm至約1.0nm。在本揭露中,「元素層」或「化合物層」通常意謂,元素或化合物之含量大於99%。
第二磁性層40為磁矩並不改變之參考層。在一些實施例中,第二磁性層40由與如上文闡述之第一磁性層20相同的材料製成。在一些實施例中,第二磁性層40包含一或多個磁性材料層。在一些實施例中,第二磁性層40包含鈷(Co)、鐵(Fe)及硼(B)層,或包含Fe及B層。在一些實施例中,第二磁性層40之厚度範圍為約0.2nm至約2.5nm,且在其他實施例中範圍為約1.0nm至約1.5nm。
第三磁性層60為磁矩並不改變的硬式偏置層。在一些實施例中,第三磁性層60包含具有鈷(Co)及鉑(Pt)的多層結構。在一些實施例中,第三磁性層60之厚度範圍為約0.2nm至約2.0nm,且在其他實施例中範圍為約0.3nm至約1.0nm。
在一些實施例中,晶種層70包含鉭(Ta)。在一些實施例中,底部電極層80包含Ti、TiN、Ta及/或TaN。在一些實施例中,CoHf緩衝層設置於第三磁性層60與底部電極層80之間。
頂部導電層5為電極,前述電極包含一或多個Ta、TiN、TaN、Ru、Au及Al層。
界面層50在一些實施例中包含MgO層及Co層中的至少一者。界面層50可使第一磁性層20與自旋軌道扭矩感應佈線層10之間的磁性干擾最小化,同時維持其磁性耦合。
第2圖繪示根據本揭露之實施例的自旋軌道扭矩 磁性隨機存取記憶體胞元之示意圖。關於第1圖描述之材料、組態、尺寸、製程及/或操作可用於以下實施例中,且可省略其詳細解釋。
在一些實施例中,底部電極層80耦接至切換元件(例如,場效電晶體(field effect transistor;FET))110。在一些實施例中,底部電極80經由一或多個導電圖案,諸如通孔、佈線及/或襯墊耦接至場效電晶體110的汲極(或源極),且場效電晶體之閘極耦接至第一字線(word line;WL)120。場效電晶體110之源極(或汲極)經由一或多個導電圖案,諸如通孔、佈線及/或襯墊耦接至位元線(例如,讀取位元線(read bit line;RBL))130。
在一些實施例中,自旋軌道扭矩感應佈線層15沿著垂直方向(膜堆疊方向)(Z方向)在磁性穿隧接面膜堆疊上方安置。自旋軌道扭矩感應佈線15之一個末端經由一或多個感應圖案,諸如通孔、佈線及/或襯墊耦接至選擇器材料層140的底部。自旋軌道扭矩感應佈線15之另一末端經由一或多個感應圖案,諸如通孔、佈線及/或襯墊耦接至源極線(source line;SL)160。源極線160在一些實施例中耦接至電流源電路165。選擇器材料層140之頂部經由一或多個導電圖案,諸如通孔、佈線及/或襯墊耦接至第二字線150(例如,寫入字線)。
選擇器材料層140為用以減小或避免沿著電阻網路通過之來自操作記憶體胞元或來自其他記憶體胞元的洩 漏電流的切換元件。在一些實施例中,選擇器材料140為係非晶形材料之雙向臨限切換(ovonic threshold switching;OTS)材料。
在一些實施例中,選擇器材料層140包含選自由以下各者組成之群的一或多者:摻雜有選自由N、P、S、Si及Te組成之群中的一或多者的GeSe;摻雜有選自由N、P、S、Si及Te組成之群中的一或多者的AsGeSe;以及摻雜有選自由N、P、S、Si及Te組成之群中的一或多者的AsGeSeSi。在某些實施例中,選擇器材料層140為含有Ge、Sb、S及Te中之一或多者的硫族化物或固態電解材料。在其他實施例中,選擇器材料層140由包含SiO x 、TiO x 、AlO x 、WO x 、Ti x N y O z 、HfO x 、TaO x 、NbO x 或類似者或者其合適組合的材料製成,其中x、yz為非化學計量值。在一些實施例中,選擇器材料層140包含氧化不充分過渡金屬氧化物。在某些實施例中,選擇器材料層140由包含HfO x 之材料製成,其中0<x<2。在一些實施例中,選擇器材料層140之厚度範圍為約2nm至約20nm,且在其他實施例中範圍為約5nm至約15nm。
第3圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體元件之示意性橫截面圖。關於第1圖及第2圖描述之材料、組態、尺寸、製程及/或操作可用於以下實施例中,且其詳細解釋可被省略。
在一些實施例中,自旋軌道扭矩磁性隨機存取記憶 體元件包含具有多佈線層結構之層化結構。在一些實施例中,多佈線層結構包含「Mx」(x=0、1、2、3、...)個金屬佈線層,前述些金屬佈線層定位於設置於基材上方之各別位準處;以及「Vy」(y=0、1、2、3、...)個通孔(觸點),從而將第My金屬佈線層連接至第My+1金屬佈線層。在一些實施例中,偶數個金屬佈線層在一個方向(例如,X方向)上延伸,且奇數個金屬佈線層在與前述一個方向交叉之另一方向(例如,Y方向)上延伸。在一些實施例中,M3及M4中之金屬佈線之間距為相同的,且M5或以上中之金屬佈線的間距相同且大於M3及M4中金屬佈線的間距。鄰接金屬佈線層藉由一或多個層間介電質(interlayer dielectric;ILD)層分離,且通孔設置於層間介電質層中。在一些實施例中,金屬佈線及通孔由Al、Cu、Cu合金、鎢(W)、Ti、TiN、Ta、TaN或任何合適導電材料中的一或多者製成。在一些實施例中,層間介電質層由諸如氧化矽、SiOC、SiOCN、SiCN或任何其他合適材料之一或多種介電材料製成。
在一些實施例中,位元線130設置於M1金屬佈線層上,前述M1金屬佈線層為場效電晶體110上方的最低金屬佈線層。在一些實施例中,底部電極層80及/或磁性穿隧接面膜堆疊100定位於在位元線130上方的M2金屬佈線層處。在一些實施例中,自旋軌道扭矩感應佈線15定位於M3金屬佈線層處。在一些實施例中,選擇器材料層140定位於M3或M4金屬佈線層處。在一些實施例中, 源極線160定位於與選擇器材料層140相同的金屬佈線層處。在其他實施例中,源極線160定位於低於選擇器材料層140之金屬佈線層處。在一些實施例中,第二字線(寫入字線(write word line;WWL))150定位於源極線160及選擇器材料層140上方且定位於M4、M5或M6金屬佈線層處。在其他實施例中,源極線160定位於選擇器材料層140與第二字線150之間。
在一些實施例中,FET 110為平面FET、鰭片式FET或全方位閘極FET。如第3圖中所繪示,底部電極80耦接至FET 110之汲極,且FET 110之源極耦接至位元線130。在一些實施例中,源極藉由如第3圖中所繪示的兩個鄰接FET 110共用。在一些實施例中,共用源極之一對FET 110藉由虛設閘極結構122與共用源極的另一對FET分離。
第4圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體元件之三維示意圖。關於第1圖至第4圖描述之材料、組態、尺寸、製程及/或操作可用於以下實施例中,且其詳細解釋可被省略。
在一些實施例中,第一字線120(FET之閘極)在X方向上延伸,且位元線130在Y方向上延伸。位元線130定位於第一字線120上方,且藉由由導電材料製成之通孔173耦接至場效電晶體的源極。底部電極80在一些實施例中藉由通孔171、導電襯墊180及通孔172耦接至場效電晶體的汲極。在一些實施例中,導電襯墊180定位 於與位元線130相同的位準處,且由與位元線130相同的材料製成。在一些實施例中,通孔171極通孔173由相同材料製成。
如第4圖中所繪示,磁性穿隧接面膜堆疊100設置於底部電極80上方,且自旋軌道扭矩感應佈線15設置於磁性穿隧接面膜堆疊100上方。自旋軌道扭矩感應佈線15之一個末端藉由通孔174耦接至選擇器材料層140的底部,且自旋軌道扭矩感應佈線15之另一末端在一些實施例中藉由通孔176耦接至源極線160。在一些實施例中,通孔174及通孔176由相同材料製成。在一些實施例中,通孔174之高度與通孔176的高度相同。在其他實施例中,通孔174之高度小於或大於通孔176的高度。在一些實施例中,選擇器材料層160設置於在通孔174上形成的底部電極(圖中未示)上方。在此狀況下,底部電極在一些實施例中藉由與源極線160相同的材料製成。在一些實施例中,源極線160在Y方向上延伸。
另外,如第4圖中所繪示,第二字線150設置於選擇器材料層140及源極線160上方。在一些實施例中,第二字線在X方向上延伸。第二字線150藉由通孔175耦接至選擇器材料層140的頂部。在一些實施例中,頂部電極(圖中未示)形成於選擇器材料層160的頂部上,且通孔175連接至頂部電極。在此實施例中,自旋軌道扭矩感應佈線15在Y方向上延伸,且通孔174及176經配置,使得自旋軌道扭矩電流沿著Y方向或越過自旋軌道扭矩感 應佈線15流動。
第5圖為根據本揭露之另一實施例的自旋軌道扭矩磁性隨機存取記憶體元件之三維示意圖。繪示於第5圖中之自旋軌道扭矩磁性隨機存取記憶體的組態與第4圖中繪示之自旋軌道扭矩磁性隨機存取記憶體的組態實質上相同,除自旋軌道扭矩感應佈線15及源極線160之組態外。在此實施例中,自旋軌道扭矩感應佈線15在X方向上延伸,且通孔174及176經配置,使得自旋軌道扭矩電流沿著X方向流動。源極線160在Y方向上延伸且藉由通孔176連接至自旋軌道扭矩感應佈線15。
第6圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體元件之電路圖。關於第1圖至第5圖描述之材料、組態、尺寸、製程及/或操作可用於以下實施例中,且其詳細解釋可被省略。
在一些實施例中,位元線,例如讀取位元線RBL及源極線SL皆在列方向上延伸,且第一字線WL及第二字線(寫入字線)WWL在行方向上延伸。自旋軌道扭矩磁性隨機存取記憶體胞元設置於數個方位處,前述些方位在一些實施例中藉由讀取位元線RBL、寫入字線WWL、字線WL及源極線SL界定。耦接至相同字線及/或相同位元線之記憶體胞元的數目不限於兩個或三個,且可大於3,例如為4、8、16、32、64、128、256、512或1024,或以上。字線WL耦接至字驅動器電路(列解碼器),源極線SL耦接至電流源電路,讀取位元線RBL耦接至讀取驅 動器電路(讀取電路或行電路),且寫入字線WWL耦接至寫入驅動器電路(寫入電路或列解碼器)。自旋軌道扭矩感應佈線15(SOT)之一個末端耦接至對應源極線SL,且自旋軌道扭矩感應佈線SOT之另一末端經由選擇器耦接至對應寫入字線WWL。磁性穿隧接面膜堆疊磁性穿隧接面之一個末端經由場效電晶體耦接至對應讀取位元線,前述場效電晶體的閘極耦接至對應字線。
第7圖為根據本揭露之另一實施例的自旋軌道扭矩磁性隨機存取記憶體元件之電路圖。關於第1圖至第6圖描述之材料、組態、尺寸、製程及/或操作可用於以下實施例中,且其詳細解釋可被省略。
在此實施例中,沿著行方向之鄰接磁性隨機存取記憶體胞元耦接至同一讀取位元線RBL,且耦接至兩個不同字線WL。與第6圖之組態相比較,第7圖的電路在行方向上使胞元大小減小。
第8圖及第9圖繪示根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體胞元之操作。
在寫入操作中,寫入電流流動通過自旋軌道扭矩感應佈線SOT。當將第一類型之資料(例如,「0」)寫入至磁性穿隧接面膜堆疊100時,字線WL及寫入字線WWL設定為第一電位(例如,接地或0V),且源極線SL設定為高於選擇器材料層140之臨限電壓的寫入電壓Vw。運用此寫入電壓,選擇器材料層140接通以使電流經由自旋軌道扭矩感應佈線SOT及選擇器材料層140自源極線SL 流動至寫入字線WWL。由於場效電晶體110關斷,因此無電流流動通過磁性穿隧接面膜堆疊100。
當將第二類型之資料(例如,「1」)寫入至磁性穿隧接面膜堆疊100時,字線WL設定為高於第一電位之第二電位(例如,Vdd),源極線SL設定為第一電位(例如,接地或Vss)且寫入字線WWL設定為高電壓Vw。運用此高電壓,選擇器材料層140接通以使電流經由自旋軌道扭矩感應佈線SOT及選擇器材料層140自寫入字線WWL流動至源極線SL。換言之,自旋軌道扭矩感應佈線SOT中之電流流動方向彼此相反從而寫入第一類型資料及第二類型資料。由於場效電晶體110關斷,因此無電流流動通過磁性穿隧接面膜堆疊100。在寫入操作期間,讀取位元線RBL在一些實施例中正在浮動。在第9圖中繪示之操作表在一些實施例中亦可根據自旋霍爾角度的極性經反轉。即,自旋霍爾角度可為正或負,且寫入操作彼此相反。
當自磁性穿隧接面膜堆疊100讀取資料時,字線WL設定為第二電位,源極線SL設定為第一電位且讀取位元線RBL設定為讀取電壓Vread。Vread之幅值在一些實施例中為Vw的約1/2至約1/50。在其他實施例中,源極線SL設定為第二電位。由於場效電晶體110接通,因此讀取電流經由自旋軌道扭矩感應佈線SOT及磁性穿隧接面膜堆疊100自源極線SL流動至讀取位元線RBL。在此狀況下,Vread低於源極線電壓(例如,Vread為負)。在其他實施例中,讀取電流自磁性穿隧接面膜堆疊100流 動至自旋軌道扭矩感應佈線15,換言之自讀取位元線RBL流動至源極線SL,使得電子自自由層流動至參考層。當電子自自由層流動至參考層時,磁性穿隧接面膜堆疊100抵抗讀取擾亂更強健。在此狀況下,Vread高於源極線電壓(例如,Vread為正)。在讀取操作期間,寫入字線WWL正在浮動,且選擇器材料層並未接通。在一些實施例中,在讀取操作中,實質上無潛行(洩漏)電流流動通過選擇器材料層140。潛行電流在一些實施例中每胞元小於約10pA。
在一些實施例中,在讀取操作中,連接至目標胞元之源極線SL設定為Vdd,且連接至其他胞元的源極線設定為Vdd/2。連接至目標胞元之字線設定為0V,且連接至其他胞元之字線設定為Vdd/2。運用此組態,潛行電流可進一步被減小。
第10A圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體胞元之橫截面圖。
在一些實施例中,頂部導電層5在磁性穿隧接面膜堆疊100上方具有凹部(薄部分),其中頂部導電層5之厚度小於頂部導電層5的剩餘部分。此結構允許流動通過主要自旋軌道扭矩感應佈線層10之電流的增大以引起足夠自旋軌道扭矩效應,同時允許鄰接胞元之間的低電阻。在一些實施例中,頂部導電層5之厚度範圍在一些實施例中為約2nm至20nm,且在其他實施例中範圍為約5nm至約15nm,且頂部導電層5之薄部分的厚度在除薄部分 外的部分處為頂部導電層5之厚度的約40%至約80%。
第10B圖為根據本揭露之實施例的自旋軌道扭矩磁性隨機存取記憶體胞元之平面圖。在其他實施例中,除凹部外或替代前述凹部,提供狹窄部分,在前述狹窄部分處,頂部導電層5之寬度相較於頂部導電層5之剩餘部分在磁性穿隧接面膜上方較窄。頂部導電層5之狹窄部分的寬度在除狹窄部分外的部分處為頂部導電層5之寬度的約50%至約90%。
第11A圖至第11K圖繪示根據本揭露的自旋軌道扭矩磁性隨機存取記憶體胞元之依序製造操作。應理解,在依序製造製程中,在繪示於第11A圖至第11K圖中之階段之前、期間且之後可提供一或多個額外操作,且下文描述之操作中的一些針對方法之額外實施例可被替換或消除。操作/製程之次序可為可互換的。關於第1圖至第10B圖描述之材料、組態、尺寸、製程及/或操作可用於以下實施例中,且其詳細解釋可被省略。
如第11A圖中所繪示,硬式遮罩結構220形成於第n佈線層上方,前述第n佈線層包含嵌入於層間介電質(ILD)層200中的金屬佈線210。在一些實施例中,n為3、4、5或6。在一些實施例中,金屬佈線210由Cu或Cu合金製成。在一些實施例中,硬式遮罩層220包含第一層222、第二層224及第三層226。在一些實施例中,第一層至第三層由以下各者中之一者製成:氧化矽、氮化矽、SiC、SiCN、氧化鋁、氧化鋯或任何其他合適介電質 材料。在某些實施例中,第一層222及第三層226由SiC製成且第二層224由氧化矽製成。
接著,硬式遮罩層220經圖案化以形成開口,以便藉由使用一或多個微影及蝕刻操作而至少部分暴露金屬佈線210的上表面。襯裡層230形成於開口中,且導電層240形成於襯裡層230上方,如第11B圖中所繪示。在一些實施例中,襯裡層230由Ti、Ta或TaN製成,且導電層240由TiN製成。在形成導電層240之後,諸如化學機械研磨(chemical mechanical polishing;CMP)之平坦化操作經執行以形成電極240,如第11C圖中所繪示。在一些實施例中,電極240對應於在第4圖及第5圖中繪示的通孔172。
隨後,磁性穿隧接面膜堆疊100之層形成於電極240上方,如第11D圖中所繪示。在第11D圖至第11K圖中,電極240、金屬佈線210及層間介電質層200被省略。磁性穿隧接面膜堆疊之層包含底部電極BE的層、晶種或緩衝層、硬式偏置層、參考層、非磁性間隔物層30(例如,MgO層)、自由層及界面層。在一些實施例中,化學機械研磨擋止層及硬式遮罩層HM在一些實施例中形成於界面層上方。磁性穿隧接面膜堆疊之層中的每一者可藉由合適膜形成方法形成,前述些膜形成方法包含:包含濺射之物理氣相沈積(physical vapor deposition;PVD);分子束磊晶(molecular beam epitaxy;MBE);脈衝式雷射沈積(pulsed laser deposition;PLD);原子 層沈積(atomic layer deposition;ALD);電子束(electron beam、e-beam)磊晶;化學氣相沈積(chemical vapor deposition;CVD);或衍生化學氣相沈積製程,前述些製程更包含低壓化學氣相沈積(low pressure CVD;LPCVD)、超高真空化學氣相沈積(ultrahigh vacuum CVD;UHVCVD)、減小之壓力化學氣相沈積(reduced pressure CVD;RPCVD);電鍍,或其任何組合。
接著,磁性穿隧接面膜之堆疊式層藉由使用一或多個微影及蝕刻操作而圖案化至磁性穿隧接面膜堆疊中,如第11E圖中所繪示。在一些實施例中,如第11E圖中所繪示,磁性穿隧接面膜堆疊100之橫截面圖具有漸縮(平頂)形狀。接著,一或多個介電質材料層205,諸如氧化矽、SiOC、SiOCN、SiCN層經形成以完全覆蓋磁性穿隧接面膜堆疊100,如第11F圖中所繪示。諸如化學機械研磨之平坦化操作經執行以暴露磁性穿隧接面膜堆疊之最上層,如第11G圖中所繪示。接著,針對主要自旋軌道扭矩感應佈線層10之導電層250及針對頂部導電層5之導電層260(參見第1圖、第10A圖及第10B圖)如第11H圖中所繪示形成。在一些實施例中,導電層260包含第一導電層262、第二導電層264作為蝕刻擋止層以及第三導電層266。第二導電層264由不同於第一及第三導電層的材料製成。在一些實施例中,不形成第一導電層。
另外,如第11I圖中所繪示,光阻圖案270形成 於導電層260上方且導電層260藉由使用一或多個微影及蝕刻操作來圖案化,如第11J圖中所繪示。接著,移除光阻圖案270,如第11K圖中所繪示。在一些實施例中,蝕刻在第二導電層264處停止。在其他實施例中,額外蝕刻經執行,使得第一導電層經部分蝕刻。在一些實施例中,在如第11I圖至第11K圖中所繪示之圖案化操作之前或之後,導電層250及260經圖案化以形成線狀圖案,且導電層260之厚度藉由第11I圖至第11K圖的操作來減小。
第12A圖至第12C圖繪示自旋軌道扭矩感應佈線層的各種結構。在一些實施例中,主要自旋軌道扭矩感應佈線層10為單一重金屬,諸如Pt、W、Ta及Mo層,如第12A圖中所繪示。在其他實施例中,自旋軌道扭矩感應佈線層10’為反鐵磁性材料,諸如IrMn的單一層,如第12B圖中所繪示。在其他實施例中,自旋軌道扭矩感應佈線層10”為重金屬層11與反鐵磁性材料層12的雙層結構,其中重金屬層11與磁性穿隧接面膜堆疊接觸,如第12C圖重所繪示。
第13A圖至第13F圖繪示根據本揭露之自旋軌道扭矩磁性隨機存取記憶體之依序製造操作。應理解,在依序製造製程中,在繪示於第13A圖至第13F圖中繪示之階段之前、期間且之後可提供一或多個額外操作,且下文描述之操作中的一些針對方法之額外實施例可被替換或消除。操作/製程之次序可為可互換的。關於第1圖至第12C圖描述之材料、組態、尺寸、製程及/或操作可用於以下實 施例中,且其詳細解釋可被省略。
如第13A圖中所繪示,第一通孔310形成於第一層間介電質層300中。在一些實施例中,第一通孔310對應於繪示於第4圖及第5圖中的通孔174。接著,第二層間介電質層320形成於通孔310及第一層間介電質層300上方,如第13B圖中所繪示。另外,如第13C圖中所繪示,孔或開口325藉由使用一或多個微影及蝕刻操作來形成。接著,如第13D圖中所繪示,開口325填充有選擇器材料。在一些實施例中,選擇器材料藉由化學氣相沈積、物理氣相沈積及/或原子層沈積形成於開口325中且第二層間介電質層320之上表面上方,且接著化學機械研磨操作經執行以移除形成於第二之上表面上的額外層。選擇器材料層330對應於繪示於第4圖及第5圖中的選擇器材料層140。隨後,第三層間介電質層340如第13E圖中所繪示經形成,且接著第二通孔350如第13F圖中所繪示而形成。在一些實施例中,第二通孔350對應於繪示於第4圖及第5圖中的通孔175。
第14圖為繪示自旋軌道扭矩磁性隨機存取記憶體元件之依序製造操作的流程圖。應理解,在依序製造製程中,一或多個額外操作可在繪示於第14圖中之階段之前、期間且之後提供,且下文描述之操作中的一些針對方法之額外實施例可經替換或消除。操作/製程之次序可為可互換的。關於第1圖至第13F圖描述之材料、組態、尺寸、製程及/或操作可用於以下實施例中,且其詳細解釋可被省 略。
在第14圖之S1410處,形成電晶體,諸如場效電晶體。電晶體包含針對自旋軌道扭矩磁性隨機存取記憶體胞元之切換電晶體及針對控制及操作電路之邏輯電晶體。於在電晶體上方形成一或多個層間介電質層之後,在S1420處,形成位元線。位元線由諸如Cu、W、Ni、Co、Ti或任何其他合適材料的一或多個導電材料製成。在一些實施例中,位元線由與電晶體之源極/汲極區直接接觸的局部互連件形成。在一或多個層間介電質層形成於位元線上方之後,在S1430處,磁性穿隧接面膜堆疊例如藉由關於第11A圖至第11G圖解釋的操作形成。另外,在S1440處,自旋軌道扭矩感應佈線例如藉由關於第11H圖至第11K圖解釋的操作分別形成於磁性穿隧接面膜堆疊上方。在一或多個層間介電質層形成於自旋軌道扭矩感應佈線上方之後,在S1450處,選擇器材料層例如藉由關於第13A圖至第13F圖解釋的操作來形成。另外,在S1460處,形成源極線。在一些實施例中,在一或多個層間介電質層形成於選擇器材料層上方之後,形成源極線。在其他實施例中,源極線形成於與選擇器材料層相同的位準處。隨後,在一或多個層間介電質層形成於選擇器材料層且源極線上方之後,於S1470處形成寫入字線。
在本揭露中,選擇器材料層用作耦接至自旋軌道扭矩感應佈線之切換元件,而場效電晶體用作耦接至磁性穿隧接面膜堆疊100之底部的切換元件。與選擇器材料層耦 接至磁性穿隧接面膜堆疊之底部且場效電晶體耦接至自旋軌道扭矩感應佈線的結構相比較,有可能的是抑制磁性穿隧接面膜堆疊之穿隧磁性電阻效應的降級並抑制讀取擾亂問題。
應理解,並非所有優勢已有必要在本文中論述,無特定優勢針對所有實施例或實例被需要,且其他實施例或實例可給予不同優勢。
根據本揭露之一個態樣,一種磁性記憶元件包含磁性穿隧接面(magnetic tunneling junction;MTJ)堆疊、設置於磁性穿隧接面堆疊上方之自旋軌道扭矩(spin-orbit torque,SOT)感應佈線、耦接至自旋軌道扭矩感應佈線之第一末端的第一端子、耦接至自旋軌道扭矩感應佈線之第二末端的第二端子,及耦接至第一端子的選擇器層。在前述及以下實施例之一或多者中,磁性記憶元件更包含底部電極,前述底部電極設置於磁性穿隧接面堆疊下方且耦接至前述磁性穿隧接面堆疊並耦接至切換元件。在前述及以下實施例之一或多者中,磁性穿隧接面堆疊包含作為磁性自由層之第一磁性層、設置於第一磁性層下方之非磁性間隔物層及設置於間隔物層下方之作為磁性參考層的第二磁性層。自旋軌道扭矩感應佈線設置於第一磁性層上方。在前述及以下實施例中的一或多者中,磁性穿隧接面堆疊更包含設置於第一磁性層與自旋軌道扭矩感應佈線之間的界面層。在前述及以下實施例中之一或多者中,第一磁性層為FexCoyB1-x-y,0.50
Figure 109146139-A0305-02-0031-11
x
Figure 109146139-A0305-02-0031-12
0.70且 0.10
Figure 109146139-A0305-02-0032-1
y
Figure 109146139-A0305-02-0032-2
0.30。在前述及以下實施例中之一或多者中,第二磁性層包含Co、Fe及B層以及Fe及B層中的至少一者。在前述及以下實施例中之一或多者中,磁性穿隧接面堆疊更包含第二磁性層下方之第三磁性層、具有不同於第二磁性層之組成的第三磁性層。在前述及以下實施例中之一或多者中,自旋軌道扭矩感應佈線包含一或多個W、Ta、Mo及IrMn層。在前述及以下實施例中之一或多者中,自旋軌道扭矩感應佈線包含由W、Ta或Mo製成之底部層及由IrMn製成的頂部層。在前述及以下實施例中之一或多者中,選擇器層包含HfOx,其中0<x<2。
根據本揭露之另一態樣,一種磁性元件包含第一字線、位元線、第二字線、源極線以及記憶體胞元。前述記憶體胞元包含磁性穿隧接面(磁性穿隧接面)堆疊、耦接至磁性穿隧接面堆疊之一個末端的自旋軌道扭矩(spin-orbit torque,SOT)感應佈線、耦接至自旋軌道扭矩感應佈線之第一末端的第一端子、耦接至自旋軌道扭矩感應佈線之第二末端且耦接至源極線的第二端子、耦接至磁性穿隧接面堆疊之另一末端第三端子、耦接至第一端子且耦接至第二字線的選擇器層,及耦接至第三端子及位元線的切換電晶體,切換電晶體之閘極耦接至第一字線。在前述及以下實施例中之一或多者中,源極線耦接至電流源。在前述及以下實施例中之一或多者中,自旋軌道扭矩感應佈線設置於磁性穿隧接面堆疊上方,第三端子設置於磁性穿隧接面堆疊下方且切換電晶體設置於第三端子下方。 在前述及以下實施例中之一或多者中,位元線沿著垂直方向定位於切換電晶體與第三端子之間。在前述及以下實施例中之一或多者者,選擇器層沿著垂直方向定位於自旋軌道扭矩感應佈線與第二字線之間。在前述及以下實施例中之一或多者中,源極線沿著垂直方向定位於自旋軌道扭矩感應佈線與第二字線之間。在前述及以下實施例中之一或多者中,源極線沿著垂直方向定位於選擇器層與第二字線之間。
根據本揭露之另一態樣,一種磁性記憶體包含一第一字線、一第二字線、一位元線、一寫入字線、一第一源極線、一第二源極線、一第一記憶體胞元,及一第二記憶體胞元。第一記憶體胞元及第二記憶體胞元中之每一者包含一磁性穿隧接面(磁性穿隧接面)堆疊、耦接至磁性穿隧接面堆疊之一個末端的自旋軌道扭矩(spin-orbit torque,SOT)感應佈線、耦接至自旋軌道扭矩感應佈線之第一末端的第一端子、耦接至自旋軌道扭矩感應佈線之第二末端的第二端子、耦接至磁性穿隧接面堆疊之另一末端的第三端子、耦接至第一端子且寫入字線的選擇器層,及切換電晶體,前述切換電晶體具有耦接至第三端子之汲極及耦接至位元線之源極。第一記憶體胞元之第二端子耦接至第一源極線,且第二記憶體胞元之第二端子耦接至第二源極線,且第一切換電晶體之閘極耦接至第一字線,且第二切換電晶體之閘極耦接至第二字線。在前述及以下實施例中之一或多者中,自旋軌道扭矩感應佈線設置於磁性 穿隧接面堆疊上方,第三端子設置於磁性穿隧接面堆疊下方且切換電晶體設置於第三端子下方。在前述及以下實施例之一或多者中,磁性穿隧接面堆疊包含作為磁性自由層之第一磁性層、設置於第一磁性層下方之非磁性間隔物層及設置於間隔物層下方之作為磁性參考層的第二磁性層。自旋軌道扭矩感應佈線設置於第一磁性層上方。
根據本揭露之另一態樣,在操作如上文所闡述之磁性記憶元件的方法中,第一類型資料藉由使電流經由選擇器材料層自源極線流動至第二字線同時關斷切換電晶體來寫入至磁性穿隧接面膜堆疊中。
根據本揭露之另一態樣,在操作如上文所闡述之磁性記憶元件的方法中,第二類型資料藉由使電流經由選擇器材料層自第二字線流動至源極線,同時關斷切換電晶體而寫入至磁性穿隧接面膜堆疊中。
根據本揭露之另一態樣,在操作如上文所闡述之磁性記憶元件的方法中,資料藉由接通切換電晶體使得電流自源極線流動至讀取位元線同時關斷選擇器材料層而自磁性穿隧接面膜堆疊讀取。
根據本揭露之一個態樣,在製造磁性記憶體之方法中,切換電晶體形成於基材上方,形成位元線,形成磁性穿隧接面膜堆疊,在磁性穿隧接面膜堆疊上方形成自旋軌道扭矩感應佈線,在自旋軌道扭矩感應佈線上方形成選擇器材料層使得選擇器材料層耦接至自旋軌道扭矩感應佈線之一個末端,源極線經形成使得源極線耦接至自旋軌道扭 矩感應佈線之另一末端,且第二字線形成於選擇器材料層及源極線上方。在前述及以下實施例中之一或多者中,磁性穿隧接面膜堆疊包含第一磁性層作為磁性自由層、設置於第一磁性層下方之間隔物層,及作為磁性參考層設置於間隔物層下方的第二磁性層。在前述及以下實施例中之一或多者中,自旋軌道扭矩感應佈線包含:底部層,前述底部層包含一或多個W、Ta、Mo及IrMn層;以及由TiN、Ru Ti、TaN及Al中之一或多者製成的頂部層,且定位於磁性穿隧接面膜堆疊上方之頂部層的一部分經修整。
前述內容概述若干實施例或實例之特徵,使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解,其可易於使用本揭露作為用於設計或修改用於實現與本文中引入之實施例或實例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到,此類等效構造並不偏離本揭露之精神及範疇,且其可在本文中進行各種改變、取代及變更而不偏離本揭露之精神及範疇。
5:頂部導電層
10:主要自旋軌道扭矩感應佈線層
15:自旋軌道扭矩感應佈線層
20:第一磁性層
30:非磁性間隔物層
40:第二磁性層
50:界面層
60:第三磁性層
70:晶種層
80:底部電極/底部電極層
100:磁性穿隧接面堆疊
Je:電流

Claims (8)

  1. 一種磁性記憶元件,包含:一磁性穿隧接面堆疊,包含:一第一磁性層,作為一磁性自由層;一非磁性間隔物層,設置於該第一磁性層下方;以及一第二磁性層,作為一磁性參考層,且設置於該間隔物層下方;一自旋軌道扭矩感應佈線,設置於該磁性穿隧接面堆疊上方,且設置於該第一磁性層上方,其中該磁性穿隧接面堆疊更包含一界面層,該界面層設置於該第一磁性層與該自旋軌道扭矩感應佈線之間;一第一端子,耦接至該自旋軌道扭矩感應佈線的一第一末端;一第二端子,耦接至該自旋軌道扭矩感應佈線的一第二末端;以及一選擇器層,耦接至該第一端子。
  2. 如請求項1所述之磁性記憶元件,更包含:一底部電極,設置於該磁性穿隧接面堆疊下方,耦接至該磁性穿隧接面堆疊,且耦接至一切換元件。
  3. 如請求項1所述之磁性記憶元件,其中該磁性穿隧接面堆疊更包含位於該第二磁性層下方之一第三磁性層,該第三磁性層具有不同於該第二磁性層的一組 成。
  4. 一種磁性記憶體,包含:一第一字線;一位元線;一第二字線;一源極線;以及一記憶體胞元,包含:一磁性穿隧接面堆疊;一自旋軌道扭矩感應佈線,耦接至該磁性穿隧接面堆疊的一末端;一第一端子,耦接至該自旋軌道扭矩感應佈線的一第一末端;一第二端子,耦接至該自旋軌道扭矩感應佈線之一第二末端,且耦接至該源極線;一第三端子,耦接至該磁性穿隧接面堆疊的另一末端;一選擇器層,耦接至該第一端子,且耦接至該第二字線;以及一切換電晶體,耦接至該第三端子以及該位元線,該切換電晶體之一閘極耦接至該字線。
  5. 如請求項4所述之磁性記憶體,其中該源極線耦接至一電流源。
  6. 如請求項4所述之磁性記憶體,其中該自旋軌道扭矩感應佈線設置於該磁性穿隧接面堆疊上方,該第三端子設置於該磁性穿隧接面堆疊下方,且該切換電晶體設置於該第三端子下面。
  7. 一種磁性記憶體之製造方法,包含:在一基材上方形成一切換電晶體;在該基材上方形成一位元線;在該基材上方形成一磁性穿隧接面膜堆疊;在該磁性穿隧接面膜堆疊上方形成一自旋軌道扭矩感應佈線;在該自旋軌道扭矩感應佈線上方形成一選擇器材料層,使得該選擇器材料層耦接至該自旋軌道扭矩感應佈線的一個末端;形成一源極線,使得該源極線耦接至該自旋軌道扭矩感應佈線之另一末端;以及在該選擇器材料層及該源極線上方形成一第二字線。
  8. 如請求項7所述之方法,其中該磁性穿隧接面堆疊包含:一第一磁性層作為一磁性自由層;一間隔物層,設置於該第一磁性層下方;以及一第二磁性層,作為一磁性參考層,且設置於該間隔物層下方。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11165012B2 (en) * 2018-10-29 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic device and magnetic random access memory
US11430832B2 (en) * 2019-10-30 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor MRAM device and method
EP3944325B1 (en) * 2020-07-23 2023-06-21 Antaios Magneto resistive memory device
US11283008B1 (en) * 2020-08-31 2022-03-22 Western Digital Technologies, Inc. Apparatus and methods for magnetic memory devices with magnetic assist layer
US11393516B2 (en) 2020-10-19 2022-07-19 Western Digital Technologies, Inc. SOT-based spin torque oscillators for oscillatory neural networks
US11342015B1 (en) * 2020-11-24 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and memory circuit
US11600769B2 (en) * 2021-01-08 2023-03-07 Integrated Silicon Solution, (Cayman) Inc. High density spin orbit torque magnetic random access memory
US11805706B2 (en) * 2021-03-04 2023-10-31 Tdk Corporation Magnetoresistance effect element and magnetic memory
US11538858B2 (en) * 2021-03-05 2022-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, method of forming the same, and memory array
CN116761497A (zh) * 2022-03-02 2023-09-15 联华电子股份有限公司 底针扎式自旋轨道力矩磁性存储器及其制作方法
CN117500281B (zh) * 2024-01-02 2024-04-12 致真存储(北京)科技有限公司 磁存储器及其制备方法、电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006415A1 (en) * 2017-06-30 2019-01-03 Qualcomm Incorporated Voltage-switched magneto-resistive random access memory (mram) employing separate read operation circuit paths from a shared spin torque write operation circuit path
US20190386203A1 (en) * 2018-06-19 2019-12-19 Intel Corporation Spin orbit coupling memory device with top spin orbit coupling electrode and selector

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11320588B1 (en) * 2012-04-16 2022-05-03 Mohammad A. Mazed Super system on chip
US9076537B2 (en) 2012-08-26 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction
TWI622048B (zh) 2013-03-14 2018-04-21 三星電子股份有限公司 使用自旋軌道交互式切換之雙磁性隧道接面及其記憶體
WO2016011435A1 (en) 2014-07-17 2016-01-21 Cornell University Circuits and devices based on enhanced spin hall effect for efficient spin transfer torque
WO2017044109A1 (en) 2015-09-10 2017-03-16 Intel Corporation Spin logic with magnetic insulators switched by spin orbit coupling
JP6089081B1 (ja) 2015-09-16 2017-03-01 株式会社東芝 磁気メモリ
KR101998268B1 (ko) 2016-10-21 2019-07-11 한국과학기술원 반도체 소자
US20180151210A1 (en) * 2016-11-30 2018-05-31 Western Digital Technologies, Inc. Shared source line architectures of perpendicular hybrid spin-torque transfer (stt) and spin-orbit torque (sot) magnetic random access memory
US10121961B2 (en) 2017-02-01 2018-11-06 Samsung Electronics Co., Ltd. Magnetic devices including magnetic junctions having tilted easy axes and enhanced damping programmable using spin orbit torque
EP4236663A3 (en) 2017-03-29 2023-09-27 TDK Corporation Spin-current magnetization reversal element, magnetoresistive element, and magnetic memory
US10276783B2 (en) * 2017-06-09 2019-04-30 Sandisk Technologies Llc Gate voltage controlled perpendicular spin orbit torque MRAM memory cell
WO2019005172A1 (en) 2017-06-30 2019-01-03 Intel Corporation REDUCED SURFACE SPIN ORBIT (SOT) COUPLING MEMORY DEVICES AND METHODS OF MAKING SAME
US10134457B1 (en) * 2017-08-31 2018-11-20 Sandisk Technologies Llc Cross-point spin accumulation torque MRAM
US11088318B2 (en) 2018-04-06 2021-08-10 Everspin Technologies, Inc. Spin orbit torque magnetoresistive devices and methods therefor
US11165012B2 (en) * 2018-10-29 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic device and magnetic random access memory
US11289143B2 (en) * 2019-10-30 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. SOT-MRAM with shared selector

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006415A1 (en) * 2017-06-30 2019-01-03 Qualcomm Incorporated Voltage-switched magneto-resistive random access memory (mram) employing separate read operation circuit paths from a shared spin torque write operation circuit path
US20190386203A1 (en) * 2018-06-19 2019-12-19 Intel Corporation Spin orbit coupling memory device with top spin orbit coupling electrode and selector

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