KR102499019B1 - 자기 디바이스 및 자기 랜덤 액세서 메모리 - Google Patents

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윌리암 제이. 갤러거
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Abstract

자기 메모리 디바이스는 자기 터널 접합(magnetic tunner junction(MTJ)) 스택, MTJ 스택 위에 배치되는 스핀 궤도 토크(spin-orbit torque(SOT)) 유도 배선, SOT 유도 배선의 제 1 단에 연결되는 제 1 단자, SOT 유도 배선의 제 2 단에 연결되는 제 2 단자, 및 제 1 단자에 연결되는 셀렉터층을 포함한다.

Description

자기 디바이스 및 자기 랜덤 액세서 메모리{MAGNETIC DEVICE AND MAGNETIC RANDOM ACCESS MEMORY}
자기 랜덤 액세스 메모리(magnetic random access memory(MRAM))는 휘발성 정적 랜덤 액세스 메모리(static random access memory(SRAM))에 필적하는 성능 및 휘발성 동적 랜덤 액세스 메모리(dynamic random access memory(DRAM))에 필적하는 저전력 소비 및 밀도(집적도)(density with lower power consumption)를 제공한다. 비휘발성 메모리(non-volatile memory(NVM))에 비하여 MRAM은 훨씬 빠른 액세스 시간을 제공하고 시간 경과에 따른 열화가 최소화되는 반면, 플래시 메모리는 한정된 횟수의 다시 라이트(write)만 가능하다. MRAM의 한 유형으로, 스핀 전달 토크 자기 랜덤 액세스 메모리(spin transfer torque magnetic random access memory(STT-MRAM))가 있다. STT-MRAM은 자기 터널 접합(magnetic tunnneling junction(MTJ))을 이용하여, 적어도 부분적으로는 MTJ를 통해 구동되는 전류에 의해 라이트(write)가 만들어진다. MRAM의 다른 유형으로, 스핀 궤도 토크 MRAM(spin orbit torque MRAM(SOT-MRAM))가 있으며, 이 SOT-MRAM은 일반적으로 STT-MRAM보다 낮은 스위칭 전류를 필요로 한다.
본 개시 내용의 양태는 첨부 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업계의 표준 관행에 따라, 다양한 피처는 일정한 축적대로 도시되지 않으며, 단지 예시 목적으로 사용된다는 것을 강조한다. 실제로, 다양한 피처의 치수는 논의를 명확히 하기 위해 임의적으로 늘어나거나 줄어들 수도 있다.
도 1은 본 개시 내용의 실시예에 따른, SOT-MRAM 셀의 개략도이다.
도 2는 본 개시 내용의 실시예에 따른, SOT-MRAM 셀의 개략도이다.
도 3은 본 개시 내용의 실시예에 따른, SOT-MRAM 디바이스의 개략도이다.
도 4는 본 개시 내용의 실시예에 따른, SOT-MRAM 셀의 개략도이다.
도 5는 본 개시 내용의 실시예에 따른, SOT-MRAM 셀의 개략도이다.
도 6은 본 개시 내용의 실시예에 따른, SOT-MRAM 디바이스의 회로도이다.
도 7은 본 개시 내용의 실시예에 따른, SOT-MRAM 디바이스의 회로도이다.
도 8은 본 개시 내용의 실시예에 따른, SOT-MRAM 셀의 동작을 도시한다.
도 9는 본 개시 내용의 실시예에 따른, SOT-MRAM 셀의 동작을 도시한다.
도 10a 및 도 10b는 본 개시 내용의 실시예에 따른, SOT 유도 배선의 구조를 도시한다.
도 11a, 도 11b, 도 11c, 도 11d, 도 11e, 도 11f, 도 11g, 도 11h, 도 11i, 도 11j, 및 도 11k는 본 개시 내용에 따른, SOT-MRAM 디바이스에 대한 순차적 제조 동작을 도시한다.
도 12a, 도 12b, 및 도 12c는 본 개시 내용의 실시예에 따른, SOT 유도 배선층에 대한 다양한 구조를 도시한다.
도 13a, 13b, 13c, 13d, 13e, 및 13f는 본 개시 내용에 따른, 셀렉터 재료층(selector material layer)에 대한 순차적 제조 동작을 도시한다.
도 14는 SOT-MRAM 디바이스의 순차적 제조 동작을 도시하는 순서도이다.
하기의 개시 내용이 본 발명의 상이한 피처를 구현하기 위한 많은 상이한 실시예, 또는 예를 제공한다는 점이 이해될 것이다. 본 개시 내용을 단순화하기 위해, 아래에서는 특정 실시예 또는 예의 컴포넌트 및 배열을 설명한다. 물론, 이들은 예시에 불과한 것으로서, 한정적인 것으로 의도되지는 않는다. 예를 들어, 요소들의 치수는 개시된 범위 또는 값으로 한정되지 않으나, 프로세스 조건 및/또는 디바이스의 원하는 특성에 의존할 수 있다. 더욱이, 하기의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성한다는 것은 제 1 피처와 제 2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제 1 피처와 제 2 피처가 직접 접촉하지 않도록, 제 1 피처와 제 2 피처에 부가의 피처가 개재되게 형성될 수도 있는 실시예 또한 포함할 수 있다. 간명성을 위해, 다양한 피처가 임의로 상이한 스케일로 도시될 수 있다. 첨부 도면에서, 단순화를 위해 일부층/피처가 생략될 수 있다.
또한, 공간적으로 상대적인 용어(spatially relative terms), 예컨대 "아래쪽에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)"는, 본 명세서에서 도면에 예시된 바와 같이, 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해서 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 부가하여 사용 또는 동작 중인 디바이스의 상이한 배향을 포괄하도록 의도된다. 디바이스는 다르게 배향될 수도 있고(90도 또는 다른 배향들로 회전될 수 있고), 본 명세서에서 사용되는 공간 관계 기술어(spatially relative descriptors)도 마찬가지로 그에 따라 해석될 수 있다. 또한, "...으로 이루어지는"이라는 용어는 "포함하는”또는 "이루어져 있는"을 의미할 수 있다. 또한, 하기의 제조 프로세스에서, 설명된 동작 내에/사이에 하나 이상의 부가 동작이 있을 수 있고, 그 동작의 순서가 바뀔 수도 있다. 본 개시 내용에서, "A, B, 및 C 중에 하나"라고 하는 문구는 별 다른 설명이 없으면 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하며, “A로부터의 일 요소, B로부터의 일 요소, 및 C로부터의 일 요소”를 의미하지 않는다. 일 실시예와 관련하여 설명되는 재료, 구성, 치수, 프로세스, 및/또는 동작이 다른 실시예에 채용될 수 있고, 그에 대한 상세한 설명이 생략될 수 있다.
내환경(耐環境) 강건성(environmental robustness) 뿐만 아니라, 비휘발성 특성, Si-CMOS 기술과의 호환성, 리드 및 라이트 속도, 높은 데이터 내구성 및 보존성, 상대적으로 작은 비트 셀(bit-cell) 크기로 인해, 스핀 토크 전달 자기 랜덤 액세스 메모리(spin-torque-transfer magnetic random access memory(STT MRAM))는 메모리가 요구되는 CMOS 집적 회로(IC)를 위한 차세대 기술 중 하나가 되고 있다. STT MRAM에 대한 높은 가치의 새롭게 등장하는 애플리케이션은 중앙 프로세싱 유닛(CPU) 및 마이크로 컨트롤 유닛(MCU)를 위한 하위 레벨 캐시로서, 이는, 비휘발성으로 인해, 시스템 속도 증대 및 빠른 턴 온(turn-on)이라는 매력적인 장점을 제공한다. 그러나, 이 애플리케이션은 메모리의 속도, 특히 리드 속도보다 훨씬 느린 라이트 속도에 대한, 엄격한 요건을 부여한다. CPU 및/또는 MCU를 위한 캐시 애플리케이션은 저전력 소비를 부가로 요구하는바, 이는 STT MRAM에는 어려운 요건인데, 그 이유는 STT MRAM이 라이팅 동작(writing operation) 동안 자화 상태를 바꾸기 위해서 상당한 전류를 사용하기 때문이다. 현재의 STT MRAM 기술에서는, 내구성 및 보존성에 있어서의 불가피한 성능 트레이드오프(trade-off)로 인해, 막 스택(film stack) 및 라이트 스킴 최적화(write scheme optimization)를 통한 라이트 속도 개선, 및 스택 최적화 및 임계 치수(critical dimension, CD) 감소를 통한 라이트 전류(write current) 감소가 스톨링(stalling)될 수 있다. 고주파 지원 라이팅 동작(high frequency-assisted write operation)과 같은 신규 아이디어가 제안되었지만, 이는 실현 불가능할 수도 있다. 보고된 최적 STT MRAM 라이트 속도 및 전류와 쇼 스토퍼(show stopper)에 해당할 수 있는 캐시 애플리케이션이 필요로 하는 것들과의 사이에는 상당한 격차가 있다.
일반적으로, STT-MRAM 셀은 자유 자성층(free magnetic layer), 기준 자성층(reference magnetic layer), 또는 고정 자성층(pinned magnetic layer)을 포함하는 자기 터널 접합(magnetic tunnel junction(MTJ)) 막 스택 및 MgO와 같은 비자성 재료(non-magnetic material)로 이루어지는 터널 장벽층(tunnel barrier layer)을 포함한다. 자성층의 자화는 평면 내에서 또는 평면에 수직하게 이루어질 수 있다. 자유층은 두 개의 활성적으로 동등한 자성 상태를 포함하는 자성층이며, 자유층의 자화는 기준층의 자화에 평행하거나 역평행하다. MTJ 막 스택에 수직인 전류를 인가하여, 자유 자성층의 자기 배향(모멘트)을 바꿈으로써, STT-MRAM 셀에 데이터를 쓸 수 있다.
이와 달리, 스핀 궤도 전달(spin-orbital-transfer)(또는, 스핀 궤도 토크(spin-orbital-torque))(SOT) 자기 스위칭은 라이트 전류 및 속도에 대한 대폭적인 개선(order-of-magnitude improvement)을 제공할 가능성이 있는 새로운 라이트 개념(write concept)이다. SOT는 고속 저전력 캐시 애플리케이션을 위한 해결책으로 간주된다.
SOT-MRAM에 있어서, 자유 자성층의 자기 모멘트는 MTJ 막 스택에 평행하게 흐르는 전류에 의해 야기되는 스핀 궤도 상호작용 효과(spin-orbit interaction effect)를 사용하여 스위칭된다. 자유 자성층의 자기 모멘트는 스핀 궤도 상호작용 효과만 사용하거나 효과의 조합을 사용하여 스위칭된다. 그러나, SOT 디바이스 구조물(device structure)은 3단자 디바이스(three terminal device)로서, 일반적으로 두 개의 스위칭 트랜지스터(2T1R(두 개의 트랜지스터 및 한 개의 저항기) 구조)를 필요로하며, 따라서 SOT-MRAM은 셀 밀도(집적도)가 낮다.
본 개시 내용에 있어서, 디바이스 풋프린트(device foot print)(셀 크기)와 자기 저항(magnetic resistance)을 감소시키고 셀 밀도를 증가시킬 수 있는 1T1S1R(한 개의 트랜지스터, 한 개의 셀렉터, 및 한 개의 저항) SOT-MRAM 설계를 제안한다.
도 1은 본 개시 내용의 실시예에 따른 SOT-MRAM 셀의 개략도이다.
SOT-MRAM 디바이스는 MTJ 막 스택(100) 위에 형성되는 SOT 유도 배선층(15; SOT induction wiring layer)을 스핀 궤도 상호작용 활성층(spin-orbit interaction active layer)으로서 포함한다. MTJ 막 스택(100)은 SOT 유도 배선층(15) 아래에 배치되는, 자유 자성층 또는 데이터 저장층(data storage layer)인 제 1 자성층(20), 제 1 자성층(20) 아래에 배치되는 비자성 스페이서층(30), 및 비자성 스페이서층(30) 아래에 배치되는, 기준 자성층으로서의 제 2 자성층(40)을 포함한다. 일부 실시예에서, 키퍼층(keeper layer)으로서의 계면층(50)이 SOT 유도 배선층(15)과 제 1 자성층(20) 사이에 배치된다. 또한, MTJ 막 스택(100)은, 제 2 자성층(40) 아래에 배치되는, 하드 바이어스층(hard bias layer)으로서의 제 3 자성층(60)을 포함한다. 일부 실시예에서, MTJ 막 스택(100) 아래에 하부 전극층(80)이 배치된다. 일부 실시예에서, 하부 전극층(80) 상에 시드층(70; seed layer)이 형성된다. 일부 실시예에서, 제 2 자성층(40)과 제 3 자성층(60) 사이에, 반강자성층, 예를 들어, Ru층이 배치된다. 또한, 일부 실시예에서, SOT 유도 배선층(15)은 메인 SOT 유도 배선층(10) 상에 배치되는 상부 도전층(5), 예를 들어, 상부 전극을 포함한다. 본 개시 내용에서, 하부 전극(80)(및 시드층(70))은 MTJ 막 스택(100)의 일부가 아니다. 그러나, 하부 전극(80) 및/또는 시드층을 MTJ 막 스택(100)의 일부로 고려할 수 있다.
자유층(20)(제 1 자성층)의 자기 모멘트는 스핀 궤도 상호작용 효과를 사용하여 스위칭된다. 일부 실시예에서, 제 1 자성층(20)의 자기 모멘트는 스핀 궤도 상호작용 효과만을 사용하여 스위칭된다. 다른 실시예에서, 제 1 자성층(20)의 자기 모멘트는 효과의 조합을 사용하여 스위칭된다. 예를 들어, 제 1 자성층(20)의 자기 모멘트는 스핀 궤도 상호작용에 의해 유도되는 토크에 의해 보조될 수 있는 일차적인 효과로서의 스핀 전달 토크를 사용하여 스위칭된다. 다른 실시예에서, 일차적 스위칭 메커니즘(primary switching mechanism)은 스핀 궤도 상호작용에 의해 유도되는 토크이다. 이러한 실시예에서, 스핀 전달 토크를 포함하되, 이것으로 한정되지 않는 다른 효과가 스위칭을 보조할 수 있다.
메인 SOT 유도 배선층(10)은 강한 스핀 궤도 상호작용을 가지며, 제 1 자성층(20)의 자기 모멘트를 스위칭하는데 사용될 수 있는 스핀 궤도 활성층(spin orbit active layer)이다. 메인 SOT 유도 배선층(10)은 스핀 궤도 자기장(H)을 발생시키는 데 사용된다. 보다 구체적으로는, 메인 SOT 유도 배선층(10)을 통해 평면에서 구동되는 전류 및 부수적인 스핀 궤도 상호작용이 스핀 궤도 자기장(H)을 초래할 수 있다. 이 스핀 궤도 자기장(H)은 자화 상의 스핀 궤도 토크(T)와 동등하며, 제 1 자성층(20) 내에서 T=-γ[M×H]이다. 따라서, 토크 및 자기장은 스핀 궤도 장(spin-orbit field) 및 스핀 궤도 토크로서 서로 바꿔서 지칭될 수 있다. 이는 스핀 궤도 상호작용이 스핀 궤도 토크 및 스핀 궤도 장의 기점이라는 것을 반영한다. 스핀 궤도 토크는 메인 SOT 유도 배선층(10)의 평면에서 구동되는 전류 및 스핀 궤도 상호작용 때문에 발생한다. 이와 달리, 스핀 전달 토크는, 제 1 자성층(20), 비자성 스페이서층(30), 및 제 2 자성층(40)(기준층)을 통해 흐르며 스핀 분극 전하 캐리어를 제 1 자성층(20) 내에 주입시키는 막면 수직 전류(perpendicular-to-plane current)로 인한 것이다. 스핀 궤도 토크(T)는 제 1 자성층(20)의 자기 모멘트를 자화 용이축(easy axis)에 평행한 평형 상태로부터 빠르게 편향시킬 수 있다. 스핀 궤도 토크(T)는 제 1 자성층(20)의 자화를 유사 최대 진폭(similar maximum amplitude)의 종래의 STT 토크보다 상당히 빠르게 틸팅시킬 수 있다. 일부 실시예에서, 스핀 궤도 토크를 사용하여 스위칭을 완료할 수 있다. 다른 실시예에서, 스핀 전달과 같은 다른 메커니즘을 사용하여 스위칭을 완료할 수 있다. 발생되는 스핀 궤도 장/스핀 궤도 토크는 제 1 자성층(20)의 자기 모멘트fmf 스위칭하는 데 사용될 수 있다.
일부 실시예에서, 메인 SOT 유도 배선층(10)의 상호작용은 스핀 홀 효과(spin Hall effect)를 포함한다. 스핀 홀 효과를 위해, 메인 SOT 유도 배선층(10)의 평면내에서 전류(Je)가 구동된다(즉, 실질적으로 도 1의 XY 평면 내의 면내 전류(current-in-plane)). 환언하면, 전류(Je)는 메인 SOT 유도 배선층(10) 및 제 1 자성층(20)을 포함하는 막의 적층 방향에 수직으로(즉, 표면의 법선, 즉, 도 1의 Z 방향에 수직으로) 구동된다. SOT 유도 배선층(10)의 표면에는, 전류의 방향에 수직이고 표면의 법선(Z 방향)에 수직인 특정 배향의 스핀을 갖는 전하 캐리어가 누적되어 있다. 이들 스핀 분극되는 캐리어(spin-polarized carrier)의 대부분이 제 1 자성층(20)(자유층)으로 확산한다. 이 확산은 제 1 자성층(20)의 자화에 토크(T)를 초래한다. 자화 상의 토크는 자화 상의 유효 자기장(effective magnetic field)과 동등하므로, 전술한 바와 같이, 스핀 누적(spin accumulation)은 제 1 자성층(20)의 장(H)을 동등하게 초래한다. 스핀 홀 효과를 위한 스핀 궤도 장은 제 1 자성층(20)의 스핀 궤도 분극(spin-orbit polarization)과 자기 모멘트의 외적(cross product)이다. 이에 따라, 토크의 크기는 면내 전류 밀도(Je) 및 캐리어의 스핀 분극에 비례한다. 스핀 홀 효과에 의해 유도되는 분극이 제 1 자성층(20)의 자화 용이축에 평행한 경우, 스핀 홀 효과는 도 1에 도시된 자성 스택층(magnetic stacked layer)을 스위칭하는 데 사용될 수 있다. 스핀 궤도 토크(T)를 얻기 위해, 전류 펄스(current pulse)는 SOT 유도 배선층(10)을 통해 평면 내에서 구동된다. 결과적인 스핀 궤도 토크(T)가 토크 감쇠(torque damping)를 상쇄시켜, 제 1 자성층(20)의 자화의, 종래의 STT 스위칭과 유사한 방식의 스위칭을 초래한다.
전술한 바와 같이, 메인 SOT 유도 배선층(10)은 제 1 자성층(20)(자유층)과 강한 스핀 궤도 상호작용을 야기하는 스핀 궤도 활성층이다. 일부 실시예에서, 메인 SOT 유도 배선층(10)은 하나 이상의 중금속 또는 중금속에 의해 도핑되는 재료를 포함한다. 특정 실시예에서, Pt, α-W, β-W, Mo, Ru, 및/또는 β-Ta가 SOT 유도 배선층(10)으로 사용된다. 일부 실시예에서, 메인 SOT 유도 배선층(10)의 두께는 약 2nm 내지 20nm의 범위 내에, 다른 실시예에서는 약 5nm 내지 15nm의 범위 내에 있다. 일부 실시예에서, 예를 들어 IrMn으로 만들어진 반강자성층이 SOT 유도 배선층(10)과 상부 도전층(5) 사이에 배치된다. 다른 실시예에서, 중금속층 대신에, 반강자성층(예를 들어, IrMn)이 SOT 유도 배선층(10)으로 사용된다.
데이터 저장층으로서의 제 1 자성층(20)은 스위칭이 가능한 자기 모멘트를 갖는 자유층이다. 일부 실시예에서, 제 1 자성층(20)은 약 0.6nm 내지 약 1.2nm 범위의 두께를 갖는, 코발트 철 붕소(CoFeB)층, 코발트/팔라듐(CoPd)층, 및/또는 코발트 철(CoFe)층이다. 특정 실시예에서, 제 1 자성층(20)은 FexCoyB1-x-y으로서, 여기에서 0.50 ≤ x ≤ 0.70 및 0.10 ≤ y ≤ 0.30이다. 다른 실시예에서, 0.55 ≤ x ≤ 0.65 및 0.15 ≤ y ≤ 0.25이다. 일부 실시예에서, 자유층(20)(저장층)은 수직 자기 이방성(perpendicular magnetic anisotropic(PMA)) 또는 면내 자기 이방성(in-plane magnetic anisotropic(IMA))이다. 자유층(20)의 두께를 바꿈으로써, 스핀 분극을 제어할 수 있다. 일부 실시예에서, 예를 들어, CoFeB로 만들어진 자유층의 두께가 약 1.3nm보다 작은 경우, 자유층(20)은 PMA이고, 두께가 약 1.3nm보다 큰 경우, 자유층(20)은 IMA이다.
비자성 스페이서층(30)은 유전체 재료(dielectric material)로 이루어지고, 터널링 장벽으로 기능한다. 일부 실시예에서, 비자성 스페이서층(30)은 결정질(crystalline) 또는 비정질(amorphous) 산화 마그네슘(MgO)층을 포함한다. 다른 실시예에서, 비자성 스페이서층(30)은 알루미늄 산화물 또는 Cu와 같은 도전성 재료(conductive material)로 만들어진다. 몇몇 실시예에서, 비자성 스페이서층(30)은 약 0.3nm 내지 약 3nm의 범위의 두께를 가지며, 다른 실시예에서, 비자성층(30)의 두께는 약 0.5nm 내지 약 1.0nm의 범위 내에 있다. 본 개시 내용에서, “원소층(element layer)" 또는 "화합물층(compound layer)"은 일반적으로 원소 또는 화합물의 함유량이 99%보다 큰 것을 의미한다.
제 2 자성층(40)은 자기 모멘트가 안 바뀌는 기준층이다. 일부 실시예에서, 제 2 자성층(40)은 전술한 바와 같이 제 1 자성층(20)과 동일한 재료로 만들어진다. 일부 실시예에서, 제 2 자성층(40)은 하나 이상의 자성 재료층(magnetic material layer)을 포함한다. 일부 실시예에서, 제 2 자성층(40)은 코발트(Co), 철(Fe), 및 붕소(B)의 층을 포함하거나, 철(Fe) 및 붕소(B)의 층을 포함한다. 일부 실시예에서, 제 2 자성층(40)의 두께는 약 0.2nm 내지 약 2.5nm의 범위 내에 있으며, 다른 실시예에서는 약 1.0nm 내지 약 1.5nm의 범위 내에 있다.
제 3 자성층(60)은 자기 모멘트가 안 바뀌는 하드 바이어스층이다. 일부 실시예에서, 제 3 자성층(60)은 코발트(Co) 및 백금(Pt)의 다층 구조물(multilayer structure)을 포함한다. 일부 실시예에서, 제 3 자성층(60)의 두께는 약 0.2nm 내지 약 2.0nm의 범위 내에 있으며, 다른 실시예에서는 약 0.3nm 내지 약 1.0nm의 범위 내에 있다.
일부 실시예에서, 시드층(70)은 Ta를 포함한다. 일부 실시예에서, 하부 전극층(80)은 Ti, TiN, Ta, 및/또는 TaN을 포함한다. 일부 실시예에서, 제 3 자성층(60)과 하부 전극층(80) 사이에는 CoHf 버퍼층(buffer layer)이 배치된다.
상부 도전층(5)은 Ta, TiN, TaN, Ru, Au, 및 Al로 이루어지는 하나 이상의 층을 포함하는 전극이다.
일부 실시예에서, 계면층(50)은 MgO층 및 Co층 중 적어도 하나를 포함한다. 계면층(50)은 제 1 자성층(20)과 SOT 유도 배선층(10)의 자기 결합(magnetic coupling)을 유지하면서, 이들 사이의 자기 간섭(magnetic interference)을 최소화할 수 있다.
도 2는 본 개시 내용의 실시예에 따른 SOT-MRAM 셀의 개략도를 도시한다. 도 1과 관련하여 설명된 재료, 구성, 치수, 프로세스, 및/또는 동작은 후술되는 실시예에 채용될 수 있으며, 그에 대한 상세한 설명이 생략될 수 있다.
일부 실시예에서, 하부 전극층(80)은 스위칭 디바이스(switching device)(예를 들어, 전계 효과 트랜지스터(FET))(110)에 연결된다. 일부 실시예에서, 하부 전극층(80)은 비아, 배선, 및/또는 패드와 같은 하나 이상의 도전성 패턴(conductive pattern)을 통해 FET(110)의 드레인(또는 소스)에 연결되고, FET의 게이트는 제 1 워드 라인(word line(WL))(120)에 연결된다. FET(110)의 소스(또는 드레인)는 비아, 배선, 및/또는 패드와 같은 하나 이상의 도전성 패턴을 통해 비트 라인(bit line)(예를 들어, 리드 비트 라인(read bit line(RBL))(130)에 연결된다.
일부 실시예에서, SOT 유도 배선층(15)은 MTJ 막 스택 위에 수직 방향(막 스택 방향)(Z 방향)을 따라 배치된다. SOT 유도 배선(15)의 일단은 비아, 배선, 및/또는 패드와 같은 하나 이상의 도전성 패턴을 통해 셀렉터 재료층(140)의 하부에 연결된다. SOT 유도 배선(15)의 타단은 비아, 배선, 및/또는 패드와 같은 하나 이상의 도전성 패턴을 통해 소스 라인(source line(SL))에 연결된다. 일부 실시예에서, 소스 라인(160)은 전류 소스 회로(165; current source circuit)에 연결된다. 셀렉터 재료층(140)의 상부는 비아, 배선, 및/또는 패드와 같은 하나 이상의 도전성 패턴을 통해 제 2 워드 라인(150)(예를 들어, 라이트 워드 라인)에 연결된다.
셀렉터 재료층(140)은 동작 메모리 셀(operation memory cell)로부터 또는 저항성 네트워크(resistive network)를 따라 통과하는 기타 메모리 셀로부터의 누설 전류(leakage current)를 감소시키거나 방지하기 위해 사용되는 스위칭 디바이스이다. 일부 실시예에서, 셀렉터 재료(140)는 비정질 재료인 오보닉 문턱 스위칭(ovonic threshold switching(OTS)) 재료이다.
일부 실시예에서, 셀렉터 재료층(140)은 N, P, S, Si, 및 Te로 이루어져 있는 그룹으로부터 선택되는 하나 이상의 것으로 도핑되는 GeSe, N, P, S, Si, 및 Te로 이루어져 있는 그룹으로부터 선택되는 하나 이상의 것으로 도핑되는 AsGeSe, 및 N, P, S, Si, 및 Te로 이루어져 있는 그룹으로부터 선택되는 하나 이상의 것으로 도핑되는 AsGeSeSi를 포함한다. 특정 실시예에서, 셀렉터 재료층(140)은 Ge, Sb, S, 및 Te 중 하나 이상을 함유하는, 칼코겐화물(chalcogenide) 또는 고체 전해질 재료(solid-electrodyle material)이다. 다른 실시예에서, 셀렉터 재료층(140)은 SiO x , TiO x , AlO x , WO x , Ti x N y O z , HfO x , TaO x , NbO x 등, 또는 이들의 적절한 조합으로 이루어지며, 여기서 x, y, 및 z는 비화학양론적 값(non-stoichiometric value)이다. 일부 실시예에서, 셀렉터 재료층(140)은 산소 결핍 전이 금속 산화물(oxygen deficient transition metal oxide)을 포함한다. 몇몇 실시예에서, 셀렉터 재료층(140)은 HfO x 를 포함하는 재료로 이루어지며, 여기서 0 < x < 2이다. 일부 실시예에서, 셀렉터 재료층(140)의 두께는 약 2nm 내지 약 20nm의 범위 내에 있으며, 다른 실시예에서는 약 5nm 내지 약 15nm의 범위 내에 있다.
도 3은 본 개시 내용의 실시예에 따른, SOT-MRAM 디바이스의 개략적인 단면도이다. 도 1 및 도 2와 관련하여 설명되는 재료, 구성, 치수, 프로세스, 및/또는 동작이 하기의 실시예에 채용될 수 있고, 그에 대한 상세한 설명이 생략될 수 있다.
일부 실시예에서, SOT-MRAM 디바이스는 다중 배선층 구조물(multiple wiring layer structure)을 갖는 층상 구조물(layered structure)을 포함한다. 일부 실시예에서, 다중 배선층 구조물은 기판 위의 각각의 레벨에 위치하는 금속 배선층(“Mx”x=0,1,2,3,...), 및 금속 배선층(My)을 금속 배선층(My+1)에 연결하는 비아(콘택트)(“Vy”y=0,1,2,3,...)를 포함한다. 일부 실시예에서, 짝수 번째 금속 배선층은 한 방향(예를 들어, Y)으로 연장되고, 홀수 번째 금속 배선층은 한 방향을 가로지르는 다른 방향(예를 들어, Z)으로 연장된다. 일부 실시예에서, M3 및 M4 금속 배선에 대한 피치(pitch)가 서로 동일하고, M5 금속 배선 또는 그 상위에 대한 피치가 동일하며 M3 및 M4 금속 배선에 대한 피치보다 크다. 인접 금속 배선층(adjacent metal wiring layer)은 하나 이상의 층간 유전체(interlayer dielectric(ILD))층에 의해 분리되고, 비아는 ILD층에 배치된다. 일부 실시예에서, 금속 배선 및 비아는 Al, Cu, Cu 합금, W, Ti, TiN, Ta, TaN, 또는 임의의 적절한 도전성 재료 중 하나 이상으로 만들어진다. 일부 실시예에서, ILD층은 실리콘 산화물, SiOC, SiOCN, SiCN, 또는 임의의 다른 적절한 재료와 같은 하나 이상의 유전체 재료로 만들어진다.
일부 실시예에서, 비트 라인(130)은 FET(110) 위의 최하위 금속 배선층(lowest metal wiring layer)인 M1 금속 배선층 상에 배치된다. 일부 실시예에서, 하부 전극층(80) 및/또는 MTJ 막 스택(100)은 비트 라인(130) 위에 있는 M2 금속 배선층에 위치한다. 일부 실시예에서, SOT 유도 배선(15)은 M3 금속 배선층에 위치한다. 일부 실시예에서, 셀렉터 재료층(140)은 M3 또는 M4 금속 배선층에 위치한다. 일부 실시예에서, 소스 라인(160)은 셀렉터 재료층(140)과 동일한 금속 배선층에 위치한다. 다른 실시예에서, 소스 라인(160)은 셀렉터 재료층(140)보다 하부인 금속 배선층에 위치한다. 일부 실시예에서, 제 2 워드 라인(라이트 워드 라인(write word line(WWL))(150)은 소스 라인(160) 및 셀렉터 재료층(140) 위에 위치하고, M4, M5, 또는 M6 금속 배선층에 위치한다. 다른 실시예에서, 셀렉터 재료층(140)은 소스 라인(160)과 제 2 워드 라인(150) 사이에 위치한다.
일부 실시예에서, FET(110)는 평면형 FET(planar FET), 핀형 FET(fin FET), 또는 게이트-올-라운드 FET(gate-all-around FET)이다. 도 3에 도시된 바와 같이, 하부 전극(80)은 FET(110)의 드레인에 연결되고, FET(110)의 소스는 비트 라인(130)에 연결된다. 일부 실시예에서, 소스는 도 3에 도시된 바와 같이 두 개의 인접한 FET(110)에 의해 공유된다. 일부 실시예에서, 소스를 공유하는 한 쌍의 FET(110)가 더미 게이트 구조물(122; dummy gate structure)에 의해 소스를 공유하는 다른 한 쌍의 FET로부터 분리된다.
도 4는 본 개시 내용의 실시예에 따른, SOT-MRAM 디바이스의 3차원 개략도이다. 도 1 내지 도 4와 관련하여 설명된 재료, 구성, 치수, 프로세스, 및/또는 동작은 후술되는 실시예에 채용될 수 있고, 그에 대한 상세한 설명은 생략될 수 있다.
일부 실시예에서, 제 1 워드 라인(120)(FET의 게이트)이 X 방향으로 연장되고, 비트 라인(130)이 Y 방향으로 연장된다. 비트 라인(130)은 제 1 워드 라인(120) 위에 위치하고, 도전성 재료로 만들어진 비아(173)에 의해 FET의 소스에 연결된다. 일부 실시예에서, 하부 전극(80)은 비아(171), 도전성 패드(180), 및 비아(172)에 의해 FET의 드레인에 연결된다. 일부 실시예에서, 도전성 패드(180)는 비트 라인(130)과 동일한 레벨에 위치하고, 동일한 재료로 만들어진다. 일부 실시예에서, 비아(171) 및 비아(173)는 동일한 재료로 만들어진다.
도 4에 도시된 바와 같이, MTJ 막 스택(100)은 하부 전극(80) 위에 배치되고, SOT 유도 배선(15)은 MTJ 막 스택(100) 위에 배치된다. SOT 유도 배선(15)의 일단은 비아(174)에 의해 셀렉터 재료층(140)의 하부에 연결되고, SOT 유도 배선(15)의 타단은 비아(176)에 의해 소스 라인(160)에 연결된다. 일부 실시예에서, 비아(174) 및 비아(176)는 동일한 재료로 만들어진다. 일부 실시예에서, 비아(174)의 높이는 비아(176)의 높이와 동일하다. 다른 실시예에서, 비아(174)의 높이는 비아(176)의 높이보다 낮거나 높다. 일부 실시예에서, 셀렉터 재료층(160)은 비아(174) 상에 형성되는 하부 전극(도시하지 않음) 위에 배치된다. 이러한 경우, 일부 실시예에서, 하부 전극은 소스 라인(160)과 동일한 재료로 만들어진다. 일부 실시예에서, 소스 라인(160)은 Y 방향으로 연장된다.
또한, 도 4에 도시된 바와 같이, 제 2 워드 라인(150)은 셀렉터 재료층(140) 및 소스 라인(160) 위에 배치된다. 일부 실시예에서, 제 2 워드 라인은 X 방향으로 연장된다. 제 2 워드 라인(150)은 비아(175)에 의해 셀렉터 재료층(140)의 상부에 연결된다. 일부 실시예에서, 셀렉터 재료층(160)의 상부 상에 상부 전극(도시하지 않음)이 형성되고, 비아(175)가 상부 전극에 연결된다. 이 실시예에서, SOT 유도 배선(15)은 Y 방향으로 연장되고, 비아(174 및 176)는 SOT 전류가 Y 방향을 따라 또는 SOT 유도 배선(15)을 가로질러 흐르도록 배열된다.
도 5는 본 개시 내용의 다른 실시예에 따른, SOT-MRAM 디바이스의 3차원 개략도이다. 도 5에 도시된 SOT-MRAM의 구성은, SOT 유도 배선(15) 및 소스 라인(160)의 구성을 제외하고, 도 4에 도시된 SOT-MRAM의 구성과 실질적으로 동일하다. 이 실시예에서, SOT 유도 배선(15)은 X 방향으로 연장되고, 비아(174 및 176)는 SOT 전류가 X 방향을 따라 흐르도록 배열된다. 소스 라인(160)은 Y 방향으로 연장되고, 비아(176)에 의해 SOT 유도 배선(15)에 연결된다.
도 6은 본 개시 내용의 실시예에 따른 SOT-MRAM 디바이스의 회로도이다. 도 1 내지 도 5와 관련하여 설명된 재료, 구성, 치수, 프로세스, 및/또는 동작은 후술되는 실시예에 채용될 수 있고, 그에 대한 상세한 설명은 생략될 수 있다.
일부 실시예에서, 예를 들어 리드 비트 라인(RBL)과 같은 비트 라인 및 소스 라인(SL)은 모두 행 방향으로 연장되고, 제 1 워드 라인(WL) 및 제 2 워드 라인(라이트 워드 라인, WWL)은 열 방향으로 연장된다. 일부 실시예에서, SOT-MRAM 셀은 리드 비트 라인(RBL), 라이트 워드 라인(WWL), 워드 라인(WL), 및 소스 라인(SL)에 의해 획정되는 위치에 배치된다. 동일한 워드 라인 및/또는 동일한 비트 라인에 연결되는 메모리 셀의 수는 두 개 또는 세 개로 한정되지 않으며, 세 개 보다 많을 수 있다(예를 들어, 4, 8, 16, 32, 64, 128, 256, 512, 또는 1024개 또는 그 이상). 워드 라인(WL)은 워드 드라이버 회로(행 디코더)에 연결되고, 소스 라인(SL)은 전류 소스 회로에 연결되고, 리드 비트 라인(RBL)은 리드 드라이버 회로(리드 회로 또는 열 디코더)에 연결되며, 라이트 워드 라인(WWL)은 라이트 드라이버 회로(라이트 회로 또는 행 디코더)에 연결된다. SOT 유도 배선(15)(SOT)의 일단은 그에 대응하는 소스 라인(SL)에 연결되고, SOT 유도 배선(SOT)의 타단은 셀렉터를 통해 대응하는 라이트 워드 라인(WWL)에 연결된다. MTJ 막 스택(MTJ)의 일단은 FET를 통해 대응하는 리드 비트 라인에 연결되고, FET의 게이트는 대응하는 워드 라인에 연결된다.
도 7은 본 개시 내용의 다른 실시예에 따른 SOT-MRAM 디바이스의 회로도이다. 도 1 내지 도 6과 관련하여 설명된 재료, 구성, 치수, 프로세스, 및/또는 동작은 후술되는 실시예에 채용될 수 있고, 그에 대한 상세한 설명은 생략될 수 있다.
이 실시예에서, 열 방향을 따라 인접한 MRAM 셀이 동일한 리드 비트 라인(RBL)과 두 개의 상이한 워드 라인(WL)에 연결된다. 도 6의 구성에 비해서, 도 7의 회로는 셀 크기를 열 방향으로 감소시킬 수 있다.
도 8 및 도 9는 본 개시 내용의 실시예에 따른 SOT-MRAM 셀의 동작을 도시한다.
라이팅 동작(writing operation)에서, 라이트 전류(write current)가 SOT 유도 배선(SOT)을 통해 흐른다. MTJ 막 스택(100)에 제 1 유형의 데이터(예를 들어, "0")를 라이팅할 때, 워드 라인(WL) 및 라이트 워드 라인(WWL)은 제 1 전위(예를 들어, 접지 또는 0V)로 설정되고, 소스 라인(SL)은 셀렉터 재료층(140)의 문턱 전압보다 높은 라이트 전압(Vw)으로 설정된다. 이 라이트 전압으로, 셀렉터 재료층(140)은 전류가 소스 라인(SL)으로부터 SOT 유도 배선(SOT) 및 셀렉터 재료층(140)을 통해 라이트 워드 라인(WWL)까지 흐르도록 온(on)된다. FET(110)은 오프(off)이기 때문에, 전류가 MTJ 막 스택(100)을 통해 흐르지 않는다.
MTJ 막 스택(100)에 제 2 유형의 데이터(예를 들어, "1")를 라이팅할 때, 워드 라인(WL)은 제 1 전위보다 높은 제 2 전위(예를 들어, Vdd)로 설정되고, 소스 라인(SL)은 제 1 전위(예를 들어, 접지 또는 Vss)으로 설정되며, 라이트 워드 라인(WWL)은 고전압(Vw)으로 설정된다. 이 고전압으로, 셀렉터 재료층(140)은 전류가 라이트 워드 라인(WWL)으로부터 SOT 유도 배선(SOT) 및 셀렉터 재료층(140)을 통해 소스 라인(SL)까지 흐르도록 온(on)된다. 환언하면, 제 1 유형의 데이터 및 제 2 유형의 데이터를 라이트하기 위한 전류 흐름 방향은 SOT 유도 배선(SOT)에서 서로 반대 방향이다. FET(110)가 오프(off)이기 때문에, 전류가 MTJ 막 스택(100)을 통해 흐르지 않는다. 일부 실시예에서, 라이팅 동작 동안, 리드 비트 라인(RBL)은 플로팅(floating)된다. 일부 실시예에서, 도 9에 도시된 동작 테이블은 또한 스핀 홀 각도(spin Hall angle)의 극성에 따라 반전될 수 있다. 즉, 스핀 홀 각도는 포지티브(positive) 또는 네거티브(negative)일 수 있고, 라이팅 동작은 서로 반대이다.
MTJ 막 스택(100)으로부터 데이터를 리딩할 때, 워드 라인(WL)은 제 2 전위로 설정되고, 소스 라인(SL)은 제 1 전위로 설정되며, 리드 비트 라인(RBL)은 리드 전압(Vread)으로 설정된다. 일부 실시예에서, Vread의 크기는 Vw의 약 1/2 내지 약 1/50이다. 다른 실시예에서, 소스 라인(SL)은 제 2 전위로 설정된다. FET(110)가 온(on)되므로, 리드 전류는 소스 라인(SL)으로부터 SOT 유도 배선(SOT) 및 MTJ 막 스택(100)을 통해 리드 비트 라인(RBL)으로 흐른다. 이러한 경우에, Vread는 소스 라인 전압보다 낮다(예를 들어, Vread는 네거티브이다). 다른 실시예에서, 리드 전류는 MTJ 막 스택(100)으로부터 SOT 유도 배선(15)으로, 환언하면 리드 비트 라인(RBL)으로부터 소스 라인(SL)으로 흐르고, 따라서 전자는 자유층으로부터 기준층으로 흐른다. 전자가 자유층으로부터 기준층으로 흐를 때, MTJ 막 스택(100)은 리드 방해(read disturbance)에 대해 더 강건하다. 이러한 경우에, Vread는 소스 라인 전압보다 높다(예를 들어, Vread는 포지티브이다). 라이팅 동작 동안, 라이트 워드 라인(WWL)은 플로팅되고 셀렉터 재료층은 온(on)되지 않는다. 일부 실시예에서, 라이팅 동작 중에, 스니크(누설) 전류(sneak current(leakage current))가 셀렉터 재료층(140)을 통해 흐르지 않는다. 일부 실시예에서, 스니크 전류는 셀당 약 10pA 미만이다.
일부 실시예에서, 라이팅 동작 중에, 타깃 셀(target cell)에 연결되는 소스 라인(SL)은 Vdd로 설정되고, 다른 셀에 연결되는 소스 라인은 Vdd/2로 설정된다. 타깃 셀에 연결되는 워드 라인은 0V로 설정되고, 다른 셀에 연결되는 워드 라인은 Vdd/2로 설정된다. 이 구성으로, 스니크 전류를 더 감소시킬 수 있다.
도 10a는 본 개시 내용의 실시예에 따른 SOT-MRAM 디바이스의 단면도이다.
일부 실시예에서, 상부 도전층(5)은 MTJ 막 스택(100) 위에 딤플(dimple)(얇은 부분)을 가지며, 딤플에서의 상부 도전층(5)의 두께는 상부 도전층(5)의 나머지 부분보다 얇다. 이 구조는 메인 SOT 유도 배선층(10)을 통해 흐르는 전류의 증가를 허용하여 충분한 SOT 효과를 야기하는 한편, 인접 셀 사이에 낮은 저항을 허용한다. 일부 실시예에서, 상부 도전층(5)의 두께는 약 2nm 내지 20nm의 범위이고, 다른 실시예에서, 약 5nm 내지 15nm의 범위이며, 상부 도전층(5)의 얇은 부분의 두께는 얇은 부분 이외의 상부 도전층(5)의 두께의 약 40% 내지 약 80%이다.
도 10b는 본 개시 내용의 실시예에 따른 SOT-MRAM 셀의 평면도이다. 다른 실시예에서, 딤플에 추가하여 또는 딤플 대신에, 상부 도전층(5)의 폭이 상부 도전층(5)의 나머지 부분보다 더 좁은, 협폭 부분이 MTJ 막 위에 제공된다. 상부 도전층(5)의 협폭 부분의 폭은 협폭 부분 이외의 상부 도전층(5)의 폭의 약 50% 내지 약 90%이다.
도 11a 내지 도 11k는 본 개시 내용의 실시예에 따른 SOT-MRAM 셀의 순차적 제조 동작을 도시한다. 순차적 제조 프로세스에서, 도 11a 내지 도 11k에 도시된 단계 이전, 동안, 및 이후, 하나 이상의 부가 동작이 제공될 수 있으며, 이하에서 설명된 동작 중에 일부는 부가적인 방법 실시예를 위해 대체되거나 제거될 수 있다는 것을 이해할 것이다. 동작/프로세스의 순서는 서로 바뀔 수도 있다. 도 1 내지 도 10b과 관련하여 설명된 재료, 구성, 치수, 프로세스, 및/또는 동작은 후술되는 실시예에 채용될 수 있고, 그에 대한 상세한 설명은 생략될 수 있다.
도 11a에 도시된 바와 같이, 층간 유전체층(200)에 매립된 금속 배선(210)을 포함하는 제 n 배선층 위에 하드 마스크 구조물(220)이 형성된다. 일부 실시예에서, n은 3, 4, 5, 또는 6이다. 일부 실시예에서, 금속 배선(210)은 Cu 또는 Cu 합금으로 만들어진다. 일부 실시예에서, 하드 마스크층(220)은 제 1 층(222), 제 2 층(224), 및 제 3 층(226)을 포함한다. 일부 실시예에서, 제 1 내지 제 3 층은 실리콘 산화물, 실리콘 질화물, SiC, SiCN, 알루미늄 산화물, 지르코늄 산화물, 또는 임의의 다른 적절한 유전체 재료로 만들어진다. 특정 실시예에서, 제 1 및 제 3 층(222 및 226)은 SiC로 이루어지고, 제 2 층(224)은 실리콘 산화물로 만들어진다.
이어서, 하나 이상의 리소그래피 및 에칭 동작(etching operation)을 사용하여 금속 배선(210)의 상부 표면을 적어도 부분적으로 노출시키기 위하여, 하드 마스크층(220)은 패터닝되어 개구부를 형성한다. 도 11b에 도시된 바와 같이, 라이너층(230; liner layer)이 개구부 내에 형성되고, 도전층(240)이 라이너층(230) 위에 형성된다. 일부 실시예에서, 라이너층(230)은 Ti, Ta, 또는 TaN으로 이루어지고, 도전층(240)은 TiN으로 만들어진다. 도전층(240)이 형성된 후, 도 11c에 도시된 바와 같이, 화학적 기계적 폴리싱(chemical mechanical polishing(CMP))과 같은 평탄화 동작(planarization operation)이 수행되어 전극(240)이 형성된다. 일부 실시예에서, 전극(240)은 도 4 및 도 5에 도시된 비아(172)에 대응한다.
이어서, 도 11d에 도시된 바와 같이, 전극(240) 위에 MTJ 막 스택(100)을 위한 층이 형성된다. 도 11d 내지 도 11k에서, 전극(240), 금속 배선(210), 및 ILD층(200)은 생략되어 있다. MTJ 막 스택을 위한 층은 하부 전극(BE)을 위한 층, 시드 또는 버퍼층, 하드 바이어스층, 기준층, 비자성 스페이서층(30)(예를 들어, MgO층), 자유층, 및 계면층을 포함한다. 일부 실시예에서, 계면층 위에 CMP 정지층 및 하드 마스크층(HM)이 형성된다. MTJ 필름 스택의 각각의 층은 적절한 막 형성 방법(film formation method)에 의해 형성될 수 있고, 그 막 형성 방법은 물리적 기상 증착(physical vapor deposition, PVD)을 포함하며, 여기서 PVD는 스퍼터링(sputturing); 분자 빔 에피택시(molecular beam epitaxy, MBE); 펄스 레이저 증착(pulsed laser deposition(PLD)); 원자 층 증착(atomic layer deposition(ALD)), 전자 빔 에피택시(e-beam epitaxy); 화학적 기상 증착(chemical vapor deposition(CVD)); 또는 저압 CVD(low pressure CVD(LPCVD)), 초고진공 CVD(ultrahigh vacuum CVD(UHVCVD)), 감압 CVD(reduced pressure CVD(RPCVD))를 더 포함하는 유도체 CVD 프로세스(derivative CVD process); 무전해 도금, 또는 이들의 적절한 조합을 포함한다.
이어서, 도 11e에 도시된 바와 같이, MTJ 막을 위한 스택층은 하나 이상의 리소그래피 및 에칭 동작을 사용하여 MTJ 막 스택 내로 패터닝된다. 일부 실시예에서, 도 11e에 도시된 바와 같이, MTJ 막 스택(100)은 단면도에서 테이퍼진(메사) 형상을 갖는다. 이어서, 도 11f에 도시된 바와 같이, MTJ 막 스택(100)을 완전히 덮도록 실리콘 산화물, SiOC, SiOCN, SiCN과 같은 하나 이상의 유전체층(205)이 형성된다. 도 11g에 도시된 바와 같이, MTJ 막 스택의 최상부층(uppermost layer)을 노출시키기 위해, CMP와 같은 평탄화 동작이 수행된다. 이어서, 도 11h에 도시된 바와 같이, 메인 SOT 유도 배선층(10)을 위한 도전층(250) 및 상부 도전층(5)을 위한 도전층(260)(도 1, 도 10a, 및 도 10b 참조)이 형성된다. 일부 실시예에서, 도전층(260)은 제 1 도전층(262), 에칭 정지층(etching stop layer)으로서의 제 2 도전층(264), 및 제 3 도전층(266)을 포함한다. 제 2 도전층(264)은 제 1 및 제 3 도전층과 상이한 재료로 만들어진다. 일부 실시예에서, 제 1 도전층이 형성되지 않는다.
또한, 도 11i에 도시된 바와 같이, 도전층(260) 위에 포토레지스트 패턴(270; photo resist pattern)이 형성되고, 도 11j에 도시된 바와 같이, 도전층(260)은 하나 이상의 리소그래피 및 에칭 동작을 이용하여 패터닝된다. 이어서, 도 11k에 도시된 바와 같이, 포토레지스트 패턴(270)이 제거된다. 일부 실시예에서, 에칭은 제 2 도전층(264)에서 정지한다. 다른 실시예에서, 제 1 도전층이 부분적으로 에칭되도록 부가의 에칭이 수행된다. 일부 실시예에서, 도 11i 내지 도 11k에 도시된 패터닝 동작 전후에, 도전층(250 및 260)은 라인 형상의 패턴을 형성하도록 패터닝되고, 도 11i 내지 도 11k의 동작에 의해, 도전층(260)의 두께는 감소된다.
도 12a 내지 12c는 SOT 유도 배선층을 위한 다양한 구조를 도시한다. 일부 실시예에서, 도 12a에 도시된 바와 같이, 메인 SOT 유도 배선층(10)은 Pt, W, Ta, 및 Mo와 같은 중금속의 단일층이다. 다른 실시예에서, 도 12b에 도시된 바와 같이, SOT 유도 배선층(10')은 IrMn과 같은 반강자성 재료의 단일층이다. 다른 실시예에서, 도 12c에 도시된 바와 같이, SOT 유도 배선층(10'')은 중금속층(11) 및 반강자성 재료층(12)의 이중층(bi-layer)이며, 여기서 중금속층(11)은 MTJ 막 스택과 접촉한다.
도 13a 내지 도 13f는 본 개시 내용의 실시예에 따른 SOT-MRAM의 순차적 제조 동작을 도시한다. 순차적 제조 프로세스에서, 도 13a 내지 도 13f에 도시된 단계 이전, 동안, 및 이후, 하나 이상의 부가 동작이 제공될 수 있으며, 이하에서 설명된 동작 중에 일부는 부가적인 방법 실시예를 위해 대체되거나 제거될 수 있다는 것을 이해할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1 내지 도 12c와 관련하여 설명된 재료, 구성, 치수, 프로세스, 및/또는 동작은 후술되는 실시예에 채용될 수 있고, 그에 대한 상세한 설명은 생략될 수 있다.
도 13a에 도시된 바와 같이, 제 1 비아(310)가 제 1 ILD층(300)에 형성된다. 일부 실시예에서, 제 1 비아(310)는 도 4 및 도 5에 도시된 비아(174)에 대응한다. 이어서, 도 13b에 도시된 바와 같이, 비아(310) 및 제 1 ILD층(300) 위에 제 2 ILD층(320)이 형성된다. 또한, 도 13c에 도시된 바와 같이, 하나 이상의 리소그래피 및 에칭 동작을 사용하여 구멍 또는 개구부(325)가 형성된다. 다음, 도 13d에 도시된 바와 같이, 개구부(325)는 셀렉터 재료로 메워진다. 일부 실시예에서, 셀렉터가 CVD, PVD, 및/또는 ALD에 의해 개구부(325) 내에 또는 제 2 ILD층(320)의 상부 표면 위에 형성되고, 이어서 제 2 ILD층(320)의 상부 표면 상에 형성된 과잉층(excess layer)을 제거하기 위해 CMP 동작이 수행된다. 셀렉터 재료층(330)은 도 4 및 도 5에 도시된 셀렉터 재료층(140)에 대응한다. 이어서, 도 13e에 도시된 바와 같이, 제 3 ILD층(340)이 형성되고, 이어서, 도 13f에 도시된 바와 같이, 제 2 비아(350)가 형성된다. 일부 실시예에서, 제 2 비아(350)는 도 4 및 도 5에 도시된 비아(175)에 대응한다.
도 14는 SOT-MRAM 디바이스의 순차적 제조 동작을 도시하는 순서도이다. 순차적 제조 프로세스에서, 도 14에 도시된 단계 이전, 동안, 및 이후, 하나 이상의 부가 동작이 제공될 수 있으며, 이하에서 설명된 동작 중에 일부는 부가적인 방법 실시예를 위해 대체되거나 제거될 수 있다는 것을 이해할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1 내지 도 13f과 관련하여 설명된 재료, 구성, 치수, 프로세스, 및/또는 동작은 후술되는 실시예에 채용될 수 있고, 그에 대한 상세한 설명은 생략될 수 있다.
도 14의 S1410에서, FET와 같은 트랜지스터가 형성된다. 그 트랜지스터는 SOT-MRAM 셀을 위한 스위칭 트랜지스터(switching transistor), 및 회로의 제어 및 동작을 위한 로직 트랜지스터(logic transistor)를 포함한다. 트랜지스터 위에 하나 이상의 ILD층이 형성된 후, S1420에서 비트 라인이 형성된다. 비트 라인은 Cu, W, Ni, Co, Ti, 또는 임의의 다른 적절한 재료와 같은, 하나 이상의 도전성 재료로 만들어진다. 일부 실시예에서, 비트 라인은 트랜지스터의 소스/드레인 영역과 직접 접촉하는 로컬 인터커넥트(local interconnect)로 형성된다. 비트 라인 위에 하나 이상의 ILD층이 형성된 후, 예를 들어 도 11a 내지 도 11g에 관련하여 설명된 동작에 의해, S1430에서 MTJ 막 스택이 형성된다. 또한, 예를 들어 도 11h 내지 도 11k와 관련하여 설명된 동작에 의해, S1440에서 MTJ 막 스택 위에 SOT 유도 배선이 각각 형성된다. 하나 이상의 ILD층이 SOT 유도 배선 위에 형성된 후, 예를 들어 도 13a 내지 도 13f와 관련하여 설명된 동작에 의해, S1450에서 셀렉터 재료층이 형성된다. 또한, S1460에서 소스 라인이 형성된다. 일부 실시예에서, 하나 이상의 ILD층이 셀렉터 재료층 위에 형성된 후, 소스 라인이 형성된다. 다른 실시예에서, 셀렉터 재료층과 동일한 레벨에서 소스 라인이 형성된다. 이어서, 셀렉터 재료층 및 소스 라인 위에 하나 이상의 ILD층이 형성된 후, S1470에서 라이트 워드 라인이 형성된다.
본 개시 내용에서, 셀렉터 재료층은 SOT 유도 배선에 연결되는 스위칭 디바이스로서 사용되는 반면, FET는 MTJ 막 스택(100)의 하부에 연결되는 스위칭 디바이스로서 사용된다. 셀렉터 재료층이 MTJ 막 스택의 하부에 연결되고 FET가 SOT 유도 배선에 결합되는 구조와 비교하여, MTJ 막 스택의 터널 자기 저항 효과(tunnel magnetic resistance effect)의 열화 및 리드 장애 문제를 억제할 수 있다.
모든 장점이 본 명세서에서 반드시 논의된 것은 아니며, 모든 실시예 또는 예에 대해 특별한 장점이 요구되지 않으며, 다른 실시예 또는 예는 다른 장점을 제공할 수 있는 것을 이해할 것이다.
본 개시 내용의 일 양태에 따라, 자기 메모리 디바이스가 자기 터널 접합(magnetic tunnel junction, MTJ) 스택, MTJ 스택 위에 배치되는 스핀 궤도 토크(spin-orbit torque, SOT) 유도 배선, SOT 유도 배선의 제 1 단에 연결되는 제 1 단자, SOT 유도 배선의 제 2 단에 연결되는 제 2 단자, 및 제 1 단자에 연결되는 셀렉터층을 포함한다. 상기 및 하기의 실시예 중의 하나 이상에서, 자기 메모리 디바이스는, MTJ 스택 아래에 배치되고, MTJ 스택에 연결되며, 스위칭 디바이스에 연결되는 하부 전극을 더 포함한다. 상기 및 하기의 실시예 중의 하나 이상에서, MTJ 스택은 자유 자성층으로서의 제 1 자성층, 제 1 자성층 아래에 배치되는 비자성 스페이서층, 및 스페이서층 아래에 배치되는 기준 자성층으로서의 제 2 자성층을 포함한다. SOT 유도 배선은 제 1 자성층 위에 배치된다. 상기 및 하기의 실시예 중의 하나 이상에서, MTJ 스택은 제 1 자성층과 SOT 유도 배선 사이에 배치되는 계면층을 더 포함한다. 상기 및 하기의 실시예 중의 하나 이상에서, 제 1 자성층은 FexCoyB1-x-y이고, 여기서 0.50 ≤ x ≤ 0.70 및 0.10 ≤ y ≤ 0.30이다. 상기 및 하기의 실시예 중의 하나 이상에서, 제 2 자성층은 Co, Fe, 및 B의 층, 및 Fe 및 B의 층 중에 적어도 하나를 포함한다. 상기 및 하기의 실시예 중의 하나 이상에서, MTJ 스택은 제 2 자성층 아래에 제 3 자성층을 더 포함하고, 제 3 자성층은 제 2 자성층과는 상이한 조성을 갖는다. 상기 및 하기의 실시예 중의 하나 이상에서, SOT 유도 배선은 W, Ta, Mo, 및 IrMn의 하나 이상의 층을 포함한다. 상기 및 하기의 실시예 중의 하나 이상에서, SOT 유도 배선은 W, Ta, 또는 Mo로 만들어진 하부층 및 IrMn으로 만들어진 상부층을 포함한다. 상기 및 하기의 실시예 중의 하나 이상에서, 셀렉터층은 HfOx(식중, 0 < x < 2)을 포함한다.
본 개시 내용의 다른 양태에 따라, 자기 메모리는 제 1 워드 라인, 비트 라인, 제 2 워드 라인, 소스 라인, 및 메모리 셀을 포함한다. 메모리 셀은 자기 터널 접합(magnetic tunnel junction, MTJ) 스택, MTJ 스택의 일단에 연결되는 스핀 궤도 토크(spin-orbit torque, SOT) 유도 배선, SOT 유도 배선의 제 1 단에 연결되는 제 1 단자, SOT 유도 배선의 제 2 단에 연결되고 소스 라인에 연결되는 제 2 단자, MTJ 스택의 타단에 연결되는 제 3 단자, 제 1 단자에 연결되고 제 2 워드 라인에 연결되는 셀렉터층, 및 제 3 단자 및 비트 라인에 연결되는 스위칭 트랜지스터로서, 게이트가 워드 라인에 연결되는 스위칭 트랜지스터를 포함한다. 상기 및 하기의 실시예 중의 하나 이상에서, 소스 라인은 전류 소스에 연결된다. 상기 및 하기의 실시예 중의 하나 이상에서, SOT 유도 배선은 MTJ 스택 위에 배치되고, 제 3 단자는 MTJ 스택 아래에 배치되고, 스위칭 트랜지스터는 제 3 단자 아래에 배치된다. 상기 및 하기의 실시예 중의 하나 이상에서, 비트 라인은 스위칭 트랜지스터와 제 3 단자 사이에 수직 방향을 따라 위치한다. 상기 및 하기의 실시예 중의 하나 이상에서, 셀렉터층은 SOT 유도 배선과 제 2 워드 라인 사이에 수직 방향을 따라 위치한다. 상기 및 하기의 실시예 중의 하나 이상에서, 소스 라인은 SOT 유도 배선과 제 2 워드 라인 사이에 수직 방향을 따라 위치한다. 상기 및 하기의 실시예 중의 하나 이상에서, 소스 라인은 셀렉터층과 워드 라인 사이에 수직 방향을 따라 위치한다.
본 개시 내용의 다른 양태에 따라, 자기 메모리는 제 1 워드 라인, 제 2 워드 라인, 비트 라인, 라이트 워드 라인, 제 1 소스 라인, 제 2 소스 라인, 제 1 메모리 셀, 및 제 2 메모리 셀을 포함한다. 각각의 제 1 및 제 2 메모리 셀은 자기 터널 접합(magnetic tunnel junction, MTJ) 스택, MTJ 스택의 일단에 연결되는 스핀 궤도 토크(spin-orbit torque, SOT) 유도 배선, SOT 유도 배선의 제 1 단부에 연결되는 제 1 단자, SOT 유도 배선의 제 2 단부에 연결되는 제 2 단자, MTJ 스택의 다른 쪽 단부에 연결되는 제 3 단자, 제 1 단자 및 라이트 워드 라인에 연결되는 셀렉터층, 및 제 3 단자에 연결되는 드레인 및 비트 라인에 연결되는 소스를 갖는 스위칭 트랜지스터를 포함한다. 제 1 메모리 셀의 제 2 단자는 제 1 소스 라인에 연결되고, 제 2 메모리 셀의 제 2 단자는 제 2 소스 라인에 연결되고, 제 1 스위칭 트랜지스터의 게이트는 제 1 워드 라인에 연결되고, 제 2 스위칭 트랜지스터의 게이트는 제 2 워드 라인에 연결된다. 상기 및 하기의 실시예 중의 하나 이상에서, SOT 유도 배선은 MTJ 스택 위에 배치되고, 제 3 단자는 MTJ 스택 아래에 배치되고, 스위칭 트랜지스터는 제 3 단자 아래에 배치된다. 상기 및 하기의 실시예 중의 하나 이상에서, MTJ 스택은 자유 자성층으로서의 제 1 자성층, 제 1 자성층 아래에 배치되는 비자성 스페이서층, 및 스페이서층 아래에 배치되는 기준 자성층으로서의 제 2 자성층을 포함한다. SOT 유도 배선은 제 1 자성층 위에 배치된다.
본 개시 내용의 다른 양태에 따라, 상기한 내용에서 제시한 바에 따르는 자기 메모리 디바이스 동작 방법에서, 스위칭 트랜지스터가 오프(off)되면서, 전류가 소스 라인에서 셀렉터 재료층을 통해 제 2 워드 라인으로 흐름으로써 제 1 유형의 데이터가 MTJ 막 스택에 라이팅된다.
본 개시 내용의 다른 양태에 따라, 상기한 내용에서 제시한 바에 따르는 자기 메모리 디바이스 동작 방법에서, 스위칭 트랜지스터가 오프(off)되면서, 전류가 제 2 워드 라인에서 셀렉터 재료층을 통해 소스 라인으로 흐름으로써 제 2 유형의 데이터가 MTJ 막 스택에 라이팅된다.
본 개시 내용의 다른 양태에 따라, 상기한 내용에서 제시한 바에 따르는 자기 메모리 디바이스 동작 방법에서, 스위칭 트랜지스터가 온(on)됨으로써 데이터가 MTJ 막 스택으로부터 리딩되어, 셀렉터 재료층이 오프(off)되면서 전류가 소스 라인으로부터 리드 비트 라인으로 흐른다.
본 개시의 일 양태에 따라, 자기 메모리 제조 방법에서, 기판 위에 스위칭 트랜지스터가 형성되고, 비트 라인이 형성되고, MTJ 막 스택이 형성되고, MTJ 막 스택 위에 SOT 유도 배선이 형성되고, 셀렉터 재료층이 SOT 유도 배선의 일단에 연결되도록 SOT 유도 배선 위에 셀렉터 재료층이 형성되고, 소스 라인이 SOT 유도 배선의 타단에 연결되도록 소스 라인이 형성되며, 셀렉터 재료층 및 소스 라인 위에 제 2 워드 라인이 형성된다. 상기 및 하기의 실시예 중의 하나 이상에서, MTJ 스택은 자유 자성층으로서의 제 1 자성층, 제 1 자성층 아래에 배치되는 스페이서층, 및 스페이서층 아래에 배치되는 기준 자성층으로서의 제 2 자성층을 포함한다. 상기 및 하기의 실시예 중의 하나 이상에서, SOT 유도 배선은 W, Ta, Mo, 및 IrMn의 하나 이상의 층을 하부층 및 TiN, Ru, Ti, TaN, 및 Al 중 하나 이상으로 만들어진 상부층을 포함하고, MTJ 막 스택 위에 위치한 상부층의 일부가 트리밍된다.
상기한 내용은 당업자가 본 개시 내용의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예 또는 예의 특징을 개략적으로 설명한다. 당업자라면 본 명세서에서 소개된 실시예 또는 예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식할 것이다. 또한, 당업자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 치환, 및 수정을 행할 수 있다는 것을 이해할 것이다.
(실시예 1)
자기 메모리 디바이스로서,
자기 터널 접합(magnetic tunnel junction(MTJ)) 스택;
상기 MTJ 스택 위에 배치되는 스핀 궤도 토크(spin-orbit torque(SOT)) 유도 배선;
상기 SOT 유도 배선의 제 1 단에 연결되는(coupled) 제 1 단자;
상기 SOT 유도 배선의 제 2 단에 연결되는 제 2 단자; 및
상기 제 1 단자에 연결되는 셀렉터층
을 포함하는, 자기 메모리 디바이스.
(실시예 2)
실시예 1에 있어서,
상기 MTJ 스택의 아래에 배치되고, 상기 MTJ 스택에 연결되며, 스위칭 디바이스에 연결되는 하부 전극을 더 포함하는, 자기 메모리 디바이스.
(실시예 3)
실시예 2에 있어서,
상기 MTJ 스택은,
자유 자성층으로서의 제 1 자성층,
상기 제 1 자성층 아래에 배치되는 비자성 스페이서층, 및
상기 스페이서층 아래에 배치되는, 기준 자성층으로서의 제 2 자성층을 포함하고,
상기 SOT 유도 배선은 상기 제 1 자성층 위에 배치되는, 자기 메모리 디바이스.
(실시예 4)
실시예 3에 있어서,
상기 MTJ 스택은 상기 제 1 자성층과 상기 SOT 유도 배선 사이에 배치되는 계면층을 더 포함하는, 자기 메모리 디바이스.
(실시예 5)
실시예 3에 있어서,
상기 제 1 자성층은 FexCoyB1-x-y이고, 0.50 ≤ x ≤ 0.70 및 0.10 ≤ y ≤ 0.30인, 자기 메모리 디바이스.
(실시예 6)
실시예 5에 있어서,
상기 제 2 자성층은 Co, Fe, 및 B의 층 및 Fe 및 B의 층 중에 적어도 하나를 포함하는, 자기 메모리 디바이스.
(실시예 7)
실시예 3에 있어서,
상기 MTJ 스택은 상기 제 2 자성층 아래에 제 3 자성층을 더 포함하고, 상기 제 3 자성층은 상기 제 2 자성층과는 상이한 조성을 갖는, 자기 메모리 디바이스.
(실시예 8)
실시예 1에 있어서,
상기 SOT 유도 배선은 W, Ta, Mo, 및 IrMn의 하나 이상의 층을 포함하는, 자기 메모리 디바이스.
(실시예 9)
실시예 1에 있어서,
상기 SOT 유도 배선은 W, Ta 또는 Mo로 만들어진 하부층 및 IrMn으로 만들어진 상부층을 포함하는, 자기 메모리 디바이스.
(실시예 10)
실시예 1에 있어서,
상기 셀렉터층은 HfOx(식중, 0 < x < 2)을 포함하는, 자기 메모리 디바이스.
(실시예 11)
자기 메모리로서,
제 1 워드 라인;
비트 라인;
제 2 워드 라인;
소스 라인; 및
메모리 셀을 포함하며,
상기 메모리 셀은,
자기 터널 접합(magnetic tunnel junction(MTJ)) 스택,
상기 MTJ 스택의 일단에 연결되는 스핀 궤도 토크(spin-orbit torque(SOT)) 유도 배선,
상기 SOT 유도 배선의 제 1 단에 연결되는 제 1 단자,
상기 SOT 유도 배선의 제 2 단에 연결되고 상기 소스 라인에 연결되는 제 2 단자,
상기 MTJ 스택의 타단에 연결되는 제 3 단자,
상기 제 1 단자에 연결되고 상기 제 2 워드 라인에 연결되는 셀렉터층, 및
상기 제 3 단자 및 상기 비트 라인에 연결되는 스위칭 트랜지스터를 포함하며,
상기 스위칭 트랜지스터의 게이트가 상기 워드 라인에 연결되는, 자기 메모리.
(실시예 12)
실시예 11에 있어서,
상기 소스 라인은 전류 소스에 연결되는, 자기 메모리.
(실시예 13)
실시예 11에 있어서,
상기 SOT 유도 배선은 상기 MTJ 스택 위에 배치되고,
상기 제 3 단자는 상기 MTJ 스택 아래에 배치되고,
상기 스위칭 트랜지스터는 상기 제 3 단자 아래에 배치되는, 자기 메모리.
(실시예 14)
실시예 13에 있어서,
상기 비트 라인은 상기 스위칭 트랜지스터와 상기 제 3 단자 사이에 수직 방향을 따라 위치하는, 자기 메모리.
(실시예 15)
실시예 13에 있어서,
상기 셀렉터층은 상기 SOT 유도 배선과 상기 제 2 워드 라인 사이에 수직 방향을 따라 위치하는, 자기 메모리.
(실시예 16)
실시예 13에 있어서,
상기 소스 라인은 상기 SOT 유도 배선과 상기 제 2 워드 라인 사이에 수직 방향을 따라 위치하는, 자기 메모리.
(실시예 17)
실시예 16에 있어서,
상기 소스 라인은 상기 셀렉터층과 상기 제 2 워드 라인 사이에 수직 방향을 따라 위치하는, 자기 메모리.
(실시예 18)
자기 메모리 제조 방법으로서,
기판 위에 스위칭 트랜지스터를 형성하는 단계;
상기 기판 위에 비트 라인을 형성하는 단계;
상기 기판 위에 MTJ 막 스택을 형성하는 단계;
상기 MTJ 막 스택 위에 SOT 유도 배선을 형성하는 단계;
셀렉터 재료층이 상기 SOT 유도 배선의 일단에 연결되도록 상기 SOT 유도 배선 위에 상기 셀렉터 재료층을 형성하는 단계;
소스 라인이 상기 SOT 유도 배선의 타단에 연결되도록 상기 소스 라인을 형성하는 단계, 및
상기 셀렉터 재료층 및 상기 소스 라인 위에 제 2 워드 라인을 형성하는 단계
를 포함하는, 자기 메모리 제조 방법.
(실시예 19)
실시예 18에 있어서, 상기 MTJ 막 스택은,
자유 자성층으로서의 제 1 자성층,
상기 제 1 자성층 아래에 배치되는 스페이서층, 및
상기 스페이서층 아래에 배치되는, 기준 자성층으로서의 제 2 자성층을 포함하는, 방법.
(실시예 20)
실시예 19에 있어서,
상기 SOT 유도 배선은 W, Ta, Mo, 및 IrMn의 하나 이상의 층을 하부층 및 TiN, Ru, Ti, TaN, 및 Al의 하나 이상의 층으로 만들어진 상부층을 포함하고,
상기 방법은 상기 MTJ 막 스택 위에 위치한 상기 상부층의 일부를 트리밍하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 자기 메모리 디바이스로서,
    자기 터널 접합(magnetic tunnel junction(MTJ)) 스택;
    상기 MTJ 스택 위에 배치되는 스핀 궤도 토크(spin-orbit torque(SOT)) 유도 배선;
    상기 SOT 유도 배선의 제 1 단에 연결되는(coupled) 제 1 단자;
    상기 SOT 유도 배선의 제 2 단에 연결되는 제 2 단자; 및
    상기 제 1 단자에 연결되는 셀렉터층
    을 포함하고,
    상기 MTJ 스택은,
    자유 자성층으로서의 제 1 자성층,
    상기 제 1 자성층 아래에 배치되는 비자성 스페이서층, 및
    상기 스페이서층 아래에 배치되는, 기준 자성층으로서의 제 2 자성층을 포함하고,
    상기 SOT 유도 배선은 상기 제 1 자성층 위에 배치되며,
    상기 MTJ 스택은 상기 제 1 자성층과 상기 SOT 유도 배선 사이에 배치되는 계면층을 더 포함하고, 상기 계면층은 Co 층을 포함하는, 자기 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 MTJ 스택의 아래에 배치되고, 상기 MTJ 스택에 연결되며, 스위칭 디바이스에 연결되는 하부 전극을 더 포함하는, 자기 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 자성층은 FexCoyB1-x-y이고, 0.50 ≤ x ≤ 0.70 및 0.10 ≤ y ≤ 0.30인, 자기 메모리 디바이스.
  4. 제 3 항에 있어서,
    상기 제 2 자성층은 Co, Fe, 및 B의 층 및 Fe 및 B의 층 중에 적어도 하나를 포함하는, 자기 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 MTJ 스택은 상기 제 2 자성층 아래에 제 3 자성층을 더 포함하고, 상기 제 3 자성층은 상기 제 2 자성층과는 상이한 조성을 갖는, 자기 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 SOT 유도 배선은 W, Ta, Mo, 및 IrMn의 하나 이상의 층을 포함하는, 자기 메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 SOT 유도 배선은 W, Ta 또는 Mo로 만들어진 하부층 및 IrMn으로 만들어진 상부층을 포함하는, 자기 메모리 디바이스.
  8. 제 1 항에 있어서,
    상기 셀렉터층은 HfOx(식중, 0 < x < 2)을 포함하는, 자기 메모리 디바이스.
  9. 자기 메모리로서,
    제 1 워드 라인;
    비트 라인;
    제 2 워드 라인;
    소스 라인; 및
    메모리 셀을 포함하며,
    상기 메모리 셀은,
    자기 터널 접합(magnetic tunnel junction(MTJ)) 스택,
    상기 MTJ 스택의 일단에 연결되는 스핀 궤도 토크(spin-orbit torque(SOT)) 유도 배선,
    상기 SOT 유도 배선의 제 1 단에 연결되는 제 1 단자,
    상기 SOT 유도 배선의 제 2 단에 연결되고 상기 소스 라인에 연결되는 제 2 단자,
    상기 MTJ 스택의 타단에 연결되는 제 3 단자,
    상기 제 1 단자에 연결되고 상기 제 2 워드 라인에 연결되는 셀렉터층, 및
    상기 제 3 단자 및 상기 비트 라인에 연결되는 스위칭 트랜지스터를 포함하며,
    상기 스위칭 트랜지스터의 게이트가 상기 워드 라인에 연결되고,
    상기 MTJ 스택은,
    자유 자성층으로서의 제 1 자성층,
    상기 제 1 자성층 아래에 배치되는 비자성 스페이서층, 및
    상기 스페이서층 아래에 배치되는, 기준 자성층으로서의 제 2 자성층을 포함하고,
    상기 SOT 유도 배선은 상기 제 1 자성층 위에 배치되며,
    상기 MTJ 스택은 상기 제 1 자성층과 상기 SOT 유도 배선 사이에 배치되는 계면층을 더 포함하고, 상기 계면층은 Co 층을 포함하는, 자기 메모리.
  10. 자기 메모리 제조 방법으로서,
    기판 위에 스위칭 트랜지스터를 형성하는 단계;
    상기 기판 위에 비트 라인을 형성하는 단계;
    상기 기판 위에 MTJ 막 스택을 형성하는 단계;
    상기 MTJ 막 스택 위에 SOT 유도 배선을 형성하는 단계;
    셀렉터 재료층이 상기 SOT 유도 배선의 일단에 연결되도록 상기 SOT 유도 배선 위에 상기 셀렉터 재료층을 형성하는 단계;
    소스 라인이 상기 SOT 유도 배선의 타단에 연결되도록 상기 소스 라인을 형성하는 단계, 및
    상기 셀렉터 재료층 및 상기 소스 라인 위에 제 2 워드 라인을 형성하는 단계
    를 포함하고,
    상기 MTJ 막 스택은,
    자유 자성층으로서의 제 1 자성층,
    상기 제 1 자성층 아래에 배치되는 비자성 스페이서층, 및
    상기 스페이서층 아래에 배치되는, 기준 자성층으로서의 제 2 자성층을 포함하고,
    상기 MTJ 막 스택은 상기 제 1 자성층과 상기 SOT 유도 배선 사이에 배치되는 계면층을 더 포함하고, 상기 계면층은 Co 층을 포함하는, 자기 메모리 제조 방법.
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