CN113299821A - 磁存储器件 - Google Patents

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CN113299821A CN202110476411.8A CN202110476411A CN113299821A CN 113299821 A CN113299821 A CN 113299821A CN 202110476411 A CN202110476411 A CN 202110476411A CN 113299821 A CN113299821 A CN 113299821A
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林世杰
李乾铭
宋明远
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Abstract

磁存储器件包括自旋轨道扭矩(SOT)感应结构，该结构可以被应变和无种子并形成有垂直磁各向异性。磁隧道结(MTJ)堆叠件设置在SOT感应结构上。间隔层可以使SOT感应结构与MTJ堆叠件之间的层解耦或使MTJ堆叠件内的层解耦。SOT感应结构的一端可以耦合至第一晶体管，而SOT感应结构的另一端耦合至第二晶体管。

Description

磁存储器件
技术领域
本申请的实施例涉及磁存储器件。
背景技术
磁随机存取存储器(MRAM)提供与易失性静态随机存取存储器 (SRAM)相当的性能，并具有与易失性动态随机存取存储器(DRAM) 相当的功耗，并且具有相当的密度。与非易失性存储器(NVM)闪存相比， MRAM提供了更快的访问时间，并且随时间经历最小的退化，而闪存只能 重写有限的次数。MRAM的一种类型是自旋转移扭矩磁随机存取存储器 (STT-MRAM)。STT-MRAM利用至少部分由通过MTJ驱动的电流写入 的磁隧道结(MTJ)。MRAM的另一种类型是自旋轨道扭矩(SOT)MRAM (SOT-MRAM)，其通常所需的开关电流比STT-MRAM低。
发明内容
本申请的实施例提供一种磁存储器件，包括：第一自旋轨道扭矩(SOT) 感应结构，所述第一SOT感应结构包括具有垂直磁各向异性的霍尔金属； 第一磁隧道结(MTJ)堆叠件，设置在所述第一SOT感应结构上方；第一 导线，耦合至所述第一SOT感应结构的第一侧；以及第二导线，耦合至所 述第一SOT感应结构的第二侧。
本申请的实施例提供一种磁存储器件，包括：第一自旋轨道扭矩(SOT) 感应结构，所述第一SOT感应结构包括霍尔金属；磁隧道结(MTJ)堆叠 件，设置在所述第一SOT感应结构上方，所述MTJ堆叠件包括插入在所 述MTJ堆叠件的自由层和第一SOT感应结构之间的间隔层；第一导线， 耦合至第一SOT感应结构的第一侧；以及第二导线，耦合至第一SOT感 应结构的第二侧。
本申请的实施例提供一种磁存储器件，包括：第一自旋轨道扭矩(SOT) 感应结构，所述第一SOT感应结构包括具有垂直磁各向异性的多层霍尔金 属；第一磁隧道结(MTJ)堆叠件，设置在所述第一SOT感应结构上方； 第一晶体管的第一源极/漏极，耦合至所述第一SOT感应结构的第一侧的； 以及第二晶体管的第二源极/漏极，耦合至所述第一SOT感应结构的第二侧。
本申请的实施例提供了应变铁磁霍尔金属SOT层。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方 面。注意，根据工业的标准实践，各种部件未按比例绘制。实际上，为了 清楚起见，可以任意地增加或减小各种部件的尺寸。
图1是根据一些实施例的SOT-MRAM单元的示意图。
图2是根据一些实施例的SOT-MRAM单元的示意图。
图3A和3B是根据各种实施例的SOT感应结构的示意图。
图4是根据一些实施例的SOT-MRAM器件的截面图。
图5至图14是根据一些实施例的用于形成SOT-MRAM器件的中间步 骤。
图15是根据一些实施例的SOT-MRAM器件的截面图。
图16是根据一些实施例的SOT-MRAM器件的立体图。
图17是根据一些实施例的SOT-MRAM器件的电路图。
图18示出了根据一些实施例的SOT-MRAM单元的操作。
具体实施方式
以下公开提供了用于实现本发明的不同部件的许多不同的实施例或示 例。下面描述组件和布置的特定示例以简化本公开。当然，这些仅是示例， 而无意于进行限制。例如，在下面的描述中，在第二部件之上或上的第一 部件的形成可以包括其中第一和第二部件直接接触形成的实施方式，并且 还可以包括其中在第一部件和第二部件之间形成附加部件的实施方式，使 得第一和第二部件可以不直接接触。另外，本公开可以在各个示例中重复 参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指 示所讨论的各种实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下 部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个 元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方 位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以 以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描 述符可以同样地作出相应的解释。另外，术语“由...制成”可以表示“包 含”或“由...组成”。此外，在随后的制造工艺中，在所描述的操作之中/ 之间可能存在一个或多个附加操作，并且操作顺序可以改变。在本公开中， 短语“A、B和C之一”是指“A、B和/或C”(A、B、C，A和B，A和 C，B和C，或A、B和C)，除非另有说明，否则不表示来自A的一个元 素、来自B的一个元素和来自C的一个元素。关于一个实施例描述的材料、 配置、尺寸、工艺和/或操作可以在其他实施例中采用，并且可以省略其详 细说明。
实施例使用各种技术来增强SOT-MRAM器件的效率和操作，以控制 MRAM膜堆叠件的自旋和有效电阻。一些实施例使用应变为具有强垂直磁 各向异性(PMA)的霍尔金属SOT感应结构。SOT感应结构可以直接在介 电层上构建而无需种子层，以保持高自旋霍尔角(SHA)。可以在SOT感 应结构和SOT-MRAM的磁隧道结(MTJ)膜堆叠件之间放置磁耦合调谐间隔件，以便从SOT感应结构内部产生的磁场可以帮助MTJ膜堆叠件的自 由层切换。实施例可以被组合并用在其他MTJ膜堆叠件布置上，以在减小 的电流需求下提供SOT切换。
自旋扭矩传递磁随机存取存储器(STT-MRAM)是用于CMOS集成电 路(IC)的下一代存储技术之一。但是，诸如低级高速缓存之类的快速访 问应用程序需要快速访问时间，但是写入速度通常比读取速度慢。用于中 央处理单元(CPU)和/或微控制器(MCU)的缓存应用程序还需要低功耗。 然而，STT-MRAM在写入操作期间需要大量电流来改变磁化状态。 STT-MRAM单元通常包括具有自由磁层、参考或钉扎磁层以及隧道阻挡层 的磁隧道结(MTJ)膜堆叠件。磁层的磁化可以是平面内的或垂直于衬底 平面的。自由层是具有两个在能量上等效的磁态的磁层，其中自由层中的 磁化平行于或反平行于参考层的磁化。通过施加垂直于MTJ膜堆叠件的电 流，可以改变自由磁层的磁取向(或扭矩)，从而导致通过MTJ膜堆叠件的电阻发生变化，从而有效地将数据写入STT-MRAM单元。
相比之下，通过自旋轨道扭矩(SOT)进行的磁开关有潜力在写入电 流和速度上提供数量级的改善，这使SOT在高速、低功耗的高速缓存存储 器应用中大有前途。
在SOT-MRAM中，使用由与MTJ膜堆叠件的自由磁层相邻的电流流 动产生的自旋轨道相互作用效应来切换MTJ膜堆叠件的自由磁层的磁矩。 该电流可以在SOT感应结构中流动。操纵自由磁层的方向会导致MTJ膜 堆叠件的电阻发生变化，该电阻变化可用于在单元中记录数据值。自由磁 层的磁矩可以仅通过自旋轨道扭矩或通过辅助磁场来切换。SOT-MRAM有 三种通用类型，它们取决于自由磁层的磁化强度和流过SOT感应结构的写 入电流之间的取向关系。x型SOT-MRAM具有平行于通过SOT感应结构 的电流的自由磁层矩和与SOT感应结构中的电流平面正交的辅助磁场。y 型SOT-MRAM具有自由磁层矩，该磁层矩垂直于(但与之位于同一平面) 通过SOT感应结构的电流方向。Z型SOT-MRAM具有与通过SOT感应结构的电流平面正交的自由磁层矩，并且需要与电流平行的辅助磁场。
尽管本公开总体上涉及一种x型SOT-MRAM，但是本文所讨论的某些 方面可以转移到其他类型的SOT-MRAM器件，如下面将要讨论的。在x 型SOT-MRAM器件中，切换自由磁层的辅助磁场可能在单元外部产生， 从而使单元结构复杂化。本公开的实施例以几种方式改善了性能。在本公 开的一些实施例中，提供了应变铁磁SOT感应结构。应变铁磁SOT感应 结构不仅提供SOT电流，还提供内置的垂直磁场，该磁场由其平行磁各向 异性(PMA)产生，并有助于自由磁层扭矩的切换。在这些实施例中的一 些实施例中，可以在没有种子层的情况下形成应变铁磁SOT感应结构。在 本公开的一些实施例中，可以在MTJ膜堆叠件和SOT感应结构之间提供 间隔层以调节其间的磁耦合。特殊地调整间隔层的厚度用于优化垂直SOT 感应结构和平面内自由磁层之间的磁耦合强度，以在不影响读取操作的情 况下提高写入效率。最佳耦合提供了产生切换自由磁层的磁矩所需的正交 辅助磁场的能力，而无需外部磁场，从而简化了存储单元的设计和操作。 这些实施例也可以以各种组合来组合。
图1示出了根据本公开的一些实施例的SOT-MRAM单元90(参见图 2)的SOT-MRAM功能元件的示意图。这些元件可以包括底部电极5和/ 或缓冲层7、SOT感应结构10和MTJ膜堆叠件100。应当理解，这些层可 以包括包含不同材料的多个子层，这将在下文中详细讨论。SOT感应结构 10用作自旋轨道相互作用有源层，以提供对MTJ膜堆叠件100的感应影响。SOT感应结构10是垂直霍尔金属(p-HM)结构，并且可替代地称为p-HM 结构10。
MTJ膜堆叠件100还可包括各种配置。在一些实施例中，诸如图1所 示，在SOT感应结构10上方设置有自由层30，在自由层30上方设置有阻 挡层40，并且在阻挡层40上方设置了参考层50。在一些实施例中，磁耦 合调谐间隔层20(例如，间隔层20A和/或间隔层20B)可以插入在SOT 感应结构10和自由层30之间。其他实施例可以对MTJ膜堆叠件使用其他 布置。例如，在一些实施例中，图1的结构可以被倒置，包括MTJ膜堆叠 件100的所有层。如图所示，MTJ膜堆叠件100包括钉扎层60并且是“顶 部钉扎”。在反转MTJ膜堆叠件100的结构的实施例中，所得的膜堆叠件 将被认为是“底部钉扎”。这将在下面进一步详细讨论。
参考图1，使用自旋轨道扭矩效应来切换自由层30的磁矩。在一些实 施例中，仅使用自旋轨道扭矩效应来切换自由层30的磁矩。在其他实施例 中，使用效应的组合来切换自由层30的磁矩。例如，自由层30的磁矩使 用自旋传递扭矩作为主要效应来切换，该主效应可以通过自旋轨道扭矩效 应来辅助。在其他实施例中，主要切换机构是自旋轨道扭矩效应。在这样 的实施例中，包括但不限于自旋转移扭矩的另一效应可以帮助切换。
SOT感应结构10可以形成在可选的底部电极5和/或可选的缓冲层7 上方。底部电极5可以包括一层或多层的Cu、W、Ta、TiN、TaN、Ru、 Au、和铝。在一些实施例中，缓冲层可以用作上面的SOT感应结构10的 结构间隔层，即，将底部电极5的结构与SOT感应结构10的结构分开。 在一些实施例中，缓冲层还可以用作SOT感应结构10的种子层。在一些 实施例中，缓冲层7可以包括具有隧穿能力的薄沉积的绝缘材料层，例如 沉积到2埃和9埃之间的厚度的MgO。
如上所述，SOT感应结构10是具有强自旋轨道相互作用并且可以用于 切换自由层30的磁矩的自旋轨道有源界面。SOT感应结构10用于产生自 旋轨道磁场Hz。更具体地，通过SOT感应结构10在平面中驱动电流Jc。 因为SOT感应结构10是垂直的霍尔金属(p-HM)，所以自旋轨道磁场 Hz产生为与当前Jc的方向垂直(正交)。该自旋轨道磁场Hz等于磁化时 的自旋轨道扭矩T，其中自由磁层30中的T＝–γ[M×Hz]。因此，扭矩和磁场 可互换地称为自旋轨道磁场和自旋轨道扭矩。这反映了一个事实，即自旋 轨道相互作用是自旋轨道扭矩和自旋轨道磁场的起源。对于在SOT感应结 构10中的平面中驱动的电流Jc和自旋轨道相互作用，发生自旋轨道扭矩。 相反，自旋转移扭矩是由于流过自由层30、阻挡层40和参考层50的垂直 平面电流，该电流将自旋极化的电荷载流子注入到自由层30中。T可以使 自由层30的磁矩从平行于易轴的平衡状态迅速偏转。自旋轨道扭矩T可使 自由层30的磁化倾斜比具有相似最大振幅的常规STT扭矩快得多。在一 些实施例中，可以使用自旋轨道扭矩来完成切换。在其他实施例中，可以 使用诸如自旋转移扭矩的另一种机制来完成切换。因此，所产生的自旋轨 道磁场/自旋轨道扭矩可用于切换自由层30的磁矩。
SOT感应结构10包括多层，如虚线所示。如上所述，图1的SOT感 应结构10是p-HM，或者换句话说具有垂直于平面的磁各向异性(PMA)。 下面参照图3A和图3B更详细地讨论SOT感应结构10的构造和材料。
一些实施例利用应变的SOT感应结构10，该结构提供了高PMA和高 自旋霍尔角(SHA)，而无需厚的(例如，在1nm和10nm之间)重金属 种子层(例如，钽)。重金属种子层可用于实现高PMA，重金属种子层通 常会稀释SHA。换句话说，较厚的重金属种子层提供了电流分流路径，而 没有SHA影响。因此，如果可以维持高的PMA，则消除重金属晶种层的 使用或减小重金属晶种层的厚度有利于增加SHA。高PMA和高SHA有益 于开关效率，因此可降低切换自由层时的写入电流。
如上所述，SOT感应结构10使用霍尔金属，使得SOT感应结构10的 相互作用包括自旋霍尔效应。对于自旋霍尔效应，在SOT感应结构10的 平面中驱动电流Jc(即，在平面中的电流，基本上在图1中的x-y平面中)。 换句话说，垂直于包括SOT感应结构10和自由层30的膜的堆叠方向(即， 垂直于表面的法线，图1中的z方向)驱动电流Jc。具有垂直于电流方向并垂直于表面法线(z方向)的特定方向的自旋的电荷载流子累积在SOT 感应结构10的表面。这种扩散导致自由层30的磁化强度上的扭矩T。如 上所述，由于磁化强度上的扭矩等于磁化强度上的有效磁场，因此自旋累 积等效地导致自由层30上的磁场Hz。自旋霍尔效应的自旋轨道磁场是自旋 轨道极化与自由层30的磁矩的叉积。因此，扭矩的大小与平面内成比例。 电流密度Jc和载流子的自旋极化。当由自旋霍尔效应引起的极化平行于自 由层30的易轴时，自旋霍尔效应可用于切换图1所示的磁堆叠件。通过 SOT感应结构10在平面上驱动电流脉冲。所得的自旋轨道扭矩T抵消阻尼 扭矩，这使得自由层30的磁化以类似于常规STT切换的方式切换。
自由层30是具有可切换的磁矩的数据存储层。在SOT-MRAM单元90 的MTJ膜堆叠件100内，自由层30用作状态保持层，并且其磁态确定 SOT-MRAM单元90的状态。层30是可控的(例如，通过控制在SOT感 应结构10中流动的电流)，并且通过以这种方式控制自由层30的磁矩， 可以将SOT-MRAM单元90的电阻设置为高电阻状态或低电阻状态。 SOT-MRAM单元90是处于高电阻状态还是低电阻状态取决于自由层30和 参考层50的磁化的相对取向(关于参考层50的更多细节，请参见下文)。
自由层30可以由一种或多种铁磁材料形成，例如钴铁硼(CoFeB)、 钴/钯(CoPd)、钴铁(CoFe)、钴铁硼钨(CoFeBW)、镍铁(NiFe)、 Ru、Co、其合金、类似物或其组合。自由层30可以包括多层不同材料， 例如位于两层CoFeB之间的Ru层、位于两层CoFeB之间的Co层、或位 于两层CoFeB之间的Ru层和Co层，并且可以使用层或材料的其他构造。 在一些实施例中，自由层30的材料包括沉积为具有特定晶体取向【例如 (100)取向)】的晶体材料。自由层30的总厚度可以在约1nm和约4nm 之间。实施例利用具有平面内磁各向异性(IMA)的自由层30。自由层30 的合适厚度可以由自由层30的组成或自由层30的磁确定。
在一些实施例中，阻挡层40由一种或多种材料形成，诸如氧化镁和氧 化铝等、或其组合。在一些实施例中，阻挡层40的材料包括沉积为具有特 定晶体取向【例如(100)取向)】的晶体材料。可以沉积阻挡层40的材 料以具有与自由层30相同的晶体取向。在一些实施例中，阻挡层40可以 具有在约0.3nm与约3nm之间的厚度。在一些情况下，控制阻挡层40的 厚度可以帮助控制MTJ膜堆叠件100的电阻(RMTJ)。例如，较厚的阻 挡层40可以增加MTJ膜堆叠件100的电阻。通过控制MTJ膜堆叠件100 的电阻RMTJ以匹配连接到SOT-MRAM单元90的电路的寄生电阻，可以 改善SOT-MRAM单元90的性能。在某些情况下，匹配电阻以这种方式可 以增加可以读取SOT-MRAM单元90的操作条件的范围。阻挡层40可以 足够薄，使得电子能够隧穿穿过阻挡层40。
参考层50是第二磁层，其磁矩不变。参考层50可以由与如上所述的 自由层30相同的任何材料制成，并且可以具有与自由层30相同的材料成 分。在一些实施例中，参考层50包括一层或多层的磁材料。在一些实施例 中，参考层50包括钴(Co)、铁(Fe)和硼(B)的组合的层，例如Co、 Fe和B；铁和硼；钴和铁；Co；等等。在一些实施例中，参考层50的材 料包括沉积为具有特定晶体取向【例如(100)取向)】的晶体材料。可以 沉积参考层50的材料以具有与阻挡层40相同的晶体取向。在一些实施例 中，参考层50的厚度在约0.2nm至约8nm的范围内。
钉扎层60是用于在固定方向上钉扎参考层50的自旋极化方向的硬偏 置层。固定参考层50的自旋极化方向可通过更改自由层30相对于参考层 50的自旋极化方向，使SOT-MRAM单元在低阻状态和高阻状态之间切换。 如果钉扎层60形成在参考层50上方，则图1所示的示例MTJ膜堆叠件100 可以被认为是“顶部钉扎”MTJ堆叠件。然而，在一些实施例中，MTJ膜 堆叠件100的层的顺序可以颠倒。在这样的实施例中，因为参考层50将形 成在钉扎层60上方，所以这样的MTJ膜堆叠件可以被认为是“底部钉扎” MTJ堆叠件。
在一些实施例中，钉扎层60可以包括不同材料的多层，并且可以被称 为合成反铁磁(SAF)层。例如，钉扎层60可以包括一个或多个铁磁层和 一个或多个非铁磁层的堆叠件。例如，钉扎层60可以由夹在两个铁磁层之 间的非铁磁层形成，或者可以是交替的非铁磁层和铁磁层的堆叠件。铁磁 层可以由诸如Co、Fe、Ni、CoFe、NiFe、CoFeB、CoFeBW、其合金等或其组合的材料形成。非铁磁层可以由诸如Cu、Ru、Ir、Pt、W、Ta、Mg 等或其组合的材料形成。在一些实施例中，钉扎层60的一个或多个铁磁层 可以具有在约2nm与约5nm之间的厚度。在一些实施例中，较厚的钉扎层 60可以具有更强的反铁磁特性，或者可以更坚固地抵抗外部磁场或热波动。 在一些实施例中，钉扎层60的非铁磁层的厚度可以在约2埃与约10埃之间。例如，钉扎层60可以包括Ru层，该Ru层的厚度在约4埃和约8.5埃 之间，但是其他层或厚度也是可能的。在一些实施例中，钉扎层60的一层 或多层包括沉积为具有特定晶体取向例如(111)取向的晶体材料。钉扎层 60可以形成为具有平面内磁各向异性(IMA)，即，在与钉扎层60的水平 方向相同的平面内。在一些实施例中，钉扎层60的总厚度在约3nm至25nm 的范围内。
在一些实施例中，钉扎层60可以包括反铁磁材料(AFM)层，例如 PtMn或IrMn，以提供强交换偏压来固定钉扎层。这形成了“旋转阀结构”， 并提供了固定层的更好的稳定性。如果没有AFM层，则钉扎层60的稳定 性较差，可以称为“伪自旋阀”。
盖层70可以是单层或多层结构，其既用于在后续工艺期间保护盖层 70下方的层，又用于提供用于覆盖的过孔或金属线连接的顶部电极。层可 由非铁磁材料形成，诸如诸如Cu、Ru、Ir、Pt、W、Ta、Mg、Ti、TaN、 TiN等或其组合。在一些实施例中，盖层70可以包括将另一非铁磁材料层 夹在中间的两个非铁磁材料层，诸如Cu、Ru、Ir、Pt、W、Ta、Mg、Ti、 TaN、TiN中的另一个或类似物。例如，在一些实施例中，盖层可以包括夹 在两层Ru之间的Ta或Ti。盖层70的厚度可以在约3nm至约25nm之间， 但是可以考虑其他厚度。在使用多个层作为盖层70的实施例中，每个层可 以在约1nm与约12nm之间。
顶部电极75可以设置在盖层70上。顶部电极75可以用于提供与耦合 至MTJ膜堆叠件100的顶部的导电图案的电连接。任何合适的材料，例如 钛、氮化钛、钽、氮化钽等或其组合。
在一些实施例中，间隔层20(例如，间隔层20A和/或间隔层20B)设 置在自由层30和SOT感应结构10之间。间隔层20放松了SOT感应结构 10和自由层30之间的交换耦合。由于SOT感应结构10具有PMA(垂直 磁各向异性)，而自由层30具有IMA(平面内磁各向异性)，间隔层20 用于调节SOT感应结构10和自由层30之间的交换耦合，使得它们可以保 持其特定的磁各向异性而没有两者之间的有害耦合效应。最佳耦合允许内 部产生场Hz，以在写操作期间辅助自由层30的切换。具有PMA的铁磁 SOT感应结构10增强了自旋霍尔角(SHA)，因此减小了写入电流。
间隔层20可以由金属材料或诸如金属氧化物的电介质材料形成。在间 隔层20由金属材料形成的情况下，间隔层20可以由诸如非铁磁金属材料 诸如W、Ru、Pt、Mo、Ti、Mg等的金属材料或其组合形成。在间隔层20 由电介质材料形成的情况下，间隔层20可以由诸如氧化镁(MgOx)、氧 化钴(CoOx)、氧化铝(AlOx)等或其组合的电介质材料形成。在一些实 施例中，间隔层20可以由多层形成，每个层可以是不同的材料，包括金属 材料和/或电介质材料。在一些实施例中，间隔层20A可以与SOT感应结 构10一起形成并图案化，并且可以具有与SOT感应结构10相似的足迹。 在一些实施例中，当图案化MTJ膜堆叠件100时，可以图案化间隔层20B， 使得间隔层20B可以具有与MTJ膜堆叠件100相似的足迹。在一些实施例 中，可以同时存在间隔层20A和间隔层20B。
间隔层20(包括间隔层20A和间隔层20B)的总厚度取决于自由层30 和SOT感应结构10的材料。间隔层20需要具有确定的最小厚度通过减小 自由层30和SOT感应结构10的交换耦合所需的最小厚度，间隔层20的 最大厚度由SOT效应确定。如果自由层30和SOT感应结构10太分开， 则SOT效应将减弱，从而降低了SOT效率(自旋霍尔角)并影响了磁阻。 同样，在间隔层20是介电材料的情况下，间隔层20的厚度影响MTJ膜堆 叠件100的电阻。取决于为间隔层20、自由层30和SOT感应结构10选择 的材料。间隔层20的总厚度可以在约2埃与约13埃之间。在一些实施例 中，诸如当间隔层20由氧化镁制成时，间隔层20的总厚度可以在约6.5 埃与约8.5埃之间。在其他实施例中，例如当间隔层20由镁制成时，间隔 层20的总厚度可以在约10埃与约13埃之间。在其他实施例中，例如当间 隔层20由钛制成时，间隔层20的总厚度可以在约6.5埃与约10埃之间。 在其他实施例中，例如当间隔层20由钨制成时，间隔层20的总厚度可以 在约5埃与约10埃之间。
图2示出了根据本公开的实施例的SOT-MRAM单元90的简化示意图。 在下面的实施例中，可以采用关于附图1描述的使用相似参考文献描述的 材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。
在一些实施例中，SOT感应结构10的一端耦合至开关器件【例如，场 效应晶体管(FET)】，在本文中称为FET110。在一些实施例中，SOT感 应结构10是通过一个或多个导电图案(例如通孔、布线、导线和/或焊盘) 耦合至FET 110(或FET1)的漏极(或源极)，并且FET的栅极通过一个 或多个导电图案耦合至字线WL1120。FET1的源极(或漏极)通过一个或 多个导电图案耦合至源极线SL1125。SOT感应结构10的另一端耦合至另 一开关器件【例如，场效应晶体管(FET)】，在本文中也称为FET 110 (或FET2)。在一些实施例中，SOT感应结构10通过一个或多个导电图 案耦合至FET2的漏极(或源极)，并且FET2的栅极通过一个或多个导电 图案耦合至世界线WL2120。FET2的源极(或漏极)通过一个或多个导电 图案耦合至源极线SL2125。
在一些实施例中，MTJ膜堆叠件100沿着竖直方向(膜堆叠方向)(Z 方向)设置在SOT感应结构10上方。在一些实施例中，间隔层20设置在 MTJ膜堆叠件100与SOT感应结构10之间。位线160通过一个或多个导 电图案电耦合至MTJ膜堆叠件100的顶部。
在一些实施例中，MTJ膜堆叠件100可以被倒置，并且SOT感应结构 10可以被布置在MTJ膜堆叠件100上方。在这样的实施例中，可以省略盖 层70并且顶部电极75(参见图1)可以变成底部电极5，而底部电极5可 以变成顶部电极75。MTJ膜堆叠件100的自由层30可以设置在倒置MTJ 膜堆叠件100的顶部。使用间隔层20的实施例可以具有在SOT感应结构 10和MTJ膜堆叠件100之间布置的间隔层。同样在这样的实施例中，布线 布置可以保持相同，并且FET1FET 110的漏极(或源极)耦合至FET 1FET 110的一端。SOT感应结构10和FET2FET110的漏极(或源极)通过导 电图案耦合至SOT感应结构的另一端。类似地，位线160可以通过一个或 多个导电图案耦合至MTJ膜堆叠件100的现在的底部。这些方面的变化将 在下面结合各个附图进行讨论。
使用如图2所示的元件的布置，SOT-MRAM单元90可以实现x型存 储元件，而无需使用外部辅助场来切换自由层30。另外，通过使用 SOT-MRAM单元90而不是STT-MRAM单元，功率需求较小，从而也可 以减小FET 110(FET1和FET2)的晶体管尺寸。在一些实施例中，SOT-MRAM器件的面积可以是同类的SRAM器件的面积的约50％至75％， 并且与STT-MRAM器件的面积约相同，同时需要更少的功率，从而提供更 快的切换，并且寿命更长(切换周期数增加)。
如果字线WL1120被正偏置并且字线WL2120被正偏置，则FET 110 (FET1和FET2)的栅极将被打开。然后，电流Jc可以在一个方向上流过 SOT感应结构10，从而感应自由层30改变磁化方向。如果电流方向反向， 则电流Jc可以沿相反方向流过SOT感应结构10，从而引起自由层30沿相 反方向改变磁化强度。但是，如果晶体管FET 110(FET1或FET2)中的 任何一个未导通，则电流将不会流过SOT感应结构10，并且可以在位线 160处通过MTJ膜堆叠件100进行读取操作。读取和写入操作将在下面结 合图18进行详细讨论。
图3A和图3B示出了根据各种实施例的SOT感应结构10。SOT感应 结构10是自旋轨道有源层，其引起与自由层30的强自旋轨道相互作用。 在图3A和图3B中，SOT感应结构10是具有垂直磁各向异性(PMA)的 应变铁磁结构。如上所述，应变的SOT感应结构10通过实现高的垂直平 面磁各向异性(PMA)和高的自旋霍尔角(SHA)二者而无需利用厚的重 金属种子层，对于提高SOT开关效率是有利的。
在图3A中，SOT感应结构10包括交替的金属层对14。这些金属层对14堆叠形成SOT感应结构10。第一金属层14A可以由非铁磁金属制成， 例如铂或钯，并且第二金属层14B可以由诸如钴的铁磁金属制成。第一金 属层14A可以具有在1nm与2nm之间的厚度，并且第二金属层14B可以 具有在0.01nm与0.7nm之间的厚度。可以考虑并可以使用其他厚度。金属层对14以重复的周期形成，以形成具有多组金属层对14的SOT感应结构 10。SOT感应结构10可以包括两个或更多个这些金属层对14，例如在2 和8之间个金属层对14，例如3至6个金属层对14。
通过增加第一金属层14A的厚度与第二金属层14B的厚度之比并增加 金属层对14的循环数，有效垂直面磁各向异性(PMA)可以增加SOT感 应结构10的)。由于第一金属层14A的金属与第二金属层14B的金属之 间的高晶格失配，第一金属层14A与第二金属层14B之间的高弹性应变使 PMA增加。例如，第一金属层14A和第二金属层14B之间的晶格失配可 以在约6％至约10％之间。金属层对14的附加循环增加了SOT感应结构 10中的应变，并提供了高PMA，类似于重金属种子层(可以省略)所提供 的高PMA。类似地，第一金属层14A的厚度与第二金属层14B的厚度的 高比率增加了应变和PMA。该比率在一些实施例中可以在约2至20之间， 而在其他实施例中可以在约3至10之间。
与PMA相关的磁水平可以通过SOT感应结构10的磁化强度(矫顽磁 力，Hc)或磁化程度(饱和磁化强度，Ms)来表征。在一些实施例中，矫 顽磁力可以在200Oe和1000Oe之间，例如在约300Oe和600Oe之间。与 PMA相关的磁水平还可以通过在零施加磁场下的剩余磁化强度Mr和在饱 和磁场(例如10000Oe)下的饱和磁化强度Ms的比值Mr/Ms来表征。在 一些实施例中，Mr/Ms比可以大于约0.30，例如，在约0.30与0.90之间或 在约0.60与0.80之间，表明强的PMA。
SOT感应结构10可以通过使用包括任何适当的沉积技术(例如CVD、 PVD、ALD等)或其组合的毯式沉积技术沉积第一金属层14A的金属材料 来形成。接下来，可以使用毯式沉积技术来沉积第二金属层14B的金属材 料，包括用于沉积第一金属层14A的任何相同的沉积技术。
在沉积金属层对14的循环之后，SOT感应结构10的总厚度可以在约2nm至约25nm之间，例如在约3nm至18nm之间，例如约5nm，但可以 考虑使用其他值。在一些实施例中，在沉积金属层对14的循环之后，可以 沉积间隔层20(例如，图1的间隔层20A)。SOT感应结构10可以在随 后的步骤中被图案化为最终形状，或者可以在这一点上被图案化为其最终 形状(在形成任何MTJ膜堆叠件100之前)。
在沉积金属层对14的循环之后，可以执行退火。沉积后退火在金属层 对14中提供了向上扩散并且进一步增加了SOT感应结构10的PMA。该 后退火可以在约300℃至约400℃之间的温度下进行0.5小时至3小时间的 时间。在一些实施例中，由于金属层对14的晶体各向异性，可以在后退火 期间施加原位垂直磁场(平面外)以进一步增加PMA。磁场可以在约1特 斯拉和5特斯拉之间。在退火期间。在一些实施例中，在退火期间使用原 位垂直场可以将SOT感应结构10从超顺磁(既不在平面内也不垂直)转 变为具有主要垂直的磁各向异性。在一些实施例中，SOT感应结构10可以 在形成之后具有部分平面内和部分垂直各向异性，并且在退火期间使用原 位垂直场可以将垂直磁特性增加约10％至50％，使得SOT感应结构10在 退火后具有主要垂直的磁各向异性。沉积后退火可以在将金属层对14沉积 到用于SOT感应结构10之后立即执行，或者可以在随后的工艺中执行， 例如，在形成MTJ膜堆叠件100层之后。
图3B类似于图3A，其中相同的参考标记指代相同的元件。图3B中 的SOT感应结构10包括基底金属层12。基底金属层12为SOT感应结构 10提供了类似的功能，因为利用了以上讨论的金属层对14的各层的高厚 度。关于图3A。利用基底金属层12允许在沉积金属层对14的同时具有更 大的灵活性，同时保持SOT感应结构10的高PMA。在一些实施例中，基 底金属层12可以是与第一金属层14A的金属相同的材料。本质上，对于第 一循环，可以使第一金属层14A的金属比随后的循环更厚。在其他实施例 中，基底金属层12可以是与第一金属层14A的金属不同的材料。例如，第 一金属层14A的金属可以是铂，并且基底金属层12的金属可以是钯，反之 亦然。
第一金属层14A的厚度和第二金属层14B的厚度可各自在约0.01nm 与2nm之间，并且基底金属层12的厚度可在2nm与5nm之间。由于存在 基底金属层12，所以第一金属层14A的厚度和第二金属层14B的厚度可以 相等，并且仍然可以实现高PMA和SHA。与图3A所示的布置相反，第一 金属层14A与第二金属层14B的厚度比对于维持高PMA不是那么关键。 例如，在一些实施例中，即使当第一金属层14A的厚度与第二金属层14B 的厚度相同时，使用基底金属层12沉积的SOT感应结构10的PMA也可 以比没有基底金属层12时的PMA大约30％至约60％。
图3B的基底金属层12，第一金属层14A和第二金属层14B可以使用 与以上关于图3A所讨论的那些类似的工艺和材料来沉积和退火。退火期间 的原位垂直场可将图3B的SOT感应结构的PMA增加约10％至约40％。
图4、图14和图15是根据各种实施例的SOT-MRAM器件的部分的示 意性截面图。可以将SOT-MRAM器件的所图示的层的某些方面平坦化为 这些横截面图，并且应当理解，所描绘的某些部件实际上可以存在于其他 横截面中。图16是图4、图14和图15所示的SOT-MRAM器件的三维示 图。图17是与图4、图14和图15所示的那些实施例一致的电路图。
在以下实施例中可以采用关于图1、图2、图3A和图3B描述的材料、 配置、尺寸、工艺和/或操作，并且可以省略其详细说明。大体上参考图4、 图14和图15，在一些实施例中，SOT-MRAM器件包括具有多布线层结构 的分层结构。在一些实施例中，多层布线层结构包括“Mx”(x＝0、1、2、 3、…)金属布线层，其位于布置在基板上方的各个水平处；以及“Vy”(y ＝0、1、2、3、…)通孔(触点)将My金属布线层连接到My+1金属布 线层。金属布线层包括嵌入在介电材料层中的金属线。通孔包括嵌入在分 隔相邻金属布线层的层间电介质(ILD)材料中的导电塞。出于说明和标记 的目的，以“A”结尾的元素对应于x＝0、y＝0的水平，以“B”结尾的元 素对应于x＝1、y＝1的水平，以结尾的元素“C”对应于x＝3、y＝3的水平， 依此类推。在一些实施例中，偶数金属布线层沿一个方向(例如，X)延伸， 而奇数金属布线层沿与一个方向交叉的另一方向(例如Y)延伸。在一些 实施例中，金属布线的间距通常可以随着水平的增加而增加。例如，级别 M3和M4中的金属布线间距可以相同，并且在M5中或更高级别中用于金 属布线的间距可以相同，并且可以大于在M3和M4中用于金属布线的间 距。
在一些实施例中，金属布线和通孔由铝、钴、铜、铜合金、钨、钛、 氮化钛、钽、氮化钽、其合金等或它们的组合中的一种或多种制成。通孔 还可以包括围绕通孔的侧面并且由钛、氮化钛、钽、氮化钽、氮化钨、钌、 铑、铂、其他贵金属、其他难熔金属中的一层或多层形成的阻挡层或粘合 材料层、其氮化物，其组合等。
在一些实施例中，ILD层由任何合适的介电材料形成，包括例如氮化 物(诸如氮化硅)、氧化物(诸如氧化硅、SiOC和SiOCN)、SiCN、磷 硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼的磷硅酸盐玻璃(BPSG) 等或其组合。
接触塞118通过介电层104将FET 110的源极区112S或漏极区112D 连接到M0金属布线层(例如，导线130A)。源极线SL1125在M0金属 布线中层110并耦合至FET 110FET1的源极区112S。源极线SL2125位 于M0金属布线层中，并且耦合至FET 110FET2的源极区域112S。FET 110 FET1的漏极区112D耦合至SOT感应结构10的一端。FET 110FET2的漏 极区112D耦合至SOT感应结构10的另一端。位线BL 160在上方MJ金 属堆叠件100中的MTJ膜堆叠件100被耦合至MTJ膜堆叠件100的顶部。 字线WL1被耦合至FET 110FET1的栅电极，字线WL2被耦合至FET 110 FET2的栅电极。
还应当理解，图4中的示意图仅是一个实施例的图示，并且可以在不 脱离本公开的精神的情况下进行改变。例如，应当理解，可以根据需要包 括多个中间层以容纳任何期望的布线布局。特别地，当将特定元件描述为 在特定金属布线层中时，本公开内容设想在所描述的金属布线层之间可以 插入任何期望数量的金属布线层。例如，在一个元素被描述为在M2金属 布线层中并且另一元素被描述为在M3金属布线层中的情况下，在M2金 属布线层和M3金属布线之间可以存在任意数量的金属布线层。此外，如 上所述，可以形成MTJ膜堆叠件100，使得SOT感应结构10设置在MTJ 膜堆叠件100的上方。
在一些实施例中，FET 110是平面FET、鳍式FET或环绕栅FET。电 极80耦合至FET110的漏极区域112D，而FET 110的源极区域112S耦合 至源极线SL125。在一些实施例中，源极区域112S由两个相邻的FET 110 共享(参见图15)。在一些实施例中，一对FET 110(FET1和FET2)由 伪栅极结构121与另一对FET 110(例如，在图4的MC2中)分开。字线 WL 120耦合至FET 110的栅极，并且切换电流是否可以从源极线SL 125 穿过MTJ膜堆叠件100流向位线BL 160。
参照图4，示出了SOT-MRAM器件300的两个SOT-MRAM单元90， 包括MC1和MC2。如图4所示，相邻的SOT-MRAM单元90的源极区域 112S可以由伪栅极结构121分隔，类似于通过伪栅极结构121对FET 110 (FET1和FET2)的漏极区域112D的分隔。在一些实施例中，两个相邻的SOT-MRAM单元90可以共享公共源极区112S(例如，参见图15)。
SOT感应结构10可以设置在M1金属布线层中，并且可以耦合至MC1 的每个FET 110的漏极区112D(或源极区112S)。MTJ膜堆叠件100可 以在V1层中例如在V1层的底部V1A中设置在SOT感应结构10上。通孔 126B可以将MTJ膜堆叠件100的顶部连接到M2金属布线层中的位线BL 信号160。源极线SL1和源极线SL2可以设置在M0金属布线层中，并且 可以耦合至每个FET 110(分别为FET1和FET2)的源极区域112S(或漏 极区域)。字线WL1和字线WL2分别连接到每个FET 110(分别为FET1 和FET2)的栅电极。这些连接可以通过另一截面中的通孔和布线图案进入 金属布线层。如图4所示，源极线(例如，SL1和SL2)分别指向Y方向， 并且沿X方向具有小的横截面。
在一些实施例中，MTJ膜堆叠件100、SOT感应布线结构10、源极线 125(SL1和SL2)以及位线BL 160可各自下移金属布线层或上移一个或 多个金属布线层。
图5至图14示出了图4的SOT-MRAM器件300的形成中的中间步骤。 可用于形成SOT-MRAM器件300的各种结构和元件的材料已在上文中进 行了描述，而未在其中描述重复。
图5示出了根据一些实施例的衬底102和形成在衬底102上的多个FET 110的截面图。FET 110是SOT-MRAM器件300的随后形成的SOT-MRAM 单元90的部分。在图5中示出了一些示例性FET110。衬底102可以是半 导体衬底，例如硅、掺杂或未掺杂、或绝缘体上半导体(SOI)衬底的有源 层。半导体衬底可以包括其他半导体材料，例如锗；一种化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合 金半导体，包括硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP 和/或GaInAsP；或其组合。也可以使用其他衬底，例如多层或梯度衬底。
在一些实施例中，FET 110是鳍式场效应晶体管(FinFET)，其包括 鳍(或沟道区)116、栅极结构114、以及源极区112S和漏极区112D。如 图5所示，鳍116形成在基板102上并且可以包括与基板102相同的材料 或不同的材料。在一些实施例中，可以在一些鳍116之间形成伪鳍(未示 出)以提高工艺均匀性。栅极结构114形成在多个鳍116上并且在垂直于 鳍116的方向上延伸。在一些实施例中，可以在栅极结构114的侧壁上设 置间隔件(图中未示出)。栅极结构121可以形成在一些栅极结构114之 间以提高工艺均匀性。在一些实施例中，伪栅极结构121可以被认为是“伪 晶体管”或“伪FinFET”。一些栅极结构114用作SOT-MRAM器件300 中的字线(在下文中更详细地描述)，并且相应地被标记为“WL”，例如 “WL2”。源极区112S和漏极区112D形成在栅极结构114的任一侧上的 鳍116中。源极区112S和漏极区112D可以是例如鳍116的注入区或在其 中生长的外延材料。在图5所示的实施例中，每个鳍116的一侧与源极区 112S相邻，每个鳍116的另一侧与漏极区112D相邻。
图中所示的FET 110是代表性的，为了清楚起见，FET 110的某些部 件可能已从图中省略。在其他实施例中，诸如鳍116、伪鳍、栅极结构114、 伪栅极结构21、源极区域112S、漏极区域112D或其他部件的部件的布置、 配置、尺寸或形状可以与所示的不同。在其他实施例中，FET 110可以是 另一种类型的晶体管，例如平面晶体管。
在图6中，根据一些实施例，介电层104形成在衬底102上方并且被 图案化以暴露源极区112S和漏极区112D。介电层104可以覆盖FET 110， 并且在一些实施例中可以被认为是层间介电层(ILD)。介电层104可以由 任何合适的介电材料形成，包括例如上面列出的用于ILD的任何材料。可 以使用任何可接受的沉积工艺来形成介电层104，诸如旋涂、物理气相沉 积(PVD)、化学气相沉积(CVD)等或其组合。在一些实施例中，介电 层104可以是低k介电材料，例如，介电常数(k值)低于约3.0的介电材 料。
介电层104可以被图案化以形成开口106，该开口106暴露出源极区 112S和漏极区112D，以便随后形成接触插塞118(见图3)。可以使用适 当的光刻和蚀刻工艺来图案化介电层104。例如，可以在介电层104上形 成光致抗蚀剂结构(未示出)并对其进行图案化。可以通过使用图案化的 光致抗蚀剂结构作为蚀刻掩模来蚀刻介电层104来形成开口106。介电层 104可以使用适当的蚀刻工艺例如湿蚀刻工艺或干蚀刻工艺进行蚀刻。
转到图7，根据一些实施例，形成接触塞118以形成与源极区112S和 漏极区112D的电连接。在一些实施例中，通过沉积延伸到开口106中的阻 挡层(未单独示出)、在阻挡层上方沉积导电材料、以及执行诸如化学机 械抛光(CMP)工艺的平坦化工艺或研磨工艺以去除覆盖导电阻挡层和导 电材料的多余部分来形成接触塞118。可以使用诸如化学气相沉积(CVD)、 物理气相沉积(PVD)、原子层沉积(ALD)、镀覆等的适当工艺来形成 接触塞118的阻挡层或导电材料。如果使用阻挡层，则阻挡层可以由任何 合适的材料形成，例如TiN、Ti、TaN、Ta等或其组合。
转到图8，形成导线130A以电连接接触塞118并在SOT-MRAM器件 内提供电布线。导线130A可以形成在形成在介电层104上方的介电层128A 内。介电层128A可以是与以上针对介电层104(参见图6)所述的那些材 料相似的材料，并且可以使用类似的方法沉积。在一些实施例中，电介质 层128A可以被认为是金属间电介质层(IMD)。
可以使用诸如镶嵌、双镶嵌、电镀、沉积等或其组合的适当技术来形 成导线130A。在一些实施例中，通过首先沉积介电层128A并图案化介电 层128A以形成开口(例如，使用适当的光刻和蚀刻工艺)，然后用导电材 料填充介电层128A中的开口来形成导线130A。例如，可以通过在图案化 的介电层128A上沉积可选的毯式阻挡层(未单独示出)，在毯式阻挡层之 上沉积导电材料，并执行诸如CMP工艺的平坦化工艺来形成导线130A。 研磨工艺以去除覆盖导电阻挡层和导电材料的多余部分。阻挡层或导电材 料可以类似于上面针对接触塞118(参见图7)所述的那些，并且可以使用 类似的技术来沉积。在一些实施例中，例如，如果使用双大马士革工艺来 形成接触塞118和导线130A，则可以在同一步骤中沉积接触塞118和导线 130A的导电材料。
在一些实施例中，通过首先在电介质层104和接触插塞118上沉积可 选的毯式阻挡层、在毯式阻挡层之上沉积导电材料、然后图案化阻挡层和 导电材料来形成导线130A(例如，使用适当的光刻和蚀刻工艺)以形成导 线130A。介电层128A可以沉积在导线130A上，并且执行平坦化工艺以 暴露导线130A。
在图9中，根据一些实施例，在电介质层124A内形成通孔126A，以 形成与导线130A的电连接。在一些实施例中，首先在导线130A和介电层 128A上方形成介电层124A。介电层124A可以是与以上针对介电层104 所述的材料类似的材料，并且通孔126A可以使用与以上针对接触插塞118 所述的工艺和材料类似的工艺和材料形成。重复上述步骤以形成所需数量 的金属布线层。
在一些实施例中，可以使用单镶嵌工艺由铜、钨或氮化钛形成在SOT 感应结构10下形成的通孔126A，并且可以用作SOT感应结构10的底部 电极5(见图1)。如上面关于接触塞118所讨论的，还可以使用可选的阻 挡层，以防止接触塞118的材料扩散到周围的介电层124A。
如图9所示，在形成通孔126A之后，可以沉积SOT感应结构10的膜 堆叠件。如上所述，在一些实施例中，通孔126A可以用作底部电极5。在 一些实施例中，可以单独地或与SOT感应结构10一起使用任何合适的工 艺在通孔126A上方形成缓冲层7。在利用缓冲层的实施例中，缓冲层可包 括沉积至约0.2至0.9nm之间的厚度的氧化镁等。可以使用以上关于导线130A的形成所讨论的技术来形成底部电极5。
在形成缓冲层7(如果使用)之后，可以沉积SOT感应结构10膜堆叠 件。使用诸如以上关于图3A和图3B所讨论的那些工艺和材料来形成SOT 感应结构10。使用诸如以上关于图3A和3B所讨论的那些工艺和材料，将 间隔层20沉积在SOT感应结构10上。
在一些实施例中，在沉积间隔层20之后，如下所述，顺序沉积MTJ 膜堆叠件100，并且在沉积可选的缓冲层7、SOT感应结构10和沉积MTJ 膜堆叠件100的整个沉积工艺中不破坏真空。
在一些实施例中，在沉积SOT感应结构10的膜堆叠件之后，可以执 行退火以增加垂直磁各向异性，例如以上关于图3A和图3B所讨论的。在 一些实施例中，退火还可以在原位垂直场中执行以进一步增加垂直磁各向 异性。在一些实施例中，SOT感应结构10可以替代地或另外在沉积MTJ 膜堆叠件100之后被退火。
在图10中，MTJ膜堆叠件100可以沉积在连续的层中，如图1所示。 用于MTJ膜堆叠件100的层形成在SOT感应结构10上方，包括自由层30、 阻挡层40、参考层50、钉扎层60、和盖层70。然后在一些实施例中沉积 顶部电极75(见图1)，而在其他实施例中，可以沉积硬掩模101(见图 11B)用作顶部电极。在一些实施例中，间隔层20可以形成为自由层30 下方的第一层。MTJ膜堆叠件100的每一层可以通过合适的膜形成方法形 成，所述膜形成方法可以提供精确的厚度控制能力。这样的方法可以包括 例如物理气相沉积(PVD)溅射。其他方法可能包括：分子束外延(MBE)； 脉冲激光沉积(PLD)；原子层沉积(ALD)；电子束(电子束)外延； 或其任何组合。如果可以精确控制沉积的厚度，则可以使用化学气相沉积 (CVD)或其衍生物。
在沉积MTJ膜堆叠件100层之后，可以执行退火。如果在沉积SOT 感应结构10之后执行第一退火，则在一些实施例中，可以在水平磁场的存 在下执行在沉积MTJ膜堆叠件100之后的第二退火，以设置AFM层的平 面内各向异性晶体。特别地，后退火可以在约300℃至约400℃之间的温度 下进行0.5小时至3小时之间的时间。在退火期间，磁场可以在约1特斯拉和5特斯拉之间。如果不执行在沉积SOT感应结构10之后的第一退火， 则可以在垂直磁场的存在下执行在沉积MTJ膜堆叠件100之后的第一退火 以增强SOT感应结构10的PMA。然后，还可以在存在水平磁场的情况下 执行第二次退火以设置AFM层。
图11A、图11B、图11C、图11D、图11E、图11F和图11G示出了 在图案化MTJ膜堆叠件100以形成MTJ柱并且图案化SOT感应结构10 膜堆叠以形成SOT感应结构10的工艺中的各种视图。在图11A中，硬掩 模层101沉积在MTJ膜堆叠件100的层上。可以使用任何适当的工艺来沉 积硬掩模层101，并且可以由任何适当的材料(例如，氮化硅)或导电金 属层(例如，钽、钨、氮化钛等)或其组合(例如，导电金属的第一层和 诸如氮化硅的电介质的第二层)来制成硬掩模层101。在硬掩模层101包 括金属的实施例中，硬掩模层101还可以充当MTJ膜堆叠件100上方的顶 部电极75(图1)。通过使用一种或多种光刻技术对硬掩模层101进行图案化和蚀刻操作，如图11B所示。
在图11C中，硬掩模层101用作掩模以图案化MTJ膜堆叠件100的各 个膜。在一些实施例中，可以利用MTJ膜堆叠件100来对间隔层20进行 图案化，如图所示。在图11C(以及图12的左侧)中，且在其他实施例中， 可以利用诸如图11E(以及图12的右侧)中所示的SOT感应结构10膜堆 叠件来对间隔层20进行图案化。其他实施例可以将间隔层20图案化为第 一间隔层20A和第二间隔层20B，如图1所示。在一些实施例中，如图11C 所示，MTJ膜堆叠件100的截面图具有锥形(台面)形状。在一些实施例 中，硬掩模层101或硬掩模层101的电介质部分可以在MTJ膜堆叠件100 的图案化中被消耗。硬掩模层101的剩余金属部分可以用作顶部电极75(在 下文中被标记为顶部电极75)。
在图11D中，使用任何合适的沉积技术(例如PVD、CVD、ALD等 或它们的组合)来毯式沉积介电保护层103。介电保护层103沉积在SOT 感应结构10的膜和图案化的MTJ膜堆叠件100上，并且可以由诸如氮化 硅、碳化硅等或其任何组合的任何合适的材料形成。
在图11E中，使用合适的光刻和蚀刻技术对SOT感应结构10的膜堆 叠件进行图案化，以形成SOT感应结构10。在使用可选缓冲层7的情况下， 其也与SOT感应结构10膜堆叠一起被图案化以在俯视图中具有相同的形 状。图11E还示出了一个实施例，其中间隔层20没有被图案化为MTJ膜 堆叠件100的部分，而是被形成为SOT感应结构10膜堆叠件的部分。如上所述，间隔层20可以包括被图案化为MTJ膜堆叠件100的部分的部分 间隔层20B和被图案化为SOT感应结构10的部分的部分间隔层20A，例 如图1所示。
图11F和图11G示出了MTJ膜堆叠件100和SOT感应结构10的俯视 图。在这些视图中，省去了介电保护层103和顶部电极75，并且以虚线表 示了通孔126A，因为它们在下面。SOT感应结构10的形状可以是矩形(如 图11F所示)或椭圆形，并且在一些实施例中，例如图11G所示，可以在 中间具有比外部窄的部分(例如沙漏或领结)，狭窄部分与MTJ膜堆叠件100对齐。
在图12中，在图案化MTJ膜堆叠件100和SOT感应结构10之后， 沉积一个或多个介电材料层，例如ILD 124B，包括上述任何ILD候选材料， 以完全覆盖MTJ膜堆叠件100。可以执行诸如CMP的平坦化操作以使ILD 124B的上表面水平。在一些实施例中，CMP将在ILD124B中具有浮置止 挡件，如图12所示。在其他实施例中，CMP可以在保护介电层103上停止。如上所述，左侧MTJ膜堆叠件100、间隔层20和SOT感应结构10被 图案化，使得间隔层20与MTJ膜堆叠件100一起被图案化并且具有与MTJ 膜堆叠件100相同的形状。右侧MTJ膜堆叠件100、间隔层20图案化SOT 感应结构10和SOT感应结构10，使得间隔层20用SOT感应结构10进行 图案化，并且具有与SOT感应结构10相同的形状。在随后的图中省略了 该实施例图。根据一些实施例，也可以利用两者的组合。
在图13中，在形成MTJ膜堆叠件100并沉积ILD 124B并执行CMP 之后，可以形成穿过ILD 124B和保护介电层103的通孔126B以接触MTJ 膜堆叠件100上的顶部电极75，可以使用与用于形成通孔126A的工艺和 材料相似的工艺和材料来形成通孔126B。例如，可以使用镶嵌工艺来形成 通孔126B，其中使用掩模来对ILD 124B中的开口进行图案化并蚀刻介电保护层103，并且在开口中沉积可选的扩散阻挡层，其后是导电插塞材料， 随后由CMP。
在图14中，形成导线130C以电连接通孔126B并在SOT-MRAM器件300中提供电布线到位线160。导线130C可以形成在位于ILD 124B上方 的介电层128C内。介电层128C可以是与上述用于介电层104的材料类似 的材料，并且可以使用与介电层104类似的技术来沉积。在一些实施例中， 介电层128C可以被认为是金属间介电层(IMD)。
图15示出了SOT-MRAM器件400的实施例，其中在两个SOT-MRAM 单元90(例如MC1和MC2)之间共享相邻FET 110的源极区域112S。共 享源极线SL(例如，如图所示的SL2/3)和源极区域112S允许更大的器件 密度。SOT-MRAM器件400可以使用与用于形成SOT-MRAM器件300的 工艺和材料相似的工艺和材料来形成。
图16示出了根据一些实施例的图14的SOT-MRAM器件300的 SOT-MRAM单元90(例如，MCl)的三维视图。在以下实施例中可以采用 关于图1至图14描述的材料、配置、尺寸、工艺和/或操作，并且可以省 略其详细说明。
在一些实施例中，字线120(耦合至FET 110的栅极)在Y方向上延 伸，并且源极线125SL1和SL2在X方向上延伸。SOT感应结构10位于 两个相邻的FET 110的源极或漏极区的上方，并且在任一端通过通孔和金 属布线层耦合至两个相邻的FET 110的各自的源极或漏极区。在一些实施 例中，SOT感应结构10可以具有主要在X方向上的方向。
如图16所示，在一些实施例中，将MTJ膜堆100设置在SOT感应结 构10上，并在MTJ膜堆100和SOT感应结构10之间插入间隔层20。MTJ 膜堆叠件100可以具有圆形柱或椭圆形柱，该圆形柱或椭圆形柱可以如其 他附图所示地逐渐变细。位线160通过MTJ膜堆叠件的通孔和/或顶部电极 电耦合至MTJ膜堆叠件100的顶部，并且可以在X方向上延伸。
图17是根据一些实施例的与SOT-MRAM器件300一致的SOT-MRAM 器件的电路图的部分。在以下实施例中可以利用关于图1至图14描述的材 料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。
在一些实施例中，位线BL和源极线(例如，SL1和SL2)在行方向上 延伸，而字线(例如，WL1和WL2)在列方向上延伸。在一些实施例中， SOT-MRAM单元布置在由位线BL、两条字线WL1和WL2以及两条源极 线SL1和SL2限定的位置处。耦接至相同字线和/或相同位线的存储单元的 数量不限于三个或四个，并且可以大于3，例如4、8、16、32、64、128、 256、512、512或1024以上。字线WL1和WL2连接到字驱动器电路(行 解码器)，源极线SL1和SL2连接到电流源电路，该电流源电路还与字驱 动器电路一起用作写驱动器电路。SOT感应结构10(SOT)的一端耦合至 FET 110的源极或漏极(见图14)，SOT感应结构SOT的另一端耦合至 FET 110的另一源极或漏极。MTJ膜堆叠件M的一端耦合至SOT感应结构 SOT，并且MTJ膜堆叠件M的另一端耦合至对应的位线BL。FET 110的 栅极耦合至字线WL1和WL2，并且相应的FET 110的漏极或源极耦合至 源极线SL1和Sl2。
在图17的实施例中，沿着列方向的垂直相邻的SOT-MRAM单元分别 耦合至相同的读字线WL1和WL2。沿着行方向的水平相邻的SOT-MRAM 单元分别耦合至相同的位线BL和相同的源极线SL1和SL2。在一些实施 例中，沿着行方向的相邻SOT-MRAM单元中的相邻FET110可以共享相 同的源极线SL，如图15所示。
图18示出了根据本公开实施例的SOT-MRAM单元的操作。在写操作 中，写电流流过SOT感应结构SOT。当将第一类型的数据(例如，“0”) 写入MTJ膜堆叠件100时，字线WL1和字线WL2被设置为导通FET 110 的栅电极。第一源极线SL1被设置为施加第一电位(例如，写入电压Vw)， 并且第二源极线SL2至第二电位(例如，接地或0V)，第一电位大于第二 电位。位线BL可以是浮置的。在SOT感应结构10的平行霍尔金属中流动 的电子具有正的自旋霍尔角，并在自由层30上感应出SOT，从而使自由层 30的电子的自旋特性改变。
当将第二类型的数据(例如，“1”)写入MTJ膜堆叠件100时，字 线WL1和字线WL2被设置为导通FET 110的栅电极。SL1被设置为第二 电势(例如，接地或0V)，并且第二源极线SL2被设置为第一电势(例如， 写入电压Vw)，该第一电势大于第二电势。位线BL可以是浮置的。在 SOT感应结构10的平行霍尔金属中沿相反方向上流动的电子具有负的自 旋霍尔角，并且在自由层30上感应出SOT，从而导致自由层30的电子的 自旋特性改变。
当从MTJ膜堆100读取数据时，可以以几种不同的方式进行读取操作。 字线WL1或WL2中的任何一个在对应的FET 110上导通，而另一条断开。 连接到截止栅极的SL1或SL2可以浮置，而连接到截止栅极的SL1或SL2 耦合至第二电势(例如，接地或0V)。位线BL处的电势Vread可以用于 计算SOT和MTJ的电阻，从而确定MTJ是被设置为“1”状态还是“0” 状态。在一些实施例中，Vread的幅度是Vw的约1/2到约1/50。在其他实 施例中，读取电流从位线BL到源极线SL1或SL2从MTJ膜堆叠件100到 SOT感应布线层15相反地流动，换句话说，从读取位线RBL到源极线SL。 在这种情况下，Vread高于源极线电压(例如，Vread为正)。
实施例有利地提供了几种配置以增强有效性，降低复杂度并降低 SOT-MRAM器件的功耗。在一些实施例中，应变的PMA霍尔金属SOT感 应结构用于在自由层上提供SOT感应。应变PMA霍尔金属SOT感应结构 允许在不使用厚重金属种子层的情况下形成SOT-MRAM器件来提供垂直 磁各向异性，从而降低了功耗并增加了自旋霍尔角。一些实施例还在SOT 感应结构和MTJ膜堆叠件的自由层之间使用间隔层。间隔层提供了灵活性， 可以优化PMA SOT感应结构和IMA自由层之间的磁耦合。这允许SOT感 应结构在内部产生的磁场而不是外部产生的磁场下工作。实施例可以将(无 籽)应变的SOT感应结构和间隔层结合，以在效率上提供进一步的优点， 同时降低功耗，从而允许使用较小的开关晶体管。
一个实施例是一种包括第一自旋轨道扭矩(SOT)感应结构的磁存储 器件，该第一SOT感应结构可以包括具有垂直磁各向异性的霍尔金属。磁 存储器件还包括设置在第一SOT感应结构上方的第一磁隧道结(MTJ)堆 叠件。该器件还包括耦合至第一SOT感应结构的第一侧的第一导线。该器 件还包括耦合至第一SOT感应结构的第二侧的第二导线。在一个实施例中， 第一SOT感应结构可以包括第一非铁磁金属和第二铁磁金属的交替金属层。 在一个实施例中，第一金属的底层的厚度大于第一金属的第二层的厚度， 第二金属的第一层插入在底层和第二层之间。在一个实施例中，第一金属 具有第一晶格常数，第二金属具有第二晶格常数，其中第一晶格常数和第 二晶格常数不同。在一个实施例中，第一金属具有第一厚度，其中第二金 属具有第二厚度，并且其中SOT感应结构没有金属种子层，该金属种子层 的第三厚度大于第一厚度的10倍或第二厚度的10倍。厚度。在一个实施 例中，磁存储器件可以包括：间隔层，其插入在第一SOT感应结构和第一 MTJ堆叠件之间。在一个实施例中，间隔层可以包括金属或金属氧化物。 在一个实施例中，间隔层可以包括氧化铝、氧化镁、氧化钴、钨、钌、铂、 钼、钛或镁。
另一个实施例是一种包括第一自旋轨道扭矩(SOT)感应结构的磁存 储器件，该第一SOT感应结构包括霍尔金属。磁存储器件还包括设置在第 一SOT感应结构上方的顶部固定的磁隧道结(MTJ)堆叠件，该MTJ堆叠 件包括插入在MTJ堆叠件的自由层和第一SOT感应结构之间的间隔层。 磁存储器件还包括耦合至第一SOT感应结构的第一侧的第一导线。磁存储 器件还包括耦合至第一SOT感应结构的第二侧的第二导线。在一个实施例 中，MTJ堆叠件包括：自由层，在自由层之上的阻挡层，在阻挡层之上的 参考层，在参考层之上的第二间隔层以及在第二间隔层之上的钉扎层。在 一个实施例中，第一SOT感应结构包括第一铁磁材料和第二非铁磁材料的 交替金属层。在一个实施例中，第一铁磁材料和第二非铁磁材料的晶格失 配在6％和10％之间。在一个实施例中，间隔层在俯视图中具有与SOT感 应结构的形状相同的形状。
另一个实施例是一种包括第一自旋轨道扭矩(SOT)感应结构的磁存 储器件，该第一SOT感应结构可以包括具有垂直磁各向异性的多层霍尔金 属。磁存储器件还包括设置在第一SOT感应结构上方的第一磁隧道结(MTJ) 堆叠件。该器件还包括耦合至第一SOT感应结构的第一侧的第一晶体管的 第一源极/漏极。该器件还包括耦合至第一SOT感应结构的第二侧的第二晶 体管的第二源极/漏极。在一个实施例中，第一SOT感应结构可以包括第一金属和第二金属的交替金属层，其中第一金属的第一厚度在1nm至2nm之 间，并且第二金属的第二厚度在0.01nm和0.7nm之间。在一个实施例中， 第一SOT感应结构可以包括：第一金属层可以包括第一金属，其中第一金 属层的厚度在2nm和5nm之间，以及第二金属和第三金属的交替金属层。， 其中每个交替金属层的厚度在0.01nm和2nm之间。在一个实施例中，第一金属和第二金属是相同的材料。在一个实施例中，第一金属层的第一厚 度在2nm至5nm之间，其中第二金属和第三金属的每个交替金属层的第二 厚度在0.01nm至2nm之间。在一个实施例中，磁存储器件可以包括插入 在第一MTJ堆叠件与第一SOT感应结构之间的间隔层。在一个实施例中， 第一SOT感应结构可以包括第一金属和第二金属的交替金属层，其中第一 金属和第二金属之间的晶格失配在6％和10％之间。
本申请的实施例提供一种磁存储器件，包括：第一自旋轨道扭矩(SOT) 感应结构，所述第一SOT感应结构包括具有垂直磁各向异性的霍尔金属； 第一磁隧道结(MTJ)堆叠件，设置在所述第一SOT感应结构上方；第一 导线，耦合至所述第一SOT感应结构的第一侧；以及第二导线，耦合至所 述第一SOT感应结构的第二侧。在一些实施例中，第一SOT感应结构包 括第一非铁磁金属和第二铁磁金属的交替金属层。在一些实施例中，第一 金属的底层的厚度大于所述第一金属的第二层的厚度，所述第二金属的第 一层插入在所述底层和所述第二层之间。在一些实施例中，第一金属具有 第一晶格常数，并且所述第二金属具有第二晶格常数，其中，所述第一晶 格常数和所述第二晶格常数不同。在一些实施例中，第一金属具有第一厚 度，其中，所述第二金属具有第二厚度，并且其中，所述SOT感应结构不 存在具有大于所述第一厚度的10倍或所述第二厚度的10倍的第三厚度的 金属种子层。在一些实施例中，还包括：间隔层，插入在所述第一SOT感 应结构与所述第一MTJ堆叠件之间。在一些实施例中，间隔层包括金属或 金属氧化物。在一些实施例中，间隔层包括氧化铝、氧化镁、氧化钴、钨、 钌、铂、钼、钛或镁。
本申请的实施例提供一种磁存储器件，包括：第一自旋轨道扭矩(SOT) 感应结构，所述第一SOT感应结构包括霍尔金属；磁隧道结(MTJ)堆叠 件，设置在所述第一SOT感应结构上方，所述MTJ堆叠件包括插入在所 述MTJ堆叠件的自由层和第一SOT感应结构之间的间隔层；第一导线， 耦合至第一SOT感应结构的第一侧；以及第二导线，耦合至第一SOT感 应结构的第二侧。在一些实施例中，MTJ堆叠件包括：自由层、位于所述 自由层上方的阻挡层、位于所述阻挡层上方的参考层、位于所述参考层上 方的第二间隔层、以及位于所述第二间隔层上方的钉扎层。在一些实施例 中，第一SOT感应结构包括第一铁磁材料和第二非铁磁材料的交替金属层。 在一些实施例中，第一铁磁材料和所述第二非铁磁材料的晶格失配在6％ 与10％之间。在一些实施例中，间隔层在俯视图中具有与所述SOT感应结 构的形状相同的形状。
本申请的实施例提供一种磁存储器件，包括：第一自旋轨道扭矩(SOT) 感应结构，所述第一SOT感应结构包括具有垂直磁各向异性的多层霍尔金 属；第一磁隧道结(MTJ)堆叠件，设置在所述第一SOT感应结构上方； 第一晶体管的第一源极/漏极，耦合至所述第一SOT感应结构的第一侧的； 以及第二晶体管的第二源极/漏极，耦合至所述第一SOT感应结构的第二侧。 在一些实施例中，第一SOT感应结构包括第一金属和第二金属的交替金属层，其中，所述第一金属的第一厚度在1nm和2nm之间，并且所述第二金 属的第二厚度在0.01nm和0.7nm之间。在一些实施例中，第一SOT感应 结构包括：第一金属层，包括第一金属，其中，所述第一金属层的厚度在 2nm和5nm之间，以及第二金属和第三金属的交替金属层，其中每个所述 交替金属层的厚度在0.01nm和2nm之间。在一些实施例中，第一金属和所述第二金属是相同的材料。在一些实施例中，第一金属层的第一厚度在 2nm和5nm之间，其中，所述第二金属和所述第三金属的所述交替金属层 的每个的第二厚度在0.01nm和2nm之间。在一些实施例中，还包括间隔 层，插入在所述第一MTJ堆叠件与所述第一SOT感应结构之间。在一些 实施例中，第一SOT感应结构包括第一金属和第二金属的交替金属层，其中，所述第一金属和所述第二金属之间的晶格失配在6％和10％之间。
前述内容概述了几个实施例的部件，使得本领域技术人员可以更好地 理解本公开的各方面。本领域技术人员应该理解，他们可以容易地将本公 开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相 同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等 同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的 情况下，它们可以在本文中进行各种改变，替换和变更。

Claims (10)

1.一种磁存储器件，包括：
第一自旋轨道扭矩感应结构，所述第一自旋轨道扭矩感应结构包括具有垂直磁各向异性的霍尔金属；
第一磁隧道结堆叠件，设置在所述第一自旋轨道扭矩感应结构上方；
第一导线，耦合至所述第一自旋轨道扭矩感应结构的第一侧；以及
第二导线，耦合至所述第一自旋轨道扭矩感应结构的第二侧。
2.根据权利要求1所述的磁存储器件，其中，所述第一自旋轨道扭矩感应结构包括第一非铁磁金属和第二铁磁金属的交替金属层。
3.根据权利要求2所述的磁存储器件，其中，所述第一金属的底层的厚度大于所述第一金属的第二层的厚度，所述第二金属的第一层插入在所述底层和所述第二层之间。
4.根据权利要求2所述的磁存储器件，其中，所述第一金属具有第一晶格常数，并且所述第二金属具有第二晶格常数，其中，所述第一晶格常数和所述第二晶格常数不同。
5.根据权利要求2所述的磁存储器件，其中，所述第一金属具有第一厚度，其中，所述第二金属具有第二厚度，并且其中，所述第一自旋轨道扭矩感应结构不存在具有大于所述第一厚度的10倍或所述第二厚度的10倍的第三厚度的金属种子层。
6.根据权利要求1所述的磁存储器件，还包括：间隔层，插入在所述第一自旋轨道扭矩感应结构与所述第一磁隧道结堆叠件之间。
7.根据权利要求6所述的磁存储器件，其中，所述间隔层包括金属或金属氧化物。
8.根据权利要求7所述的磁存储器件，其中，所述间隔层包括氧化铝、氧化镁、氧化钴、钨、钌、铂、钼、钛或镁。
9.一种磁存储器件，包括：
第一自旋轨道扭矩感应结构，所述第一自旋轨道扭矩感应结构包括霍尔金属；
磁隧道结堆叠件，设置在所述第一自旋轨道扭矩感应结构上方，所述磁隧道结堆叠件包括插入在所述磁隧道结堆叠件的自由层和第一自旋轨道扭矩感应结构之间的间隔层；
第一导线，耦合至第一自旋轨道扭矩感应结构的第一侧；以及
第二导线，耦合至第一自旋轨道扭矩感应结构的第二侧。
10.一种磁存储器件，包括：
第一自旋轨道扭矩感应结构，所述第一自旋轨道扭矩感应结构包括具有垂直磁各向异性的多层霍尔金属；
第一磁隧道结堆叠件，设置在所述第一自旋轨道扭矩感应结构上方；
第一晶体管的第一源极/漏极，耦合至所述第一自旋轨道扭矩感应结构的第一侧的；以及
第二晶体管的第二源极/漏极，耦合至所述第一自旋轨道扭矩感应结构的第二侧。
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