TW201312560A - 記憶裝置及其製造方法 - Google Patents

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TW201312560A TW101107944A TW101107944A TW201312560A TW 201312560 A TW201312560 A TW 201312560A TW 101107944 A TW101107944 A TW 101107944A TW 101107944 A TW101107944 A TW 101107944A TW 201312560 A TW201312560 A TW 201312560A
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Takaya Yamanaka
Susumu Shuto
Yoshiaki Asao
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Toshiba Kk
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Abstract

實施形態之記憶裝置具備第1信號線、第2信號線、電晶體、第1記憶區域及第2記憶區域。電晶體係控制在第1、第2信號線間流動之第1方向及與其相反之第2方向之電流之導通。第1記憶區域係連接於第1信號線與電晶體之一端之間。第1記憶區域具有若第1平行臨限值以上之電流於第1方向流動則磁化之朝向為平行、若第1反平行臨限值以上之電流於第2方向流動則為反平行之第1磁穿隧接面元件。第2記憶區域係連接於第2信號線與電晶體之另一端之間。第2記憶區域具有若較第1平行臨限值更大之第2平行臨限值以上之電流於第2方向流動則為平行、若較第1反平行臨限值更大之第2反平行臨限值以上之電流於第1方向流動則為反平行之第2磁穿隧接面元件。

Description

記憶裝置及其製造方法
實施形態係關於一種記憶裝置及其製造方法。
本申請案主張日本專利申請案第2011-194634號(申請日期：2011年9月7日)之優先權，該先前案之全文以引用的方式併入本文中。
磁電阻式記憶體(MRAM：Magnetoresistive Random Access Memory：磁阻式隨機存取記憶體)為利用磁穿隧接面(MTJ：Magnetic Tunnel Junction)元件之電阻之變化進行資訊之記憶之非揮發性記憶體之一種。MTJ元件具有一對強磁性層與設置於該一對強磁性層之間之穿隧障壁層。MTJ元件係藉由強磁性層之磁化方向之平行、反平行狀態，使相對於在穿隧障壁層中流動之穿隧電流之電阻值變化之元件。由如此之MRAM構成之記憶裝置中，為實現多值化(3值以上)，期望元件構造及製造步驟之簡化。
本發明之實施形態，為實現多值化，提供一種可達成元件構造及製造步驟之簡化之記憶裝置及其製造方法。
實施形態之記憶裝置具備第1信號線、第2信號線、電晶體、第1記憶區域與第2記憶區域。
電晶體控制在第1信號線與第2信號線之間流動之第1方向之電流及與上述第1方向相反之第2方向之電流各自之導通。
第1記憶區域係連接於第1信號線與電晶體之一端之間。又，第1記憶區域具有若第1平行臨限值以上之電流於第1方向流動則磁化之朝向為平行、若第1反平行臨限值以上之電流於第2方向流動則為反平行之第1磁穿隧接面元件。
第2記憶區域係連接於第2信號線與電晶體之另一端之間。又，第2記憶區域具有若較第1平行臨限值更大之第2平行臨限值以上之電流於第2方向流動則為平行、若較第1反平行臨限值更大之第2反平行臨限值以上之電流於第1方向流動則為反平行之第2磁穿隧接面元件。
根據本發明之實施形態，為實現多值化，提供一種可達成元件構造及製造步驟之簡化之記憶裝置及其製造方法。
以下，根據圖式說明本發明之實施形態。
另，圖式為模式性或概念性者，各部份之厚度與寬度之關係、部份間之大小之比例係數等並不一定限於與現實者相同。又，即使在表示相同部份之情形下，亦存在因圖式不同故相互之尺寸或比例係數表示為不同之情形。
又，本說明書與各圖中，對於提出之圖式中與前述之圖相同之要素附加相同之符號並適當省略詳細之說明。
(實施形態1)
圖1(a)~(c)係示例第1實施形態之記憶裝置之構成之模式性剖面圖。
圖2係示例第1實施形態之記憶裝置之模式性俯視圖。
圖3(a)~(c)係圖2中顯示部份之模式性放大剖面圖。
圖4(a)~(b)係示例記憶裝置之電路構造之圖。
圖1(a)顯示圖2中顯示之A-A線剖面。圖3(a)顯示圖2中顯示之B-B線剖面。圖3(b)顯示圖2中顯示之C-C線剖面。圖3(c)顯示圖2中顯示之D-D線剖面。本實施形態之記憶裝置110具備第1信號線BL(1)、第2信號線BL(2)、電晶體Tr、第1記憶區域10與第2記憶區域20。
第1信號線BL(1)及第2信號線BL(2)例如為位元線。
電晶體Tr控制在第1信號線BL(1)與第2信號線BL(2)之間流動之第1方向之電流及與第1方向相反之第2方向之電流各自之導通。電晶體Tr例如為MISFET(Metal Insulator Semiconductor Field effect transistor：金屬絕緣半導體場效電晶體)。
實施形態中，將自第2信號線BL(2)經由電晶體Tr朝向第1信號線BL(1)之電流之方向d1稱為第1方向，將其相反之方向d2稱為第2方向。
圖2中，模式性顯示記憶裝置110之俯視佈局。
如圖2中所示，記憶裝置110中，例如以等間隔交替配置有複數條第1信號線BL(1)及複數條第2信號線BL(2)。
此處，在實施形態中，將第1信號線BL(1)及第2信號線BL(2)之延伸方向作為X軸向。
複數條第1信號線BL(1)及複數條第2信號線BL(2)中，將相鄰之一對第1信號線BL(1)及第2信號線BL(2)為一組，且在各組中處理獨立之信號。
電晶體Tr設置於一對第1信號線BL(1)及第2信號線BL(2) 之間。於該一對第1信號線BL(1)及第2信號線BL(2)之間並聯配置複數個電晶體Tr。
在與第1信號線BL(1)及第2信號線BL(2)正交之方向(Y軸向)上，配置有複數條控制線WL。控制線WL例如為字元線。將該控制線WL作為閘極電極，於第1信號線BL(1)及第2信號線BL(2)與控制線WL之交叉位置上設置有電晶體Tr。
圖1(a)表示以如此之複數個電晶體Tr中之一個電晶體Tr為中心之剖面。本實施形態之記憶裝置110中，將以該一個之電晶體Tr為中心之構成作為一個單位。且，沿著第1信號線BL(1)及第2信號線BL(2)之方向與控制線WL之方向，以矩陣狀配置有複數個單位。由於記憶裝置110中之該單位之構成相同，故在以下之說明中，以一個單位為中心進行說明。
如圖4(a)之電路圖及圖4(b)之方塊圖中所示，於第1信號線BL(1)與電晶體Tr之一端之間連接有第1記憶區域10。又，於第2信號線BL(2)與電晶體Tr之另一端之間連接有第2記憶區域10。此處，電晶體Tr之一端為電晶體Tr之源極或汲極。本實施形態中，將電晶體Tr之一端作為源極。又，電晶體Tr之另一端為電晶體Tr之汲極或源極。本實施形態中，將電晶體Tr之另一端作為汲極。
即，電晶體Tr之源極側經由第1記憶區域10與第1信號線BL(1)連接，汲極側經由第2記憶區域20與第2信號線BL(2)連接。藉此，若電晶體Tr之控制線WL被選擇，則於一對 第1信號線BL(1)及第2信號線BL(2)之間，第1記憶區域10及第2記憶區域20成為串聯連接。
如圖1(a)中所示，第1記憶區域10具有若第1平行臨限值以上之電流於第1方向d1流動則磁化之朝向為平行、若第1反平行臨限值以上之電流於第2方向d2流動則磁化之朝向為反平行之第1磁穿隧接面元件MTJ(1)。又，第2記憶區域20具有若較第1平行臨限值更大之第2平行臨限值以上之電流於第2方向d2流動則磁化之朝向為平行、若較第1反平行臨限值更大之第2反平行臨限值以上之電流於第1方向d1流動則磁化之朝向為反平行之第2磁穿隧接面元件MTJ(2)。平行臨限值及反平行臨限值為磁穿隧接面元件之磁化之朝向反轉之電流之臨限值，本實施形態中將該電流值亦稱為「磁化反轉之臨限值」。
圖1(b)係示例第1磁穿隧接面元件MTJ(1)之構造之模式性剖面圖，圖1(c)係示例第2磁穿隧接面元件MTJ(2)之構造之模式性剖面圖。
1磁穿隧接面元件MTJ(1)具有依第1磁化自由層101(1)、第1穿隧障壁層102(1)及第1磁化固定層103(1)之順序積層之第1積層體ST1。此處，將該等層之積層方向稱為「Z軸向」。又，於Z軸向上，自第1磁化自由層101(1)朝向第1磁化固定層103(1)之方向亦稱為「上(上側)」，其反方向亦稱為「下(下側)」。
又，第1磁穿隧接面元件MTJ(1)中，在第1磁化自由層101(1)之下側設置有第1下部層104(1)，在第1磁化固定層 103(1)之上側設置有第1上部導電層105(1)。
第1磁化固定層103(1)包含反強磁性層或強磁性層，且以磁化之方向(自旋之方向)不易反轉之方式設置。另一方面，第1磁化自由層101(1)包含強磁性層，且以磁化之方向易反轉之方式設置。
第1磁穿隧接面元件MTJ(1)中，根據相對於第1磁化固定層103(1)之磁化方向之第1磁化自由層101(1)之磁化方向為平行或反平行，通過第1穿隧障壁層102(1)之穿隧電流之電阻值會產生變化。
因此，第1磁穿隧接面元件MTJ(1)中，可對應於所欲記憶之資訊控制第1磁化自由層101(1)之磁化之方向，藉由穿隧電流量讀取電阻值之變化而讀出所記憶之資訊。
此處，相對於磁化固定層(例如，第1磁化固定層103(1))之磁化方向，將磁化自由層(例如，第1磁化自由層101(1))之磁化方向為平行之狀態稱為平行狀態(以下記為「P狀態」)，將反平行之狀態稱為反平行狀態(以下記為「AP狀態」)。
第1磁穿隧接面元件MTJ(1)中，於第1磁化自由層101(1)與第1磁化固定層103(1)之間，若第1平行臨限值以上之電流或第1反平行臨限值以上之電流流動，則第1磁化自由層101(1)之磁化之方向反轉。
具體而言，若自第1磁化自由層101(1)向第1磁化固定層103(1)流動第1平行臨限值以上之電流(i1P)，則第1磁化自由層101(1)之磁化之方向成為P狀態。即，第1磁穿隧接面 元件MTJ(1)藉由方向d1之電流(i1P)而成為P狀態。
另一方面，若自第1磁化固定層103(1)向第1磁化自由層101(1)流動第1反平行臨限值以上之電流(i1A)，則第1磁化自由層101(1)之磁化方向成為AP狀態。即，第1磁穿隧接面元件MTJ(1)藉由方向d2之電流(i1A)而成為AP狀態。
此處，電流i1A較電流i1P更大。
第2磁穿隧接面元件MTJ(2)具有與第1磁穿隧接面元件MTJ(1)相同之構造。即，作為第2下部強磁性體層之第2磁化自由層101(2)與第1磁化自由層101(1)對應，第2穿隧障壁層102(2)與第1穿隧障壁層102(1)對應，作為第2上部強磁性體層之第2磁化固定層103(2)與第1磁化固定層103(1)對應。又，第2下層部104(2)與第1下層部104(1)對應，第2上部導電層105(2)與第1上部導電層105(1)對應。
第2磁穿隧接面元件MTJ(2)中，於第2磁化自由層101(2)與第2磁化固定層103(2)之間，若流動較第1平行臨限值更大之第2平行臨限值以上之電流、或較第1反平行臨限值更大之第2反平行臨限值以上之電流，則第2磁化自由層101(2)之磁化之方向反轉。
具體而言，若第2平行臨限值以上之電流(i2P)自第2磁化自由層101(2)向第2磁化固定層103(2)流動，則第2磁化自由層101(2)之磁化之朝向成為P狀態。即，第2磁穿隧接面元件MTJ(2)藉由方向d2之電流(i2P)而成為P狀態。
另一方面，若第2反平行臨限值以上之電流(i2A)自第2磁化固定層103(2)向第2磁化自由層101(2)流動，則第2磁 化自由層101(2)之磁化之朝向成為AP狀態。即，第2磁穿隧接面元件MTJ(2)藉由方向d1之電流(i2A)而成為AP狀態。
此處，電流i1A較電流i1P更大。又，電流i2A較電流i2P更大。
各電流之大小之關係為電流i1P<電流i1A<電流i2P<電流i2A。
本實施形態之記憶裝置110中，根據上述之電流i1P、i1A、i2P及i2A，控制控制第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之P狀態及AP狀態，而在第1記憶區域10及第2記憶區域20中記憶多值之資訊。即，由於根據P狀態、或AP狀態而記憶2值之資訊，故本實施形態之記憶裝置110中，根據2個磁穿隧接面元件(第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2))之各自之P狀態及AP狀態，可記憶4值之資訊。
此處，就本實施形態之記憶裝置110之各部之配置例進行說明。
如圖1(a)中所示，電晶體Tr例如形成於由矽構成之半導體基板50上。於半導體基板50上，以特定之間隔形成有電晶體Tr之源極區域61及汲極區域62。半導體基板50之主表面50a上，在源極區域61及汲極區域62之間，經由閘極絕緣膜63設置有控制線WL。將控制線WL作為閘極電極，控制電晶體Tr之開/關。
半導體基板50之主表面50a上，設置有覆蓋控制線WL之 絕緣膜81。於電晶體Tr之源極區域61之上方，設置有貫通絕緣膜81之第1導孔31。第1導孔31與源極區域61導通。另一方面，於電晶體Tr之汲極區域62之上方，設置有貫通絕緣膜81之第2導孔32。第2導孔32與汲極區域62導通。
於第1導孔31上，設置有第1下部金屬41(1)，且於其上設置有第1磁穿隧接面元件MTJ(1)。又，於第2導孔32上，設置有第2下部金屬41(2)，且於其上設置有第2磁穿隧接面元件MTJ(2)。
於第1磁穿隧接面元件MTJ(1)上設置有第1上部金屬42(1)，且於其上設置有第1信號線BL(1)。又，於第2磁穿隧接面元件MTJ(2)上設置有第2上部金屬42(2)，且於其上設置有第2信號線BL(2)。
於第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之周邊，設置有絕緣膜82。第1信號線BL(1)及第2信號線BL(2)於該絕緣膜82之上側露出。
此處，若要改變第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之磁化反轉之臨限值，有改變構成第1積層體ST1及第2積層體ST2之層之材料之方法，與改變第1磁化自由層101(1)及第2磁化自由層101(2)之體積之方法。
本實施形態中，作為一例，藉由改變第1磁化自由層101(1)及第2磁化自由層101(2)之體積，而改變磁化反轉之臨限值。第1磁化自由層101(1)及第2磁化自由層101(2)之體積越大，磁化反轉之臨限值越大。
本實施形態中，第1積層體ST1之第1磁化自由層101(1) 與第2積層體ST2之第2磁化自由層101(2)以同一厚度設置於同一平面上。又，兩層之材料相同。
又，第1積層體ST1之第1穿隧障壁層102(1)與第2積層體ST2之第2穿隧障壁層102(2)以同一厚度設置於同一平面上。又，兩層之材料相同。
又，第1積層體ST1之第1磁化固定層103(1)與第2積層體ST2之第2磁化固定層103(2)以同一厚度設置於同一平面上。又，兩層之材料相同。
因此，藉由改變第1積層體ST1及第2積層體ST2之於Z軸向上觀察到之外形之面積，使第1磁化自由層101(1)及第2磁化自由層101(2)之體積改變，從而可改變磁化反轉之臨限值。
如圖2中所示，第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之於Z軸向上觀察到之外形，即，第1積層體ST1及第2積層體ST2之於Z軸向上觀察到之外形呈圓形狀。本實施形態中，使第2磁穿隧接面元件MTJ(2)之直徑D2大於第1磁穿隧接面元件MTJ(1)之直徑D1。藉此，使第2磁化自由層101(2)之體積大於第1磁化自由層101(1)之體積，而可使第2磁穿隧接面元件MTJ(2)之磁化反轉之臨限值大於第1磁穿隧接面元件MTJ(1)之磁化反轉之臨限值。
作為具體之一例，相對於第1磁穿隧接面元件MTJ(1)之直徑D1，將第2磁穿隧接面元件MTJ(2)之直徑D2設為大約1.5倍。
因此，第2磁穿隧接面元件MTJ(2)之P狀態下之電阻值與第1磁穿隧接面元件MTJ(1)之P狀態下之電阻值相比，約為2.25倍。
又，本實施形態中，由於D2大於D1，故第2磁穿隧接面元件MTJ(2)之P狀態下之電阻值小於第1磁穿隧接面元件MTJ(1)之P狀態下之電阻值。如此，由於第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之P狀態下之電阻值不同，當僅任一方成為P狀態之情形下，可判別是哪一方成為P狀態。
即，於第1信號線BL(1)與第2信號線BL(2)之間施加相同之電壓之情形，在僅第1磁穿隧接面元件MTJ(1)成為P狀態與僅第2磁穿隧接面元件MTJ(2)成為P狀態之情形下，會因電阻值之不同而產生電流之不同。藉此，可判別哪個磁穿隧接面元件成為P狀態。
如先前所說明，本實施形態之記憶裝置110中，第1積層體ST1及第2積層體ST2之層構造相同。因此，分別一樣地積層磁化自由層、穿隧障壁層及磁化固定層後，可利用一次之蝕刻而形成直徑D1及直徑D2之第1積層體ST1及第2積層體ST2。
如此形成第1積層體ST1及第2積層體ST2之情形，例如，沿著自第2信號線BL(2)向第1信號線BL(1)流動之電流之方向d1，第1積層體ST1之積層順序與第2積層體ST2之積層順序互為相反。因此，針對相同電流之方向d1或d2，在第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2) 之一者中具有自P狀態改變為AP狀態之特性，在另一者中則具有自AP狀態改變為P狀態之特性。又，除此特性外，利用磁化反轉之臨限值之不同，控制第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之P狀態及AP狀態。
其次，就本實施形態之記憶裝置110之動作進行說明。
如圖4(b)中所示，作為記憶裝置110之周邊電路，設置有信號產生裝置90及感測放大器91。信號產生裝置90在第1信號線BL(1)及第2信號線BL(2)之間被施加寫入電壓或讀出電壓。
又，於感測放大器91之一端，例如輸入第1信號線BL(1)之電壓，於另一端輸入參考電壓ref。由該感測放大器91得出之比較結果為所記憶之資訊之讀出值。
其次，說明資訊之寫入動作之具體例。
進行資訊之寫入之情形，信號產生裝置90於第1信號線BL(1)及第2信號線BL(2)之間，施加用以使電流i1A、i1P、i2A及i2P之任一者流動之電壓，作為寫入電壓。
圖5(a)~圖6(b)係說明具體之寫入動作之模式性剖面圖。
圖5(a)示例選擇電晶體Tr之控制線WL、且使電流i2A自第2信號線BL(2)流向第1信號線BL(1)時之動作。
於第2磁穿隧接面元件MTJ(2)中，電流i2A自第2磁化固定層103(2)向第2磁化自由層101(2)流動。電流i2A超過第2磁穿隧接面元件MTJ(2)之磁化反轉之臨限值(第2反平行臨限值)。因此，第2磁穿隧接面元件MTJ(2)因電流i2A流動而成為AP狀態。
另一方面，於第1磁穿隧接面元件MTJ(1)中，電流i2A自第1磁化自由層101(1)向第1磁化固定層103(1)流動。電流i2A超過第1磁穿隧接面元件MTJ(1)之磁化反轉之臨限值(第1平行臨限值)。因此，第1磁穿隧接面元件MTJ(1)因電流i2A流動而成為P狀態。
本實施形態中，將AP狀態設為位元之「1」，將P狀態設為位元之「0」。將第1磁穿隧接面元件MTJ(1)中記憶之資訊設為2位元中之例如下階位元，將第2磁穿隧接面元件MTJ(2)中記憶之資訊設為2位元中之例如上階位元。
因此，在圖5(a)中示例之動作下，記憶2位元之「10」。
圖5(b)示例選擇電晶體Tr之控制線WL、而使電流i1A自第1信號線BL(1)流向第2信號線BL(2)時之動作。
第1磁穿隧接面元件MTJ(1)中，電流i1A自第1磁化固定層103(1)向第1磁化自由層101(1)流動。電流i1A超過第1磁穿隧接面元件MTJ(1)之磁化反轉之臨限值(第1反平行臨限值)。因此，第1磁穿隧接面元件MTJ(1)因電流i1A流動而成為AP狀態。
另一方面，第2磁穿隧接面元件MTJ(2)中，電流i1A自第2磁化自由層101(2)向第2磁化固定層103(2)流動。電流i1A小於第2磁穿隧接面元件MTJ(2)之磁化反轉之臨限值(第2平行臨限值)。因此，於第2磁穿隧接面元件MTJ(2)中，不會進行磁化之反轉而維持狀態不變。如圖5(a)所示般使電流i2A流動後，在使電流i1A流動之情形下，維持AP狀態。
因此，在圖5(b)中示例之動作下，記憶2位元「11」。
圖6(a)示例選擇電晶體Tr之控制線WL，使電流i2P自第1信號線BL(1)流向第2信號線BL(2)時之動作。
第1磁穿隧接面元件MTJ(1)中，電流i2P自第1磁化固定層103(1)向第1磁化自由層101(1)流動。電流i2P超過第1磁穿隧接面元件MTJ(1)之磁化反轉之臨限值(第1反平行臨限值)。因此，第1磁穿隧接面元件MTJ(1)因電流i2P流動而成為AP狀態。
另一方面，第2磁穿隧接面元件MTJ(2)中，電流i2P自第2磁化自由層101(2)向第2磁化固定層103(2)流動。電流i2P超過第2磁穿隧接面元件MTJ(2)之磁化反轉之臨限值(第2平行臨限值)。因此，第2磁穿隧接面元件MTJ(2)因電流i2P流動而成為P狀態。
因此，在圖6(a)中示例之動作下，記憶2位元「01」。
圖6(b)示例選擇電晶體Tr之控制線WL，使電流i1P自第2信號線BL(2)流向第1信號線BL(1)時之動作。
第2磁穿隧接面元件MTJ(2)中，電流i1P自第2磁化固定層103(2)向第2磁化自由層101(2)流動。電流i1P較第2磁穿隧接面元件MTJ(2)之磁化反轉之臨限值(第2反平行臨限值)更小。因此，第2磁穿隧接面元件MTJ(2)中，不會進行磁化之反轉而維持狀態不變。如圖6(a)顯示般使電流i2P流動後，在使電流i1P流動之情形下，維持P狀態。
另一方面，第1磁穿隧接面元件MTJ(1)中，電流i1P自第1磁化自由層101(1)向第1磁化固定層103(1)流動。電流i1P超過第1磁穿隧接面元件MTJ(1)之磁化反轉之臨限值(第1 平行臨限值)。因此，第1磁穿隧接面元件MTJ(1)因電流i1A流動而成為P狀態。
因此，在圖6(b)中示例之動作下，記憶2位元「00」。
此處，就寫入動作進行總結。
記憶「00」之情形，使電流i2P流動後，使電流i1P流動。
記憶「01」之情形，使電流i2P流動。
記憶「10」之情形，使電流i2A流動。
記憶「11」之情形，使電流i2A流動後，使電流i1A流動。
其次，說明資訊之讀出動作之具體例。
進行資訊之讀出之情形，信號產生裝置90於第1信號線BL(1)及第2信號線BL(2)之間施加讀出電壓，作為讀出電壓。讀出電壓較最小之寫入電壓更小。
如圖4(b)中所示，總電阻值根據第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之AP狀態及P狀態之組合而變化。因此，第1信號線BL(1)與參考電壓ref之差分有所變化，而可進行記憶之資訊之判別。
此處，顯示取決於第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之AP狀態及P狀態之電阻值之一例。
第1磁穿隧接面元件MTJ(1)為AP狀態之情形，電阻值例如為7千歐(kΩ)。又，第2磁穿隧接面元件MTJ(2)為P狀態之情形，電阻值例如為3 kΩ。設第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之MR比(磁性電阻變 化率)例如為200百分率(%)之情形，取決於第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之AP狀態及P狀態之組合之總電阻值如下：「00」之情形，總電阻值為10 kΩ(寄生電阻)。
「10」之情形，總電阻值為16 kΩ。
「01」之情形，總電阻值為24 kΩ。
「11」之情形，總電阻值為30 kΩ。
感測放大器91之輸出根據上述之總電阻值而變化。因此，根據感測放大器91之輸出，可判別記憶之資訊。另，本實施形態中，第1磁穿隧接面元件MTJ(1)之AP狀態下之電阻值與第2磁穿隧接面元件MTJ(2)之AP狀態下之電阻值設有差異。因此，在「10」之情形與「01」之情形下，總電阻值會產生差異，可根據感測放大器91之輸出而判別該等。
如此，記憶裝置110可藉由第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)而支援多值化。又，藉由將第1積層體ST1及第2積層體ST2設為相同之層構造，可實現簡單之構成。
(實施形態2)
其次，作為第2實施形態，就記憶裝置110之製造方法進行說明。
圖7(a)~圖10(b)係說明本實施形態之製造方法之模式性剖面圖。
首先，如圖7(a)中所示，在半導體基板50上利用例如 CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)製程形成電晶體Tr。藉此，於半導體基板50之主表面50a側上，形成有源極區域61及汲極區域62，且在該等之間經由閘極絕緣膜63而形成控制線WL。
其次，在電晶體Tr上形成絕緣膜81，在源極區域61及汲極區域62上形成貫通絕緣膜81之第1導孔31及第2導孔32。要形成第1導孔31及第2導孔32，首先，在絕緣膜81上形成貫通孔，在貫通孔之內壁形成障壁金屬後，例如利用CVD(Chemical Vapor Deposition：化學氣相沈積)嵌入鎢(W)。其後，利用CMP(Chemical Mechanical Polishing：化學機械研磨)實施表面之平坦化。
其次，如圖7(b)中所示，在平坦化之絕緣膜81上，形成基底金屬層41。基底金屬層41例如使用鉭(Ta)。基底金屬層41之表面粗糙度例如為0.2奈米(nm)以下。
其次，如圖8(a)中所示，在基底金屬層41上，形成依序積層磁化自由層101、穿隧障壁層102及磁化固定層103之積層膜SL。又，在積層膜SL上，形成上部導電層材料105。上部導電層材料、或積層膜SL及上部導電層材料105亦可連續成膜。
磁化自由層101例如使用CoFeB。穿隧障壁層102例如使用MgO。磁化固定層103例如使用CoFeB。
又，作為上部導電層材料105，例如使用SiO2、SiN、Ta、TiAlxNy、TaN、TiN、WN、W、Al2O3。上部導電層材料105可為使用該等材料之任1者之單層膜，亦可為使用 至少2者之積層膜。
其次，在上部導電層材料105上塗佈阻劑，且利用光微影成像而形成阻劑圖案R1及R2。且，將該阻劑圖案R1及R2作為遮罩，蝕刻上部導電層材料105。作為該蝕刻方法，例如，使用RIE(Reactive Ion Etching：反應離子蝕刻)、IBE(Ion Beam Etching：離子束蝕刻)及濕式蝕刻中任一者。根據需要，亦可將該等進行組合而進行蝕刻。未蝕刻之剩餘部份為第1上部導電層105(1)及第2上部導電層105(2)。
第1上部導電層105(1)及第2上部導電層105(2)在其後之蝕刻中作為硬質遮罩使用。因此，第1上部導電層105(1)及第2上部導電層105(2)之在Z軸向上觀察到之外形與第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之外形對應。可根據該第1上部導電層105(1)及第2上部導電層105(2)之外形，設定第1磁穿隧接面元件MTJ(1)及第2磁穿隧接面元件MTJ(2)之大小。本實施形態中，例如，將第1上部導電層105(1)及第2上部導電層105(2)之在Z軸向上觀察到之外形各自設為圓形狀，且相對於第1上部導電層105(1)之直徑，將第2上部導電層105(2)之直徑設為約1.5倍。
其後，將第1上部導電層105(1)及第2上部導電層105(2)作為硬質遮罩使用，蝕刻積層膜SL。作為該蝕刻方法，例如，使用RIE、高溫RIE(例如，150℃~300℃)及IBE中任一者。根據需要，亦可將該等進行組合從而進行蝕刻。利用 該蝕刻，如圖8(b)中所示，形成作為積層膜SL之剩餘之一部份之第1積層體ST1及作為積層膜SL之剩餘之另一部份之第2積層體ST2。即，於第1上部導電層105(1)之下側，形成由第1磁化自由層101(1)、第1穿隧障壁層102(1)及第1磁化固定層103(1)構成之第1積層體ST1，於第2上部導電層105(2)之下側，形成由第2磁化自由層101(2)、第2穿隧障壁層102(2)及第2磁化固定層103(2)構成之第2積層體ST2。第1積層體ST1之在Z軸向上觀察到之面積小於第2積層體ST2之在Z軸向上觀察到之面積。
形成第1積層體ST1及第2積層體ST2之後，用保護膜83覆蓋該等。作為保護膜83，可使用例如SixNy、Al2O3、AlxOy(富氧：x=小於2，y=3)、SiO2、SiAlxOy、TiO2、ZrO2中之任一者，或該等中至少2個之組合。作為成膜方法，例如，使用濺鍍法(包含傾斜入射沈積)、CVD、ALD(Atomic Layer Deposition：原子層沈積)。本實施形態中，作為保護膜83之一例，利用濺鍍法(包含傾斜入射堆積)以30 nm之膜厚形成SiN。
其次，如圖9(a)中所示，使層間絕緣膜84沈積，並嵌入第1積層體ST1及第2積層體ST2之間。層間絕緣膜84例如使用SiO2、SiOF、SiOC。且，利用CMP使層間絕緣膜84平坦化。又，平坦化之後，蝕刻層間絕緣膜84，使第1上部導電層105(1)及第2上部導電層105(2)之上側之一部份露出。
其次，如圖9(b)中所示，在露出之第1上部導電層105(1) 及第2上部導電層105(2)上，沈積上部金屬材料42，且使之與第1上部導電層105(1)與第2上部導電層105(2)接觸。上部金屬材料42例如使用Ti、Ta、TiN、W、TaN。
其次，利用光微影成像及蝕刻，去除上部金屬材料42、層間絕緣膜84及基底金屬層41之一部份。因此，如圖10(a)中所示，自Z軸向觀察包含第1積層體ST1及第2積層體ST2之部份以外之上部金屬材料42、層間絕緣膜84及基底金屬層41被去除。其後，使保護膜85沈積。保護膜85之材料與保護膜83相同。
其次，如圖10(b)中所示，使絕緣膜82沈積於保護膜85上，進行表面之平坦化後，例如利用金屬鑲嵌法形成由銅(Cu)構成之第1信號線BL(1)及第2信號線BL(2)。藉此，於第1信號線BL(1)與第1導孔31之間，形成有具有第1磁穿隧接面元件MTJ(1)之第1記憶區域10，於第2信號線BL(2)與第2導孔32之間，形成有具有第2磁穿隧接面元件MTJ(2)之第2記憶區域20。
藉由如此之步驟，完成記憶裝置110。
上述之製造方法中，如圖8(a)~(b)中顯示之步驟所示，將磁化自由層101、穿隧障壁層102及磁化固定層103依該順序分別一樣地成膜後，利用蝕刻一次形成大小不同之第1積層體ST1及第2積層體ST2。因此，與以其他步驟製造第1積層體ST1及第2積層體ST2之情形相比可謀求製造步驟之大幅簡化。又，根據作為蝕刻時之硬質遮罩而使用之第1上部導電層105(1)及第2上部導電層105(2)之大小，可 簡單且正確地設定第1積層體ST1及第2積層體ST2之大小，而可容易地製造體積不同之第1磁化自由層101(1)及第2磁化自由層101(2)。
又，記憶裝置110中，如圖2中所示，具備複數個第1記憶區域10(圖2中，第1磁穿隧接面元件MTJ(1)所示之區域)與複數個第2記憶區域20(圖2中，第2磁穿隧接面元件MTJ(2)所示之區域)。
複數個第1記憶區域10各自以同一間距配置於X軸向(行方向)及Y軸向(行方向)上。
再者，複數個第2記憶區域20各自以同一間距(與第1記憶區域10之間距相同之間距)配置於X軸向(行方向)及Y軸向(行方向)上。
且，複數個第1記憶區域10與複數個第2記憶區域20相互偏離半間距而配置於X軸向及Y軸向上。
根據如此之佈局，形成第1記憶區域10及第2記憶區域20時使用之光微影成像達到平衡。因此，即使第1記憶區域10及第2記憶區域20之互相之大小不同，仍可抑制製造偏差，從而可提供穩定之製品。
(實施形態3)
圖11係例說明第3實施形態之記憶裝置之模式性剖面圖。
圖12(a)~(b)係說明記憶製造之層構造之模式性剖面圖。
如圖11中所示，本實施形態之記憶裝置120，於第1記憶區域10中，設置有第1磁穿隧接面元件MTJ(1)及第3磁穿隧 接面元件MTJ(3)，於第2記憶區域20中，設置有第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)。
第3磁穿隧接面元件MTJ(3)設置於第1信號線BL(1)與第1磁穿隧接面元件MTJ(1)之間。第3磁穿隧接面元件MTJ(3)中，若較第1平行臨限值更小之第3平行臨限值以上之電流向方向d1流動，則磁化之朝向為平行，若較第1反平行臨限值更小之第3反平行臨限值以上之電流向方向d2流動，則磁化之朝向為反平行。
如圖12(a)中所示，第3磁穿隧接面元件MTJ(3)疊合於第1磁穿隧接面元件MTJ(1)之上。
第3磁穿隧接面元件MTJ(3)具有依第3磁化自由層101(3)、第3穿隧障壁層102(3)及第3磁化固定層103(3)之順序積層之第3積層體ST3。又，於第3磁化自由層101(3)之下側設置有第3下部層104(3)，第3磁化固定層103(3)之上側設置有第3上部導電層105(3)。
該第3磁穿隧接面元件MTJ(3)之第3積層體ST3之積層順序與第1磁穿隧接面元件MTJ(1)之第1積層體ST1之積層順序為相互相同之順序。即，第1積層體ST1自下朝上，依第1磁化自由層101(1)、第1穿隧障壁層102(1)、第1磁化固定層103(1)之順序積層，第3積層體ST3亦依相同順序積層。
如此，將堆疊第1積層體ST1及第3積層體ST3之構造設置於第1下部金屬41(1)與第1上部金屬42(1)之間。
第1積層體ST1之在Z軸向上觀察到之外形之大小與第3積層體ST3之在Z軸向上觀察到之外形之大小相等。因此， 要改變第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)之磁化反轉之臨限值，有改變構成第1積層體ST1及第3積層體ST3之層之材料之方法，與改變磁化自由層之厚度之方法。根據該等之至少任一種方法，第3磁穿隧接面元件MTJ(3)之磁化反轉之臨限值以小於第1磁穿隧接面元件MTJ(1)之磁化反轉之臨限值之方式設定。
如此之第1記憶區域10之構造中，例如，沿著自第2信號線BL(2)流向第1信號線BL(1)之電流之方向d1，第1積層體ST1之積層順序與第3積層體ST3之積層順序為相互相同之順序。因此，相對於電流之方向之P狀態及AP狀態之變化在第1磁穿隧接面元件MTJ(1)與第3磁穿隧接面元件MTJ(3)中相同。又，除該特性外，利用磁化反轉之臨限值之差異，抑制第1磁穿隧接面元件MTJ(1)與第3磁穿隧接面元件MTJ(3)之P狀態及AP狀態。
第4磁穿隧接面元件MTJ(4)係設置於第2信號線BL(2)與第2磁穿隧接面元件MTJ(2)之間。第4磁穿隧接面元件MTJ(4)中，若較第2平行臨限值更小之第4平行臨限值以上之電流於方向d2流動，則磁化之朝向為平行，若較第2反平行臨限值更小之第4反平行臨限值以上之電流於方向d1流動，則磁化之朝向為反平行。
如圖12(b)中所示，第4磁穿隧接面元件MTJ(4)堆疊於第2磁穿隧接面元件MTJ(2)之上。
第4磁穿隧接面元件MTJ(4)具有依第4磁化自由層101(4)、第4穿隧障壁層102(4)及第4磁化固定層103(4)之順 序積層之第4積層體ST4。又，於第4磁化自由層101(4)之下側設置有第4下部層104(4)，於第4磁化固定層103(4)之上側設置有第4上部導電層105(4)。
該第4磁穿隧接面元件MTJ(4)之第4積層體ST4之積層順序與第2磁穿隧接面元件MTJ(2)之第2積層體ST2之積層順序為相互相同之順序。即，第2積層體ST2自下朝上，依第2磁化自由層101(2)、第2穿隧障壁層102(2)、第2磁化固定層103(2)之順序積層，第4積層體ST4亦依相同順序積層。
如此，將堆疊第2積層體ST2及第4積層體ST4之構造設置於第2下部金屬41(2)與第2上部金屬42(2)之間。
第2積層體ST2之在Z軸向上觀察到之外形之大小與第4積層體ST4之在Z軸向上觀察到之外形之大小相等。因此，要改變第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)之磁化反轉之臨限值，有改變構成第2積層體ST2及第4積層體ST4之層之材料之方法，與改變磁化自由層之厚度之方法。根據該等之至少任一種方法，第4磁穿隧接面元件MTJ(4)之磁化反轉之臨限值以小於第2磁穿隧接面元件MTJ(2)之磁化反轉之臨限值之方式設定。
如此之第2記憶區域20之構造中，例如，沿著自第2信號線BL(2)流向第1信號線BL(1)之電流之方向d1，第2積層體ST2之積層順序與第4積層體ST4之積層順序為相互相同之順序。因此，相對於電流之方向之A狀態及P狀態之變化，在第2磁穿隧接面元件MTJ(2)與第4磁穿隧接面元件MTJ(4)中皆相同。又，除該特性外，利用磁化反轉之臨限值之差 異，控制第2磁穿隧接面元件MTJ(2)與第4磁穿隧接面元件MTJ(4)之P狀態及AP狀態。
如此，藉由採用於第1記憶區域10中積層第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)、於第2記憶區域20中積層第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)之構造，藉此，記憶裝置120可實現記憶4位元之資訊之構成。
另，圖11中顯示之記憶裝置120中，雖採用對於第1記憶區域10及第2記憶區域20之任一者皆應用積層磁穿隧接面元件之構成，但亦可為應用僅在第1記憶區域10及第2記憶區域20之任一方積層有磁穿隧接面元件之構成者。又，於第1記憶區域10及第2記憶區域20之各者中，積層之磁穿隧接面元件之數亦可為3個以上。
(實施形態4)
其次，作為實施形態4，就記憶裝置120之製造方法進行說明。
圖13(a)~圖15(b)係說明本實施形態之裝置方法之模式性剖面圖。
此處，對圖13(a)中所示之半導體基板50之電晶體Tr之形成、經由閘極絕緣膜63之控制線WL之形成、絕緣膜81之形成、第1導孔31及第2導孔32之形成、直至基底金屬層41之形成，與圖7~圖8中顯示之步驟相同。
其次，在基底金屬層41上，形成依序積層磁化自由層101A、穿隧障壁層102A、磁化固定層103A及上部導電材 料105A之第1積層膜SL1，在第1積層膜SL1上，形成依序積層磁化自由層101B、穿隧障壁層102B、磁化固定層103B及上部導電材料105B之第2積層膜SL2。本實施形態中，磁化自由層101A及101B、穿隧障壁層102A及102B、磁化固定層103A及103B之材料各不相同。
例如，磁化自由層101A使用CoFeB，磁化自由層101B使用Co。穿隧障壁層102A使用MgO，穿隧障壁層102B使用MgO。磁化固定層103A中，使用CoFeB，磁化固定層103B中，使用CoFeB。
如此藉由使用不同之材料，可改變積層之2個磁穿隧接面元件之磁化反轉之臨限值。
其次，將阻劑塗佈於上部導電層材料105B上，且利用光微影成像而形成阻劑圖案R1及R2。且，將該阻劑圖案R1及R2作為遮罩，蝕刻上部導電層材料105B。作為該蝕刻方法，例如，使用RIE、IBE及濕式蝕刻中之任一者。根據需要，亦可將該等進行組合而進行蝕刻。未蝕刻之剩餘部份為第3上部導電層105(3)及第4上部導電層105(4)。
其次，將第3上部導電層105(3)及第4上部導電層105(4)作為硬質遮罩使用，蝕刻第1積層膜SL1及第2積層膜SL2。作為該蝕刻方法，例如使用RIE、高溫RIE(例如，150℃~300℃)及IBE中任一者。根據需要，可將該等進行組合從而進行蝕刻。藉由該蝕刻，如圖13(b)中所示，形成第1積層體ST1、第2積層體ST2、第3積層體ST3及第4積層體ST4。
即，在第1導孔31上留下第1積層膜SL1之一部份而形成第1積層體ST1，在第1積層體ST1上留下第2積層膜SL2之一部份而形成第3積層體ST3。在第2導孔32上留下第1積層膜SL1之另一部份而形成第2積層體ST2，在第2積層體ST2上留下第2積層膜SL2之另一部份而形成第4積層體ST4。
藉此，第3積層體ST3重疊於第1積層體ST1上，第4積層體ST4重疊於第2積層體ST2上。
藉由經由阻劑圖案R1之第1積層膜SL1及第2積層膜SL2之一次蝕刻，使第1積層體ST1之在Z軸向上觀察到之外形與第3積層體ST3之在Z軸向上觀察到之外形相同。又，藉由經由阻劑圖案R2之第1積層膜SL1及第2積層膜SL2之一次蝕刻，使第2積體ST2之在Z軸向上觀察到之外形與第4積層體ST4之在Z軸向上觀察到之外形相同。
又，與阻劑圖案R1及R2之面積對應，第1積層體ST1之在Z軸向上觀察到之面積較第2積層體ST2之在Z軸向上觀察到之面積更小。相同地，第3積層體ST3之在Z軸向上觀察到之面積較第4積層體ST4之在Z軸向上觀察到之面積更小。
形成第1積層體ST1、第2積層體ST2、第3積層體ST3及第4積層體ST4後，以保護膜83覆蓋該等。
其次，如圖14(a)中所示，使層間絕緣膜84沈積，並嵌入第1積層體ST1、第2積層體ST2、第3積層體ST3及第4積層體ST4之間。且，利用CMP使層間絕緣膜84平坦化。又，平坦化之後，蝕刻層間絕緣膜84，使第3上部導電層105(3) 及第4上部導電層105(4)之上側之一部份露出。
其次，如圖14(b)中所示，在露出之第3上部導電層105(3)及第4上部導電層105(4)上，使上部金屬材料42沈積，使第3上部導電層105(3)與第4上部導電層105(4)接觸。
其次，利用光微影成像及蝕刻，去除上部金屬材料42、層間絕緣膜84及基底金屬層41之一部份。因此，如圖15(a)中所示，自Z軸向觀察，包含第1積層體ST1、第2積層體ST2、第3積層體ST3及第4積層體ST4之部份以外之上部金屬材料42、層間絕緣膜84及基底金屬層41被去除。其後，使保護膜85沈積。保護膜85之材料與保護膜83相同。
其次，如圖15(b)中所示，使絕緣膜82沈積於保護膜85上，並進行表面之平坦化後，例如利用金屬鑲嵌法形成由銅(Cu)構成之第1信號線BL(1)及第2信號線BL(2)。藉此，於第1信號線BL(1)與第1導孔31之間，形成具有第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)之第1記憶區域10，且於第2信號線BL(2)與第2導孔32之間，形成具有第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)之第2記憶區域20。
藉由如此之步驟，完成記憶裝置120。
上述之製造方法中，如圖13(a)~(b)中顯示之步驟所示，將磁化自由層101A、穿隧障壁層102A、磁化固定層103A、磁化自由層101B、穿隧障壁層102B及磁化固定層103B一樣地成膜後，利用蝕刻一次形成第1積層體ST1及 第3積層體ST3之積層構造、及第2積層體ST2及第4積層體ST4之積層構造。因此，與分別以其他之步驟製造該等積層體或積層構造之情形相比，可謀求製造步驟之大幅簡化。又，根據作為蝕刻時之硬質遮罩而使用之第3上部導電層105(3)及第4上部導電層105(4)之大小，可簡單且正確地設定第1積層體ST1及第3積層體ST3、及第2積層體ST2及第4積層體ST4之大小。
其次，就本實施形態之記憶裝置120之動作進行說明。
圖16係示例記憶裝置及其周邊電路之方塊圖。
圖17(a)~圖18(h)係說明具體之寫入動作之模式性剖面圖。
圖17~圖18中，模式性顯示記憶裝置120之第1磁穿隧接面元件MTJ(1)~第4磁穿隧接面元件MTJ(4)、電流之方向及P狀態及AP狀態。
如圖16中所示，作為記憶裝置120之周邊電路，設置有信號產生裝置90及感測放大器91。設置於電晶體Tr與第1信號線BL(1)之間之第1記憶區域10中，於電晶體Tr側設置有第1磁穿隧接面元件MTJ(1)，於第1信號線BL(1)側設置有第3磁穿隧接面元件MTJ(3)。又，設置於電晶體Tr與第2信號線BL(2)之間之第2記憶區域20中，於電晶體Tr側設置有第2磁穿隧接面元件MTJ(2)，於第2信號線BL(2)側設置有第4磁穿隧接面元件MTJ(4)。
其次，說明資訊之寫入動作之具體例。
進行資訊之寫入之情形，信號產生裝置90作為寫入電 壓，將用以使電流i1A、i1P、i2A、i2P、i3A、i3P、i4A及i4P之任一者流動之電壓施加於第1信號線BL(1)及第2信號線BL(2)之間。
此處，電流i3A為用以使第3磁穿隧接面元件MTJ(3)為AP狀態之電流。電流i3A為第3反平行臨限值以上之值。
電流i3P為用以使第3磁穿隧接面元件MTJ(3)為P狀態之電流。電流i3P為第3平行臨限值以上之值。
電流i4A為用以使第4磁穿隧接面元件MTJ(4)為P狀態之電流。電流i4A為第4反平行臨限值以上之值。
電流i4P為用以使第4磁穿隧接面元件MTJ(4)為P狀態之電流。電流i4P為第4平行臨限值以上之值。
電流i3A較電流i3P更大。又，電流i4A較電流i4P更大。
各電流之大小之關係為i3P<i3A<i1P<i1A<i4P<i4A<i2P<i2A。
圖17(a)示例使電流i2P流動時之動作。即，為選擇圖16中顯示之電晶體Tr之控制線WL，使電流i2P自第1信號線BL(1)流向第2信號線BL(2)時之動作。
第2磁穿隧接面元件MTJ(2)因電流i2P流動而成P狀態。又，電流i2P較第4平行臨限值更大。因此，第4磁穿隧接面元件MTJ(4)因電流i2P流動而成P狀態。
又，相對於電流i2P之朝向之積層體ST1之積層順序與積層體ST4之積層順序相反。又，電流i2P較第1反平行臨限值更大。因此，第1磁穿隧接面元件MTJ(1)因電流i2P流動而成為AP狀態。
又，相對於電流i2P之朝向之積層體ST3之積層順序與積層體ST4之積層順序相反。又，電流i2P較第3反平行臨限值更大。因此，第3磁穿隧接面元件MTJ(3)因電流i4P流動而成AP狀態。
本實施形態中，將AP狀態作為位元之「1」，將P狀態作為位元之「0」。又，作為一例，為將4位元之資訊，依第4磁穿隧接面元件MTJ(4)、第2磁穿隧接面元件MTJ(2)、第1磁穿隧接面元件MTJ(1)、第3磁穿隧接面元件MTJ(3)之順序顯示。
因此，在圖17(a)中顯示之動作下，記憶4位元之「0011」。
圖17(b)示例在變成圖17(a)中顯示之狀態後，使電流i3P流動時之動作。即，選擇圖16中顯示之電晶體Tr之控制線WL，使電流i3P自第2信號線BL(2)流向第1信號線BL(1)時之動作。
若電流i3P流動，則僅第3磁穿隧接面元件MTJ(3)成為P狀態，其他之磁穿隧接面元件MTJ(1)、MTJ(2)及MTJ(4)之狀態不會反轉，繼續維持。
因此，在圖17(b)中示例之動作下，記憶4位元之「0010」。
圖17(c)示例在變成圖17(a)中顯示之狀態後，使電流i1P流動時之動作。即，選擇圖16中顯示之電晶體Tr之控制線WL，使電流i1P自第2信號線BL(2)流向第1信號線BL(1)時之動作。
若電流i1P流動，則第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)成為P狀態，第2磁穿隧接面元件 MTJ(2)及第4磁穿隧接面元件MTJ(4)之狀態不反轉而維持不變。
因此，在圖17(c)中示例之動作下，記憶4位元之「0000」。
圖17(d)示例在變成圖17(a)中顯示之狀態後，使電流i2A流動時之動作。即，選擇圖16中顯示之電晶體Tr之控制線WL，使電流i2A自第2信號線BL(2)流向第1信號線BL(1)時之動作。
若電流i2A流動，則第2磁穿隧接面元件MTJ(2)成為AP狀態。另一方面，若電流i2A流動，則第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)成為P狀態。第4磁穿隧接面元件MTJ(4)之狀態不反轉而維持不變。
因此，在圖17(d)中示例之動作下，記憶4位元之「0100」。
圖17(e)示例在變成圖17(c)中顯示之狀態後，使電流i3A流動時之動作。即，選擇圖16中顯示之電晶體Tr之控制線WL，使電流i3A自第1信號線BL(1)流向第2信號線BL(2)時之動作。
若電流i3A流動，則僅第3磁穿隧接面元件MTJ(3)成為AP狀態，其他之磁穿隧接面元件MTJ(1)、MTJ(2)及MTJ(4)之狀態不反轉而維持不變。
因此，在圖17(e)中示例之動作下，記憶4位元之「0001」。
圖17(f)示例在變成圖17(d)中顯示之狀態後，使電流i3A流動時之動作。
若電流i3A流動，則僅第3磁穿隧接面元件MTJ(3)成為AP狀態，其他之磁穿隧接面元件MTJ(1)、MTJ(2)及 MTJ(4)之狀態不反轉而維持不變。
因此，在圖17(f)中示例之動作下，記憶4位元之「0101」。
圖17(g)示例在變成圖17(d)中顯示之狀態後，使電流i1A流動時之動作。即，選擇圖16中顯示之電晶體Tr之控制線WL，使電流i1A自第1信號線BL(1)流向第2信號線BL(2)時之動作。
若電流i1A流動，則第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)成為AP狀態，第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)之狀態不反轉而維持不變。
因此，在圖17(g)中示例之動作下，記憶4位元之「0111」。
圖17(h)示例在變成圖17(g)中顯示之狀態後，使電流i3P流動時之動作。
若電流i3P流動，則僅第3磁穿隧接面元件MTJ(3)成為P狀態，其他之磁穿隧接面元件MTJ(1)、MTJ(2)及MTJ(4)之狀態不反轉而維持不變。
因此，在圖17(h)中示例之動作下，記憶4位元之「0110」。
圖18(a)示例使電流i2A流動時之動作。即，選擇圖16中顯示之電晶體Tr之控制線WL，使電流i2A自第2信號線BL(2)流向第1信號線BL(1)時之動作。
第2磁穿隧接面元件MTJ(2)因電流i2A流動而成為AP狀態。又，電流i2A較第4反平行臨限值更大。因此，第4磁穿隧接面元件MTJ(4)因電流i2A流動而成為AP狀態。
又，相對於電流i2A之朝向之積層體ST1之積層順序與積 層體ST4之積層順序相反。又，電流i2A較第1平行臨限值更大。因此，第1磁穿隧接面元件MTJ(1)因電流i2A流動而成為P狀態。
又，相對於電流i2A之朝向之積層體ST3之積層順序與積層體ST4之積層順序相反。又，電流i2A較第3平行臨限值更大。因此，第3磁穿隧接面元件MTJ(3)因電流i2A流動而成為P狀態。
因此，在圖18(a)中示例之動作下，記憶4位元之「1100」。
圖18(b)示例在變成圖18(a)中顯示之狀態後，使電流i3A流動時之動作。即，選擇圖16中顯示之電晶體Tr之控制線WL，使電流i3A自第1信號線BL(1)流向第2信號線BL(2)時之動作。
若電流i3A流動，則僅第3磁穿隧接面元件MTJ(3)成為AP狀態，其他之磁穿隧接面元件MTJ(1)、MTJ(2)及MTJ(4)之狀態不反轉而維持不變。
因此，在圖18(b)中示例之動作下，記憶4位元之「1101」。
圖18(c)示例在變成圖18(a)中顯示之狀態後，使電流i1A流動時之動作。即，選擇圖16中顯示之電晶體Tr之控制線WL，使電流i1A自第1信號線BL(1)流向第2信號線BL(2)時之動作。
若電流i1A流動，則第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)成為AP狀態，第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)之狀態不反轉而維持不變。
因此，在圖18(c)中示例之動作下，記憶4位元之「1111」。
圖18(d)示例在變成為圖18(a)中顯示之狀態後，使電流i2P流動時之動作。即，選擇圖16中顯示之電晶體Tr之控制線WL，使電流i2P自第1信號線BL(1)流向第2信號線BL(2)時之動作。
若電流i2P流動，則第2磁穿隧接面元件MTJ(2)成為P狀態。另一方面，若電流i2P流動，則第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)成為AP狀態。第4磁穿隧接面元件MTJ(4)之狀態不反轉而維持不變。
因此，在圖18(d)中示例之動作下，記憶4位元之「1011」。
圖18(e)示例在變成圖18(c)中顯示之狀態後，使電流i3P流動時之動作。即，選擇圖16中顯示之電晶體Tr之控制線WL，使電流i3P自第2信號線BL(2)流向第1信號線BL(1)時之動作。
若電流i3P流動，則僅第3磁穿隧接面元件MTJ(3)成為P狀態，其他之磁穿隧接面元件MTJ(1)、MTJ(2)及MTJ(4)之狀態不反轉而維持不變。
因此，在圖18(e)中示例之動作下，記憶4位元之「1110」。
圖18(f)示例在變成圖18(d)中顯示之狀態後，使電流i3P流動時之動作。
若電流i3P流動，則僅第3磁穿隧接面元件MTJ(3)成為P狀態，其他之磁穿隧接面元件MTJ(1)、MTJ(2)及MTJ(4)之狀態不反轉而維持不變。
因此，在圖18(f)中示例之動作下，記憶4位元之「1010」。
圖18(g)示例在變成圖18(d)中顯示之狀態後，使電流i1P流動時之動作。即，選擇圖16中顯示之電晶體Tr之控制線WL，使電流i1P自第2信號線BL(2)流向第1信號線BL(1)時之動作。
若電流i1P流動，則第1磁穿隧接面元件MTJ(1)及第3磁穿隧接面元件MTJ(3)成為P狀態，第2磁穿隧接面元件MTJ(2)及第4磁穿隧接面元件MTJ(4)之狀態不反轉而維持不變。
因此，在圖18(g)中示例之動作下，記憶4位元之「1000」。
圖18(h)示例在成為圖18(g)中顯示之狀態後，使電流i3A流動時之動作。
若電流i3A流動，則僅第3磁穿隧接面元件MTJ(3)成為AP狀態，其他之磁穿隧接面元件MTJ(1)、MTJ(2)及MTJ(4)之狀態不反轉而維持不變。
因此，在圖18(h)中示例之動作下，記憶4位元之「1001」。
此處，就寫入動作進行總結。
記憶「0000」之情形，使電流i2P流動後，使電流i1P流動。
記憶「0001」之情形，使電流i2P流動、且使電流i1P流動後，使電流i3A流動。
記憶「0010」之情形，使電流i2P流動後，使電流i3P流動。
記憶「0011」之情形，使電流i2P流動。
記憶「0100」之情形，使電流i2P流動後，使電流i2A流 動。
記憶「0101」之情形，使電流i2P流動、且使電流i2A流動後，使電流i3A流動。
記憶「0110」之情形，使電流i2P流動、使電流i2A流動、且使電流i1A流動後，使電流i3P流動。
記憶「0111」之情形，使電流i2P流動、且使電流i2A流動後，使電流i1A流動。
記憶「1000」之情形，使電流i2A流動、且使電流i2P流動後，使電流i1P流動。
記憶「1001」之情形，使電流i2A流動、使電流i2P流動、且使電流i1P流動後，使電流i3A流動。
記憶「1010」之情形，使電流i2A流動、且使電流i2P流動後，使電流i3P流動。
記憶「1011」之情形，使電流i2A流動後，使電流i2P流動。
記憶「1100」之情形，使電流i2A流動。
記憶「1101」之情形，使電流i2A流動後，使電流i3A流動。
記憶「1110」之情形，使電流i2A流動、且使電流i1A流動後，使電流i3P流動。
記憶「1111」之情形，使電流i2A流動後，使電流i1A流動。
其次，說明資訊之讀出之動作。
進行資訊之讀出之情形時，信號產生裝置90於第1信號 線BL(1)及第2信號線BL(2)之間施加讀出電壓，作為讀出電壓。讀出電壓較最小之寫入電壓更小。
記憶裝置120中，總電阻值根據第1~第4磁穿隧接面元件MTJ(1)~MTJ(4)之AP狀態及P狀態之組合而變化。因此，第1信號線BL(1)與參考電壓ref之差分有所變化，而可進行記憶之資訊之判別。
此處，顯示取決於第1磁穿隧接面元件MTJ(1)~第4磁穿隧接面元件MTJ(4)之AP狀態及P狀態之電阻值之一例。
第1磁穿隧接面元件MTJ(1)為P狀態之情形，電阻值例如為3 kΩ。又，第2磁穿隧接面元件MTJ(2)為P狀態之情形，電阻值例如為12 kΩ。又，第3磁穿隧接面元件MTJ(3)為P狀態之情形，電阻值例如為1.5 kΩ。又，第4磁穿隧接面元件MTJ(4)為P狀態之情形，電阻值例如為6 kΩ。將第1磁穿隧接面元件MTJ(1)~第4磁穿隧接面元件MTJ(4)之MR比(磁性電阻變化率)例如設為200百分率(%)之情形，取決於第1磁穿隧接面元件MTJ(1)~第4磁穿隧接面元件MTJ(4)之AP狀態及P狀態之組合之總電阻值如下：「0000」之情形，總電阻值為22.5 kΩ(寄生電阻)。
「0001」之情形，總電阻值為25.5 kΩ。
「0010」之情形，總電阻值為28.5 kΩ。
「0011」之情形，總電阻值為31.5 kΩ。
「0100」之情形，總電阻值為34.5 kΩ。
「0101」之情形，總電阻值為37.5 kΩ。
「0110」之情形，總電阻值為40.5 kΩ。
「0111」之情形，總電阻值為43.5 kΩ。
「1000」之情形，總電阻值為46.5 kΩ。
「1001」之情形，總電阻值為49.5 kΩ。
「1010」之情形，總電阻值為52.5 kΩ。
「1011」之情形，總電阻值為55.5 kΩ。
「1100」之情形，總電阻值為58.5 kΩ。
「1101」之情形，總電阻值為61.5 kΩ。
「1110」之情形，總電阻值為64.5 kΩ。
「1111」之情形，總電阻值為67.5 kΩ。
感測放大器91之輸出根據上述之總電阻值而變化。因此，根據感測放大器91之輸出，可判別記憶之資訊。
如此，記憶裝置120可藉由第1磁穿隧接面元件MTJ(1)~第4磁穿隧接面元件MTJ(4)而支援多值化。又，藉由將第1積層體ST1及第2積層體ST2及第3積層體ST3及第4積層體ST4設為相同之層構造，可實現簡單之構成。
如以上說明所示，根據實施形態之記憶裝置及其製造方法，可實現使用磁穿隧接面元件而支援多值化之構造，且可達成層構造及製造步驟之簡化。
另，上述已說明本實施形態及其變化例，但本發明並不限定於該等之例者。例如，雖針對第1磁穿隧接面元件MTJ(1)~第4磁穿隧接面元件MTJ(4)，將P狀態設為位元「0」，將AP狀態設為位元「1」，但相反亦可。又，針對第1磁穿隧接面元件MTJ(1)~第4磁穿隧接面元件MTJ(4)在AP狀態下之電阻值為一例進行說明，並不限定於此者。
又，雖於圖5及圖6、圖17及圖18中顯示了寫入動作之具體例，但寫入動作可為此外之方法。
又，積層體ST1、ST2、ST3及ST4之各層之積層順序亦可與上述中說明之積層順序相反。該情形，電流之方向d2為第1方向，電流之方向d1為第2方向。
又，對於上述之各實施形態或其變形例，由本領域技術人員適宜地進行構成要素之追加、刪除、設計變更者，或適宜組合各實施形態之特徵者，只要具備本發明之要旨，皆包含於本發明之範圍內。
雖說明了本發明之若干個實施形態，但該等之實施形態乃作為例子提示者，並不意圖限定發明之範圍。該等新型實施形態可在其他之種種形態下實施，且在不脫離發明之要旨之範圍中，可進行種種省略、置換、變更。該等實施形態或其變形，皆包含於發明之範圍或要旨內，且包含於申請專利範圍中記載之發明及與其均等之範圍內。
10‧‧‧第1記憶區域
20‧‧‧第2記憶區域
31‧‧‧第1導孔
32‧‧‧第2導孔
41‧‧‧基底金屬層
41(1)‧‧‧第1下部金屬
41(2)‧‧‧第2下部金屬
42‧‧‧上部金屬材料
42(1)‧‧‧第1上部金屬
42(2)‧‧‧第2上部金屬
50‧‧‧半導體基板
50a‧‧‧主表面
61‧‧‧源極區域
62‧‧‧汲極區域
63‧‧‧絕緣膜
81‧‧‧絕緣膜
82‧‧‧絕緣膜
83‧‧‧保護膜
84‧‧‧層間絕緣膜
85‧‧‧保護膜
90‧‧‧信號產生裝置
91‧‧‧感測放大器
101‧‧‧磁化自由層
101(1)‧‧‧第1磁化自由層
101(2)‧‧‧第2磁化自由層
101(3)‧‧‧第3磁化自由層
101(4)‧‧‧第4磁化自由層
101A‧‧‧磁化自由層
101B‧‧‧磁化自由層
102‧‧‧穿隧障壁層
102(1)‧‧‧第1穿隧障壁層
102(2)‧‧‧第2穿隧障壁層
102(3)‧‧‧第3穿隧障壁層
102(4)‧‧‧第4穿隧障壁層
102A‧‧‧穿隧障壁層
102B‧‧‧穿隧障壁層
103‧‧‧磁化固定層
103(1)‧‧‧第1磁化固定層
103(2)‧‧‧第2磁化固定層
103(3)‧‧‧第3磁化固定層
103(4)‧‧‧第4磁化固定層
103A‧‧‧磁化固定層
103B‧‧‧磁化固定層
104(1)‧‧‧第1下部層
104(2)‧‧‧第2下層部
104(3)‧‧‧第3下部層
104(4)‧‧‧第4下部層
105‧‧‧上部導電材料
105(1)‧‧‧第1上部導電層
105(2)‧‧‧第2上部導電層
105(3)‧‧‧第3上部導電層
105(4)‧‧‧第4上部導電層
105A‧‧‧上部導電材料
105B‧‧‧上部導電材料
110‧‧‧記憶裝置
120‧‧‧記憶裝置
BL(1)‧‧‧第1信號線
BL(2)‧‧‧第2信號線
D1‧‧‧直徑
D2‧‧‧直徑
d1‧‧‧第1方向
d2‧‧‧第2方向
i1A‧‧‧電流
i1P‧‧‧電流
i2A‧‧‧電流
i2P‧‧‧電流
i3A‧‧‧電流
i3P‧‧‧電流
MTJ(1)‧‧‧第1磁穿隧接面元件
MTJ(2)‧‧‧第2磁穿隧接面元件
MTJ(3)‧‧‧第3磁穿隧接面元件
MTJ(4)‧‧‧第4磁穿隧接面元件
R1‧‧‧阻劑圖案
R2‧‧‧阻劑圖案
ref‧‧‧輸入參考電壓
SL‧‧‧積層膜
SL1‧‧‧第1積層膜
SL2‧‧‧第2積層膜
ST1‧‧‧第1積層體
ST2‧‧‧第2積層體
ST3‧‧‧第3積層體
ST4‧‧‧第4積層體
Tr‧‧‧電晶體
WL‧‧‧控制線
圖1(a)~(c)係示例第1實施形態之記憶裝置之構成之模式性剖面圖。
圖2係示例第1實施形態之記憶裝置之模式性俯視圖。
圖3(a)~(c)係圖2中顯示部份之模式性放大剖面圖。
圖4(a)~(b)係示例記憶裝置之電路構造之圖。
圖5(a)~圖6(b)係說明具體之寫入動作之模式性剖面圖。
圖7(a)~圖10(b)係說明本實施形態之製造方法之模式性剖面圖。
圖11係例說明第3實施形態之記憶裝置之模式性剖面圖。
圖12(a)~(b)係說明記憶製造之層構造之模式性剖面圖。
圖13(a)~圖15(b)係說明本實施形態之裝置方法之模式性剖面圖。
圖16係示例記憶裝置及其周邊電路之方塊圖。
圖17(a)~圖18(h)係說明具體之寫入動作之模式性剖面圖。
10‧‧‧第1記憶區域
20‧‧‧第2記憶區域
31‧‧‧第1導孔
32‧‧‧第2導孔
41(1)‧‧‧第1下部金屬
41(2)‧‧‧第2下部金屬
42(1)‧‧‧第1上部金屬
42(2)‧‧‧第2上部金屬
50‧‧‧半導體基板
50a‧‧‧主表面
61‧‧‧源極區域
62‧‧‧汲極區域
63‧‧‧絕緣膜
81‧‧‧絕緣膜
82‧‧‧絕緣膜
110‧‧‧記憶裝置
101(1)‧‧‧第1磁化自由層
101(2)‧‧‧第2磁化自由層
102(1)‧‧‧第1穿隧障壁層
102(2)‧‧‧第2穿隧障壁層
103(1)‧‧‧第1磁化固定層
103(2)‧‧‧第2磁化固定層
104(1)‧‧‧第1下部層
104(2)‧‧‧第2下層部
105(1)‧‧‧第1上部導電層
105(2)‧‧‧第2上部導電層
BL(1)‧‧‧第1信號線
BL(2)‧‧‧第2信號線
d1‧‧‧第1方向
d2‧‧‧第2方向
MTJ(1)‧‧‧第1磁穿隧接面元件
MTJ(2)‧‧‧第2磁穿隧接面元件
ST1‧‧‧第1積層體
ST2‧‧‧第2積層體
Tr‧‧‧電晶體
WL‧‧‧控制線

Claims (20)

  1. 一種記憶裝置，其特徵為包含：第1信號線；第2信號線；電晶體，其係控制在上述第1信號線與上述第2信號線間流動之第1方向之電流、及與上述第1方向相反之第2方向之電流各自之導通；第1記憶區域，其係連接於上述第1信號線與上述電晶體之一端之間，且包含若第1平行臨限值以上之電流於上述第1方向流動則磁化之朝向為平行、若第1反平行臨限值以上之電流於上述第2方向流動則磁化之朝向為反平行之第1磁穿隧接面元件；及第2記憶區域，其係連接於上述第2信號線與上述電晶體之另一端之間，且包含若較上述第1平行臨限值更大之第2平行臨限值以上之電流於上述第2方向流動則磁化之朝向為平行、若較上述第1反平行臨限值更大之第2反平行臨限值以上之電流於上述第1方向流動則磁化之朝向為反平行之第2磁穿隧接面元件。
  2. 如請求項1之記憶裝置，其中上述第1磁穿隧接面元件具有依第1磁化自由層、第1穿隧障壁層及第1磁化固定層之順序積層之第1積層體；上述第2磁穿隧接面元件具有依第2磁化自由層、第2穿隧障壁層及第2磁化固定層之順序積層之第2積層體；且 沿著上述第1方向，上述第1積層體之積層順序與上述第2積層體之積層順序互為相反。
  3. 如請求項2之記憶裝置，其中上述第1磁化自由層之體積較上述第2磁化自由層之體積更小。
  4. 如請求項2之記憶裝置，其中上述第1磁化自由層與上述第2磁化自由層係以同一厚度設置於同一平面上；上述第1穿隧障壁層與上述第2穿隧障壁層係以同一厚度設置於同一平面上；上述第1磁化固定層與上述第2磁化固定層係以同一厚度設置於同一平面上。
  5. 如請求項1之記憶裝置，其中上述第1記憶區域係設置於上述第1信號線與上述第1磁穿隧接面元件之間，且包含若較上述第1平行臨限值更小之第3平行臨限值以上之電流於上述第1方向流動則磁化之朝向為平行、若較上述第1反平行臨限值更小之第3反平行臨限值以上之電流於上述第2方向流動則磁化之朝向為反平行之第3磁穿隧接面元件。
  6. 如請求項2之記憶裝置，其中上述第1記憶區域係設置於上述第1信號線與上述第1磁穿隧接面元件之間，且包含若較上述第1平行臨限值更小之第3平行臨限值以上之電流於上述第1方向流動則磁化之朝向為平行、若較上述第1反平行臨限值更小之第3反平行臨限值以上之電流於上述第2方向流動則磁化之朝向為反平行之第3磁穿隧接面元件； 上述第3磁穿隧接面元件具有依第3磁化自由層、第3穿隧障壁層及第3磁化固定層之順序積層之第3積層體；且沿著上述第1方向，上述第1積層體之積層順序與上述第3積層體之積層順序為相互相同之順序。
  7. 如請求項1之記憶裝置，其中上述第2記憶區域係設置於上述第2信號線與上述第2磁穿隧接面元件之間，且包含若較上述第2平行臨限值更小之第4平行臨限值以上之電流於上述第2方向流動則磁化之朝向為平行、若較上述第2反平行臨限值更小之第4反平行臨限值以上之電流於上述第1方向流動則磁化之朝向為反平行之第4磁穿隧接面元件。
  8. 如請求項2之記憶裝置，其中上述第2記憶區域係設置於上述第2信號線與上述第2磁穿隧接面元件之間，且包含若較上述第2平行臨限值更小之第4平行臨限值以上之電流於上述第2方向流動則磁化之朝向為平行、若較上述第2反平行臨限值更小之第4反平行臨限值以上之電流於上述第1方向流動則磁化之朝向為反平行之第4磁穿隧接面元件；上述第4磁穿隧接面元件具有依第4磁化自由層、第4穿隧障壁層及第4磁化固定層之順序積層之第4積層體；且沿著上述第1方向，上述第2積層體之積層順序與上述第4積層體之積層順序為相互相同之順序。
  9. 如請求項6之記憶裝置，其中上述第2記憶區域係設置於上述第2信號線與上述第2磁穿隧接面元件之間，且包含若較上述第2平行臨限值更小之第4平行臨限值以上之電流於上述第2方向流動則磁化之朝向為平行、若較上述第2反平行臨限值更小之第4反平行臨限值以上之電流於上述第1方向流動則磁化之朝向為反平行之第4磁穿隧接面元件；上述第4磁穿隧接面元件具有依第4磁化自由層、第4穿隧障壁層及第4磁化固定層之順序積層之第4積層體；且沿著上述第1方向，上述第2積層體之積層順序與上述第4積層體之積層順序為相互相同之順序。
  10. 如請求項1之記憶裝置，其中上述第1磁穿隧接面元件之磁化之朝向為反平行之情形之電阻值，較上述第2磁穿隧接面元件之磁化之朝向為反平行之情形之電阻值更大。
  11. 如請求項1之記憶裝置，其係包含複數個上述第1記憶區域與複數個上述第2記憶區域；且上述複數個第1記憶區域各自以同一間距配置於列方向與行方向上；上述複數個第2記憶區域各自以同一上述間距配置於上述列方向與上述行方向上；上述複數個第1記憶區域與上述複數個第2記憶區域相互偏離半個間距而配置於上述列方向與上述行方向上。
  12. 如請求項11之記憶裝置，其係包含：在上述列方向與上述行方向上分別以第1間距設置之複數個上述電晶體；在上述列方向與上述行方向中之一方向上延伸，且以上述第1間距之一半之第2間距各1條交替配置之複數條上述第1信號線及複數條上述第2信號線；在上述列方向與上述行方向中之另一方向上延伸，且以上述第1間距配置之複數條控制線；且針對上述複數個電晶體分別形成有上述第1記憶區域及上述第2記憶區域。
  13. 如請求項1之記憶裝置，其中在一個上述第1記憶區域及一個上述第2記憶區域之組中，至少記憶2位元之資訊。
  14. 一種記憶裝置之製造方法，其特徵為包含：在半導體基板上形成電晶體，並以絕緣膜覆蓋上述電晶體之步驟；形成貫通上述絕緣膜並與上述電晶體之源極區域或汲極區域導通之第1導孔、及貫通上述絕緣膜並與上述電晶體之汲極區域或源極區域導通之第2導孔之步驟；形成在上述第1導孔及上述第2導孔上依序積層磁化自由層、穿隧障壁層及磁化固定層之積層膜之步驟；及蝕刻上述積層膜、在上述第1導孔上留下上述積層膜之一部份即第1積層體而形成第1磁穿隧接面元件，且在上述第2導孔上留下上述積層膜之另一部份即第2積層體而形成第2磁穿隧接面元件之步驟。
  15. 如請求項14之記憶裝置之製造方法，其中在蝕刻上述積層膜之步驟中，使在上述第1積層體之積層方向觀察之面積較在上述第2積層體之上述積層方向觀察之面積更小。
  16. 如請求項14之記憶裝置之製造方法，其中在上述半導體基板上，在列方向及行方向上分別以同一間距形成複數個上述電晶體；針對上述複數個電晶體分別形成上述第1磁穿隧接面元件及上述第2磁穿隧接面元件。
  17. 一種記憶裝置之製造方法，其特徵為包含：在半導體基板上形成電晶體，並以絕緣膜覆蓋上述電晶體之步驟；形成貫通上述絕緣膜並與上述電晶體之源極區域或汲極區域導通之第1導孔、及貫通上述絕緣膜並與上述電晶體之汲極區域或源極區域導通之第2導孔之步驟；形成在上述第1導孔及上述第2導孔上依序積層有第1磁化自由層、第1穿隧障壁部及第1磁化固定層之第1積層膜，且形成在上述第1積層膜上依序積層有第2磁化自由層、第2穿隧障壁部及第2磁化固定層之第2積層膜；及蝕刻上述第1積層膜及上述第2積層膜，在上述第1導孔上留下上述第1積層膜之一部份即第1積層體從而形成第1磁穿隧接面元件，在上述第1磁穿隧接面元件上留下上述第2積層膜之一部份即第3積層體從而形成第3磁穿隧接面元件，且在上述第2導孔上留下上述第1積層膜之 另一部份即第2積層體從而形成第2磁穿隧接面元件，在上述第2磁穿隧接面元件上留下上述第2積層膜之另一部份即第4積層體從而形成第4磁穿隧接面元件之步驟。
  18. 如請求項17之記憶裝置之製造方法，其中在蝕刻上述積層膜之步驟中，使上述第1積層體之在積層方向上觀察之外形與上述第3積層體之在上述積層方向上觀察到之外形形成為相同；使上述第2積層體之在上述積層方向上觀察之外形與上述第4積層體之在上述積層方向上觀察之外形形成為相同。
  19. 如請求項18之記憶裝置之製造方法，其中在蝕刻上述積層膜之步驟中，使上述第1積層體之在積層方向上觀察之面積較上述第2積層體之在上述積層方向上觀察之面積更小。
  20. 如請求項18之記憶裝置之製造方法，其中上述第1磁化固定層之材料與上述第2磁化固定層之材料不同。
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