TWI834909B - 磁阻裝置及其製造方法 - Google Patents

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Abstract

一種積體電路(IC)裝置包含：一邏輯部分，其包含位於由一或多個通路層互連之多個垂直堆疊金屬層中之邏輯電路；及一記憶體部分，其具有複數個磁阻裝置。每一磁阻裝置設置於該IC裝置之該多個垂直堆疊金屬層中之一單個金屬層中。

Description

磁阻裝置及其製造方法
本發明大體而言係關於磁阻裝置及製作磁阻裝置之方法。
磁阻裝置(例如，磁性感測器、磁性換能器及磁性記憶體胞元)包含磁性材料，其中可使該等材料之磁矩發生變化以提供感測資訊或儲存資料。磁阻裝置、自旋電子裝置(spin electronic devices及spintronic device)係利用主要由電子自旋所產生之效應之裝置之同義術語。磁阻記憶體裝置用於眾多資訊裝置中以提供非揮發性、可靠、抗輻射且高密度的資料儲存及擷取。該等眾多磁阻裝置可包含但不限於磁阻隨機存取記憶體(MRAM)、磁性感測器以及磁碟機之讀取/寫入頭。
製造磁阻裝置包含一系列處理步驟，其中沈積多個材料層並將該多個材料層圖案化以形成一磁阻堆疊及用於提供與該磁阻堆疊之電連接之電極。磁阻堆疊包含構成裝置之「自由」及「固定」部分之各種區或層，且包含將此等「自由」及「固定」部分分隔開且在某些情形中為裝置提供至少一個穿隧接面之一或多個中間區(例如，介電層)。在諸多例項中，磁阻堆疊中之材料層可相對而言非常薄，例如大約幾埃或數十埃。術語「自由」係指鐵磁區具有回應於用於切換一「自由」區之磁矩向量所施加之磁場或自旋極化電流而可明顯地移位或移動的一磁矩。且術語「固定」係指鐵磁區具有不會回應於此所施加磁場或自旋極化電流而實質上移動之一磁矩向量。
在某些應用中，磁阻裝置可與額外周圍電路系統一起包含於同一積體電路上。舉例而言，磁阻裝置(MRAMS、磁性感測器、磁性換能器等)可與經組態以利用磁阻裝置所收集或儲存於磁阻裝置中之資訊之一 微控制器或其他處理電路系統一起包含於一積體電路上。本發明之態樣闡述磁阻裝置及用於製作包含磁阻裝置之積體電路之技術，該等技術允許參照所確立之積體電路製造程序流程圖來進行高效整合。
本文中闡述且圖解說明諸多實施例。本發明既不限於其任何單個態樣及實施例亦不限於此等態樣及/或實施例之任何組合及/或排列。此外，本發明之每一態樣及/或其實施例可單獨地或與本發明之其他態樣及/或其實施例中之一或多者組合地採用。為簡潔起見，本文中不單獨地論述及/或圖解說明一些排列及組合。注意，在本文中被闡述為「例示性」之一實施例或實施方案不應被解釋為例如比其他實施例或實施方案更佳或更有優點；而是旨在反映或指示該等實施例係「實例」實施例。此外，即使各個圖及此書面揭示內容似乎闡述一特定構造次序(例如，自底部至頂部)，但應理解所繪示結構可具有相反次序(例如，自頂部至底部)或一不同次序。
為簡潔起見，本文中可不詳細地闡述與半導體處理相關之習用技術。可使用已知微影程序製作本文中所闡述之例示性實施例。積體電路、微電子裝置、微機電裝置、微流體裝置及光子裝置之製作可涉及形成以某種方式相互作用之數個材料層。此等層中之一或多者可被圖案化，因此層之各個區具有不同電特性或其他特性，該等區可在層內互連或互連至其他層以形成電組件及電路。可藉由選擇性地引入或移除各種材料形成此等區。通常藉由微影程序形成界定此等區之圖案。舉例而言，可將一光阻劑層施加至上覆於一晶圓基板上之一層上。使用一光遮罩(含有透明區域及不透明區域)藉由一輻射形式(例如，紫外線光、電子或x射線)來選擇性地使光阻劑曝光。應用一顯影劑來移除曝光於輻射之光阻劑或未曝光於輻射之光阻劑。然後，可對未被剩餘光阻劑保護之下伏層應用一蝕刻，以將上覆於基板上之層圖案化。另一選擇為，可使用將光阻劑用作一模板來構建一結構之一加成程序。
本文中闡述且圖解說明諸多創意以及該等創意之諸多態樣及實施例。在一個方面，所闡述實施例係關於製造包含在一磁性材料堆疊之任一側上具有導電電極之磁阻裝置之積體電路之方法以及其他內容。雖然本文中未詳細地闡述，但磁性材料堆疊可包含諸多不同材料層，其中某些層包含磁性材料，而其他層不包含。在某些實施例中，製造方法包含形成磁阻裝置之層，且然後遮蔽並蝕刻該等層以產生磁阻裝置。此等裝置之實例包含換能器，例如電磁感測器以及記憶體胞元。
磁阻裝置可與其他電路系統一起包含於一積體電路上。在此類情形中，期望將與磁阻裝置相關聯之程序步驟及結構和與周圍電路系統相關聯之程序步驟及電路特徵對準。換言之，可期望執行將磁阻裝置之製造整合至用於製造積體電路之標準程序流程，如此一來將在生產期間所需之額外處理步驟及材料之數目最小化。舉例而言，雖然與構建磁阻裝置相關聯之某些程序步驟及材料可為此等裝置所特有，製造磁阻裝置時所使用之其他程序步驟及材料亦可用於製造周圍電路系統。舉一具體實例，經沈積並圖案化以形成磁阻裝置之頂部電極及/或底部電極之導電層亦可用於在標準的互補金屬氧化物半導體(CMOS)程序流程中以形成連接跡線及層間連接。舉一額外實例，揭示以下實施例：積體電路的包含磁阻裝置之部分中使用之層間介電質與積體電路之其餘部分中所使用之標準程序流程層間介電質相同。此種重複使用不再需要額外磁阻裝置特有之處理及材料。
除非另有定義，否則本文所使用之所有技術術語、概念及其他科學術語或用詞皆具有與熟習本發明所屬技術領域之人員通常所理解的相同之含義。熟習此項技術者充分理解且通常使用習用方法採用本文中所闡述或提及之組件、結構及/或程序中之某些。因此，將不詳細地闡述此等組件、結構及程序。本文中所提及之所有專利、申請案、公開申請案及其他出版物均以其全文引用的方式併入本文中。若本發明中所陳述之一定義或說明與此等參考文獻中之一定義及/或說明相反或不一致，則以本發明中所陳述之定義及/或說明為準，而不是以併入本案供參考之參考文獻中之定義及/或說明為準。本文中所闡述或提及之參考文獻不被視作本發明之先前技術。
圖1圖解說明包含一邏輯部分110及一磁阻裝置部分120之一例示性積體電路(IC)裝置100。邏輯部分110可包含通常使用習用程序流程製造的邏輯電路及其他電路。磁阻裝置部分120可包含磁阻裝置，例如磁性記憶體裝置(MRAM)、磁性感測器、磁性換能器等。為簡潔起見，磁阻裝置部分120在後文中被稱為記憶體部分120。記憶體部分120可包含磁阻裝置之任何適合組態及數目，且邏輯部分110可包含邏輯電路元件。儘管圖1中未展示，但在某些情形中，IC裝置100可包含位於邏輯部分110與記憶體部分120之間的一緩衝部分。緩衝部分可包含例如不旨在達成有效操作之「虛設」磁阻裝置。而是，可使用此等「虛設」磁阻裝置以便於處理IC裝置100。舉例而言，在某些情形中，對IC裝置100進行拋光可能會導致「凹凸不平」，其中由於自在部分120中存在一高密度磁阻裝置突變為在部分110中沒有此等裝置而會造成一不平整表面。為避免此類問題，在某些實施例中，邏輯部分110與磁性部分120之間的緩衝部分可包含「虛設」磁阻裝置，該等「虛設」磁阻裝置經圖案化或經拼接以維持部分110與部分120之間的一所期望磁阻裝置密度。另外或另一選擇為，在某些實施例中，緩衝部分中可設置有經設計以便於處理之其他結構。
在IC裝置100中，可使用金屬層(指的是M1、M2、M3、…Mx層)及通路層(V1、V2、V3等)使磁阻裝置與邏輯電路相互耦合。熟習此項技術者應知道，IC裝置100之個別電路組件(例如，電晶體、電容器、二極體等)製作於一半導體晶圓上。然後，此等電路組件彼此連接以分送信號以及電力且接地。由於晶圓表面上沒有在一單個層中形成所有所需之連接之空間，因此此等連接通常形成於多個垂直堆疊的互連件層級(即，金屬層M1、M2等)中。每一金屬層通常包含在一平面內方向(即，在圖1中之XY平面中)上延伸之互連件(例如，細長互連件)。電隔離不同金屬層(M1、M2等)之一或多種介電材料(即，層間介電質)使多個金屬層及每一金屬層之互連件彼此分隔開。不同金屬層之間的通路(V1、V2等)提供不同金屬層之間的電連接。舉例而言，將M1層中之金屬特徵(或金屬化物)連接至M2層中之特徵的通路被稱為V1通路，且將M2層中之特徵連接至M3層中之特徵的通路被稱為V2通路。通常，一通路係兩個金屬層之間的層間介電質上填充有提供兩個毗鄰金屬層之間的電連接之一導電材料的一相對小開口。熟習此項技術者亦已知道，較低層級金屬層(即，靠近IC裝置100之電晶體或其他電路組件之金屬層)通常小於較高層級金屬層，此乃因例如此等較低層級金屬層特徵附接至本身非常小且通常緊密包裝在一起之組件。與通常較厚且較長之較高層級金屬層(被稱為全域互連件)相比，此等較低層級金屬層(被稱為局域互連件)通常薄且長度短。雖然一簡單IC裝置可僅具有幾個金屬層層級(例如，2個至4個等)，但一較複雜IC裝置可具有更多金屬層層級(例如，5個至10個等)。
IC裝置100可但不限於具有任何適合數目個金屬層。儘管下文所呈現之具體實施例闡述具有特定數目個金屬層之一IC裝置，但此僅具例示性。其他實施例可包含更大或更少數目個金屬層。如上文所闡釋，多個金屬層彼此垂直地間隔開且被一層間介電(ILD)層分隔開。為提供此等多個金屬層之間的電耦合，穿過將毗鄰金屬層分隔開之ILD形成通路。通常，如上文所闡釋，通路層VX電連接金屬層MX與金屬層MX+1等。在某些態樣中，ILD可將IC裝置100之通路及/或互連配線環繞且絕緣。
在圖2A及圖2B中，呈現一已知IC裝置100´之一部分之剖面圖以圖解說明已知裝置100´中之邏輯部分110及磁性部分120之一例示性結構。然後，將在圖3中呈現所揭示IC裝置100之一實施例中之對應區之一剖面圖，以圖解說明一已知IC裝置100´與所揭示IC裝置100之間的差異中之某些差異。在圖2A、圖2B及圖3中，右側之兩個柱狀垂直結構圖解說明與記憶體部分120之例示性磁阻裝置210 (MTJ裝置210)相關聯之電路系統，且左側之兩個垂直結構圖解說明邏輯部分110中之例示性邏輯電路。儘管此等圖之記憶體部分120中僅圖解說明兩個MTJ 210，但熟習此項技術者應認識到，實際上，記憶體部分120通常包含彼此間隔開(例如，在X及Y兩個方向上)之諸多(例如，數百、數千或任何數目) MTJ裝置210。
具體參考圖2A及圖2B之邏輯部分110，標籤M1、M2及M3對應於IC裝置100´之前三個金屬層，其中層M1比金屬層M3更靠近形成於裝置100´之基板300上之電晶體(或其他CMOS電路系統)。且標籤V1對應於金屬層M1與金屬層M2之間(即，電連接金屬層M1與金屬層M2)的通路層，且標籤V2對應於金屬層M2與金屬層M3之間的通路層。如圖2A及圖2B中所圖解說明，在邏輯部分110中，透過通路層V1中之通路152將金屬層M1中之一特徵154 (例如跡線、接墊或其他連接點)電連接至金屬層M2中之一特徵154 (跡線、接墊等)。類似地，使用通路層V2中之一通路152將金屬層M2中之一特徵154電連接至金屬層M3中之特徵154。在某些實施例中，特徵154及通路152可具有一實質上圓形剖面形狀。然而，此並非一限制。此等結構通常可具有任何剖面形狀(正方形、矩形等)。
應注意，為簡單起見，僅將不同金屬層及通路層之特徵154及通路152展示為具有一類似大小(寬度/直徑、厚度等)及組態。如先前所闡釋，通常，較低層級金屬層(即，更靠近基板300，例如M1)之特徵將實質上小於較高層級金屬層(即，進一步遠離基板300，例如M3)之特徵。所圖解說明的金屬層及通路層之相對尺寸亦係例示性的。在某些實施例中，一通路層之高度可僅係一毗鄰金屬層之高度之約½至2 /3 。邏輯部分110及記憶體部分120兩者中之不同金屬層與不同通路層之間的空間填充有ILD 300。
繼續參考圖2A及圖2B，記憶體部分120包含嵌置於該記憶體部分中之複數個MTJ裝置210。熟習此項技術者已知，MTJ裝置210包含具有被一或多個中間層分隔開之複數個磁性材料層(或區)之一磁阻堆疊250。在某些實施例中，此等中間層可由一介電材料製成且可形成一或多個穿隧接面。舉例而言，在某些實施例中，磁阻堆疊250可包含介電層，該等介電層夾置於一側上之一或多個磁性材料層之間(形成MTJ裝置210之一磁性「自由」區)及相對側上之一或多個磁性材料層之間(形成MTJ裝置210之一磁性「固定」區)以形成一磁性穿隧接面。MTJ裝置210亦可包含一底部電極240及一頂部電極260。底部電極240及頂部電極260可由使得周圍電路系統能夠存取磁阻堆疊250之任何導電材料形成。在某些實例中，絕緣介電層可被替換為夾置於「自由」區與「固定」區之間的一導電層(例如，一銅層)。
在某些已知IC裝置100´中，一MTJ裝置210併入於兩個交替的金屬層之間，例如金屬層(圖2A中所圖解說明之M1與M3；圖2B中所圖解說明之M2與M3)之間。為將MTJ裝置210整合於兩個金屬層(例如，M1與M3)之間的空間中，製作被稱為一磁性通路(或M通路230)之一減小高度之定製通路以將MTJ裝置210之底部電極240耦合至下方金屬層(即，圖2A中之M1層)之特徵154。如圖2A中所圖解說明，將MTJ裝置210連接至下方金屬層之M通路230具有與邏輯部分110的在V1層中之通路152不同之一組態。舉例而言，在某些實施例中，記憶體部分120之M通路230具有比邏輯部分110中之通路152相對更大之一寬度或直徑。具有一更大寬度之M通路230可為將形成於M通路230上之MTJ裝置210提供著落容差。儘管圖2A中未圖解說明，但在某些實施例中，M通路230可具有比其著落在上面之特徵154大之一寬度或直徑以提供著落容差。由於記憶體部分120在V1層中之M通路230與邏輯部分110在V1層中之通路152具有一不同組態，因此此等通路(152及230)必須使用不同處理步驟來形成，因而會提高製作複雜性及相關聯成本。一通路152 (有時被稱為一穿隧接面通路或一TJ通路)將MTJ裝置210之頂部電極260耦合至上方金屬層(在圖2A中，為M3層)之一特徵154。舉例而言，參見全文併入供參考的共同讓渡之美國專利第8,790,935 B1號及第9,711,566 B1號。在圖2A中可看到，將MTJ裝置210耦合至M3層之特徵154之TJ通路152具有與IC裝置100´之邏輯部分110中V2層之通路152類似(或相同)之一組態。由於V2層中之所有通路152具有一類似組態，因此在製作裝置100´期間可使用一組共同處理步驟來形成通路152。在某些已知IC裝置100´中(例如，在典型的習用IC裝置中)，如圖2B中所圖解說明，若V2層通路被替換，則整個M通路230、MTJ裝置210及TJ通路152´含於一通路之高度(例如，V2層中之通路152之高度)內。
注意，在圖2A之IC裝置100´中，MTJ裝置210 (即，底部電極240、磁阻堆疊250及頂部電極260)與經形成以將MTJ裝置210耦合至下方金屬層之定製通路(即，M通路230)移位配接於(或整合於)被邏輯部分110之一金屬層及一通路層佔據之空間(例如，高度)中。即如圖2A中所圖解說明，與MTJ裝置210相關聯之所有層之組合高度(即，M通路230之高度+底部電極240之高度+磁阻堆疊250之高度+頂部電極260之高度)實質上等於通路層V1與金屬層M2之組合高度270 (V1+M2)。例如，參見共同讓渡之美國專利第9,412,786號，該美國專利全文併入供參考。熟習此項技術者應認識到，高度270之絕對值取決於中間嵌置有MTJ裝置210之具體金屬層(即，M1與M3之間、M3與M5之間等)及與IC裝置對應之技術節點(電路產生、架構等)之鑄造相關設計規則。且在圖2B中所圖解說明之IC裝置100´中，M通路230 + MTJ裝置210 + TJ通路152´之組合高度實質上等於V2通路層之高度。
熟習此項技術者應認識到，設計規則在兼顧用於製作裝置之製作程序之變化性之同時規定對一IC裝置之幾何形狀侷限及連接侷限(包含高度、寬度等)，以確保足夠的製造良率。在某些技術節點中，設計規則可要求圖2A之高度270為約180 nm。在此類情形中，磁阻堆疊250之高度可為約21 nm，底部電極240之高度可為約25 nm，頂部電極260之高度可為60 nm，且M通路之高度可為約74 nm。因此，在圖2A中，底部電極240、磁阻堆疊250、頂部電極260及M通路230之組合高度為約180 nm (25 + 21 + 60 + 74)，此組合高度與M2層與V1層之組合高度270相同。
如參考圖2A及圖2B中所闡釋，在已知IC裝置中，MTJ裝置210併入(或整合)於被一金屬層及一通路層(即，圖2A中之V1層+M2層，或更一般而言VX層+ MX+1層，其中X可係任何層)佔據之空間中，或者併入於被一通路層(例如，圖2B中所圖解說明之V2層或在任何其他通路層中)佔據之空間中。在本發明實施例中，不將MTJ裝置210整合於被一金屬層及一通路層佔據之空間中(如在圖2A中)或不將MTJ裝置210整合於被一通路層佔據之空間中(如在圖2B中)，而是將MTJ裝置210整合於一金屬層中(即，參考圖3，在MX+1層而不是在VX + MX+1層中)。稍後將闡釋，將MTJ裝置僅整合於一金屬層中可有利於減小晶粒大小且減小裝置100中發生電短路之可能性。圖3係圖1之IC裝置100之一部分之一剖面圖，其展示整合於一金屬層MX+1中之例示性MTJ裝置210。如上文所闡釋，金屬層MX+1可係裝置100之任何金屬層。即，若IC裝置100具有8個金屬層(M1至M8)，則金屬層MX+1可係自M1至M8中之任一金屬層。由於圖3之IC裝置100的MTJ裝置210及其他電路元件(例如，特徵154、通路152等)之組態實質上類似於圖2A及圖2B之IC裝置100´中之MTJ裝置210及其他電路元件，因此不再參考圖3加以闡述。
如圖3中所圖解說明，MTJ裝置210僅整合於IC裝置100之金屬層MX+1中。即，MTJ裝置210之高度(即，底部電極240 + 磁阻堆疊250 + 頂部電極260之高度)實質上等於MX+1層之高度。由於MTJ裝置210與一金屬層之特徵具有類似高度，因此IC裝置100中去除將MTJ裝置210連接至下方金屬層(即，圖3中之MX層)之M通路230 (參見圖2A)，且使用組態與邏輯部分110中(同一通路層)之通路152類似之通路將MTJ裝置210連接至下方金屬層。即，如圖3中所圖解說明，將MTJ裝置210之底部電極240連接至MX層之特徵154之通路152與VX層之其他通路152具有類似組態(例如，大小等)。即，如圖3中所圖解說明，在IC裝置100中，與MTJ裝置210相關聯之所有電路元件(即，底部電極240、磁阻堆疊250及頂部電極260)配接至(或整合於)僅被金屬層MX+1佔據之空間(例如，高度)中。與圖2A之一已知IC裝置100´相比，在圖3之實施例中，圖2A之M通路230被替換為與邏輯部分110中之對應通路152具有一類似(或相同)組態之一通路152。因此，在某些實施例中，可使用類似處理步驟形成邏輯部分110及記憶體部分120兩者之通路152，從而簡化製作。
儘管圖3之兩個MTJ裝置210之組態被展示為相同，但此僅係例示性的。在某些情形中，嵌置於記憶體部分120中之不同MTJ裝置210之間可存在差異。儘管在某些情形中，組態差異可係有意為之(例如，MTJ裝置210被設計成不同的)，但通常記憶體部分120中之不同MTJ裝置210之間的組態差異是由於處理(例如沈積、蝕刻等)期間的變化而出現。舉例而言，沈積及/或蝕刻期間的變化可造成不同MTJ裝置210中之頂部電極260 (及/或其他組件)在高度上之差異。由於此等差別，MTJ裝置210之高度可未必與MX+1層之特徵154之高度完全相同(其亦可跨越裝置100而變化)。相反，在本發明實施例中，記憶體部分120中之MTJ裝置210之平均高度(即，底部電極240、磁阻堆疊250及頂部電極260之組合高度)可與邏輯部分110中之金屬層MX+1之特徵154之平均高度實質上相同。換言之，記憶體部分120之MTJ裝置210 (即，底部電極240、磁阻堆疊250及頂部電極260)可實質上配接至被金屬層MX+1佔據之空間(例如，高度)中。
如圖3中所圖解說明，ILD 300可填充IC裝置100之金屬特徵之間的空間。ILD 300可包含一習用ILD材料(例如，TEOS、SiO2 等)或一低k值ILD材料(例如，摻雜碳的SiO2 (SiOC)、摻雜碳的氧化物(CDO)、有機矽酸鹽玻璃(OSG)自旋有機物等)。儘管圖3中圖解說明一單個ILD 300，但此僅具例示性。在某些實施例中，可使用多個ILD。舉例而言，裝置之某些區(例如，金屬層或金屬層之部分)可使用一個ILD (例如，一習用ILD)，且裝置之其他區可使用另一ILD (例如，一低k值ILD)。舉例而言，參見美國專利申請公開案2019/0140019 A1，其全文併入本案供參考。
如圖3中所圖解說明，在某些實施例中，可在不同金屬層之間設置一頂蓋層310。頂蓋層310可提供一障壁以防下伏金屬層遷移(例如，防止或減小銅擴散)，且亦在上覆結構之製作期間(例如，在蝕刻上覆通路期間)用作一蝕刻停止件。適合於此等功能之任何材料皆可用作頂蓋層310。在某些實施例中，頂蓋層310可包含材料，例如碳化矽(SiC)，氮化矽(SiN)、一摻雜氮的碳化矽(例如，來自Applied Materials, Inc.之NBLoK)等。IC裝置100亦可包含一障壁層320 (或者一或多個障壁層)，(例如)以減小銅(或用於形成裝置100之金屬結構之另一導電材料)的電子遷移。障壁層320可由以下材料形成：氮化鉭、鉭、氮化鈦、鈦鎢、鎢、氮化鎢、氮化鈦矽、氮化矽、鈷、釕等。
熟習此項技術者應認識到，IC裝置100亦可包含額外層(未展示)，例如過渡層、蝕刻停止層、障壁層等。舉例而言，參見美國專利第8,432,035號及美國專利申請公開案第2014/0065815號，上述專利全文併入本案供參考。由於一IC裝置之例示性材料及結構及其功能係此項技術中眾所周知的，因此本文中不再詳細闡述。此外，儘管圖3中圖解說明了MTJ裝置210及磁阻堆疊250之一具體組態，但MTJ裝置210可包含此項技術中已知之任何類型之磁阻裝置，且磁阻堆疊250可係此項技術中已知之任何類型之磁阻堆疊。通常，MTJ裝置210可係任何類型的平面內或平面外(即，垂直)磁性各向異性MTJ裝置，且可包含任何類型的目前已知或以後開發的磁阻堆疊250。
圖9A至圖9D繪示圖3中可使用之一例示性MTJ裝置210之不同例示性磁阻堆疊250A至250D之剖面圖。在以下論述中，將參考圖3及圖9A至圖9D。通常，磁阻堆疊250可包括至少一個固定磁性區60 (或固定區60)、至少一個自由磁性區80 (或自由區80)及設置於固定區60與自由區80之間的至少一個中間區70。在某些實施例中，磁阻堆疊250可具有包括兩個中間區70之一雙自旋濾波器結構，如圖9C中所展示。固定區60可設置於自由區80下方(即，鄰近底部電極240之固定區60及鄰近頂部電極260之自由區80)，如圖9B中所圖解說明；或固定區60可設置於自由區80上方，如圖9A中所展示。在某些實施例中，固定區60可包含之一或多個鐵磁合金(例如，包括鈷、鐵、鎳及硼等中之某些或全部)層62、66，及/或自由區80可包括被一反鐵磁(AF)耦合層64、84 (例如包括鉭、鎢、鉬、釕、銠、錸、銥、鉻、鋨等)分隔開之一或多個鐵磁合金(例如包括鎳、鐵、鈷等)層82、86。熟習此項技術者應認識到，為簡單起見，圖9A至圖9D之例示性堆疊中未展示諸多常用層(例如，晶種層、過渡層、參考層等)。應注意，圖9A至圖9D中所展示之堆疊僅具例示性，且MTJ裝置210可具有任何目前已知或未來開發之磁阻堆疊(包含一或多個合成反鐵磁(SAF)結構、合成鐵磁(SyF)結構等)。美國專利第8,686,484號、第8,747,680號、第9,023,216號、第9,136,464號及第9,419,208號以及美國專利申請公開案第2018/0158498號、第2019/0165253號、第2019/0173004號、第2019/0131519號、第2019/0140167號及第2019/0157549號闡述可用於圖3之IC裝置100中之例示性MTJ裝置及例示性磁阻堆疊，上述專利中之每一者讓渡給本申請案之受讓人。此等參考文獻全文併入本案供參考。
現在將闡述一種製造IC裝置100之方法。由於製造IC裝置時所涉及之不同程序(例如，沈積技術、蝕刻技術、拋光技術等)係此項技術中眾所周知，因此為簡潔起見省略對此等技術之詳細說明。由於IC裝置100之MTJ裝置210整合於MX+1層中，因此可使用此項技術中已知之習用IC製作程序執行在MX+1層下方及上方之金屬層之處理。因此，為簡潔起見，本文中不再詳細地闡述在MX+1層下方及在MX+1層上方的IC裝置100之處理。在某些實施例中，在製作IC裝置100期間，記憶體部分120之處理可分段進行，以使得在此處理開始之前及/或在此處理完成之後，可使用IC裝置100之一已知標準程序流程。在某些實施例中，標準程序步驟及材料中之某些亦可用於處理(例如，用於記憶體部分120之處理)之分段部分中，藉此減小與將MTJ裝置210包含於IC裝置100中相關聯之任何額外負擔。舉例而言，如先前所闡釋，在圖3之VX層中，用於製作邏輯部分110中之通路152之標準程序步驟亦可用於製作記憶體部分120中之通路152，藉此簡化製作程序。
圖4A至圖4I係在圖3之IC裝置100之一例示性製作程序期間之不同階段之一簡化剖面圖。如上文所闡釋，由於習用處理步驟用於製作裝置直至MX層，因此將不再詳細地闡述此等處理步驟。簡言之，在具有CMOS電路系統之一半導體基板300 (參見圖3)之後端上形成(沈積、圖案化、蝕刻等)與M1層對應之金屬圖案或特徵。此等特徵可由任何導電材料(銅、鋁、適合的合金等)製成且可包含提供與晶粒內之CMOS電路系統之電連接之任何類型之特徵(例如，一著落接墊、導電跡線等)。熟習此項技術者已知，可使用已知微影及沈積步驟形成該等特徵。可在一較低層級金屬層之特徵上方沈積ILD 300，且可例如使用一雙鑲嵌程序在所沈積之ILD上形成特徵及通路。舉例而言，參考圖4A，可使用標準微影及蝕刻技術沈積並圖案化ILD 300以形成一腔或一溝渠，該腔或該溝渠在被填充一導電材料(例如，銅)時將形成VX-1層之通路152及MX層之特徵154。然後，可在溝渠中沈積障壁層320。障壁層320可減少銅原子至ILD 300中之遷移且亦可提供與銅之良好黏合。在沈積障壁層320之後，可在溝渠中沈積(例如，藉由物理汽相沈積(PVD))一薄銅晶種。此後，可進行銅電鍍以填充溝渠從而形成通路152及特徵154。在此程序期間，ILD 300之暴露表面上可能會沈積有多餘銅。可藉由一化學機械拋光(CMP)程序(例如，銅CMP)移除此多餘銅，且在經拋光ILD表面上沈積頂蓋層310。藉由針對每一金屬化層級重複進行此等程序步驟來形成不同的金屬層及通路層。
參考圖4A及圖4B，在形成邏輯部分110及記憶體部分120兩者的VX-1層之通路152及MX層之特徵154 (例如，使用上述雙鑲嵌程序)之後，在頂蓋層310上方(或在頂蓋層310上)沈積ILD 300。注意，在某些實施例中，亦可在頂蓋層310與ILD 300之間沈積其他層。然後，使用例如一單鑲嵌程序穿過裝置之記憶體部分120中之ILD 300形成VX層之通路152。舉例而言，可遮蔽(例如，藉由光阻劑等覆蓋) IC裝置100之邏輯部分110上方之ILD 300，且記憶體部分120中之ILD 300中圖案化出溝渠(或通路152將穿過的該等區中之腔)。然後，利用障壁層320塗佈且利用銅填充此等溝渠以形成記憶體部分120中之VX層之通路152。所形成之通路152之大小取決於正在形成之通路層之設計規則。舉例而言，某些技術節點之設計規則可要求V3通路具有32 nm之一寬度(或直徑)及53 nm之一高度。因此，若遵循此等設計規則且正在形成V3層之通路(即，若圖4B之VX對應於V3)，則圖4B之通路152將被形成為具有32 nm寬之一寬度及53 nm之一高度。在填充出通路152之後，藉由例如化學機械拋光(CMP)或另一適合的程序步驟(例如，回蝕)移除沈積於ILD 300之表面上之多餘銅。CMP (或回蝕)亦將ILD 300之表面平坦化以供進行後續處理。
參考圖4C，然後在ILD 300之經平坦化表面上依序沈積(例如，堆疊式沈積)將形成MTJ裝置210之不同區之毯覆材料層。此等多個層包含層240´、250´及260´，層240´、250´及260´在被處理之後將分別形成MTJ裝置210 (圖3)之底部電極240、磁阻堆疊250及頂部電極260。任何適合的導電材料(例如鉭(Ta)、鈦(Ti)、鎢(W)、氮化鉭合金等)可用於形成底部電極層240´及頂部電極層260´。藉由依序沈積堆疊250之不同層(例如，參考圖9A至圖9D所闡述之層)形成磁阻堆疊250。由於此等層及形成此等層之材料係已知的且在併入本案供參考之參考文獻中已闡述，因此將不再詳細地論述。舉例而言，參見共同讓渡之美國專利申請公開案第2019/0173004號、第2017/0125663號、第2019/0103554號、第2019/0067566號以及美國專利第8,686,484號、第8,747,680號、第9,023,216號、第9,136,464號、第9,412,786號、第9,419,208號及第9,722,174號，上述專利中之每一者全文併入本案供參考。
如圖4C中所展示，亦可在頂部電極層260´上方沈積一硬遮罩層265´。硬遮罩層265´可在磁阻堆疊250之後續處理(蝕刻，圖案化等)期間用作一硬遮罩以形成MTJ裝置210。舉例而言，硬遮罩層265´可保護堆疊250之下伏層不受在用於自磁阻堆疊250形成MTJ裝置210之蝕刻程序中所使用之反應性化合物及氣體影響。在某些實施例中，可沈積在後續處理期間使用之材料(例如氧化矽、氮化矽及/或對反應劑相對惰性之另一材料)以形成硬遮罩層265´。在某些實施例中，硬遮罩層265´可係一金屬硬遮罩，且可包含金屬(例如鉑(Pt)、銥(Ir)、鉬(Mo)、鎢(W)、釕(Ru))及合金(例如氮化鈦(TiN)、鉑錳(PtMn)、銥錳(IrMn)等)之一或多個層。共同讓渡之美國專利申請公開案第2015/0079699 A1號及第2014/0190933 A1號中闡述某些例示性硬遮罩，上述專利申請公開案全文併入本案供參考。
如圖4D中所展示，然後對毯覆材料層(圖4C)進行蝕刻以形成MTJ裝置210。利用一囊封材料(或囊封體350)囊封所形成MTJ裝置210，且在經囊封MTJ裝置210上方沈積ILD 300。任何現在已知蝕刻程序(例如，濺鍍蝕刻、離子束蝕刻(IBE)或碾磨、反應性離子束蝕刻(RIE)或碾磨等)或以後開發之蝕刻程序可用於蝕刻穿過不同毯覆層以形成MTJ裝置210。在某些實施例中，可在硬遮罩層265´上沈積一光阻劑並將該光阻劑圖案化以在MTJ裝置210之所期望圖案上方形成硬遮罩265。然後，可將經圖案化硬遮罩265用作一遮罩來對下伏層進行蝕刻以形成MTJ裝置210。由於用於自毯覆層形成MTJ裝置210之處理步驟(蝕刻、囊封等)係此項技術中已知的，因此本文中不再闡述。舉例而言，參見美國專利申請公開案第2017/0125663 A1號及第2019/0173004 A1號。在蝕刻之後，如圖4D中所展示，硬遮罩265之一部分可保留於MTJ裝置210之頂部上。亦如圖4D中所展示，由於用於形成MTJ裝置210之蝕刻之各向同性性質，在某些實施例中，所形成MTJ裝置210可具有傾斜側壁(或一截頭圓錐形形狀)。
在形成MTJ裝置210之後，在MTJ裝置210上沈積一囊封材料(囊封體350)以在裝置210之暴露區(包含裝置210之側壁)上形成一共形塗層。在某些實施例中，囊封體350可包含任何非導電材料，例如氮化矽、氧化矽、氮化鋁、氧化鋁、TEOS等。在某些實施例中，可首先沈積一導電材料(例如鋁、鎂等)且然後將該導電材料氧化或氮化以形成囊封體350。可使用任何適合的程序(例如，化學汽相沈積(CVD)、原子層沈積(ALD)等)來沈積囊封體350。在某些實施例中，可首先在整個區域上方沈積囊封體350以覆蓋邏輯部分110及記憶體部分120兩者，且對所沈積囊封體350進行蝕刻，以使得囊封體350僅覆蓋MTJ裝置210 (圖4D中所圖解說明)。然後，在經囊封MTJ裝置210之上沈積ILD 300以在邏輯部分110及記憶體部分120兩者上方形成一共形塗層。由於記憶體部分120中之MTJ裝置210，所沈積ILD 300之表面可具有一不平整形貌(例如，具有凸起及凹陷)，如圖4D中所圖解說明。
所形成MTJ裝置210之大小將上面形成有裝置210之金屬層及技術節點之設計規則。在某些實施例中，當MTJ裝置210形成於位於具有32 nm之一寬度之V3通路152上之M4層上時(即，當圖4G之金屬層MX+1係M4時)，MTJ裝置210之大小(例如寬度、直徑等)可為約50 nm。即，在某些實施例中，如圖4D中所圖解說明，MTJ裝置210之底部電極240之寬度可大於上面形成有裝置210之通路152。位於裝置210下方之較小通路減少(或在某些情形中去除)在蝕刻MTJ裝置210期間下伏通路材料在MTJ裝置210之側壁上(或在裝置210之間的空間中)之再次沈積。所屬領域的技術人員已知，用於形成MTJ裝置210之蝕刻程序(例如，可用於蝕刻圖4C之毯覆層240´、250´、260´之IBE及RIE)使用帶電離子束來蝕刻穿過毯覆層240´、250´及260´。在此蝕刻期間，離子之衝擊會燒蝕層的未被硬遮罩265覆蓋之區域。經燒蝕材料之一部分可在蝕刻程序期間再次沈積於MTJ裝置210之側壁上。再次沈積材料給MTJ裝置210之電阻及磁性性質造成有害影響且亦可導致此等裝置210電短路。將MTJ裝置210著落於一較小大小之通路152上排除(或減小)在蝕刻程序期間通路152之材料被燒蝕並再次沈積(在MTJ裝置210之側壁上、或在裝置210之間的空間中)之可能性。
參考圖4E，然後將ILD 300之表面平坦化以移除(或減小) ILD形貌之不平整性且為後續處理準備表面。在某些實施例中，可使用一回蝕程序以將ILD 300之表面平坦化。可使用此項技術中已知之任何適合的回蝕程序來將ILD 300之表面平坦化。通常，所使用之回蝕程序(即蝕刻劑、程序條件等)將取決於用作ILD 300之材料。在某些實施例中，可在一RIE程序中使用CF4氣體及/或其他蝕刻氣體(例如，由C、H及F組成)以蝕刻ILD 300之表面。如圖4E中所展示，可在暴露出經囊封MTJ裝置210之前停止回蝕程序。儘管在圖4E中ILD 300之表面被展示為在平坦化之後實質上平坦，但在某些實施例中，在回蝕之後，邏輯部分110與記憶體部分120之間的一區域中之ILD 300之表面可係不平整的(舉例而言，參見圖5D)。在某些實施例中，替代一回蝕程序，可使用一CMP程序將ILD 300之表面平坦化。使用一回蝕程序(而非CMP)將ILD 300之表面平坦化可減小表面之不均勻度及/或減小邏輯部分110與記憶體部分120之間交叉污染之可能性。
在將ILD表面平坦化之後(如圖4E中所展示)，在裝置100之邏輯部分110中之ILD 300上形成腔或溝渠154´及152´ (對應於MX+1層之特徵154及VX層之通路152)，如圖4F中所展示。然後，對此等溝渠154´及152´進行填充及拋光以形成VX層之通路152及MX+1層之特徵154，如圖4G中所展示。可使用此項技術中已知之任何程序(例如，一雙鑲嵌程序)來形成通路152及特徵154。如先前所闡釋，在形成溝渠152´、154´之後，可首先在溝渠152´、154´之側壁上形成障壁層320，且然後使用銅填充溝渠152´、154´。利用銅填充溝渠152´、154´亦會將多餘銅沈積於ILD 300之表面上。然後，可執行一拋光步驟(例如，銅CMP)以移除此多餘銅且暴露出特徵154之表面。在拋光期間，亦將移除ILD 300中之某些以暴露出記憶體部分120中之MTJ裝置210之一頂部表面。參見圖4G。儘管圖4G將位於MTJ裝置210上方之硬遮罩265之一部分展示為在拋光之後暴露出，但此僅係例示性的。在某些實施例中，在拋光之後可暴露出(MTJ裝置210之)頂部電極260。MTJ裝置210的將暴露出的部分可取決於囊封體350、ILD 300及/或頂部電極260之材料對所使用之拋光程序之選擇性。
在透過ILD 300之表面(如圖4G中所展示)暴露出邏輯部分110之MX+1金屬層特徵154之頂部表面及記憶體部分120之MTJ裝置210之頂部之後，在暴露表面上方沈積頂蓋層310及ILD 300，如圖4H中所展示。然後，使用雙鑲嵌(或另一適合的程序)穿過ILD 300及頂蓋層310蝕刻溝渠152´及154´。然後，對此等溝渠152´及154´進行填充及拋光以形成VX+1層之通路152及MX+2層之特徵154，如圖4I中所圖解說明。在蝕刻溝渠152´之同時，若蝕刻程序中所使用之蝕刻劑對ILD 300及頂蓋層310之材料有選擇性，但對囊封體350 (覆蓋MTJ裝置210之側壁)之材料不具選擇性，則可防止向下過蝕刻至MTJ裝置210之側面。即，若蝕刻劑蝕刻ILD 300及頂蓋層310之材料之速率比其蝕刻囊封體350之速率快(若根本不會蝕刻囊封體350)，則在蝕刻程序之後，MTJ裝置210之側壁仍將被囊封體350覆蓋，藉此防止在後續通路填充程序期間銅再次沈積於小片塊側壁上。在某些實施例中，為防止過蝕刻囊封體350，可首先使用一第一蝕刻程序來蝕刻ILD 300，且然後可使用對頂蓋層310之材料具有選擇性(與囊封體350相比)之一第二蝕刻程序來蝕刻頂蓋層310。
在暴露出MX+2層之特徵154以形成觸點之後，然後可使用習用處理步驟對(圖4I之) IC裝置100施行額外處理以完成裝置。即，可形成額外層(若存在)，且可實施其他處理步驟以製備IC裝置100以供用於任何所期望應用中。此等步驟可包含例如：在(圖4I的)部分地形成之IC裝置100上沈積一或多個囊封體；對所沈積囊封體進行拋光以暴露出連接至記憶體部分120之經囊封MTJ裝置210及邏輯部分110之邏輯電路的導體；及形成一適合的小片塊接觸結構以與MTJ裝置210及邏輯電路電連接。由於此等程序係此項技術中眾所周知的，因此本文中不再對其加以詳細論述。舉例而言，參見共同讓渡之美國專利9,548,442、8,790,935、8,877,522、9,711,566，上述專利中之每一者全文併入本案供參考。應注意，上文參考圖4A至圖4I所闡述之諸多特徵係例示性的。舉例而言，所闡述之材料、結構及具體處理步驟僅係說明性的，且可使用此項技術中已知之任何適合的材料、結構及/或處理步驟來代替所闡述之材料、結構及/或處理步驟。舉例而言，儘管闡述將銅作為用於填充通路152及特徵154之材料，但可使用此項技術中已知的任何適合導電材料來代替銅。此外，儘管闡述了將一單個ILD 300用於所有層中，但此亦僅係例示性的。在某些實施例中，可在不同層中或在同一層中使用不同ILD。
亦應注意，可對上文所闡述之程序步驟做出諸多變化。舉例而言，圖5A至圖5H係IC裝置100在另一例示性製作程序之不同階段之剖面圖解說明。在圖5A至圖5H中所圖解說明之程序中，替代將頂蓋層310均勻地沈積於每一金屬層上方(參見圖3)，可在形成於每一金屬層上之特徵154上方選擇性地沈積(或以其他方式形成)一金屬頂蓋層315以用作一擴散障壁。參見圖5H。可包含任何適合的材料(例如，磷化鈷鎢或CoWP)，且可藉由任何已知程序將金屬頂蓋層315沈積於特徵154上。在圖5A至圖5H之製作程序中，在形成一通路層及一金屬層之通路152及特徵154 (例如，使用一雙鑲嵌程序且例如使用銅來形成通路及特徵)之後，在特徵154上方選擇性地形成金屬頂蓋層315。參見圖5A、圖5F及圖5H。然後，可在此等特徵上沈積ILD 300，且按照參考圖4A至圖4I所闡述的類似之一方式實施其他處理步驟。由於此等處理步驟類似於先前參考圖4A至圖4I所闡述之處理步驟，因此為簡潔起見，不再對其加以贅述。應注意，參考圖5A至圖5H所闡述之程序變化僅係例示性的。由於製作程序之可能變化係熟習此項技術者已知的，因此本文中不再闡述。
圖6係用於製作本發明之一例示性IC裝置100之一例示性方法400之一流程圖。在對方法400之論述中，將參考圖4A至圖4I。由於下文所闡述之諸多處理步驟先前已參考圖4A至圖4I做了闡述，因此下文將不再詳細地闡述。在步驟410中，例如使用雙鑲嵌程序在ILD 300上形成通路152及特徵154。參見圖4A。在步驟420中，在步驟410中所形成之特徵154上沈積一頂蓋層310及ILD 300。參見圖4A。在步驟430中，例如對在步驟420中沈積於記憶體部分120上方之ILD 300使用單鑲嵌程序來形成通路152。參見圖4B。在步驟440中，於在步驟430中形成於記憶體部分120中之通路152上形成MTJ裝置210。參見圖4C及圖4D。在步驟450中，沈積ILD 300以在MTJ裝置210上方且在邏輯部分110上方形成一共形塗層。參見圖4D。在步驟460中，例如使用雙鑲嵌程序在位於邏輯部分110中之ILD 300上形成通路152及特徵154。參見圖4F及圖4G。在步驟470中，再次沈積ILD 300。參見圖4H。在步驟480中，例如使用雙鑲嵌程序在位於邏輯部分110及記憶體部分120兩者中的ILD 300上形成通路152及特徵154，以與邏輯部分之特徵154及記憶體部分中之MTJ裝置210接觸。參見圖4I。在步驟490中，使用習用處理技術實施進一步處理以完成IC裝置。
如上文所述，磁阻裝置(使用前述技術及/或程序形成)可包含一感測器架構或一記憶體架構(以及其他架構)。舉例而言，在具有一記憶體組態之一磁阻裝置中，磁阻裝置可電連接至一存取電晶體且經組態以耦合或連接至各種導體，該等各種導體可攜載一或多個控制信號，如圖7中所展示。磁阻裝置可用於任何適合的應用中，例如包含用於一記憶體組態中。在此等例項中，磁阻裝置可形成為包括一離散記憶體裝置(例如，如圖8A中所展示)或其中具有一邏輯之一嵌置式記憶體裝置(例如，如圖8B中所展示)的一IC裝置，該等記憶體裝置各自包含MRAM，根據本文中所揭示之一些實施例之一些態樣，該MRAM在一項實施例中表示具有形成為磁阻堆疊/結構之複數個磁阻裝置之MRAM之一或多個陣列。
所揭示的將MTJ裝置整合於一金屬層中(而不是按照傳統上做法整合於一通路層中(參見圖2B))之程序具有諸多優點。在先進技術節點中，與較高層金屬相比，較低層金屬(更靠近電晶體之金屬層)具有按比例縮小高度之要求。舉例而言，在先進技術節點中，較低金屬層可具有小的垂直尺寸且較高金屬層可具有大的垂直尺寸。能夠將MTJ裝置整合於較低金屬層中具有減小位元胞元間距之優點。減小位元胞元間距使IC裝置100之晶粒面積減小。晶粒面積減小之一原因在於在不同金屬層中使一整合式MTJ裝置能夠連接至相關聯電晶體所需之著落接墊面積相對小。較高金屬層所需之著落接墊面積可導致一較大間距。如上文所闡釋，傳統上，藉由將MTJ裝置設置於被一通路層佔據之空間中(且在某些已知IC裝置中、在被一金屬層及一通路層佔據之空間中)來將一MTJ裝置整合於一IC裝置(例如，一MRAM)中。在本發明中，MTJ裝置僅設置於金屬層中。MTJ裝置之高度與金屬層之高度匹配。較高金屬層往往具有比較低通路層更高的規則。因此，無需一M通路，從而減小對MTJ整合之高度要求。除間距改良之外，當前整合方法具有其他優點：即使得MTJ裝置(或MTJ小片塊)能夠著落於一較小的標準整合通路上，而不是一較大金屬著落接墊或利用一定製M通路整合。MTJ小片塊下方之較小通路防止將下伏金屬材料再次沈積至小片塊側壁上或小片塊之間的問題，而此會造成電短路。
在某些實施例中，揭示一種積體電路(IC)裝置。該IC裝置包含：一邏輯部分，其包含位於藉由一或多個通路層互連之多個垂直堆疊金屬層中之邏輯電路；及一記憶體部分，其包含複數個磁阻裝置。該複數個磁阻裝置中之每一磁阻裝置可設置於多個垂直堆疊金屬層中之一單個金屬層中。
另一選擇為或另外，所揭示IC裝置之各種實施例可包含以下特徵中之一或多者：邏輯部分可包含一第一通路層及一第二通路層以及位於第一通路層與第二通路層之間的一第一金屬層，該複數個磁阻裝置可設置於第一金屬層中，且邏輯部分及記憶體部分兩者在通路層中的通路具有實質上相同組態；邏輯部分可包含一第一通路層及一第二通路層以及位於第一通路層與第二通路層之間的一第一金屬層，該複數個磁阻裝置可設置於第一金屬層中，且邏輯部分及記憶體部分兩者的在通路層中之通路及金屬層可具有實質上相同高度；邏輯部分可包含一第一金屬層、一第二金屬層、一第三金屬層、位於第一金屬層與第二金屬層之間的一第一通路層及位於第二金屬層與第三金屬層之間的一第二通路層，該複數個磁阻裝置可設置於第二金屬層中，邏輯部分及記憶體部分兩者的在第一通路層中之通路可具有實質上相同組態，且邏輯部分及記憶體部分兩者的在第二通路層中之通路可具有實質上相同組態；邏輯部分包含一第一金屬層、一第二金屬層、一第三金屬層、位於第一金屬層與第二金屬層之間的一第一通路層及位於第二金屬層與第三金屬層之間的一第二通路層，該複數個磁阻裝置可設置於第二金屬層中，邏輯部分及記憶體部分兩者的在第一互連層中之通路及金屬層具有實質上相同高度，且邏輯部分及記憶體部分兩者的在第二互連層中之通路及金屬層具有實質上相同高度；邏輯部分可包含一第一金屬層及一第二金屬層以及位於第一金屬層與第二金屬層之間的一第一通路層，且該複數個磁阻裝置可設置於第二金屬層中，以使得該複數個磁阻裝置中之每一磁阻裝置著落於通路層的具有比磁阻裝置小的寬度之通路上；該複數個磁阻裝置中之每一磁阻裝置可與上面設置有該複數個磁阻裝置之單個金屬層中之特徵具有實質上相同厚度；該複數個磁阻裝置中之每一磁阻裝置可具有被一中間區分隔開之一單個固定磁性區與一單個自由磁性區；該複數個磁阻裝置中之每一磁阻裝置可具有一雙自旋濾波器組態；IC裝置可進一步在多個垂直堆疊金屬層之特徵之間且在一或多個通路層之通路之間包含一或多個層間介電質(ILD)。
在某些實施例中，揭示一種製作包含一記憶體部分及一邏輯部分之一積體電路裝置之方法。該方法可包含：在記憶體部分上形成複數個第一通路；在記憶體部分中形成複數個磁阻裝置，以使得該複數個磁阻裝置中之每一磁阻裝置著落於該複數個通路中之一第一通路上；在邏輯部分中形成複數個第二通路；及在邏輯部分中形成複數個特徵，以使得該複數個特徵中之至少一個特徵著落於該複數個第二通路中之一第二通路上，及該複數個特徵之一高度與該複數個磁阻裝置之一高度實質上相同。
另一選擇為或另外，所揭示方法之各種實施例可包含以下特徵中之一或多者：該複數個第一通路中之通路可與該複數個第二通路中之通路具有實質上相同之組態；該複數個第一通路中之通路可與該複數個第二通路中之通路具有實質上相同之高度；該方法可進一步包含在邏輯部分及記憶體部分中形成複數個第三通路，其中該複數個第三通路中之至少一個通路著落於邏輯部分中之該複數個特徵中之一特徵上，且該複數個第三通路中之至少一個通路著落於記憶體部分中之該複數個磁阻裝置中之一磁阻裝置上；可使用一雙鑲嵌程序形成邏輯部分中之該複數個第二通路及邏輯部分中之該複數個特徵；該方法可進一步包含邏輯部分中之該複數個特徵及記憶體部分中之該複數個磁阻裝置上方沈積一層間介電質(ILD)，將所沈積ILD之一表面平坦化，及在所沈積ILD上形成複數個第三通路以與該複數個特徵及該複數個磁阻裝置接觸。
在某些實施例中，揭示一種積體電路(IC)裝置。該IC裝置可包含：一第一金屬層；一第二金屬層；及位於第一金屬層與第二金屬層之間的一第一通路層；包含藉由第一金屬層、第二金屬層及第一通路層互連之邏輯電路之一邏輯部分；及包含設置於第二金屬層中之複數個磁阻裝置之一記憶體部分。該複數個磁阻裝置中之至少一個磁阻裝置的一磁性自由區、一磁性固定區及位於磁性自由區與磁性固定區之間的一中間區的組合高度可小於或等於第二金屬層之一高度。
另一選擇為或另外，所揭示IC裝置之各種實施例可包含以下特徵中之一或多者：第一通路層可包含互連邏輯部分及記憶體部分中之第一金屬層與第二金屬層之複數個第一通路，其中邏輯部分及記憶體部分兩者中之第一通路可具有實質上相同高度；該IC裝置可包含位於第二金屬層上方的一第三金屬層及位於第二金屬層與第三金屬層之間的一第二通路層，其中第一通路層可包含互連邏輯部分及記憶體部分中之第一金屬層與第二金屬層之複數個第一通路，第二通路層可包含互連邏輯部分及記憶體部分中之第二金屬層與第三金屬層之複數個第二通路，邏輯部分及記憶體部分兩者中之第一通路可具有實質上相同之組態，且邏輯部分及記憶體部分兩者中之第二通路可具有實質上相同之組態；該IC裝置可進一步包含位於第二金屬層上方之一第三金屬層及位於第二金屬層與第三金屬層之間的一第二通路層，其中第一通路層可包含互連邏輯部分及記憶體部分中之第一金屬層與第二金屬層之複數個第一通路，第二通路層可包含互連邏輯部分及記憶體部分中之第二金屬層與第三金屬層之複數個第二通路，邏輯部分及記憶體部分兩者中之第一通路可具有實質上相同高度，且邏輯部分及記憶體部分兩者中之第二通路可具有實質上相同高度；且該複數個磁阻裝置可設置於第二金屬層中，以使得每一磁阻裝置著落於第一通路層的具有比磁阻裝置小的寬度之通路上。
儘管已詳細地圖解說明且闡述本發明之各種實施例，但熟習此項技術者將容易明瞭，可在不背離本發明或隨附申請專利範圍之範疇之情況下做出各種修改。
60:固定磁性區/固定區 62:鐵磁合金層 64:反鐵磁耦合層 66:鐵磁合金層 70:中間區 80:自由磁性區/自由區 82:鐵磁合金層 84:反鐵磁耦合層 86:鐵磁合金層 100:積體電路裝置 100´:積體電路裝置 110:邏輯部分/部分 120:磁阻裝置部分/記憶體部分/磁性部分 152:通路 152´:腔或溝渠 154:特徵 154´:腔或溝渠 210:磁阻裝置/MTJ裝置/裝置 230:M通路 240:底部電極 240´:層/底部電極層/毯覆層 250:磁阻堆疊/堆疊 250´:層/毯覆層 250A:磁阻堆疊 250B:磁阻堆疊 250C:磁阻堆疊 250D:磁阻堆疊 260:頂部電極 260´:頂部電極層/層/毯覆層 265´:硬遮罩層 270:組合高度/高度 300:層間介電質/基板/半導體基板 310:頂蓋層 315:金屬頂蓋層 320:障壁層 350:囊封體 400:方法 410:步驟 420:步驟 430:步驟 440:步驟 450:步驟 460:步驟 470:步驟 480:步驟 490:步驟 M1:金屬層 M2:金屬層 M3:金屬層 MX:金屬層 V1:通路層/通路 V2:通路層/通路 VX:通路層 x:方向 y:方向
可結合附圖中所圖解說明之態樣實施本發明之實施例。此等圖式展示本發明之不同態樣，且在恰當情況下圖解說明不同圖中之相似結構、組件、材料及/或元件之元件符號具有類似標籤。應理解，除具體展示之組合之外，結構、組件及/或元件之各種組合亦予以考慮且在本發明之範疇內。
為使圖解說明簡單且清晰，各個圖繪示本文中所闡述之各種實施例/態樣之一般結構及/或構造方式。此外，各個圖利用筆直邊緣將所圖解說明堆疊之不同層/區繪示為具有一均勻的厚度及清晰的邊界。然而，熟習此項技術者應認識到，實際上不同層通常可具有一不均勻厚度。且在毗鄰層之間的界面處，此等層之材料可摻在一起或遷移至一種或其他材料，而致使其邊界不清晰。可省略眾所周知之特徵(例如，互連件等)及技術之說明及細節以避免使其他特徵模糊。圖中之元件未必按比例繪製。某些特徵之尺寸可相對於其他特徵而被放大以促進對例示性實施例之理解。剖面圖是為有助於圖解說明各個區/層之相對定位且闡述各種處理步驟而提供之簡圖。熟習此項技術者應瞭解，剖面圖按比例繪製且不應被視為表示不同區/層之間的比例關係。此外，雖然一些特徵被圖解說明為具有筆直的90度邊緣，但實際上此等特徵可更「圓滑」及/或逐漸傾斜或漸縮。
此外，熟習此項技術者應理解，儘管圖中圖解說明具有明顯界面之多個層，但在某些情形中，隨時間推移及/或在暴露於高溫下時，某些層之材料可遷移至其他層中或者與其他層之材料相互作用進而在此等層之間呈現一更彌散之界面。應注意，即使未具體提及，參考一項實施例所闡述之態樣亦可適用於其他實施例且可與其他實施例一起使用。
圖1係本發明之一例示性積體電路(IC)裝置之俯視圖之一圖解說明；
圖2A及圖2B係具有磁阻裝置之已知IC裝置之剖面圖解說明；
圖3係圖1所揭示之IC裝置之一剖面圖解說明；
圖4A至圖4I係圖3之IC裝置在一例示性製作程序之不同階段之示意性圖解說明；
圖5A至圖5H係圖3之IC裝置在另一例示性製作程序之不同階段之示意性圖解說明；
圖6圖解說明圖3之IC裝置之一例示性製作程序；
圖7係電連接至一選擇裝置(例如，一存取電晶體)之一例示性磁阻記憶體堆疊之一示意圖，該例示性磁阻記憶體堆疊呈一磁阻記憶體胞元組態；
圖8A及圖8B分別係包含一離散記憶體裝置之積體電路及包含一嵌置式記憶體裝置之積體電路的示意性方塊圖，該等積體電路各自包含一MRAM (其在一項實施例中表示具有根據本發明之一些實施例之態樣之複數個磁阻記憶體堆疊之一或多個MRAM陣列)；且
圖9A至圖9D係圖3之IC裝置之一例示性磁阻裝置之剖面圖解說明。
100:積體電路裝置
110:邏輯部分/部分
120:磁阻裝置部分/記憶體部分/磁性部分
152:通路
154:特徵
210:磁阻裝置/MTJ裝置/裝置
240:底部電極
250:磁阻堆疊/堆疊
260:頂部電極
300:層間介電質/基板/半導體基板
310:頂蓋層
320:障壁層
350:囊封體
M1:金屬層
MX:金屬層
VX:通路層
x:方向

Claims (21)

  1. 一種積體電路裝置，其包括：一邏輯部分，其包含邏輯電路，該等邏輯電路位於由一或多個通路層(via layers)互連之多個垂直堆疊金屬層中；及一記憶體部分，其包含複數個磁阻裝置，其中該複數個磁阻裝置中之每一磁阻裝置設置於該多個垂直堆疊金屬層中之一單個金屬層中，其中該複數個磁阻裝置中之每一磁阻裝置具有一雙自旋濾波器組態(dual spin filter configuration)。
  2. 如請求項1之積體電路裝置，其中(a)該邏輯部分包含一第一通路層及一第二通路層以及位於該第一通路層與該第二通路層之間的一第一金屬層，(b)該複數個磁阻裝置設置於該第一金屬層中，且(c)該邏輯部分及該記憶體部分兩者的在該第一通路層及該第二通路層中之通路具有實質上相同組態。
  3. 如請求項1之積體電路裝置，其中(a)該邏輯部分包含一第一通路層及一第二通路層以及位於該第一通路層與該第二通路層之間的一第一金屬層，(b)該複數個磁阻裝置設置於該第一金屬層中，且(c)該邏輯部分及該記憶體部分兩者的在該第一通路層及該第二通路層中之通路具有實質上相同高度。
  4. 如請求項1之積體電路裝置，其中(a)該邏輯部分包含一第一金屬層、 一第二金屬層、一第三金屬層、位於該第一金屬層與該第二金屬層之間的一第一通路層及位於該第二金屬層與該第三金屬層之間的一第二通路層，(b)該複數個磁阻裝置設置於該第二金屬層中，(c)該邏輯部分及該記憶體部分兩者的在該第一通路層中之通路具有實質上相同組態，且(d)該邏輯部分及該記憶體部分兩者的在該第二通路層中之通路具有實質上相同組態。
  5. 如請求項1之積體電路裝置，其中(a)該邏輯部分包含一第一金屬層、一第二金屬層、一第三金屬層、位於該第一金屬層與該第二金屬層之間的一第一通路層及位於該第二金屬層與該第三金屬層之間的一第二通路層，(b)該複數個磁阻裝置設置於該第二金屬層中，(c)該邏輯部分及該記憶體部分兩者的在該第一通路層中之通路及金屬具有實質上相同高度，且(d)該邏輯部分及該記憶體部分兩者的在該第二通路層中之通路及金屬實質上相同高度。
  6. 如請求項1之積體電路裝置，其中(a)該邏輯部分包含一第一金屬層及一第二金屬層以及位於該第一金屬層與該第二金屬層之間的一第一通路層，且(b)該複數個磁阻裝置設置於該第二金屬層中，以使得該複數個磁阻裝置中之每一磁阻裝置著落於該通路層的寬度比該磁阻裝置小之一通路上。
  7. 如請求項1之積體電路裝置，其中該複數個磁阻裝置中之每一磁阻裝置與上面設置有該複數個磁阻裝置之該單個金屬層中之特徵具有實質上相 同厚度。
  8. 如請求項1之積體電路裝置，其進一步包含位於該多個垂直堆疊金屬層之特徵與該一或多個通路層之通路之間的一或多個層間介電質(ILD)。
  9. 如請求項1之積體電路裝置，其中該複數個磁阻裝置中之至少一個磁阻裝置包含一合成反鐵磁結構、一合成鐵磁結構、或其二者。
  10. 一種積體電路裝置，其包括：一第一金屬層、一第二金屬層及位於該第一金屬層與該第二金屬層之間的一第一通路層；一邏輯部分，其包含由該第一金屬層、該第二金屬層及該第一通路層互連之邏輯電路；及一記憶體部分，其包含設置於該第二金屬層中之複數個磁阻裝置，其中該複數個磁阻裝置中之每一磁阻裝置具有一雙自旋濾波器組態，及其中該複數個磁阻裝置中之至少一個磁阻裝置的一磁性自由區、一磁性固定區及定位於該磁性自由區與該磁性固定區之間的一中間區的一組合高度小於或等於該第二金屬層之一高度。
  11. 如請求項10之積體電路裝置，其中該第一通路層包含互連該邏輯部分及該記憶體部分中之該第一金屬層與該第二金屬層的複數個第一通路，且其中該邏輯部分及該記憶體部分兩者中之該等第一通路具有實質上相同高度。
  12. 如請求項10之積體電路裝置，其進一步包含位於該第二金屬層上方之一第三金屬層及位於該第二金屬層與該第三金屬層之間的一第二通路層，其中(a)該第一通路層包含互連該邏輯部分及該記憶體部分中之該第一金屬層與該第二金屬層的複數個第一通路，(b)該第二通路層包含互連該邏輯部分及該記憶體部分中之該第二金屬層與該第三金屬層的複數個第二通路，(c)該邏輯部分及該記憶體部分兩者中之該等第一通路具有實質上相同組態，且(d)該邏輯部分及該記憶體部分兩者中之該等第二通路具有實質上相同組態。
  13. 如請求項10之積體電路裝置，其進一步包含位於該第二金屬層上方之一第三金屬層及位於該第二金屬層與該第三金屬層之間的一第二通路層，其中(a)該第一通路層包含互連該邏輯部分及該記憶體部分中之該第一金屬層與該第二金屬層之複數個第一通路，(b)該第二通路層包含互連該邏輯部分及該記憶體部分中之該第二金屬層與該第三金屬層之複數個第二通路，(c)該邏輯部分及該記憶體部分兩者中之該等第一通路具有實質上相同高度，且(d)該邏輯部分及該記憶體部分兩者中之該等第二通路具有實質上相同高度。
  14. 如請求項10之積體電路裝置，其中該複數個磁阻裝置設置於該第二金屬層中，以使得該複數個磁阻裝置中之每一磁阻裝置著落(land)於該第一通路層之通路上，該第一通路層之該等通路具有比該磁阻裝置小的一寬度。
  15. 如請求項10之積體電路裝置，其中該複數個磁阻裝置中之至少一個磁阻裝置包含一合成反鐵磁結構、一合成鐵磁結構、或其二者。
  16. 一種積體電路裝置，其包括：一第一通路層；一第二通路層；一第一金屬層，其位於該第一通路層與該第二通路層之間；一邏輯部分，其包含邏輯電路，該等邏輯電路位於由一或多個通路層互連之多個垂直堆疊金屬層中，其中該多個垂直堆疊金屬層包含該第一金屬層，且該一或多個通路層包含該第一通路層、該第二通路層、或其二者；及一記憶體部分，其包含複數個磁阻裝置，其中該複數個磁阻裝置中之每一磁阻裝置位於該第一通路層與該第二通路層之間，且該複數個磁阻裝置中之至少一個磁阻裝置具有一雙自旋組態。
  17. 如請求項16之積體電路裝置，其中該第一金屬層之一高度大於該第一通路層及該第二通路層之一組合高度。
  18. 如請求項16之積體電路裝置，其中該第一通路層之一高度係至少約該第一金屬層之一高度的三分之一。
  19. 如請求項16之積體電路裝置，其中該複數個磁阻裝置中之至少一個磁 阻裝置具有剛好(exactly)一個固定磁性區及剛好一個自由磁性區。
  20. 如請求項16之積體電路裝置，其中該多個垂直堆疊金屬層進一步包括一第二金屬層及一第三金屬層。
  21. 如請求項20之積體電路裝置，其中該一或多個通路層包含該第一通路層及該第二通路層，且其進一步包含位於該第二金屬層及該第三金屬層之間的一第三通路層。
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