CN108780841A - 用于将stt-mram存储器阵列集成到逻辑处理器中的方法以及所得结构 - Google Patents

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Abstract

描述了用于将自旋扭矩转移磁性随机存取存储器（STT‑MRAM）存储器阵列集成到逻辑处理器中的方法以及所得结构。在一示例中，逻辑处理器包括逻辑区，逻辑区包括部署在电介质层中的金属线/通路配对，电介质层部署在衬底上方。逻辑处理器还包括具有多个磁性隧道结（MTJ）的自旋扭矩转移磁阻随机存取存储器（STT‑MRAM）阵列。MTJ部署在电介质层中。

Description

用于将STT-MRAM存储器阵列集成到逻辑处理器中的方法以及 所得结构
技术领域
本发明的实施例属于集成电路制造领域，且具体来说，为用于将自旋扭矩转移磁性随机存取存储器（STT-MRAM）存储器阵列集成到逻辑处理器中的方法以及所得结构。
背景技术
在过去的几十年内，集成电路中的特征的缩放一直是日益增长的半导体行业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限基板面（real estate）上实现增大的功能单元密度。例如，缩小晶体管尺寸允许在芯片上并入增加数量的存储器装置，从而加快制造具有增加容量的产品。但是，一直增加的容量的驱动不是没有问题的。优化每个装置的性能的必要性变得日益显著。
诸如具有非易失性的芯片上嵌入式存储器的非易失性嵌入式存储器能够实现能量和计算效率。但是，对于传统的自旋扭矩转移磁阻随机存取存储器（STT-MRAM）集成来适应大的写切换电流和选择晶体管要求可能存在密度限制。具体来说，由于要提供足够的自旋电流的驱动晶体管要求，传统的STT-MRAM具有单元尺寸限制。此外，此类存储器与常规的基于磁性隧道结（MTJ）的装置的大的写电流（>100 μA）和电压（>0.7 V）要求相关联。
因此，在基于MTJ的非易失性存储器阵列领域中、且特别是在它们与逻辑处理器的集成中仍需要显著改进。
附图说明
图1示出根据本发明的实施例的、连同STT-MRAM存储器阵列一起被集成在共同衬底上的逻辑区的剖视图。
图2A-2P示出根据本发明的实施例的、表示在用于制造连同STT-MRAM存储器阵列一起被集成在共同衬底上的逻辑区的方法中的各种加工操作的剖视图，其中：
图2A示出制造连同STT-MRAM阵列一起的逻辑区的方法中的开始结构，它包括被形成在共同衬底上方的M2/V1金属化结构；
图2B示出在形成蚀刻停止层之后的图2A的结构；
图2C示出在形成光刻胶层并将其图案化之后的图2B的结构；
图2D示出在用于将抗蚀剂图案转移到蚀刻停止层中的各向异性干式蚀刻工艺之后的图2C的结构；
图2E示出在形成导电金属层之后的图2D的结构；
图2F示出在进行平面化以便去除导电金属层的导电金属覆盖层之后的图2E的结构；
图2G示出在形成基座金属层之后的图2F的结构；
图2H示出在形成MTJ自由层膜、隧道壁垒材料、MTJ固定层膜和MTJ硬掩模金属化膜之后的图2G的结构；
图2I示出在形成光刻胶层并将其图案化之后的图2H的结构；
图2J示出在进行图案化以便形成MTJ叠堆之后的图2I的结构；
图2K示出在形成光刻胶层并将其图案化之后的图2J的结构；
图2L示出在用于将抗蚀剂图案转移到基座金属层中以便形成多个基座的各向异性干式蚀刻工艺之后的图2K的结构；
图2M示出在形成层间电介质（ILD）层之后的图2L的结构；
图2N示出在进行平面化之后的图2M的结构；
图2O示出在图2N的结构的逻辑区域中制造M3/V2铜互连结构之后的图2N的结构；以及
图2P示出在形成蚀刻停止层和层间电介质层之后的图2O的结构。
图3示出根据本发明的实施例的电子系统的框图。
图4示出根据本发明的一个实施例的计算装置。
图5示出包括本发明的一个或多个实施例的插入器。
具体实施方式
描述用于将自旋扭矩转移磁性随机存取存储器（STT-MRAM）存储器阵列集成到逻辑处理器中的方法以及所得结构。在以下描述中，阐述了诸如特定磁性隧道结（MTJ）层体系的众多具体细节，以便提供对本发明的实施例的透彻理解。对于本领域技术人员将显而易见，没有这些具体细节也可实践本发明的实施例。在其它情况下，没有详细描述诸如与嵌入式存储器相关联的操作的公知特征，以免不必要地混淆本发明的实施例。此外，将了解，图中示出的各种实施例是说明性表示，且它们不一定按比例绘制。
本发明的一个或实施例涉及利用MTJ-优先方法将STT-MRAM存储器阵列集成到逻辑处理器中的方法。实施例可关于磁性隧道结（MTJ）或自旋转移扭矩磁阻随机存取存储器（STT-MARM）中的一个或多个。
为了提供上下文，将存储器直接集成到微处理器芯片上将是有利的，因为与具有物理上分离的逻辑和存储器芯片相比，它能够实现宽得多的总线和高得多的操作速度。不幸地，传统的基于电荷的存储器技术（诸如DRAM和NAND Flash）现在正面临与日益精确的电荷布置和感测要求有关的严重的可缩放性问题。因此，将基于电荷的存储器直接嵌入到高性能逻辑芯片上对于未来技术节点不是非常有吸引力。但是，与传统的基于电荷的存储器相比的确具有缩放到小得多的几何的潜力的存储器技术是自旋扭矩转移磁阻随机存取存储器（STT-MRAM），因为它依赖于电阻率而不是电荷作为信息载体。然而，为了开拓具有嵌入式STT-MRAM存储器的高性能逻辑芯片的潜在益处，需要合适的集成的逻辑加STT-MRAM结构以及制造方法。本发明的实施例包括此类结构和制造工艺。
根据本文中描述的一个或多个实施例，公开一种结构，其中将包括众多磁性隧道结（MTJ）的自旋转移扭矩随机存取存储器（STT-MRAM）阵列嵌入在高性能逻辑芯片的后端互连层内。还公开用于制造该结构的工艺流程。根据本发明的特定实施例，公开位于MTJ下方的“薄通路”、位于MTJ下方的MRAM基座材料的存在和MTJ-优先型工艺流程（其中在相邻逻辑区域中的互连之前制造MTJ）的组合。
STT-MRAM阵列可嵌入在逻辑芯片中。作为示例，图1示出根据本发明的实施例的连同STT-MRAM存储器阵列一起被集成在共同衬底上的逻辑区的剖视图。参考图1，结构100包括逻辑区102和STT-MRAM阵列区104。
参考图1的STT-MRAM阵列区104，在第一层中，在衬底106上方形成金属2（M2）108和通路1（V1）110结构。M2 108和V1 110结构形成在部署在蚀刻停止层114上的层间电介质层112中。
再次参考图1的STT-MRAM阵列区104，在第二层中，在部署在蚀刻停止层122上的层间电介质层120中形成多个导电基座116和对应的MTJ叠堆118。所述多个导电基座116可通过导电层124耦合到M2 108结构中的对应M2 108结构，如图1中所描绘。同样如图1中所描绘，可在MTJ叠堆118的侧壁上和所述多个导电基座116的上表面上形成电介质间隔层126。每个MTJ叠堆118可包括自由层MTJ膜128或多个自由层MTJ膜128、电介质或隧穿层130、固定层MTJ膜132或多个固定层MTJ膜132、以及顶电极134，如图1中所描绘。将明白，该叠堆可颠倒，其中层128可以是固定层，而层132可以是自由层。
再次参考图1的STT-MRAM阵列区104，在第三层中，在层间电介质层120上部署蚀刻停止层136。在部署在蚀刻停止层136上的层间电介质层142中形成金属4（M4）138和通路到结（VTJ）140结构。将明白，可利用例如本领域中公知的标准双镶嵌（dual damascene）工艺技术在图1的STT-MRAM阵列区104的M4/VTJ层的顶部上形成额外互连层。
将明白，尽管MTJ实际上包括多层非常薄的金属膜，但是为简单起见，图1中将MTJ膜叠堆分成4个部分：底部MTJ膜，隧道壁垒材料，顶部MTJ膜，和MTJ顶电极。还将明白，尽管在图示中将MTJ示为嵌入到对应的逻辑金属3（M3）层中，但是它们可改为嵌入到一些其它互连层（例如，M1、M2、M4等）中。
现在参考图1的逻辑区102，在第一层中，在部署在蚀刻停止层114上的层间电介质层112中形成金属2（M2）150和通路1（V1）152结构。在第二层中，在层间电介质层112上部署蚀刻停止层122。在部署在蚀刻停止层122上的层间电介质层120中形成金属3（M3）154和通路2（V2）156结构。在第三层中，在层间电介质层120上部署蚀刻停止层136。在部署在蚀刻停止层136上的层间电介质层142中形成金属4（M4）158和通路3（V3）160结构。将明白，可利用例如本领域中公知的标准双镶嵌工艺技术在图1的逻辑区102的M4/V3层的顶部上形成额外互连层。
再次参考图1，在一实施例中，取决于应用，自由层MTJ膜128或多个自由层MTJ膜128（或备选地为132）由适合在多数自旋和少数自旋之间转变的材料组成。因此，自由磁性层（或存储器层）可称为铁磁存储器层。在一个实施例中，自由磁性层由钴铁（CoFe）或钴铁硼（CoFeB）层组成。
再次参考图1，在一实施例中，电介质或隧穿层130由适合允许多数自旋的电流通过该层、同时至少在某种程度上阻碍少数自旋的电流通过该层的材料组成。因此，电介质或隧穿层130（或自旋过滤层）可称为隧穿层。在一个实施例中，电介质层由诸如但不限于氧化镁（MgO）或三氧化二铝（Al2O3）的材料组成。在一个实施例中，电介质层具有约1纳米的厚度。
再次参考图1，在一实施例中，固定层MTJ膜132或多个固定层MTJ膜132（或在132是自由层的情况下是128）由适合维持固定多数自旋的材料或材料叠堆组成。因此，固定磁性层（或参考层）可称为铁磁层。在一个实施例中，固定磁性层由钴铁硼（CoFeB）的单个层组成。但是，在另一个实施例中，固定磁性层由钴铁硼（CoFeB）层、钌（Ru）层、钴铁硼（CoFeB）层叠堆组成。在一实施例中，尽管没有描绘，在固定层MTJ膜132或多个固定层MTJ膜132上或与其相邻地部署合成反铁磁体（SAF）。
再次参考图1，在一实施例中，所述多个导电基座116包括厚金属层，诸如相对厚的氮化钛（TiN）层。在一实施例中，导电金属层124是氮化钽（TaN）层。在一个实施例中，导电金属层124称为“薄通路”层。
再次参考图1，在一实施例中，顶电极134由适合与固定层MTJ膜132或多个固定层MTJ膜132电接触的材料或材料叠堆组成。在一实施例中，顶电极134是形貌上光滑的电极。在一个此类实施例中，顶电极134具有适合良好导电但是具有很少或没有柱状结构形成（否则将导致粗糙顶表面）的厚度。此类形貌上光滑的电极可在结构中被称为非晶。在特定实施例中，顶电极134由与Ta层交错的Ru层组成。有效地，根据本发明的实施例，顶电极134可以不是诸如Ru电极的常规厚单金属电极，而是Ru/Ta交错材料叠堆。但是，在备选实施例中，顶电极134是诸如Ta或Ru电极的常规厚单金属电极。
再次参考图1，在一实施例中，使用一个或多个层间电介质（ILD），诸如层间电介质材料层112、120和142。可利用因它们在集成电路结构中的适用性而闻名的电介质材料（诸如低-k电介质材料）来形成ILD层。可使用的电介质材料的示例包括但不限于二氧化硅（SiO2）、碳掺杂氧化物（CDO）、氮化硅、诸如全氟环丁烷或聚四氟乙烯的有机聚合物、氟硅酸盐玻璃（FSG）以及诸如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃的有机硅酸盐。ILD层可包括用于进一步降低它们的介电常数的孔或空气间隙。
再次参考图1，在一实施例中，金属线（诸如M2、M3和M4）和通路（诸如V1、V2、V3和VTJ）由一种或多种金属或其它导电结构组成。常见示例是使用铜线以及在铜和周围ILD材料之间可以包括或者可以不包括壁垒层的结构。如本文中所使用，术语“金属”包括合金、叠堆和多种金属的其它组合。例如，金属互连线可包括壁垒层、不同金属或合金的叠堆等。互连线在本领域中有时又称为迹线、导线、线、金属或简称为互连。
再次参考图1，在一实施例中，蚀刻停止材料（诸如对于层114、122和136）由与层间电介质材料不同的电介质材料组成。在一些实施例中，蚀刻停止层包括硅的氮化物（例如，氮化硅）层、硅的氧化物层、或两者或其组合。其它合适材料可包括基于碳的材料，诸如碳化硅。备选地，取决于特定实现，可使用本领域中已知的其它蚀刻停止层。可通过CVD、PVD或通过其它沉积方法来形成蚀刻停止层。在一实施例中，电介质间隔层126是氮化硅层。
再次参考图1，在一实施例中，衬底106（或下文联合图2A-2P描述的衬底202）是半导体衬底。在一个实现中，半导体衬底可以是利用块状硅或绝缘体上硅结构形成的晶体衬底。在其它实现中，可利用可以与硅组合或者可以不与硅组合的备选材料来形成半导体衬底，备选材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或III-V族或IV族材料的其它组合。尽管这里描述了可从其形成衬底的材料的几个示例，但是可充当在其上可构建半导体装置的基础的任何材料都落在本发明的精神和范围内。
要明白的是，通常在底层半导体衬底或结构(诸如集成电路的底层装置层)之上或上方形成联合图1和图2A-2P描述的层和材料。在一实施例中，底层半导体衬底106或202表示用于制造集成电路的一般工件物体。半导体衬底通常包括硅或另一种半导体材料的晶圆或其他的片。合适的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅（SOI）以及由其它半导体材料形成的类似衬底。取决于制造的阶段，半导体衬底通常包括晶体管、集成电路等。衬底还可包括半导体材料、金属、电介质、掺杂剂以及在半导体衬底中常见的其它材料。在一个实施例中，在衬底106或202之中或上方形成的底层晶体管或其它半导体装置层上制造图1和图2A-2P中描绘的所示结构。在另一个实施例中，在衬底106或202上方形成的底层较低级互连层上制造图1和图2A-2P中描绘的所示结构。
可实现共享制造方案以便将STT-MRAM阵列嵌入到逻辑工艺技术中。作为一示例性加工方案，图2A-2P示出根据本发明的实施例的、表示在制造连同STT-MRAM存储器阵列一起被集成在共同衬底上的逻辑区的方法中的各种加工操作的剖视图。
参考图2A，制造方法从在衬底202上方形成开始结构200开始。在蚀刻停止层208上方的层间电介质层206中形成M2/V1金属化204。可利用本领域中公知的方法和技术来制造M2/V1金属化204。然后，通过关联图2B-2P描述的以下操作来加工部分完成的晶圆。从始至终指定逻辑区和存储器阵列区。工艺序列从衬底（例如，晶圆）开始，在衬底上，最顶层表面具有图案化的互连层。为了说明的目的，工艺流程被示出为从在其最顶层表面上具有图案化的金属2（M2）互连层的晶圆开始，但是最顶层表面可以是某个其它互连层（例如，M1、M3、M4等）。衬底还可具有位于最顶层的图案化互连层下方的其它后端和/或前端层。
参考图2B，在图2A的结构上形成蚀刻停止层210。在一实施例中，蚀刻停止层210由氮化硅、碳化硅或氧氮化硅组成。
参考图2C，在图2B的结构上形成光刻胶层212并将其图案化。在一实施例中，在进行图案化之后，在光刻胶层212中在其中薄通路将最终将导电基座层连接到底层M2/V1金属化204的位置中存在孔洞214。除了光刻胶材料之外或取代光刻胶材料，光刻胶层212可包括诸如抗反射涂层（ARC）的其它图案形成材料以及间隙填充和平面化材料。此外，还可存在底层硬掩模材料以便在接下来的操作中帮助随后将图案化的抗蚀剂转移到底层ILD。
参考图2D，接着利用各向异性干式蚀刻工艺将图2C的结构的抗蚀剂图案转移到蚀刻停止层120中以便形成图案化的蚀刻停止层216。图案化的蚀刻停止层216暴露衬底202的存储器阵列部分上的底层M2/V1金属化204。在一实施例中，利用等离子灰化工艺去除任何剩余的抗蚀剂212，并且可利用清洁工艺来去除任何灰化后残留物。
参考图2E，在图2D的结构上形成导电金属层218。在一实施例中，将导电金属层218沉积到整个晶圆表面上，从而填充到薄通路开口中并覆盖整个晶圆表面。用于导电金属层218的合适材料可包括钛、钽、氮化钛、氮化钽、钌、氮化钛锆、钴等。
参考图2F，利用化学机械平面化（CMP）工艺来将图2E的结构进行平面化以便去除导电金属层218的导电金属覆盖层，CMP工艺在底层图案化蚀刻停止材料216上停止，并在图案化蚀刻停止层216的开口中留下金属层220。因此，在完成CMP工艺之后，导电金属保留在薄通路开口中，但是从晶圆的剩余表面完全去除。在一实施例中，金属层220接触存储器阵列区上的底层M2/V1金属化204，如图2F中所描绘。
参考图2G，在图2F的结构上形成基座金属层222。在一实施例中，基座金属层222由诸如但不限于以下材料层的材料组成：氮化钛、氮化钽、钽、钌、钴等。
参考图2H，在图2G的结构上形成MTJ自由层膜224、隧道壁垒材料226、MTJ固定层膜228、MTJ顶电极层230和MTJ硬掩模膜232。在一实施例中，利用PVD、ALD或CVD沉积技术来将此类层沉积到晶圆上。MTJ自由层膜、隧道壁垒材料和MTJ固定层膜可由诸如上文联合图1描述的那些材料的材料组成。
参考图2I，在图2H的结构上对晶圆表面施加光刻胶层234并进行图案化。在一实施例中，在图案化之后，光刻胶层234保留在MTJ叠堆要被定位所在的位置。除了光刻胶材料之外或取代光刻胶材料，光刻胶层234可包括诸如抗反射涂层（ARC）的其它图案形成材料以及间隙填充和平面化材料。另外，本领域中众所周知，还可存在底层硬掩模材料以便在接下来的操作中帮助随后将图案化的抗蚀剂转移到底层膜。
参考图2J，将没有被图2I的结构的抗蚀剂234所覆盖的MTJ硬掩模232、上电极层230、MTJ固定层膜228、隧道壁垒材料226和MTJ自由层膜224的部分进行图案化以便形成多个MTJ叠堆236。在一实施例中，利用本领域中已知的RIE干式蚀刻技术来蚀刻这些层，蚀刻在基座金属层222上停止（或最多部分地蚀刻到其中）。在一个实施例中，在打破蚀刻室中的真空之前，用诸如氮化硅、碳化硅、氧氮化硅或碳掺杂的氧氮化硅层的抛光停止材料层238覆盖晶圆表面。抛光停止材料层238可起到两个功能：（1）保护MTJ固定层膜、隧道壁垒材料和MTJ自由层膜的蚀刻后侧壁以免受氧化/腐蚀；以及（2）在下文描述的随后ILD抛光操作过程中充当抛光停止。在一实施例中，在该操作中描述的加工全都在没有打破真空的情况下在大型集群工具中原位进行，以便将MTJ装置的任何氧化或腐蚀机会减至最小。并且，在特定实施例中，注意，在MTJ蚀刻工艺过程中，MTJ硬掩模材料232被完全消耗。
参考图2K，对晶圆表面施加光刻胶层240并将其图案化。在一实施例中，在图案化之后，光刻胶240只保留在其中将最终形成图案化导电基座的位置中。在一个实施例中，光刻胶240保留在存储器阵列区域中其中MTJ叠堆236所在的那些位置中。在特定实施例中，与相应的MTJ叠堆236相比，抗蚀剂240特征的宽度更宽，以便在随后的MRAM基座蚀刻工艺过程中保护MTJ叠堆236。除了光刻胶材料之外或取代光刻胶材料，光刻胶层234可包括诸如抗反射涂层（ARC）的其它图案形成材料以及间隙填充和平面化材料。另外，如本领域中众所周知的，还可存在底层硬掩模材料以便在接下来的操作中帮助随后将抗蚀剂图案转移到底层膜。
参考图2L，然后利用各向异性干式蚀刻工艺来将图2K的结构的抗蚀剂图案240转移到抛光停止材料层238中并且接着转移到基座金属层222中，以便形成图案化的抛光停止材料层242和导电基座244，蚀刻在底层蚀刻停止层216上停止。在一实施例中，利用等离子灰化工艺来去除任何剩余的抗蚀剂，并且可利用清洁工艺来去除任何灰化后残留物。
参考图2M，在图2L的结构上沉积层间电介质（ILD）层246。在一实施例中，将ILD层246形成至适合在逻辑电路区域中形成规则互连结构的厚度值。合适的ILD材料可包括本领域中已知并且具有适合在即将到来的互连层中的逻辑电路中使用的特性的ILD材料，诸如二氧化硅、氮化硅、氟化氧化硅（SiOF）、硼磷硅酸盐玻璃（BPSG）或诸如碳掺杂氧化物（CDO）的低k电介质（例如，k < 3）。在一个实施例中，利用CVD工艺来沉积ILD材料246。
参考图2N，利用CMP技术来将在联合图2M描述的操作中形成ILD层246进行平面化。在一个实施例中，CMP工艺最初在MTJ装置的顶上的蚀刻停止层上停止，并然后在CMP工艺的最后部分过程中被去除，以便暴露MTJ叠堆236的最上面部分，如图2N中所描绘。
参考图2O，在图2N的结构的逻辑区域中形成M3 248和V2 250铜互连结构。可利用双镶嵌沟槽和通路图案化、壁垒/种子dep（seed dep）、铜电镀和CMP工艺来制造M3/V2 248/250铜互连结构。
参考图2P，在图2O的结构上形成蚀刻停止层252和层间电介质层254。合适的蚀刻停止材料252可包括氮化硅、碳化硅、氧氮化硅或碳掺杂氧氮化硅。电介质材料254可由二氧化硅、氮化硅、氟化氧化硅（SiOF）、硼磷硅酸盐玻璃（BPSG）或诸如碳掺杂氧化物（CDO）的低k电介质（例如，k < 3）组成。
现在再次参考图1，图2P的结构的额外加工可包括在逻辑区102中制造M4/V3铜互连结构并在存储器阵列104中制造M4/VTJ铜互连结构。如联合图1所描述，可利用例如本领域中公知的标准双镶嵌工艺沟槽和通路图案化、壁垒/种子dep、铜电镀和CMP工艺在图1的M4/V3和M4/VTJ层的顶上形成额外互连层。另外，将明白，根据需要，可利用本领域中公知的标准双镶嵌工艺技术在M4/V3层的顶上形成额外铜互连层。
尽管关于选择操作详细描述了用于制造嵌入在逻辑芯片中的STT-MRAM阵列的以上方法，但是将明白，用于制造的额外或中间操作可包括标准微电子制造工艺，诸如光刻、蚀刻、薄膜沉积、平面化（诸如化学机械抛光（CMP））、扩散、计量、牺牲层的使用、蚀刻停止层的使用、平坦化停止层的使用、和/或关于微电子组件制造的任何其它相关联动作。
还将明白，在本发明的某些方面和至少一些实施例中，某些术语拥有某些可定义的含义。例如，“自由”磁性层是存储计算变量的磁性层。“固定”磁性层是具有固定磁化（在磁性上，比自由磁性层硬）的磁性层。诸如隧穿电介质或隧穿氧化物的隧穿壁垒是位于自由和固定磁性层之间的壁垒。可将固定磁性层进行图案化以便创建到相关联的电路的输入和输出。可通过自旋霍尔效应写入磁化。可在施加电压的同时经由隧穿磁-阻效应读取磁化。在一实施例中，电介质层的作用是造成大的磁-阻比。磁-阻是当两个铁磁层具有反向平行磁化时的电阻和具有平行磁化的状态的电阻之间的差异比。
在一实施例中，MTJ基本上起电阻器的作用，其中取决于自由磁性层中以及固定磁性层中的磁化的方向或定向，穿过MTJ的电路径的电阻可存在于两种电阻状态中，即“高”或“低”。在自旋方向在自由磁性层中属于少数的情况下，存在高电阻状态，其中自由磁性层和固定磁性层中的磁化的方向大体上彼此相反或反向平行。在自旋方向在自由磁性层中属于多数的情况下，存在低电阻状态，其中自由磁性层和固定磁性层中的磁化的方向大体上彼此对准或平行。将了解，关于MTJ的电阻状态的术语“低”和“高”是相对于彼此而言的。换句话说，高电阻状态只是相比低电阻状态的可检测到的更高电阻，反之亦然。因此，利用可检测到的电阻中的差，低和高电阻状态能够表示不同信息位（即，“0”或“1”）。
因此，MTJ可通过它的磁化状态来存储单个信息位（“0”或“1”）。通过驱动电流流过MTJ来感测存储在MTJ中的信息。自由磁性层不需要功率来维持它的磁性定向。因此，当去除对装置的功率时，MTJ的状态保持。因此，在一实施例中，诸如图1中描绘的存储器位单元的存储器位单元是非易失性的。
根据本发明的实施例，将每个数据位存储在单独的磁性隧道结（MTJ）中。MTJ是包括通过薄绝缘隧道壁垒层间隔的两个磁性层的磁性元件。所述磁性层之一被称为参考层、固定层或钉扎磁性层，并且它提供稳定的参考磁性定向。将位存储在称为自由层的第二磁性层中，并且自由层的磁矩的定向能够处于两个状态中的任一状态中——与参考层平行或与参考层反向平行。由于隧穿磁-阻（TMR）效应，与平行状态相比，反向平行状态的电阻明显更高。为了在STT-MRAM装置中写信息，利用自旋转移扭矩效应来将自由层从平行状态切换到反向平行状态，反之亦然。电流流过MTJ产生自旋极化电流，这导致了对自由层的磁化施加的扭矩。当自旋极化电流足够强时，对自由层施加足够扭矩以便使它的磁性定向改变，从而允许写入位。为了读所存储的位，感测电路测量MTJ的电阻。由于感测电路需要以可接受的信噪比确定MTJ是处于低电阻（例如，平行）状态还是处于高电阻状态（例如，反向平行），所以需要将STT-MRAM单元设计成使得单元的整体电阻和电阻变化最小化。
与本文中描述的一个或多个实施例有关，将明白，传统的DRAM存储器正面临严重的缩放问题，并且因此在电子行业中正在积极探索其它类型的存储器装置。一个未来的竞争者是STT-MRAM装置。本文中描述的实施例包括用于将STT-MRAM位单元阵列嵌入到逻辑工艺技术中的制造方法。描述的实施例可对于牵涉到具有嵌入式存储器阵列的逻辑处理器的制造的加工方案是有利的。
在一实施例中，与衬底106或202相关联的晶体管是在衬底106或202上制造的金属-氧化物-半导体场效应晶体管（MOSFET或简称为MOS晶体管）。在本发明的各种实现中，MOS晶体管可以是平面晶体管、非平面晶体管或两者的组合。非平面晶体管包括诸如双栅晶体管和三栅晶体管的FinFET晶体管以及诸如纳米带和纳米线晶体管的卷绕或环绕栅晶体管。
在一实施例中，衬底106或202的每个MOS晶体管包括由至少两个层（即，栅极电介质层和栅极电极层）形成的栅极叠堆。栅极电介质层可包括一个层或层叠堆。所述一个或多个层可包括氧化硅、二氧化硅（SiO2）和/或高-k电介质材料。高-k电介质材料可包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可在栅极电介质层中使用的高-k材料的示例包括但不限于氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸锌铅。在一些实施例中，可在栅极电介质层上进行退火工艺以便在使用高k-材料时提高它的质量。
衬底106或202的每个MOS晶体管的栅极电极层形成在栅极电介质层上，并且取决于晶体管是PMOS还是NMOS晶体管，可由至少一个P-型功函数金属或N-型功函数金属组成。在一些实现中，栅极电极层可由两个或更多个金属层的叠堆组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。
对于PMOS晶体管，可用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物（例如，氧化钌）。P-型金属层将使得能够形成具有介于约4.9 eV和约5.2 eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N-型金属层将使得能够形成具有介于约3.9 eV和约4.2 eV之间的功函数的NMOS栅极电极。
在一些实现中，栅极电极可由包括与衬底的表面大体上平行的底部部分和与衬底的顶表面大体上垂直的两个侧壁部分的“U”形结构组成。在另一个实现中，形成栅极电极的至少一个金属层可仅仅是与衬底的顶表面大体上平行并且不包括与衬底的顶表面大体上垂直的侧壁部分的平面层。在本发明的进一步实现中，栅极电极可由U-形结构和平面非U-形结构的组合组成。例如，栅极电极可由形成在一个或多个平面非U-形层之上的一个或多个U-形金属层组成。
在本发明的一些实现中，可在括住栅极叠堆的栅极叠堆的相对侧上形成一对侧壁间隔物。侧壁间隔物可由诸如氮化硅、氧化硅、碳化硅、用碳掺杂的氮化硅和氧氮化硅的材料形成。用于形成侧壁间隔物的工艺在本领域中众所周知，并且一般包括沉积和蚀刻工艺步骤。在备选实现中，可使用多个间隔物对，例如，可在栅极叠堆的相对侧上形成两对、三对或四对侧壁间隔物。
如本领域中众所周知的，在衬底内与每个MOS晶体管的栅极叠堆相邻的位置形成源极和漏极区。一般利用注入/扩散工艺或蚀刻/沉积工艺来形成源极和漏极区。在前一种工艺中，可将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到衬底中以便形成源极和漏极区。激活掺杂剂并使得它们进一步扩散到衬底中的退火工艺通常跟在离子注入工艺之后。在后一种工艺中，可先蚀刻衬底以便在源极和漏极区的位置处形成凹槽。然后，可进行外延沉积工艺以便利用用于制造源极和漏极区的材料来填充凹槽。在一些实现中，可利用诸如硅锗的硅合金或碳化硅来制造源极和漏极区。在一些实现中，可以用诸如硼、砷或磷的掺杂剂原位掺杂外延沉积的硅合金。在进一步实施例中，可利用诸如锗或III-V族材料或合金的一种或多种备选半导体材料来形成源极和漏极区。并且在进一步实施例中，可利用金属和/或金属合金的一个或多个层来形成源极和漏极区。
图3示出根据本发明的实施例的电子系统300的框图。电子系统300能够对应于例如利用处理器和相关联的存储器的便携式系统、计算机系统、过程控制系统或任何其它系统。电子系统300可包括微处理器302（它具有处理器304和控制单元306）、存储器装置308和输入/输出装置310（将了解，在各种实施例中，电子系统300可具有多个处理器、控制单元、存储器装置单元和/或输入/输出装置）。在一个实施例中，电子系统300具有定义要通过处理器304对数据执行的操作以及处理器304、存储器装置308和输入/输出装置310之间的其它事务的指令集。控制单元306通过重复循环使得从存储器装置308取回指令并执行指令的操作集合来协调处理器304、存储器装置308和输入/输出装置310的操作。存储器装置308能够包括如本文中所描述的集成到逻辑处理器中的STT-MRAM存储器阵列。在一实施例中，存储器装置308嵌入在微处理器302中，如图3中所描绘。
图4示出根据本发明的一个实施例的计算装置400。计算装置400容纳有板402。板402可包括多个组件，包括但不限于处理器404和至少一个通信芯片406。处理器404物理且电耦合到板402。在一些实现中，所述至少一个通信芯片406也物理且电耦合到板402。在进一步实现中，通信芯片406是处理器404的一部分。
取决于它的应用，计算装置400可包括可以物理且电耦合或者可以不物理且电耦合到板402的其它组件。这些其它组件包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速度计、陀螺仪、扬声器、摄像机和大容量存储装置（诸如硬盘驱动器、紧凑盘（CD）、数字万用盘（DVD）等）。
通信芯片406能够实现用于将数据传递到计算装置400以及从计算装置400传递数据的无线通信。术语“无线”及其派生词可用于描述可通过使用调制的电磁辐射通过非固体介质传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不意味着，相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含导线。通信芯片406可实现多种无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、 IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其的衍生，以及被指定为3G、4G、5G及以上的任何其它无线协议。计算装置400可包括多个通信芯片406。例如，第一通信芯片406可专用于诸如Wi-Fi和蓝牙的短程无线通信，并且第二通信芯片406可专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的长程无线通信。
计算装置400的处理器404包括封装在处理器404内的集成电路管芯。在本发明的实施例的一些实现中，处理器的集成电路管芯包括根据本发明的实施例构建的一个或多个阵列，诸如集成到逻辑处理器中的STT-MRAM存储器阵列。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以便将该电子数据变换为可存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的一部分。
通信芯片406也包括封装在通信芯片406内的集成电路管芯。根据本发明的实施例的另一个实现，通信芯片的集成电路管芯包括根据本发明的实施例构建的集成到逻辑处理器中的STT-MRAM存储器阵列。
在进一步实现中，容纳在计算装置400内的另一组件可包含独立集成电路存储器管芯，它包括根据本发明的实施例构建的诸如集成到逻辑处理器中的STT-MRAM存储器阵列的一个或多个阵列。
在各种实现中，计算装置400可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理（PDA）、超级移动PC、移动电话、桌面型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码摄像机、便携式音乐播放器或数字视频记录器。在进一步实现中，计算装置400可以是处理数据的任何其它电子装置。
因此，本发明的一个或多个实施例一般涉及嵌入式微电子存储器的制造。微电子存储器可以是非易失性的，其中存储器甚至能够在没有供电时保持存储的信息。本发明的一个或多个实施例涉及集成到逻辑处理器中的STT-MRAM存储器阵列的制造。此类阵列可在嵌入式非易失性存储器中使用，以便实现它的非易失性或作为嵌入式动态随机存取存储器（eDRAM）的替代物。例如，此类阵列可被用于在给定技术节点内具有竞争力的单元大小的1T-1X存储器或2T-1X存储器（X = 电容器或电阻器）。
图5示出包含本发明的一个或多个实施例的插入器500。插入器500是用于将第一衬底502桥接到第二衬底504的中介衬底。第一衬底502可以是例如集成电路管芯。第二衬底504可以是例如存储器模块、计算机母板或另一个集成电路管芯。一般来说，插入器500的目的是将连接伸展至更宽间距（pitch）或将连接重新布线至不同连接。例如，插入器500可将集成电路管芯耦合到球栅阵列（BGA）506，BGA 506能够在随后耦合到第二衬底504。在一些实施例中，第一和第二衬底502/504附连到插入器500的相对侧。在其它实施例中，第一和第二衬底502/504附连到插入器500的同一侧。并且在进一步实施例中，通过插入器500互连三个或更多个衬底。
插入器500可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在进一步实现中，插入器可由交替的刚性或柔性材料形成，它们可包括如上所述用于在半导体衬底中使用的相同材料，诸如硅、锗和其它III-V族与IV族材料。
插入器可包括金属互连508和通路510，包括但不限于穿过硅的通路（TSV）512。插入器500还可包括嵌入式装置514，其包括无源和有源装置二者。此类装置包括但不限于电容器、解耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电（ESD）装置。还可在插入器500上形成更复杂的装置，诸如射频（RF）装置、功率放大器、功率管理装置、天线、阵列、传感器和MEMS装置。根据本发明的实施例，可在制造插入器500中使用本文中公开的设备或工艺。
因此，本发明的实施例包括用于将自旋扭矩转移磁性随机存取存储器（STT-MRAM）存储器阵列集成到逻辑处理器中的方法以及所得结构。
在一实施例中，一种逻辑处理器包括逻辑区，逻辑区包括部署在电介质层中的金属线/通路配对，电介质层部署在衬底上方。逻辑处理器还包括具有多个磁性隧道结（MTJ）的自旋扭矩转移磁阻随机存取存储器（STT-MRAM）阵列。MTJ部署在电介质层中。
在一个实施例中，所述多个MTJ中的每个MTJ部署在多个导电基座中的对应导电基座上，所述多个导电基座部署在所述电介质层中。
在一个实施例中，所述多个导电基座中的每个导电基座部署在电耦合到所述STT-MRAM阵列的底层金属化层的多个薄通路中的对应薄通路上。
在一个实施例中，所述多个薄通路部署在蚀刻停止层中，所述蚀刻停止层部署在所述电介质层和所述底层金属化层的电介质层之间。
在一个实施例中，所述多个薄通路包括选自由钛、钽、氮化钛、氮化钽、钌、氮化钛锆和钴组成的群组的材料。
在一个实施例中，所述多个导电基座中的每个导电基座包括选自由氮化钛、氮化钽、钽、钌和钴组成的群组的材料。
在一个实施例中，所述多个导电基座中的每个导电基座比部署在其上面的所述多个MTJ中的对应MTJ宽。
在一个实施例中，所述逻辑处理器还包括沿所述多个MTJ中的每个MTJ的侧壁部署的电介质间隔层。
在一个实施例中，所述电介质间隔层延伸到所述多个导电基座中的每个导电基座的暴露的顶表面上。
在一个实施例中，所述逻辑区包括部署在所述电介质层中的多个金属3（M3）线/通路2（V2）配对。
在一实施例中，一种半导体结构包括部署在第一电介质层中的多个金属2（M2）线/通路1（V1）配对，所述第一电介质层部署在衬底上方。所述半导体结构还包括部署在第二电介质层中的多个金属3（M3）线/通路2（V2）配对和多个磁性隧道结（MTJ），所述第二电介质层部署在所述第一电介质层上方，所述多个M3/V2配对耦合到所述多个M2/V1配对的第一部分，并且所述多个MTJ耦合到所述多个M2/V1配对的第二部分。所述半导体结构还包括部署在第三电介质层中的多个金属4（M4）线/通路3（V3）配对和多个金属4（M4）线/通路到结（VTJ）配对，所述第三电介质层部署在所述第二电介质层上方，所述多个M4/V3配对耦合到所述多个M3/V2配对，并且所述多个M4/VTJ配对耦合到所述多个MTJ。
在一个实施例中，所述多个MTJ中的每个MTJ部署在多个导电基座中的对应导电基座上，所述多个导电基座部署在所述第二电介质层中。
在一个实施例中，所述多个导电基座中的每个导电基座部署在电耦合到所述多个M2/V1配对的所述第二部分的多个薄通路中的对应薄通路上。
在一个实施例中，所述多个薄通路部署在蚀刻停止层中，所述蚀刻停止层部署在所述第一电介质层和所述第二电介质层之间。
在一个实施例中，所述半导体还包括部署在所述第二和第三电介质层之间的第二蚀刻停止层。
在一个实施例中，所述多个薄通路包括选自由钛、钽、氮化钛、氮化钽、钌、氮化钛锆和钴组成的群组的材料。
在一个实施例中，所述多个导电基座中的每个导电基座包括选自由氮化钛、氮化钽、钽、钌和钴组成的群组的材料。
在一个实施例中，所述多个导电基座中的每个导电基座比部署在其上面的所述多个MTJ中的对应MTJ宽。
在一个实施例中，所述半导体结构还包括沿所述多个MTJ中的每个MTJ的侧壁部署的电介质间隔层。
在一个实施例中，所述电介质间隔层延伸到所述多个导电基座中的每个导电基座的暴露的顶表面上。
在一实施例中，一种用于在共同衬底上制造连同STT-MRAM阵列一起的逻辑区的方法包括：在衬底上方形成金属化层；在所述金属化层上方形成导电金属层和磁性隧道结（MTJ）叠堆层；将所述MTJ叠堆层进行图案化以便形成多个MTJ元件；在将所述MTJ叠堆层进行图案化之后，将所述导电金属层进行图案化以便形成对应于所述多个MTJ元件的多个导电基座；在所述多个MTJ元件上形成电介质层并将其平面化；在形成所述电介质层并将其平面化之后，在与所述多个MTJ元件横向相邻的所述电介质层的区域中形成多个金属线/通路配对。
在一个实施例中，将所述导电金属层进行图案化以便形成所述多个导电基座包括将所述导电金属层进行图案化以便形成各自具有比所述多个MTJ元件中的对应MTJ元件的宽度要大的宽度的所述多个导电基座。
在一个实施例中，所述方法还包括：在形成所述导电金属层和所述磁性隧道结（MTJ）叠堆层之前，在所述金属化层上方形成薄导电通路，其中所述导电金属层形成在所述薄导电通路上。
在一个实施例中，形成所述薄导电通路包括：在所述金属化层上形成蚀刻停止层；在所述蚀刻停止层中形成开口以便暴露所述金属化层的部分；以及在所述蚀刻停止层的所述开口中形成导电层并将所述导电层平面化。

Claims (24)

1.一种逻辑处理器，包括：
逻辑区，所述逻辑区包括部署在电介质层中的金属线/通路配对，所述电介质层部署在衬底上方；以及
自旋扭矩转移磁阻随机存取存储器（STT-MRAM）阵列，所述自旋扭矩转移磁阻随机存取存储器（STT-MRAM）阵列包括多个磁性隧道结（MTJ），所述MTJ部署在所述电介质层中。
2.如权利要求1所述的逻辑处理器，其中所述多个MTJ中的每个MTJ部署在多个导电基座中的对应导电基座上，所述多个导电基座部署在所述电介质层中。
3.如权利要求2所述的逻辑处理器，其中所述多个导电基座中的每个导电基座部署在电耦合到所述STT-MRAM阵列的底层金属化层的多个薄通路中的对应薄通路上。
4.如权利要求3所述的逻辑处理器，其中所述多个薄通路部署在蚀刻停止层中，所述蚀刻停止层部署在所述电介质层和所述底层金属化层的电介质层之间。
5.如权利要求3所述的逻辑处理器，其中所述多个薄通路包括选自由钛、钽、氮化钛、氮化钽、钌、氮化钛锆和钴组成的群组的材料。
6.如权利要求2所述的逻辑处理器，其中所述多个导电基座中的每个导电基座包括选自由氮化钛、氮化钽、钽、钌和钴组成的群组的材料。
7.如权利要求2所述的逻辑处理器，其中所述多个导电基座中的每个导电基座比部署在其上面的所述多个MTJ中的对应MTJ宽。
8.如权利要求7所述的逻辑处理器，还包括：
沿所述多个MTJ中的每个MTJ的侧壁部署的电介质间隔层。
9.如权利要求8所述的逻辑处理器，其中所述电介质间隔层延伸到所述多个导电基座中的每个导电基座的暴露的顶表面上。
10.如权利要求1所述的逻辑处理器，其中所述逻辑区包括部署在所述电介质层中的多个金属3线/通路2配对。
11.一种半导体结构，包括：
部署在第一电介质层中的多个金属2（M2）线/通路1（V1）配对，所述第一电介质层部署在衬底上方；
部署在第二电介质层中的多个金属3（M3）线/通路2（V2）配对和多个磁性隧道结（MTJ），所述第二电介质层部署在所述第一电介质层上方，所述多个M3/V2配对耦合到所述多个M2/V1配对的第一部分，并且所述多个MTJ耦合到所述多个M2/V1配对的第二部分；以及
部署在第三电介质层中的多个金属4（M4）线/通路3（V3）配对和多个金属4（M4）线/通路到结（VTJ）配对，所述第三电介质层部署在所述第二电介质层上方，所述多个M4/V3配对耦合到所述多个M3/V2配对，并且所述多个M4/VTJ配对耦合到所述多个MTJ。
12.如权利要求11所述的半导体结构，其中所述多个MTJ中的每个MTJ部署在多个导电基座中的对应导电基座上，所述多个导电基座部署在所述第二电介质层中。
13.如权利要求12所述的半导体结构，其中所述多个导电基座中的每个导电基座部署在电耦合到所述多个M2/V1配对的所述第二部分的多个薄通路中的对应薄通路上。
14.如权利要求13所述的半导体结构，其中所述多个薄通路部署在蚀刻停止层中，所述蚀刻停止层部署在所述第一电介质层和所述第二电介质层之间。
15.如权利要求14所述的半导体结构，还包括：
部署在所述第二和第三电介质层之间的第二蚀刻停止层。
16.如权利要求13所述的半导体结构，其中所述多个薄通路包括选自由钛、钽、氮化钛、氮化钽、钌、氮化钛锆和钴组成的群组的材料。
17.如权利要求12所述的半导体结构，其中所述多个导电基座中的每个导电基座包括选自由氮化钛、氮化钽、钽、钌和钴组成的群组的材料。
18.如权利要求12所述的半导体结构，其中所述多个导电基座中的每个导电基座比部署在其上面的所述多个MTJ中的对应MTJ宽。
19.如权利要求18所述的半导体结构，还包括：
沿所述多个MTJ中的每个的侧壁部署的电介质间隔层。
20.如权利要求19所述的半导体结构，其中所述电介质间隔层延伸到所述多个导电基座中的每个导电基座的暴露的顶表面上。
21.一种用于在共同衬底上制造连同STT-MRAM阵列一起的逻辑区的方法，所述方法包括：
在衬底上方形成金属化层；
在所述金属化层上方形成导电金属层和磁性隧道结（MTJ）叠堆层；
将所述MTJ叠堆层进行图案化以便形成多个MTJ元件；
在将所述MTJ叠堆层进行图案化之后，将所述导电金属层进行图案化以便形成对应于所述多个MTJ元件的多个导电基座；
在所述多个MTJ元件上形成电介质层并将其平面化；以及
在形成所述电介质层并将其平面化之后，在与所述多个MTJ元件横向相邻的所述电介质层的区域中形成多个金属线/通路配对。
22.如权利要求21所述的方法，其中将所述导电金属层进行图案化以便形成所述多个导电基座包括将所述导电金属层进行图案化以便形成各自具有比所述多个MTJ元件中的对应MTJ元件的宽度要大的宽度的所述多个导电基座。
23.如权利要求21所述的方法，还包括：
在形成所述导电金属层和所述磁性隧道结（MTJ）叠堆层之前，在所述金属化层上方形成薄导电通路，其中所述导电金属层形成在所述薄导电通路上。
24.如权利要求23所述的方法，其中形成所述薄导电通路包括：
在所述金属化层上形成蚀刻停止层；
在所述蚀刻停止层中形成开口以便暴露所述金属化层的部分；以及
在所述蚀刻停止层的所述开口中形成导电层并将所述导电层平面化。
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