CN108701756A - 用于形成包括集成自旋转移力矩磁阻随机存取存储器的逻辑的技术 - Google Patents

用于形成包括集成自旋转移力矩磁阻随机存取存储器的逻辑的技术 Download PDF

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CN108701756A CN201680083077.7A CN201680083077A CN108701756A CN 108701756 A CN108701756 A CN 108701756A CN 201680083077 A CN201680083077 A CN 201680083077A CN 108701756 A CN108701756 A CN 108701756A
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O.戈隆兹卡
T.加尼
R.A.布赖因
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Abstract

公开了用于形成包括集成自旋转移力矩磁阻随机存取存储器（STT‑MRAM）的逻辑装置的技术。根据一些实施例，可以在主逻辑装置的给定的后道（BEOL）互连层内形成一个或多个磁性隧道结（MTJ）装置。根据一些实施例，可以在导电层上方形成给定的MTJ装置，所述导电层配置成用作对于MTJ的构成磁性和绝缘体层的基座层。根据一些实施例，可以在给定的MTJ装置和伴随的基座层的侧壁上方形成一个或多个保形间隔层，提供保护以免于氧化和腐蚀。根据一些实施例，给定的MTJ装置可以例如通过配置成用作薄通孔的另一居中导电层与底层互连或其他导电特征电耦合。

Description

用于形成包括集成自旋转移力矩磁阻随机存取存储器的逻辑 的技术
背景技术
自旋转移力矩存储器（STTM）装置（诸如自旋转移力矩磁阻随机存取存储器（STT-MRAM）装置）使用基于自旋的存储器技术并包括可以存储一比特的信息的磁性隧道结（MTJ）。每个MTJ具有固定层和自由层，并且自由层中的磁化方向确定MTJ是处于高电阻率状态还是低电阻率状态（即，它正在存储二进制1还是二进制0）。以这种方式，STTM是非易失性存储器的一类型。
附图说明
图1示出了根据本公开的一实施例配置的IC的截面图。
图2示出了根据本公开的一实施例的在形成电介质层之后的图1的IC的截面图。
图3示出了根据本公开的一实施例的在形成和图案化抗蚀层之后的图2的IC的截面图。
图4示出了根据本公开的一实施例的在电介质层中形成一个或多个开口之后的图3的IC的截面图。
图5示出了根据本公开的一实施例的在形成导电层之后的图4的IC的截面图。
图6示出了根据本公开的一实施例的在部分地去除导电层之后的图5的IC的截面图。
图7示出了根据本公开的一实施例的在形成导电层和电介质层之后的图6的IC的截面图。
图8示出了根据本公开的一实施例的在形成和图案化抗蚀层之后的图7的IC的截面图。
图9示出了根据本公开的一实施例的在部分地去除导电层和电介质层之后的图8的IC的截面图。
图10示出了根据本公开的一实施例的在形成电介质层之后的图9的IC的截面图。
图11示出了根据本公开的一实施例的在形成电介质层中的一个或多个特征、那些特征（一个或多个）中的一个或多个阻挡层、那些特征（一个或多个）内的一个或多个导电特征以及另一电介质层之后的图10的IC的截面图。
图12示出了根据本公开的一实施例的在形成和图案化抗蚀层之后的图11的IC的截面图。
图13示出了根据本公开的一实施例的在部分地去除若干电介质层之后的图12的IC的截面图。
图14示出了根据本公开的一实施例的在形成一个或多个更低磁性隧道结（MTJ）层、隧道阻挡层、一个或多个上MTJ层、导电层和硬掩模层之后的图13的IC的截面图。
图15示出了根据本公开的一实施例的在形成和图案化抗蚀层之后的图14的IC的截面图。
图16示出了根据本公开的一实施例的在部分地去除硬掩模层之后的图15的IC的截面图。
图17示出了根据本公开的一实施例的在部分去除导电层、一个或多个上MTJ层、隧道阻挡层和一个或多个下MTJ层之后的图16的IC的截面图。
图18示出了根据本公开的一实施例的在形成电介质层之后的图17的IC的截面图。
图19示出了根据本公开的一实施例的在部分地去除电介质层之后的图18的IC的截面图。
图20示出了根据本公开的一实施例的在部分地去除导电层之后的图19的IC的截面图。
图21示出了根据本公开的一实施例的在形成电介质层之后的图20的IC的截面图。
图22示出了根据本公开的一实施例的在形成电介质层之后的图21的IC的截面图。
图23示出了根据本公开的一实施例的在部分地去除若干电介质层和导电层之后的图22的IC的截面图。
图24示出了根据本公开的一实施例的在形成若干电介质层、一个或多个特征、那些特征（一个或多个）内的一个或多个阻挡层以及那些特征（一个或多个）内的一个或多个导电特征之后的图23的IC的截面图。
图25示出了根据示例实施例的通过使用所公开的技术形成的集成电路结构或装置实现的计算系统。
通过与本文描述的附图一起结合来阅读以下详细描述，将更好地理解本实施例的这些和其他特征。在附图中，在各种图中示出的每个相同或几乎相同的组件可以由相同的数字表示。为清楚性目的，并非每一个组件都可以在每一个附图中标记。此外，如将意识到的，附图不一定按比例绘制或意图将所描述的实施例限于示出的特定配置。例如，虽然一些附图通常指示直线、直角和光滑表面，但是考虑到制造工艺的现实限制，所公开技术的实际实现可能具有不完美的直线和直角，并且一些特征可能具有表面形貌（topography）或者以其他方式不平滑。简而言之，提供附图仅仅为了示出示例结构。
具体实施方式
公开了用于形成包括集成自旋转移力矩磁阻随机存取存储器（STT-MRAM）的逻辑装置的技术。根据一些实施例，可以在主（host）逻辑装置的给定的后道工序（BEOL）互连层内形成一个或多个磁性隧道结（MTJ）装置。根据一些实施例，可以在导电层上方形成给定的MTJ装置，所述导电层可以配置成用作MTJ的构成磁性和绝缘体层的基座层，为上覆（overlying）MTJ层提供结构支撑，以及用作在MTJ层和任何底层（underlying）特征之间居中的间隔。根据一些实施例，可以在给定的MTJ装置和伴随的基座层的侧壁上方形成一个或多个保形间隔层，提供保护以免于氧化和腐蚀。根据一些实施例，例如通过配置成用作薄通孔的另一居中导电层，给定的MTJ装置可以与底层互连或其他导电特征电耦合。根据一些实施例，前面提到的基座层可以部分地或整体地设置在薄通孔层和MTJ装置之间。按照此公开，许多配置和变化将是显而易见的。
总体概述
现有的基于电荷的存储器技术（诸如动态随机存取存储器（DRAM）和NAND闪速存储器）面临涉及日益精确的电荷放置和感测要求（其限制它们被直接嵌入到高性能逻辑芯片上的能力）的可缩放性问题。随着装置尺寸继续缩小，这些和其他非平凡的问题将会恶化。
因此，并且根据本公开的一些实施例，公开了用于形成包括集成自旋转移力矩磁阻随机存取存储器（STT-MRAM）的逻辑装置的技术。根据一些实施例，可以在主逻辑装置的给定的后道工序（BEOL）互连层内形成一个或多个磁性隧道结（MTJ）装置。根据一些实施例，可以在导电层上方形成给定的MTJ装置，所述导电层配置成用作MTJ的构成磁性和绝缘体层的基座层，为上覆的MTJ层提供结构支撑，以及用作在MTJ层和任何底层特征之间居中的间隔。根据一些实施例，可以在给定的MTJ装置和伴随的基座层的侧壁上方形成一个或多个保形间隔层，提供保护以免于氧化和腐蚀。根据一些实施例，例如通过配置成用作薄通孔的另一居中导电层，给定的MTJ装置可以与底层互连或其他导电特征电耦合。根据一些实施例，前面提到的基座层可以部分地或整体地设置在薄通孔层和MTJ装置之间。
根据一些实施例，可以在例如在主BEOL层的一个或多个互连的形成之后形成一个或多个MTJ装置中利用本文公开的技术。因此，在一般意义上，所公开的技术可以被考虑为例如MTJ最后类型的工艺流程，其中在相邻逻辑区域中的互连之后制造一个或多个MTJ。在一些情况下，所公开的技术可用于例如在其一个或多个构成BEOL互连层中提供包括MTJ装置的一个或多个嵌入式或以其他方式集成的阵列的高性能逻辑单元。
如按照本公开将意识到的，通常依赖于电阻率而不是电荷作为信息载体的STT-MRAM可以缩放到例如比传统的基于电荷的存储器（例如DRAM和NAND闪速存储器，仅举几例）更小的尺寸和几何形状。根据一些实施例，例如，与物理上分离的逻辑和存储器芯片的更传统布置相比，利用本文公开的技术的存储器直接到微处理器芯片或其他逻辑芯片上的集成可以能够实现更宽的总线和更高的操作速度。
根据一些实施例，可以例如通过扫描电子显微镜（SEM）、透射电子显微镜（TEM）、或给定的集成电路或其他半导体结构（包括如本文中不同地描述的那样来配置MTJ装置、基座层或薄通孔）的其他适合的自顶向下或截面检查中的任何一个或组合来检测所公开技术的使用。
方法论与结构
图1-24示出了根据本公开实施例的制造集成电路（IC）10的工艺流程。如附图中所示出的，IC 10的第一部分通常被指定为IC 10的逻辑侧，而IC 10的第二部分通常被指定为IC10的存储器侧。然而，本公开不意图这样仅限于并排或其他横向相邻的配置。在更一般的意义中，并且根据一些实施例，如本文中不同描述的那样提供的一个或多个逻辑装置和一个或多个存储器装置可以例如以任何一般相邻的关系、部分或完全嵌入的关系、或其他接近配置被布置（如对于给定的目标应用或最终使用所期望的）。按照本公开，许多配置和变化将是显而易见的。
所述工艺可以如图1中那样开始，图1示出了根据本公开的一实施例配置的IC 10的截面图。如可以看出的，IC 10包括半导体衬底100，其可以具有宽范围配置中的任何一种。例如，半导体衬底100可以配置为体半导体衬底、绝缘体上半导体（XOI，其中X表示半导体材料）结构（诸如绝缘体上硅（SOI））、半导体晶片、和多层结构中的任何一个或组合。根据一些实施例，半导体衬底100可以由半导体材料（诸如硅（Si）、锗（Ge）和硅锗（SiGe）、以及其他的半导体材料）中的任何一种或组合形成。在一些情况下，半导体衬底100可以包括设置在其上方的一个或多个晶体管。用于半导体衬底100的其他适合的材料和配置将取决于给定的应用，并且按照本公开将是显而易见的。
此外，如可以看出的，IC 10包括设置在半导体衬底100上方的电介质层102。电介质层102可以由宽范围的电介质材料中的任何一种形成。例如，在一些实施例中，电介质层102可以由氧化物（诸如二氧化硅（SiO2）或碳掺杂氧化物（CDO））形成。在一些实施例中，电介质层102可以由氮化物（诸如氮化硅（Si3N4））形成。在一些实施例中，电介质层102可以由碳化物（诸如碳化硅（SiC））形成。在一些实施例中，电介质层102可以由氮氧化物（诸如氮氧化硅（SiON）或碳掺杂SiON）形成。在一些实施例中，电介质层102可以由前面提到的材料中的任何材料的组合形成。
可以经由任何适合的标准、定制或专有技术（一个或多个）在衬底100上方形成电介质层102，如按照本公开将是显而易见的。根据一些实施例，电介质层102可以经由物理汽相沉积（PVD）工艺（例如溅射沉积）、旋涂沉积（SOD）工艺、和化学汽相沉积（CVD）工艺（例如等离子体增强CVD（PECVD））中的任何一个或组合形成。此外，如对于给定的目标应用或最终使用所期望的，可以定制电介质层102的厚度（例如，x方向上的x厚度和/或y方向上的y厚度）。在一些情况下，电介质层102可具有在约1-50nm范围（例如，约1-25nm、约25-50nm，或在约1-50nm范围中的任何其他子范围）中的厚度。在一些情况下，电介质层102可以配置成至少部分地用作对于IC 10的蚀刻停止层。用于电介质层102（例如，蚀刻停止层102）的其他适合的配置和形成技术将取决于给定的应用并且按照本公开将是显而易见的。
如可以进一步看出的，IC 10包括设置在电介质层102上方的电介质层104。根据一些实施例，电介质层104可以通过上面例如相对于电介质层102讨论的示例材料和技术中的任何内容来形成。此外，如对于给定的目标应用或最终使用所期望的，可以定制电介质层104的厚度（例如，y方向上的y厚度）。在一些情况下，电介质层104可具有在约5nm-1μm范围（例如，约5-250nm、约250-500nm、约500-750nm、约750nm-1μm、或者在约5nm-1μm范围中的任何其他子范围）中的厚度。在一些情况下，电介质层104可以配置成至少部分地用作对于IC10的层间电介质（ILD）。用于电介质层104的其他适合的配置和形成技术将取决于给定的应用并且按照本公开将是显而易见的。
根据一些实施例，电介质层104可以被图案化成带有一个或多个特征106，其可以具有宽范围配置中的任何一种。例如，在一些情况下，给定的特征106可以是延伸穿过电介质层104和电介质层102的整个厚度使得其落在底层半导体衬底100上的沟槽（单镶嵌或双镶嵌）、穿孔或其他开口或凹陷。可以经由任何适合的标准、定制或一个或多个专有光刻和蚀刻技术形成给定的特征106，如按照本公开将显而易见的。根据一些实施例，给定的特征106可以经由蚀刻和清洁工艺形成，其可以涉及湿法蚀刻或干法蚀刻（或两者），它们的蚀刻化学（chemistry）可以被定制（如对于给定的目标应用或最终使用所期望的）。此外，如对于给定的目标应用或最终使用所期望的，可以定制给定的特征106的尺寸和截面几何形状以及相邻特征106的间距或其他间隔。用于一个或多个特征106的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
根据一些实施例，可以在由给定的特征106提供的形貌上方方形成阻挡层108。给定的阻挡层108可以由宽范围的材料中的任何一种形成。例如，在一些实施例中，给定的阻挡层108可以由金属（例如钽（Ta）、钴（Co）或钌（Ru）以及其他的金属）中的任何一种或组合形成。在一些实施例中，给定的阻挡层108可以由金属氮化物（例如氮化钽（TaN）或氮化钛（TiN）以及其他的金属氮化物）中的任何一种或组合形成。在一些实施例中，给定的阻挡层108可以由前面提到的材料中的任何材料的组合形成。在一些情况下，给定的阻挡层108可以配置成至少部分地用作对于IC 10的给定的导电特征110（下面讨论的）的扩散阻挡层。在一些情况下，给定的阻挡层108可以配置成至少部分地用作对于IC 10的给定的导电特征110的种子层。
给定的阻挡层108可以经由任何适合的标准、定制或专有技术（一个或多个）在给定的特征106内形成，如按照本公开将显而易见的。根据一些实施例，给定的阻挡层108可以经由CVD工艺（诸如PECVD）、PVD工艺和原子层沉积（ALD）工艺中的任何一个或组合形成。此外，如对于给定的目标应用或最终使用所期望的，可以定制给定的阻挡层108的厚度（例如，x方向上的x厚度和/或y方向上的y厚度）。在一些情况下，给定的阻挡层108可具有在约1-50nm范围（例如，约1-25nm、约25-50nm，或在约1-50nm范围中的任何其他子范围）中的厚度。在一些情况下，给定的阻挡层108可以在底层形貌上方具有基本均匀的厚度。在一些实例中，给定的阻挡层108可以在此类形貌上方提供为基本上保形的层。在其他实例中，给定的阻挡层108可以在此类形貌上方被提供具有不均匀或以其他方式变化的厚度。例如，在一些情况下，给定的阻挡层108的第一部分可具有第一范围内的厚度，而其第二部分可具有第二不同范围内的厚度。在一些实例中，给定的阻挡层108可具有第一和第二部分（具有与彼此按约20％或更少、约15％或更少、约10％或更少、或约5％或更少的不同的平均厚度）。用于一个或多个阻挡层108的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
根据一些实施例，给定的导电特征110可以在给定的特征106内（例如，在IC 10的存储器侧上方）形成。根据一些实施例，给定的导电特征110可以是沟槽（单镶嵌或双镶嵌）、通孔、穿体通孔（TBV）或其他互连特征中的任何一个或组合。在一些情况下，给定的导电特征110可以延伸穿过电介质层104和电介质层102的整个厚度，使得其落在底层半导体衬底100上。给定的导电特征110可以由导电金属（诸如铜（Cu）、铝（Al）、钨（W）、镍（Ni）、钴（Co）、银（Ag）、金（Au）、钛（Ti）和钽（Ta）、以及其他的导电金属）中的任何一种或组合形成。
给定的导电特征110可以经由任何适合的标准、定制或专有技术（一个或多个）形成，如按照本公开将是显而易见的。根据一些实施例，给定的导电特征110可以经由电镀工艺、无电沉积工艺、ALD工艺、PVD工艺和CVD工艺、以及其他的工艺中的任何一个或组合形成。此外，给定的导电特征110的尺寸和几何形状以及相邻导电特征110的间距或其他间隔可以如给定的目标应用或最终使用所期望的被定制，并且在一些情况下可以至少部分地取决于一个或多个主特征106的尺寸、几何形状和、间距或其他间隔。可以例如经由化学机械平坦化（planarization）（CMP）工艺或其他适合的平坦化工艺去除一个或多个导电特征110的任何过度负担（overburden），如按照本公开将是显而易见的。用于一个或多个导电特征110的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图2中那样继续，图2示出了根据本公开的一实施例的在形成电介质层112之后的图1的IC 10的截面图。根据一些实施例，电介质层112可以通过上面例如相对于电介质层102讨论的示例材料、技术和尺寸中的任何一个来形成。在一些情况下，电介质层102可以配置成至少部分地用作对于IC 10的蚀刻停止层。用于电介质层112（例如，蚀刻停止层112）的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图3中那样继续，图3示出了根据本公开的一实施例的在形成和图案化抗蚀层114之后的图2的IC 10的截面图。根据一些实施例，抗蚀层114可以在至少部分地由电介质层112提供的形貌上方形成。抗蚀层114可以由宽范围材料中的任何材料形成，包括光致抗蚀剂材料、图案化材料（例如，诸如抗反射涂层或ARC）、间隙填充材料、以及平坦化材料、以及其他的材料中的任何一种或组合。在一些情况下，底层硬掩模材料可选地可以存在于抗蚀层114下方，以帮助将一个或多个特征116的图案转移到底层电介质层112，如下面参考图4所描述的。
抗蚀层114可以经由适合的标准、定制、或专有技术中的任何一种或组合形成，如按照本公开将是显而易见的。此外，如对于给定的目标应用或最终使用所期望的，可以定制抗蚀层114的厚度（例如，y方向上的y厚度）。用于抗蚀层114的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
根据一些实施例，抗蚀层114可以被图案化带有一个或多个特征116。如图3中一般示出的，根据一些实施例，给定的特征116可以是例如延伸穿过抗蚀层114的整个厚度使得其暴露底层电介质层112（其落在IC 10的存储器侧上的底层导电特征110上方）的表面的通孔或其他开口或凹陷。根据一些实施例，给定的特征116可以与IC 10的存储器侧的要形成导电层120（下面讨论）所在的一部分对准。如按照本公开将显而易见的，给定的特征116可以经由任何适合的标准、定制、或专有抗蚀剂曝光和发展技术（一个或多个）形成。此外，给定的特征116的尺寸和几何形状以及相邻特征116的间距或其他间隔可以如给定的目标应用或最终使用所期望的被定制。用于一个或多个特征116的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图4中那样继续，图4示出了根据本公开的一实施例的在电介质层112中形成一个或多个开口118之后的图3的IC 10的截面图。如可以看出的，可以通过利用图案化的抗蚀层114（例如，被图案化带有一个或多个特征116）作为掩模并蚀刻穿过电介质层112来去除电介质层112的一个或多个部分，将一个或多个特征116的图案转移到底层电介质层112。为此，根据一些实施例，可以使用各向异性等离子体干法蚀刻工艺形成给定的开口118，所述工艺的蚀刻化学可以如给定的目标应用或最终使用所期望的被定制。在以这种方式部分地去除电介质层112时，作为结果的一个或多个开口118可以暴露给定的底层导电特征110和关联的阻挡层108、以及电介质层104的一个或多个部分的表面。根据一些实施例，抗蚀层114的任何剩余部分可以例如经由等离子灰分和清洁（ash-and-clean）工艺从IC10去除，并且可以例如经由湿法清洁工艺去除任何剩余的蚀刻聚合物或残余物。用于一个或多个开口118的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图5中那样继续，图5示出了根据本公开的一实施例的在形成导电层120之后的图4的IC 10的截面图。导电层120可以由宽范围的导电材料中的任何材料形成。例如，在一些实施例中，导电层120可以由导电金属（诸如钛（Ti）、钽（Ta）、钌（Ru）、钴（Co）和钨（W）、以及其他的导电金属）中的任何一种或组合形成。在一些实施例中，导电层120可以由导电金属氮化物（诸如氮化钽（TaN）、氮化钛（TiN）、和氮化锆钛（TiZrN）、以及其他的导电金属氮化物）中的任何一种或组合形成。在一些实施例中，导电层120可以由前面提到的材料中的任何材料的组合形成。
导电层120可以经由任何适合的标准、定制、或专有技术（一个或多个）形成，如按照本公开将是显而易见的。根据一些实施例，导电层120可以经由PVD工艺、CVD工艺和ALD工艺中的任何一个或组合形成。此外，如对于给定的目标应用或最终使用所期望的，可以定制导电层120的初始厚度（例如，y方向上的y厚度）。在一些情况下，导电层120可具有在约10-200nm范围（例如，约10-50nm、约50-100nm、约100-150nm、约150-200nm或在约10-200nm范围中的任何其他子范围）中的初始厚度。如从图5中可以看出的，根据一些实施例，可以形成导电层120以致填充进一个或多个开口118中。
所述工艺可以如图6中那样继续，图6示出了根据本公开的一实施例的在部分地去除导电层120之后的图5的IC 10的截面图。可以例如经由CMP工艺或其他适合的平坦化工艺来去除导电层120的任何过度负担，如按照本公开将是显而易见的。在一些实例中，CMP或其他平坦化工艺可以例如在电介质层112上停止，如上面所讨论的，电介质层112可以配置成用作蚀刻停止层。在去除过度负担之后，导电层120的至少一部分可以保持设置在一个或多个开口118内，并且导电层120的该部分可以配置成至少部分地用作对于设置在那里上方的磁性隧道结（MTJ）装置（下面讨论的）的薄通孔层（根据本公开的一实施例）。如对于给定的目标应用或最终使用所期望的，可以定制导电层120的后平坦化厚度（例如，y方向上的y厚度）。在一些情况下，导电层120可具有在约1-50nm范围（例如，约1-25nm、约25-50nm，或在约1-50nm范围中的任何其他子范围）中的后平坦化厚度。如按照本公开将意识到的，可能期望确保在平坦化之后保留在一个或多个开口118内的导电层120的量足以防止或以其他方式最小化底层导电特征110的一个或多个构成材料的扩散。用于导电层120（例如，薄通孔层120）的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图7中那样继续，图7示出了根据本公开的一实施例的在形成导电层122和电介质层124之后的图6的IC 10的截面图。根据一些实施例，导电层122可以通过上面例如相对于导电层120讨论的任何示例材料、技术和尺寸被形成。在一些情况下，导电层122可以配置成至少部分地用作对于上覆的MTJ装置的基座层，所述上覆的MTJ装置诸如例如一个或多个下MTJ层140、隧道阻挡层142和一个或多个上MTJ层144（每个在下面讨论）。根据一些实施例，作为基座层，导电层122可以至少部分地用作对于其上覆的MTJ装置的支撑结构，以及在MTJ装置和底层导电层120（例如，薄通孔层120）之间居中的间隔。用于导电层122（例如，基座层122）的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
根据一些实施例，电介质层124可以通过上面例如相对于电介质层102讨论的任何示例材料、技术和尺寸来形成。在一些情况下，电介质层124可以配置成至少部分地用作IC10的蚀刻停止层。用于电介质层124（例如，蚀刻停止层124）的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图8中那样继续，图8示出了根据本公开的一实施例的在形成和图案化抗蚀层126之后的图7的IC 10的截面图。如图8中一般示出的，抗蚀层126可以在IC 10上方形成并被图案化以致主要驻留在IC 10的存储器侧上方，尽管在一些情况下，抗蚀层126可以至少部分地延伸到IC 10的逻辑侧上方。根据一些实施例，抗蚀层126可以通过上面例如相对于抗蚀层114讨论的任何示例材料、技术和尺寸来形成。此外，在一些情况下，底层硬掩模材料可选地可以存在于抗蚀层126下方，以帮助将抗蚀层126的图案转移到底层导电层122和电介质层124，如下面相对于图9所描述的。用于抗蚀层126的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图9中那样继续，图9示出了根据本公开的一实施例的在部分地去除导电层122和电介质层124之后的图8的IC 10的截面图。如图9中一般示出的，可以通过利用图案化的抗蚀层126作为掩模并蚀刻穿过导电层122和电介质层124来去除导电层122和电介质层124的一个或多个部分。为此，根据一些实施例，可以使用适合的干法或湿法蚀刻工艺中的任何一种或组合，其蚀刻化学可以被定制（如对于给定的目标应用或最终使用所期望的）。在部分地去除导电层122和电介质层124中，可以暴露底层电介质层112的表面。根据一些实施例，抗蚀层126的任何剩余部分和任何剩余的蚀刻聚合物或残余物可以经由上面例如相对于抗蚀层114讨论的任何示例技术从IC 10去除。用于部分地去除导电层122（例如，基座层122）和电介质层124（例如，蚀刻停止层124）的其他适合的配置和技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图10中那样继续，图10示出了根据本公开的一实施例的在形成电介质层128之后的图9的IC 10的截面图。电介质层128可以由宽范围的电介质材料中的任何材料形成。例如，在一些实施例中，电介质层128可以由氧化物（诸如二氧化硅（SiO2）、氟化氧化硅（SiOF）、或碳掺杂氧化物（CDO）、以及其他的氧化物）中的任何一种或组合形成。在一些实施例中，电介质层128可以由氮化物（诸如氮化硅（Si3N4））形成。在一些实施例中，电介质层128可以由玻璃（诸如硼磷硅酸盐玻璃（BPSG））形成。在一些实施例中，电介质层128可以由具有在约3.0或更小（例如，约2.8或更小、约2.5或更小、约2.2或更小、约2.0或更小或在约3.0或更小范围中的任何其他子范围）的电介质常数（κ）的低κ电介质材料形成。在一些实施例中，电介质层128可以由前面提到的材料中的任何材料的组合形成。此外，根据一些实施例，电介质层128可以通过上面例如相对于电介质层104讨论的任何示例技术和尺寸来形成。在一些情况下，电介质层128可以配置成至少部分地用作IC 10的ILD。用于电介质层128的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图11中那样继续，图11示出了根据本公开的一实施例的在形成电介质层128中的一个或多个特征130、一个或多个特征130中的一个或多个阻挡层132、一个或多个特征130内的一个或多个导电特征134、和电介质层136之后的图10的IC 10的横截面图。一个或多个特征130可以具有宽范围配置中的任何一种。例如，根据一些实施例，给定的特征130可以是延伸穿过电介质层128和电介质层112的整个厚度使得其暴露底层导电特征110的表面的沟槽（单镶嵌或双镶嵌）、穿孔或其他开口或凹陷（落在IC 10的逻辑侧上方）。根据一些实施例，给定的特征130可以通过上面例如相对于特征106讨论的任何示例技术形成。此外，如对于给定的目标应用或最终使用所期望的，可以定制给定的特征130的尺寸和几何形状以及相邻特征130的间距或其他间隔。用于一个或多个特征130的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
根据一些实施例，可以在由给定的特征130提供的形貌上方形成阻挡层132。根据一些实施例，给定的阻挡层132可以通过上面例如相对于一个或多个阻挡层108讨论的任何示例材料、技术和尺寸来形成。在一些情况下，给定的阻挡层132可以配置成至少部分地用作对于IC 10的给定的导电特征134（下面讨论）的扩散阻挡层。在一些情况下，给定的阻挡层132可以配置成至少部分地用作对于IC 10的给定的导电特征134的种子层。在一些情况下，给定的阻挡层132可以具有在底层形貌上方的基本均匀的厚度（例如，x方向上的x厚度和/或y方向上的y厚度）。在一些实例中，给定的阻挡层132可以在此类形貌上方被提供作为基本上保形的层。在其他实例中，给定的阻挡层132可以在此类形貌上方被提供具有不均匀或以其他方式变化的厚度。例如，在一些情况下，给定的阻挡层132的第一部分可具有第一范围内的厚度，而其第二部分可具有第二不同范围内的厚度。在一些实例中，给定的阻挡层132可具有第一和第二部分，所述第一和第二部分具有彼此不同约20％或更少、约15％或更少、约10％或更少，或约5％或更少的平均厚度。用于一个或多个阻挡层132的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
根据一些实施例，给定的导电特征134可以形成在给定的特征130内（例如，在IC10的逻辑侧上方）。根据一些实施例，给定的导电特征134可以通过上面例如相对于一个或多个导电特征110讨论的任何示例材料和技术形成。此外，如对于给定的目标应用或最终使用所期望的，给定的导电特征134的尺寸和几何形状以及相邻导电特征134的间距或其他间隔可以被定制，并且在一些情况下可以至少部分地取决于一个或多个主特征134的尺寸、几何形状和间距或其他间隔。根据一些实施例，一个或多个导电特征134的任何过度负担可以经由上面例如相对于一个或多个导电特征110讨论的任何示例技术去除。用于一个或多个导电特征134的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
根据一些实施例，可以在由电介质层128、一个或多个阻挡层132和一个或多个导电特征134提供的形貌上方形成电介质层136。根据一些实施例，电介质层136可以通过上面例如相对于电介质层102讨论的任何示例材料、技术和尺寸来形成。在一些情况下，电介质层136可以配置成至少部分地用作IC 10的蚀刻停止层。用于电介质层136（例如，蚀刻停止层136）的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图12中那样继续，图12示出了根据本公开的一实施例的在形成和图案化抗蚀层138之后的图11的IC 10的截面图。如图12中一般所示的，抗蚀层138可以在IC10上方形成并被图案化以致主要驻留在IC 10的逻辑侧上方。根据一些实施例，抗蚀层138可以通过上面例如相对于抗蚀层114讨论的任何示例材料、技术和尺寸来形成。此外，在一些情况下，底层硬掩模材料可选地可以存在于抗蚀层138下方，以帮助将抗蚀层138的图案转移到底层电介质层136、128和124，如下面相对于图13所描述的。用于抗蚀层138的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图13中那样继续，图13示出了根据本公开的一实施例的在部分地去除电介质层136、128和124之后的图12的IC 10的截面图。如图13中一般所示的，可以通过利用图案化的抗蚀层138作为掩模并蚀刻穿过电介质层136、128和124来去除电介质层136、128和124的一个或多个部分。为此，根据一些实施例，可以使用上面例如相对于部分地去除导电层122和电介质层124讨论的任何示例技术。在部分地去除电介质层136、128和124中，可以暴露底层电介质层122的表面。根据一些实施例，抗蚀层138的任何剩余部分和任何剩余的蚀刻聚合物或残余物可以经由上面例如相对于抗蚀层114讨论的任何示例技术从IC10去除。用于部分地去除电介质层136（例如，蚀刻停止层136）、电介质层128和电介质层124（例如，蚀刻停止层124）的其他适合的配置和技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图14中那样继续，图14示出了根据本公开的一实施例的在形成一个或多个下磁性隧道结（MTJ）层140、隧道阻挡层142、一个或多个上MTJ层144、导电层146和硬掩模层148之后的图13的IC 10的截面图。在一些情况下，一个或多个下MTJ层140可以配置成用作自由或动态磁性层（一个或多个）（例如，作为一个或多个存储器层），而在一些其他情况下，一个或多个下MTJ层140可以配置成用作固定磁性层（一个或多个）（例如，作为引脚参考层（一个或多个））。为此，一个或多个下MTJ层140可以由宽范围材料中的任何一种形成。例如，在一些实施例中，一个或多个下MTJ层140可以由磁性金属（诸如铁（Fe）、钽（Ta）、钌（Ru）和钴（Co）、以及其他的磁性金属、以及任何其合金）中的任何一种或组合形成。在一些实施例中，一个或多个下MTJ层140可以由过渡金属的合金（诸如钴-钯（CoPd）或钴-铂（CoPt））形成。在一些实施例中，一个或多个下MTJ层140可以由一种或多种过渡金属和准金属的合金（诸如钴-铁-硼（CoFeB））形成。在一些实施例中，一个或多个下MTJ层140可以由前面提到的材料中的任何材料的组合形成。
应该注意到，尽管在附图中一般地示出为单个层，但一个或多个下MTJ层140并不意图仅限于单个层配置。在一些实施例中，一个或多个下MTJ层140可以配置成具有多个构成层的双层、三层或其他多层结构。例如，在示例情况下，一个或多个下MTJ层140可以形成为CoFeB/Ru/CoFeB堆叠。按照本公开，许多配置将是显而易见的。
如对于给定的目标应用或最终使用所期望的，可以经由任何适合的标准、定制或专有技术（一个或多个）部分或整体形成一个或多个下MTJ层140。根据一些实施例，一个或多个下MTJ层140可以经由PVD工艺（诸如溅射沉积）、CVD工艺、ALD工艺和分子束外延（MBE）工艺中的任何一个或组合形成。此外，如对于给定的目标应用或最终使用所期望的，可以定制一个或多个下MTJ层140的厚度（例如，y方向上的y厚度）。在一些情况下，给定的下MTJ层140可具有在约1-50nm范围（例如，约1-25nm、约25-50nm，或在约1-50nm范围中的任何其他子范围）中的厚度。在一些情况下，一个或多个下MTJ层140可以在底层形貌上方具有基本均匀的厚度。在一些实例中，可以在此类形貌上方提供一个或多个下MTJ层140作为基本上保形的层。在其他实例中，一个或多个下MTJ层140可以在此类形貌上方被提供具有不均匀或以其他方式变化的厚度。例如，在一些情况下，一个或多个下MTJ层140的第一部分可具有在第一范围内的厚度，而其第二部分可具有在第二不同范围内的厚度。在一些实例中，一个或多个下MTJ层140可具有第一和第二部分，它们具有与彼此不同约20％或更少、约15％或更少、约10％或更少、或约5％或更少的平均厚度。用于一个或多个下MTJ层140的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
根据一些实施例，隧道阻挡层142可以由任何适合的隧道阻挡材料形成。例如，在一些实施例中，隧道阻挡层142可以由适合的绝缘体材料（诸如氧化镁（MgO）或氧化铝（Al2O3）、以及其他的绝缘体材料）中的任何一种或其组合形成。根据一些实施例，隧道阻挡层142可以通过上面例如相对于下MTJ层140讨论的任何示例技术形成。此外，如对于给定的目标应用或最终使用所期望的，可以定制隧道阻挡层142的厚度（例如，y方向上的y厚度）。在一些情况下，隧道阻挡层142可具有在约0.1-15nm范围（例如，约0.1-5nm、约5-10nm、约10-15nm或在约0.1-15nm范围中的任何其他子范围）中的厚度。在一些情况下，隧道阻挡层142可以在底层形貌上方具有基本均匀的厚度。在一些实例中，隧道阻挡层142可以在此类形貌上方提供为基本上保形的层。在其他实例中，隧道阻挡层142可以在此类形貌上方被提供具有不均匀或以其他方式变化的厚度。例如，在一些情况下，隧道阻挡层142的第一部分可具有第一范围内的厚度，而其第二部分可具有第二不同范围内的厚度。在一些实例中，隧道阻挡层142可具有第一和第二部分，它们具有与彼此不同约20％或更少、约15％或更少、约10％或更少、或约5％或更少的平均厚度。用于隧道阻挡层142的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
在一些情况下，一个或多个上MTJ层144可以配置成用作固定磁性层（一个或多个）（例如，作为引脚参考层（一个或多个）），而在一些其他情况下，一个或多个上MTJ层144可以配置成用作自由或动态磁性层（一个或多个）（例如，作为存储器层（一个或多个））。为此，根据一些实施例，一个或多个上MTJ层144可以部分地或整体通过上面例如相对于下MTJ层140讨论的任何示例材料、技术和尺寸来形成。用于一个或多个上MTJ层144的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
根据一些实施例，导电层146可以通过上面例如相对于导电层120讨论的任何示例材料和技术形成。此外，如对于给定的目标应用或最终使用所期望的，导电层146的厚度（例如，y方向上的y厚度）可以定制。在一些情况下，导电层146可具有在约1nm-1μm范围（例如，约1-250nm、约250-500nm、约500-750nm、约750nm-1μm或在约1nm-1μm范围中的任何其他子范围）中的厚度。在一些情况下，导电层146可以在底层形貌上方具有基本均匀的厚度。在一些实例中，导电层146可以在此类形貌上方提供为基本上保形的层。在其他实例中，导电层146可以在此类形貌上方被提供具有不均匀或以其他方式变化的厚度。例如，在一些情况下，导电层146的第一部分可具有第一范围内的厚度，而其第二部分可具有第二不同范围内的厚度。在一些实例中，导电层146可具有第一和第二部分，它们具有与彼此不同约20％或更少、约15％或更少、约10％或更少、或约5％或更少的平均厚度。在一些情况下，导电层146可以配置成例如用作对于底层上MTJ层144的电极。用于导电层146的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
硬掩模层148可以由宽范围的适合的硬掩模材料（诸如氮化钛（TiN）、氮化硅（Si3N4）、二氧化硅（SiO2）、硅碳氮化物（SiCN）和硅氧氮化物（SiOxNy），以及其他的材料）中的任何一种或组合形成。如按照本公开将是显而易见的，可以经由任何适合的标准、定制或专有的形成技术（一个或多个）来形成硬掩模层148。根据一些实施例，可以经由PVD工艺（例如溅射沉积工艺）和CVD工艺、以及其他的工艺中的任何一个或组合形成硬掩模层148。此外，如对于给定的目标应用或最终使用所期望的，可以定制硬掩模层148的厚度（例如，y方向上的y厚度）。根据一些实施例，硬掩模层148可以通过上面例如相对于导电层146讨论的任何示例尺寸来形成。在一些情况下，硬掩模层148可以在底层形貌上方具有基本均匀的厚度。在一些实例中，硬掩模层148可以在此类形貌上方被提供为基本上保形的层。在其他实例中，硬掩模层148可以在此类形貌上方被提供具有不均匀或以其他方式变化的厚度。例如，在一些情况下，硬掩模层148的第一部分可具有第一范围内的厚度，而其第二部分可具有第二不同范围内的厚度。在一些实例中，硬掩模层148可具有第一和第二部分，它们具有与彼此不同约20％或更少、约15％或更少、约10％或更少、或约5％或更少的平均厚度。用于硬掩模层148的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图15中那样继续，图15示出了根据本公开的一实施例的在形成和图案化抗蚀层150之后的图14的IC 10的截面图。如图15中一般所示的，抗蚀层150可以在IC10上方形成并被图案化以致主要驻留在IC 10的存储器侧上方。根据一些实施例，图案化的抗蚀层150的给定的部分可以与IC 10的存储器侧的一部分（MTJ装置期望被形成在其上）对准。根据一些实施例，抗蚀层150可以通过上面例如相对于抗蚀层114讨论的任何示例材料、技术和尺寸来形成。此外，在一些情况下，底层硬掩模材料可选地可以存在于抗蚀层150下方，以帮助将抗蚀层150的图案转移到底层硬掩模层148，如下面相对于图16所描述的。用于抗蚀层150的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图16中那样继续，图16示出了根据本公开的一实施例的在部分地去除硬掩模层148之后的图15的IC 10的截面图。如图16中一般所示的，可以通过利用图案化的抗蚀层150作为掩模并蚀刻穿过硬掩模层148来去除硬掩模层148的一个或多个部分。为此，根据一些实施例，可以使用上面例如相对于部分地去除导电层122和电介质层124讨论的任何示例技术。在部分去除硬掩模层148中，可以暴露底层导电层146的表面。根据一些实施例，抗蚀层150的任何剩余部分和任何剩余的蚀刻聚合物或残余物可以经由上面例如相对于抗蚀层114讨论的任何示例技术从IC 10去除。用于部分去除硬掩模层148的其他适合的配置和技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图17中那样继续，图17示出了根据本公开的一实施例的在部分地去除导电层146、一个或多个上MTJ层144、隧道阻挡层142、和一个或多个下MTJ层140之后的图16的IC 10的截面图。如图17中一般所示的，可以通过利用图案化的硬掩模层148作为掩模以及蚀刻穿过导电层146、一个或多个上MTJ层144、隧道阻挡层142和一个或多个下MTJ层140来去除导电层146、一个或多个上MTJ层144、隧道阻挡层142和一个或多个下MTJ层140的一个或多个部分。为此，根据一些实施例，可以使用上面例如相对于部分去除导电层122和电介质层124讨论的任何示例技术。在部分地去除导电层146、一个或多个上MTJ层144、隧道阻挡层142和一个或多个下MTJ层140中，可以暴露底层导电层122的表面。根据一些实施例，导电层146的部分去除可用于在一个或多个上MTJ层144上方图案化一个或多个导电触点，如图17中一般所示的。根据一实施例，在蚀刻期间，硬掩模层148可被完全消耗。用于部分地去除导电层146、一个或多个上MTJ层144、隧道阻挡层142和一个或多个下MTJ层140的其他适合的配置和技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图18中那样继续，图18示出了根据本公开的一实施例的在形成电介质层152之后的图17的IC 10的截面图。根据一些实施例，电介质层152可以通过上面例如相对于电介质层102讨论的任何示例材料、技术和尺寸来形成。在一些情况下，电介质层152可以在底层形貌上方具有基本均匀的厚度（例如，在x方向上的x厚度和/或在y方向上的y厚度）。在一些实例中，电介质层152可以在此类形貌上方提供为基本上保形的层。在其他实例中，电介质层152可以在此类形貌上方被提供具有不均匀或以其他方式变化的厚度。例如，在一些情况下，电介质层152的第一部分可具有第一范围内的厚度，而其第二部分可具有第二不同范围内的厚度。在一些实例中，电介质层152可具有第一和第二部分，它们具有与彼此不同约20％或更少、约15％或更少、约10％或更少、或约5％或更少的平均厚度。在一些情况下，电介质层152可以配置成至少部分地用作对于IC 10的蚀刻停止层。用于电介质层152的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图19中那样继续，图19示出了根据本公开的一实施例的在部分地去除电介质层152之后的图18的IC 10的截面图。如图19中一般所示的，可以通过利用各向异性干法蚀刻工艺来去除电介质层152的一个或多个部分，以优选地从IC 10的水平表面去除电介质层152。为此，根据一些实施例，可以使用适合的干法蚀刻工艺的任何一个或其组合，如对于给定的目标应用或最终使用所期望的，其蚀刻化学可以被定制。在部分地去除电介质层152中，可以暴露底层导电层146和122以及其他的层的表面。根据一些实施例，所得到的电介质层152可以配置成从导电层122的表面沿一个或多个下MTJ层140、隧道阻挡层142、一个或多个上MTJ层144、和导电层146的侧壁延伸，用作那些层140、142、144和146的第一间隔层。在一些情况下，电介质层152可以配置成至少部分地用于保护隧道阻挡层142和一个或多个MTJ层140和144的侧壁免于氧化和腐蚀。用于部分地去除电介质层152（例如，间隔层152）的其他适合的配置和技术将取决于给定的应用，并且按照本公开将是显而易见的。
在一些情况下，在将电介质层152图案化成对于MTJ堆叠的侧壁间隔之后，可以将附加的抗蚀层（例如，光掩模）应用到IC 10。此附加抗蚀层可以促进导电层122的部分去除（下面参考图20讨论）。根据一实施例，在部分去除导电层122之后，可以例如经由灰分工艺或其他适合的工艺去除此附加抗蚀剂，并且然后，可以在IC 10上方形成电介质层154（下面相对于图21讨论）。
所述工艺可以如图20中那样继续，图20示出了根据本公开的一实施例的在部分地去除导电层122之后的图19的IC 10的截面图。如图20中一般所示的，可以通过利用电介质层152和导电层146作为掩模并蚀刻穿过导电层122来去除导电层122的一个或多个部分。为此，根据一些实施例，可以使用上面例如相对于部分地去除导电层122和电介质层124讨论的任何示例技术。在部分地去除导电层122中，可以暴露底层电介质层112和导电层120的表面。用于部分地去除导电层122（例如，基座层122）的其他适合的配置和技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图21中那样继续，图21示出了根据本公开的一实施例的在形成电介质层154之后的图20的IC 10的截面图。根据一些实施例，电介质层154可以通过上面例如相对于电介质层102讨论的任何示例材料、技术和尺寸来形成。在一些情况下，电介质层154可以在底层形貌上方具有基本均匀的厚度（例如，在x方向上的x厚度和/或在y方向上的y厚度）。在一些实例中，电介质层154可以在此类形貌上方提供为基本上保形的层。在其他实例中，电介质层154可以在此类形貌上方被提供具有不均匀或以其他方式变化的厚度。例如，在一些情况下，电介质层154的第一部分可具有第一范围内的厚度，而其第二部分可具有第二不同范围内的厚度。在一些实例中，电介质层154可具有第一和第二部分，它们具有与彼此不同约20％或更少、约15％或更少、约10％或更少、或约5％或更少的平均厚度。在一些情况下，电介质层154可以配置成至少部分地用作对于IC 10的蚀刻停止层。用于电介质层154的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
如按照本公开将意识到的，在某一实例中，可能期望在原位/没有空气中断的情况下执行相对于图17-21描述的任何（或全部）处理，例如，以防止或者以其他方式减少任何一个或多个MTJ层140和144、隧道阻挡层142和导电层146的不期望的氧化或腐蚀。为此，根据一些实施例，此类处理可以例如在大型群集工具中在不破坏真空的情况下执行。
所述工艺可以如图22中那样继续，图22示出了根据本公开的一实施例的在形成电介质层156之后的图21的IC 10的截面图。根据一些实施例，电介质层156可以通过上面例如相对于电介质层102讨论的任何示例材料和技术形成。根据一些其他实施例，电介质层156可以由可流动的电介质材料中的任何一个或组合形成，其可以在IC 10的底层形貌上方原位沉积和固化或转换。如对于给定的目标应用或最终使用所期望的，一个或多个具体独立前驱物质（precursor）和一个或多个反应性气体以及它们的一个或多个比例可以定制。在一些情况下，电介质层156可以经由适合的可流动化学汽相沉积（FCVD）工艺（诸如远程等离子体增强CVD（RPECVD））中的任何一种或组合形成。使用此类远程等离子体工艺可以帮助维持低处理温度，这在一些实例中进而可以帮助维持电介质层156的期望的流动性/可流动性。在一些情况下，利用SOD工艺和CVD工艺（诸如PECVD）中的任何一种或组合，电介质层156可以由一个或多个标准ILD材料（通常在IC制造中使用）形成。
此外，如对于给定的目标应用或最终使用所期望的，可以定制电介质层156的厚度（例如，y方向上的y厚度）。在一些情况下，电介质层156可具有在约5nm-1μm范围（例如，约5-250nm、约250-500nm、约500-750nm、约750nm-1μm或者在约5nm-1μm范围中的任何其他子范围）中的厚度。在一些情况下，电介质层156可以在底层形貌上方具有基本均匀的厚度。在一些实例中，电介质层156可以在此类形貌上方提供为基本上保形的层。在其他实例中，电介质层156可以在此类形貌上方被提供具有不均匀或以其他方式变化的厚度。例如，在一些情况下，电介质层156的第一部分可具有第一范围内的厚度，而其第二部分可具有第二不同范围内的厚度。在一些实例中，电介质层156可具有第一和第二部分，它们具有彼此不同约20％或更少、约15％或更少、约10％或更少、或约5％或更少的平均厚度。如按照本公开将意识到的，可能期望在IC 10上方流动或以其他方式沉积足够量的电介质层156，以便为随后处理（例如，平坦化，如下面相对于图23讨论的）提供电介质层156的足够的过度负担。在一些情况下，电介质层156可以配置成至少部分地用作对于IC 10的层间电介质（ILD）。用于电介质层156（例如，ILD层156）的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图23中那样继续，图23示出了根据本公开的一实施例的在部分地去除电介质层156、154、152和136以及导电层146之后的图22的IC 10的截面图。如图23中一般所示的，可以例如经由CMP工艺或其他适合的平坦化工艺去除电介质层156、154、152和136以及导电层146的一个或多个部分，如按照本公开将是显而易见的。在一些实例中，CMP或其他平坦化工艺初始可以例如在电介质层136（例如，蚀刻停止层136）上停止，在这以前继续进行该电介质层136的去除，在底层导电特征134上停止。在部分地去除电介质层156、154、152和136以及导电层146中，可以暴露一个或多个底层导电特征134、电介质层128和导电层146的表面。用于部分地去除电介质层156（例如，ILD层156）、电介质层154（例如，间隔层154）、电介质层（例如，间隔层152）、电介质层136（例如，蚀刻停止层136）以及导电层146（例如，导电触点146）的其他适合的配置和技术将取决于给定的应用，并且按照本公开将是显而易见的。
所述工艺可以如图24中那样继续，图24示出了根据本公开的一实施例的在形成电介质层158、电介质层160、一个或多个特征162、那些特征162（一个或多个）内的一个或多个阻挡层164以及那些特征162（一个或多个）内的一个或多个导电特征166之后的图23的IC10的横截面图。根据一些实施例，电介质层158可以通过上面例如相对于电介质层102讨论的任何示例材料、技术和尺寸来形成。根据一些实施例，电介质层160可以通过上面例如相对于电介质层104讨论的任何示例材料、技术和尺寸来形成。根据一些实施例，一个或多个特征162可以通过上面例如相对于一个或多个特征106讨论的任何示例技术、尺寸和几何形状在电介质层160中形成。根据一些实施例，一个或多个阻挡层164可以在由给定的特征162提供的形貌上方通过上面例如相对于一个或多个阻挡层108讨论的任何示例材料、技术和尺寸来形成。根据一些实施例，一个或多个导电特征166可以通过上面例如相对于一个或多个导电特征110讨论的任何示例材料、技术、尺寸和几何形状在给定的特征162内形成。用于电介质层158（例如，蚀刻停止层158）、电介质层160、一个或多个特征162、一个或多个阻挡层164和一个或多个导电特征166的其他适合的配置和形成技术将取决于给定的应用，并且按照本公开将是显而易见的。根据一些实施例，可以根据需要利用本文所描述的各种材料、技术和尺寸中的任何一个在IC 10上方形成包括一个或多个电介质层和一个或多个导电特征的一个或多个附加互连层。
如图1-24中一般所示的，根据一些实施例，所公开的技术可以例如在主IC 10的后道（BEOL）互连层2（通常称为Metal2或M2层）上方形成一个或多个MTJ装置中被采用。更具体地，如所示的，根据实施例，一个或多个MTJ装置可以部分或整体嵌入或以其他方式设置在主IC的BEOL Metal3（M3）层内。然而，应该注意到，本公开不意图如此限制，如在更一般意义上，并且根据一些其他实施例，所公开的技术可以例如在主IC 10的任何期望的BEOL互连层（例如，Metal1或M1、Metal3或M3、Metal4或M4以及后续）内或上方形成一个或多个MTJ装置中被采用。也就是，根据一些其他实施例，一个或多个MTJ装置可以部分或整体嵌入或以其他方式设置在主IC的BEOL Metal1（M1）、Metal2（M2）、Metal4（M4）或其他互连层内。此外，根据一些实施例，一个或多个后端层或前端层（或两者）可以设置在半导体衬底100和设置在其上方的给定的图案化BEOL互连层之间。许多适合的配置和变化按照本公开将是显而易见的。
示例系统
图25示出了根据示例实施例的通过使用所公开的技术形成的集成电路结构或装置实现的计算系统1000。如可以看出的，计算系统1000容纳母板1002。母板1002可以包括多个组件，包括但不限于处理器1004和至少一个通信芯片1006，每个通信芯片可以被物理和电耦合到母板1002，或以其他方式集成在其中。如将意识到的，母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、还是系统1000的唯一板等。取决于其应用，计算系统1000可以包括可以或可以不物理地和电耦合到母板1002的一个或多个其他组件。这些其他组件可以包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速度计、陀螺仪、扬声器、相机和海量存储装置（诸如硬盘驱动器、光盘（CD）、数字通用盘（DVD）等等）。根据示例实施例，包括在计算系统1000中的任何组件可以包括使用所公开的技术形成的一个或多个集成电路结构或装置。在一些实施例中，可以将多个功能集成到一个或多个芯片中（例如，举例来说，注意到，通信芯片1006可以是处理器1004的一部分或以其他方式集成到处理器1004中）。
通信芯片1006能够实现用于往和来于计算系统1000的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用通过非固体介质的调制的电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。术语并不暗示关联装置不包含任何导线，尽管在一些实施例中它们可能不包含任何导线。通信芯片1006可以实现多种无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙，其衍生物，以及指定为3G、4G、5G及后续的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi和蓝牙的较短范围无线通信，并且第二通信芯片1006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它的较长范围无线通信。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，所述板载电路通过使用所公开技术（如本文中不同地描述的）形成的一个或多个集成电路结构或装置来实现。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些此类示例实施例，通信芯片的集成电路管芯包括使用如本文所描述的所公开技术形成的一个或多个集成电路结构或装置。如按照本公开将意识到的，注意到多标准无线能力可以直接集成到处理器1004中（例如，其中任何芯片1006的功能性被集成到处理器1004中，而不是具有单独的通信芯片）。进一步注意到，处理器1004可以是具有此类无线能力的芯片集。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片集可以具有集成在其中的多个功能。
在各种实现中，计算装置1000可以是膝上型计算机、上网本、笔记本计算机、智能电话、平板电脑、个人数字助理（PDA）、超移动PC、移动电话、桌面型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录器、或处理数据或采用使用所公开的技术（如本文不同地描述的）形成的一个或多个集成电路结构或装置的任何其他电子装置。
另外的示例实施例
以下示例属于另外的实施例，从其中许多排列和配置将是显而易见的。
示例1是一种集成电路，包括：半导体衬底;逻辑装置，设置在所述半导体衬底上方，所述逻辑装置包括一个或多个互连层;以及存储器装置，设置在所述逻辑装置的所述一个或多个互连层中的至少一个内，所述存储器装置包括：第一磁性层;绝缘体层，设置在所述第一磁性层上方;以及第二磁性层，设置在所述绝缘体层上方。
示例2包括示例1和3-19中任一项所述的主题，并且还包括第一导电层，所述第一导电层设置在所述第一磁性层下方并且被配置用于与其电子耦合。
示例3包括示例2的主题，其中所述第一导电层：包括钛、钽、钌、钴、钨、氮化钽、氮化钛和氮化锆钛中的至少一种;以及具有在约1-50nm范围中的y厚度。
示例4包括示例2的主题，并且还包括第二导电层，所述第二导电层设置在所述第一导电层下方并且被配置用于与其电子耦合。
示例5包括示例4的主题，其中所述第二导电层和所述第一导电层具有不同的材料组成。
示例6包括示例4的主题，其中所述第二导电层：包括钛、钽、钌、钴、钨、氮化钽、氮化钛和氮化锆钛中的至少一种;以及具有在约1-50nm范围中的y厚度。
示例7包括示例1-6和8-19中任一项所述的主题，并且还包括：第一间隔层，设置在所述第一导电层上方，沿所述第一磁性层、所述绝缘体层和所述第二磁性层中的每个的侧壁延伸。
示例8包括示例7的主题，其中所述第一间隔层：包括二氧化硅、氮化硅、碳化硅、氮氧化硅和碳掺杂氮氧化硅中的至少一种;以及具有在约1-50nm范围中的x厚度和y厚度中的至少一个。
示例9包括示例7的主题，并且还包括沿所述第一导电层和所述第一间隔层的侧壁设置的第二间隔层。
示例10包括示例9的主题，其中所述第一导电层和所述第二间隔层具有不同的材料组成。
示例11包括示例9的主题，其中所述第二间隔层：包括二氧化硅、氮化硅、碳化硅、氮氧化硅和碳掺杂氮氧化硅中的至少一种;以及
具有在约1-50nm范围中的x厚度和y厚度中的至少一个。
示例12包括示例1-11和13-19中任一项所述的主题，并且还包括导电触点，所述导电触点设置在所述第二磁性层上方并且被配置用于与其电子耦合。
示例13包括示例12的主题，其中所述导电触点：包括钛、钽、钌、钴、钨、氮化钽、氮化钛和氮化锆钛中的至少一种;以及具有在约1nm-1μm范围中的y厚度。
示例14包括示例1-13和15-19中的任一项所述的主题，其中：所述第一磁性层是固定磁性层或自由磁性层；并且所述第二磁性层是固定磁性层或自由磁性层中的另一个。
示例15包括示例1-14和16-19中的任一项所述的主题，其中所述第一磁性层和所述第二磁性层中的至少一个：包括铁、钽、钌、钴、钴-钯合金、钴-铂合金以及钴-铁-硼合金中的至少一个; 并且具有在约1-50nm范围中的y厚度。
示例16包括示例1-15和17-19中的任一项所述的主题，其中所述绝缘体层：包括氧化镁和氧化铝中的至少一种; 并且具有在约0.1-15nm范围中的y厚度。
示例17包括示例1-16和18-19中任一项所述的主题，其中：所述逻辑装置的所述一个或多个互连层中的至少一个包括：第一电介质层;以及导电特征，设置在所述第一电介质层内;以及所述集成电路还包括设置在所述逻辑装置的所述一个或多个互连层中的所述至少一个内的第二电介质层，其中所述存储器装置设置在所述第二电介质层内。
示例18包括示例17的主题，其中：所述第一电介质层包括二氧化硅、碳掺杂氧化物、氮化硅、碳化硅、氮氧化硅、碳掺杂氧氮化硅、氟化氧化硅和硼磷硅酸盐玻璃中的至少一种;以及所述第二电介质层：包括二氧化硅、碳掺杂氧化物、氮化硅、碳化硅、氮氧化硅和碳掺杂氮氧化硅中的至少一种;以及具有在约5nm-1μm范围中的y厚度。
示例19包括示例17的主题，其中所述第二电介质层和所述第一电介质层具有不同的材料组成。
示例20是一种集成电路，包括：半导体衬底;逻辑装置，设置在所述半导体衬底的第一部分上方，所述逻辑装置包括：第一电介质层;以及导电特征，设置在所述第一电介质层内;以及存储器装置，设置在所述半导体衬底的第二部分上方，所述第二部分与所述第一部分横向相邻，所述存储器装置包括：第二电介质层;以及磁性隧道结（MTJ）装置，设置在所述第二电介质层内，所述MTJ装置包括：第一磁性层;
绝缘体层，设置在所述第一磁性层上方;以及第二磁性层，设置在所述绝缘体层上方。
示例21包括示例20和22-32中任一项所述的主题，并且还包括：
氮化钛层，设置在所述第一磁性层下面并配置用于与其电子耦合，其中所述氮化钛层的具有在约1-50nm范围中的y厚度。
示例22包括示例21的主题，并且还包括氮化钽层，设置在所述氮化钛层下面并配置用于与其电子耦合，其中所述氮化钽层具有在约1-50nm范围中的y厚度。
示例23包括示例21的主题，并且还包括：第一间隔层，设置在所述氮化钛层上方，沿所述第一磁性层、所述绝缘体层和所述第二磁性层中的每个的侧壁延伸。
示例24包括示例23的主题，其中所述第一间隔层：包括二氧化硅、氮化硅、碳化硅、氮氧化硅和碳掺杂氮氧化硅中的至少一种;并且具有在约1-50nm范围中的x厚度和y厚度中的至少一个。
示例25包括示例23的主题，并且还包括第二间隔层，沿所述氮化钛层和所述第一间隔层的侧壁设置。
示例26包括示例25的主题，其中所述第一间隔层和所述第二间隔层具有不同的材料组成。
示例27包括示例25的主题，其中所述第二间隔层包括氮化硅;以及具有在约1-50nm范围中的x厚度和y厚度中的至少一个。
示例28包括示例20-27和29-32中任一项的主题，并且还包括设置在第二磁性层上方并且被配置用于与其电子耦合的电极，其中电极包括钛、钽、钌、钴、钨、氮化钽、氮化钛和氮化锆钛中的至少一种。
示例29包括示例20-28和30-32中任一项所述的主题，其中：所述第一磁性层是固定磁性层或自由磁性层；并且所述第二磁性层是固定磁性层或自由磁性层中的另一个。
示例30包括示例20-29和31-32中任一项所述的主题，其中所述第一磁性层和所述第二磁性层中的至少一个：包括铁、钽、钌、钴、钴-钯合金、钴-铂合金以及钴-铁-硼合金中的至少一个;并且具有在约1-50nm范围中的y厚度。
示例31包括示例20-30和32中任一项所述的主题，其中绝缘体层：包括氧化镁和氧化铝中的至少一种;并且具有在约0.1-15nm范围中的y厚度。
示例32包括示例20-31中任一项所述的主题，其中：所述第一电介质层包括碳掺杂氧化物;以及所述第二电介质层包括二氧化硅、氮化硅、碳化硅、氮氧化硅和碳掺杂氮氧化硅中的至少一种。
示例33是一种制造集成电路的方法，所述方法包括：在半导体衬底上方形成逻辑装置，所述逻辑装置包括一个或多个互连层;在所述逻辑装置的所述一个或多个互连层中的至少一个内形成存储器装置，所述存储器装置包括：第一磁性层;绝缘体层，设置在所述第一磁性层上方;以及第二磁性层，设置在所述绝缘体层上方。
示例34包括示例33和35-44中任一项所述的主题，并且还包括：在所述第一磁性层下方形成第一导电层，并配置用于与其电子耦合。
示例35包括示例34所述的主题，还包括：在所述第一导电层下面形成第二导电层，并配置用于与其电子耦合。
示例36包括示例35所述的主题，其中所述第二导电层和所述第一导电层具有不同的材料组成。
示例37包括示例34所述的主题，并且还包括：在所述第一导电层上方形成第一间隔层，所述第一间隔层沿所述第一磁性层、所述绝缘体层和所述第二磁性层中的每个的侧壁延伸。
示例38包括示例37所述的主题，并且还包括：沿所述第一导电层和所述第一间隔层的侧壁形成第二间隔层。
示例39包括示例38所述的主题，其中所述第二间隔层和所述第一间隔层具有不同的材料组成。
示例40包括示例33-39和41-44中任一项所述的主题，并且还包括：在所述第二磁性层上方形成导电触点，并配置用于与其电子耦合。
示例41包括示例33-40和42-44中任一项所述的主题，其中：所述逻辑装置的所述一个或多个互连层中的至少一个包括：第一电介质层;以及导电特征，设置在所述第一电介质层内;并且所述方法还包括：在所述逻辑装置的所述一个或多个互连层中的所述至少一个内形成第二电介质层，其中所述存储器装置设置在所述第二电介质层内。
示例42包括示例41所述的主题，其中所述第二电介质层和所述第一电介质层具有不同的材料组成。
示例43包括示例41所述的主题，其中形成所述第二电介质层涉及物理汽相沉积（PVD）工艺、旋涂沉积（SOD）工艺、化学汽相沉积（CVD）工艺中的至少一种。
示例44包括示例41所述的主题，其中形成所述第二电介质层涉及可流动化学汽相沉积（FCVD）工艺。
示例45是一种制造逻辑处理单元的方法，所述方法包括：在半导体衬底上方形成多个后道（BEOL）互连层;以及形成嵌入在所述BEOL互连层的至少一个内的存储器装置，所述存储装置包括：磁性隧道结（MTJ）装置，包括：固定磁性层;自由磁性层;以及隧道阻挡层，设置在所述固定磁性层和所述自由磁性层之间;导电通孔，设置在所述MTJ装置下方并配置用于与其电子耦合;以及导电触点，设置在所述MTJ装置上方并配置用于与其电子耦合。
示例46包括示例45和47-53中任一项所述的主题，并且还包括：在所述MTJ装置下方形成导电层并配置用于与其电子耦合，其中所述导电层设置在所述导电通孔和所述MTJ装置之间。
示例47包括示例46的主题，其中所述导电层和所述导电通孔具有不同的材料组成。
示例48包括示例46所述的主题，并且还包括：沿所述MTJ装置的侧壁形成第一保形间隔层;以及沿所述导电层和所述第一保形间隔层的侧壁形成第二保形间隔层。
示例49包括示例48的主题，其中所述第二保形间隔层层和所述第一保形间隔层层具有不同的材料组成。
示例50包括示例48的主题，并且还包括：在所述第二保形间隔层上方与所述MTJ装置相邻形成电介质层。
示例51包括示例50的主题，其中形成所述电介质层涉及物理汽相沉积（PVD）工艺、旋涂沉积（SOD）工艺、化学汽相沉积（CVD）工艺中的至少一种。
示例52包括示例50的主题，其中形成所述电介质层涉及可流动化学汽相沉积（FCVD）工艺。
示例53包括示例45-52中任一项的主题，其中所述存储器装置配置为自旋转移力矩磁阻随机存取存储器（STT-MRAM）。
已经为了说明和描述的目的呈现了示例实施例的前面描述。不意图穷举或将本公开限制于所公开的精确形式。按照本公开，许多修改和变化是可能的。意图是本公开的范围不受此详细描述限制，但是而是受所附权利要求限制。要求本申请的优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且一般可以包括如本文中不同地公开或以其他方式展示的一个或多个限制的任何集合。

Claims (25)

1.一种集成电路，包括：
半导体衬底;
逻辑装置，所述逻辑装置设置在所述半导体衬底上方，所述逻辑装置包括一个或多个互连层;以及
存储器装置，所述存储器装置设置在所述逻辑装置的所述一个或多个互连层中的至少一个互连层内，所述存储器装置包括：
第一磁性层;
绝缘体层，所述绝缘体层设置在所述第一磁性层上方;以及
第二磁性层，设置在所述绝缘体层上方。
2.如权利要求1所述的集成电路，还包括第一导电层，所述第一导电层设置在所述第一磁性层下方并且被配置用于与所述第一磁性层电子耦合，其中所述第一导电层：
包括钛、钽、钌、钴、钨、氮化钽、氮化钛和氮化锆钛中的至少一种;以及
具有在约1-50nm范围中的y厚度。
3.如权利要求2所述的集成电路，还包括第二导电层，所述第二导电层设置在所述第一导电层下方并且被配置用于与所述第一导电层电子耦合，其中所述第二导电层：
包括钛、钽、钌、钴、钨、氮化钽、氮化钛和氮化锆钛中的至少一种;以及
具有在约1-50nm范围中的y厚度。
4.如权利要求1所述的集成电路，还包括：第一间隔层，所述第一间隔层设置在所述第一导电层上方，沿所述第一磁性层、所述绝缘体层和所述第二磁性层中的每个层的侧壁延伸，其中所述第一间隔层：
包括二氧化硅、氮化硅、碳化硅、氮氧化硅和碳掺杂氮氧化硅中的至少一种;以及
具有在约1-50nm范围中的x厚度和y厚度中的至少一个。
5.如权利要求4所述的集成电路，还包括沿所述第一导电层和所述第一间隔层的侧壁设置的第二间隔层，其中所述第二间隔层：
包括二氧化硅、氮化硅、碳化硅、氮氧化硅和碳掺杂氮氧化硅中的至少一种;以及
具有在约1-50nm范围中的x厚度和y厚度中的至少一个。
6.如权利要求1所述的集成电路，还包括导电触点，所述导电触点设置在所述第二磁性层上方并且被配置用于与所述第二磁性层电子耦合，其中所述导电触点：
包括钛、钽、钌、钴、钨、氮化钽、氮化钛和氮化锆钛中的至少一种;以及
具有在约1nm-1μm范围中的y厚度。
7.如权利要求1-6中任一项所述的集成电路，其中：
所述逻辑装置的所述一个或多个互连层中的至少一个包括：
第一电介质层;以及
导电特征，所述导电特征设置在所述第一电介质层内;以及
所述集成电路还包括设置在所述逻辑装置的所述一个或多个互连层中的所述至少一个层内的第二电介质层，其中所述存储器装置设置在所述第二电介质层内。
8.如权利要求7所述的集成电路，其中：
所述第一电介质层包括二氧化硅、碳掺杂氧化物、氮化硅、碳化硅、氮氧化硅、碳掺杂氧氮化硅、氟化氧化硅和硼磷硅酸盐玻璃中的至少一种;以及
所述第二电介质层：
包括二氧化硅、碳掺杂氧化物、氮化硅、碳化硅、氮氧化硅和碳掺杂氮氧化硅中的至少一种;以及
具有在约5nm-1μm范围中的y厚度。
9.一种集成电路，包括：
半导体衬底;
逻辑装置，所述逻辑装置设置在所述半导体衬底的第一部分上方，所述逻辑装置包括：
第一电介质层;以及
导电特征，所述导电特征设置在所述第一电介质层内;以及
存储器装置，所述存储器装置设置在所述半导体衬底的第二部分上方，所述第二部分与所述第一部分横向相邻，所述存储器装置包括：
第二电介质层;以及
磁性隧道结（MTJ）装置，所述磁性隧道结装置设置在所述第二电介质层内，所述MTJ装置包括：
第一磁性层;
绝缘体层，所述绝缘体层设置在所述第一磁性层上方;以及
第二磁性层，所述第二磁性层设置在所述绝缘体层上方。
10.如权利要求9所述的集成电路，还包括：
氮化钛层，所述氮化钛层设置在所述第一磁性层下方并配置用于与所述第一磁性层电子耦合，其中所述氮化钛层具有在约1-50nm范围中的y厚度;以及
氮化钽层，所述氮化钽层设置在所述氮化钛层下方并配置用于与氮化钛层电子耦合，其中所述氮化钽层具有在约1-50nm范围中的y厚度。
11.如权利要求10所述的集成电路，还包括：
第一间隔层，设置在所述氮化钛层上方，沿所述第一磁性层、所述绝缘体层和所述第二磁性层中的每个层的侧壁延伸，其中所述第一间隔层：
包括二氧化硅、氮化硅、碳化硅、氮氧化硅和碳掺杂氮氧化硅中的至少一种;以及
具有在约1-50nm范围中的x厚度和y厚度中的至少一个;以及
第二间隔层，所述第二间隔层沿所述氮化钛层和所述第一间隔层的侧壁设置，其中所述第二间隔层：
包括氮化硅;以及
具有在约1-50nm范围中的x厚度和y厚度中的至少一个。
12.如权利要求9-11中任一项所述的集成电路，其中：
所述第一电介质层包括碳掺杂氧化物;以及
所述第二电介质层包括二氧化硅、氮化硅、碳化硅、氮氧化硅和碳掺杂氮氧化硅中的至少一种。
13.一种制造集成电路的方法，所述方法包括：
在半导体衬底上方形成逻辑装置，所述逻辑装置包括一个或多个互连层;
在所述逻辑装置的所述一个或多个互连层中的至少一个层内形成存储器装置，所述存储器装置包括：
第一磁性层;
绝缘体层，所述绝缘体层设置在所述第一磁性层上方；以及
第二磁性层，所述第二磁性层设置在所述绝缘体层上方。
14.如权利要求13所述的方法，还包括：
在所述第一磁性层下方形成第一导电层，并配置用于与所述第一磁性层电子耦合。
15.如权利要求14所述的方法，还包括：
在所述第一导电层下方形成第二导电层，并配置用于与所述第一导电层电子耦合。
16.如权利要求14所述的方法，还包括：
在所述第一导电层上方形成第一间隔层，所述第一间隔层沿所述第一磁性层、所述绝缘体层和所述第二磁性层中的每个的侧壁延伸。
17.如权利要求16所述的方法，还包括：
沿所述第一导电层和所述第一间隔层的侧壁形成第二间隔层。
18.如权利要求13所述的方法，还包括：
在所述第二磁性层上方形成导电触点，并配置用于与所述第二磁性层电子耦合。
19.如权利要求13-18中任一项所述的方法，其中：
所述逻辑装置的所述一个或多个互连层中的至少一个包括：
第一电介质层;以及
导电特征，所述导电特征设置在所述第一电介质层内;以及
所述方法还包括：
在所述逻辑装置的所述一个或多个互连层中的所述至少一个内形成第二电介质层，其中所述存储器装置设置在所述第二电介质层内。
20.如权利要求19所述的方法，其中形成所述第二电介质层涉及物理汽相沉积（PVD）工艺、旋涂沉积（SOD）工艺、化学汽相沉积（CVD）工艺和可流动化学汽相沉积（FCVD）工艺中的至少一种。
21.一种制造逻辑处理单元的方法，所述方法包括：
在半导体衬底上方形成多个后道（BEOL）互连层;以及
形成嵌入在所述BEOL互连层的至少一个内的存储器装置，所述存储装置包括：
磁性隧道结（MTJ）装置，所述磁性隧道结装置包括：
固定磁性层;
自由磁性层;以及
隧道阻挡层，所述隧道阻挡层设置在所述固定磁性层和所述自由磁性层之间;
导电通孔，所述导电通孔设置在所述MTJ装置下方并配置用于与所述MTJ装置电子耦合;以及
导电触点，所述导电触点设置在所述MTJ装置上方，并配置用于与所述MTJ装置电子耦合。
22.如权利要求21所述的方法，还包括：
在所述MTJ装置下方形成导电层并配置用于与所述MTJ装置电子耦合，其中所述导电层设置在所述导电通孔和所述MTJ装置之间。
23.如权利要求21所述的方法，还包括：
沿所述MTJ装置的侧壁形成第一保形间隔层;以及
沿所述导电层和所述第一保形间隔层的侧壁形成第二保形间隔层。
24.如权利要求23所述的方法，还包括：
在所述第二保形间隔层上方与所述MTJ装置相邻形成电介质层，其中形成所述电介质层涉及物理汽相沉积（PVD）工艺、旋涂沉积（SOD）工艺、化学汽相沉积（CVD）工艺和可流动化学汽相沉积（FCVD）工艺中的至少一种。
25.如权利要求21-24中任一项所述的方法，其中所述存储器装置配置为自旋转移力矩磁阻随机存取存储器（STT-MRAM）。
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