CN110383476A - 垂直1t-1c dram阵列 - Google Patents

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Abstract

一种可编程阵列包括在衬底上的行中对准的多个单元，其中，多个单元中的每者包括可编程元件和晶体管，其中，晶体管包括主体，主体包括第一扩散区和处于第一扩散区上并由沟道分隔的第二扩散区，并且可编程元件设置于第二扩散区上。一种形成集成电路的方法包括：在衬底上的多个行中形成晶体管主体；将掩模材料形成为跨越主体的多个行；通过掩模材料蚀刻主体以限定晶体管主体的宽度尺寸；在蚀刻主体之后，将掩模材料的多个行中的每者图案化成多个个体掩模单元；以及利用可编程元件替换所述多个个体掩模单元中的每者。

Description

垂直1T-1C DRAM阵列
技术领域
集成电路器件。
背景技术
固态存储器器件典型地在存储器应用中为每个存储器位采用微电子电路元件(例如，每个位一到四个晶体管)。示例包括一个晶体管-一个电阻器(1T-1R)配置(例如电阻式随机存取存储器(RRAM)和磁致电阻随机存取存储器(MRAM))以及一个晶体管-一个电容器(1T-1C)(例如动态随机存取存储器(DRAM))。由于每个存储器位需要一个或多个电子电路元件，所以这些器件可能消耗相当多芯片“有效面积”来存储一位的信息。这种消耗限制了芯片(例如，微处理器、存储器芯片等)的密度。
附图说明
图1示出了每个器件包括自对准栅极的垂直场效应晶体管(FET)器件的阵列的实施例的顶部透视图。
图2示出了通过线2-2’的图1的结构。
图3示出了具有处于表面上的第一扩散区材料膜以及处于第一扩散区材料膜上具有沟道材料膜的衬底的截面侧视图。
图4示出了在衬底上的第一扩散区材料膜和沟道材料膜中限定鳍状物结构以及在鳍状物结构周围沉积电介质材料之后的图3的结构。
图5示出了在使电介质材料凹陷到第一扩散区材料膜的高度之后的图4的结构。
图6示出了在通过使电介质材料凹陷而形成的沟槽中引入栅极电介质和栅极电极材料之后的图5的结构。
图7示出了图6的结构的顶视图，并示出了栅极堆叠体，每个栅极堆叠体在每个沟槽中包括栅极电介质和栅极电极，栅极堆叠体在x维度上从晶体管主体或鳍状物中的相应晶体管主体或鳍状物偏移并延伸每个沟槽的z维度长度。
图8示出了在使每个沟槽中的栅极堆叠体材料凹陷之后的图7的结构。
图9示出了在去除每个鳍状物或主体的上层级表面上的硬掩模之后的图8的结构。
图10示出了在通过使栅极堆叠体凹陷而暴露的沟道材料膜中形成第二扩散区之后的图9的结构。
图11示出了在鳍状物之间引入电介质材料之后的图10的结构。
图12示出了在总体上与栅极堆叠体方向垂直地对掩模材料进行图案化之后的图11的结构的顶视图。
图13示出了在穿过不受掩模保护的鳍状物的区域中的鳍状物形成沟槽之后的图12的结构在yz维度上的侧视图。
图14示出了在去除掩模并在沟槽中沉积电介质材料之后的图13的结构。
图15示出了在形成连接到每个晶体管的第二扩散区的有源介质之后的通过线15-15’的图14的结构。
图16示出了在保留掩模的情况下在沟槽中沉积电介质材料之后的图13的结构。
图17示出了图16的结构的顶视图。
图18示出了在利用导电材料替换掩模之后的图17的通过线18-18’的结构。
图19示出了图18的结构的顶部透视图，其中电介质材料被去除，并且晶体管的栅极电极连接到字线驱动器，并且连接到第二扩散区的导电材料连接到位线驱动器。
图20提供了图3-19中所示方法的实施例的流程图。
图21示出了集成电路器件或芯片的一部分的侧视图，该集成电路器件或芯片包括在后段制程(BEOL)制造中集成到器件中的垂直FET。
图22示出了垂直FET的阵列的实施例的顶部透视图，其中，阵列中的每个晶体管连接到底部地址线(例如，底部位线)和顶部地址线(例如，顶部位线)。
图23示出了通过线23-23’的图22的结构。
图24示出了具有器件层、钝化层和处于表面上的第一扩散区材料膜、以及处于第一扩散区材料膜上的沟道材料膜的衬底。
图25示出了在第一扩散区材料膜和沟道材料膜中限定鳍状物结构并在鳍状物结构之间沉积电介质材料之后的图24的结构。
图26示出了在使电介质材料凹陷到膜的高度以暴露沟道材料膜的整个长度尺寸之后的图25的结构。
图27示出了在通过使电介质材料凹陷而形成的沟槽中引入栅极电介质和栅极电极材料之后的图26的结构。
图28示出了在使每个沟槽中的栅极堆叠体材料凹陷以暴露沟道材料膜的一部分之后的图27的结构。
图29示出了在去除每个鳍状物上的掩模并将沟道材料膜的暴露部分转换成第二扩散区材料之后的图28的结构。
图30示出了在总体上与栅极堆叠体的方向垂直地对掩模材料进行图案化之后的图29的结构的顶视图。
图31示出了通过线31-31’的图30的结构，以示出在穿过不受掩模保护的鳍状物的区域中的鳍状物形成沟槽之后的yz维度。
图32示出了在沟槽中沉积电介质材料之后的图31的结构。
图33示出了图32的结构的顶视图。
图34示出了在利用导电材料替换掩模之后的通过线34-34’的图33的结构。
图35是图24-34中所示的方法的流程图。
图36示出了衬底上的1T-1R跨格栅存储器阵列的实施例，其中存储器元件(例如，MRAM、RRAM)自对准到垂直存取晶体管。
图37示出了通过线37-37’的图36的阵列的截面侧视图。
图38示出了衬底的截面侧视图，该衬底包括器件层、器件层上的钝化层、钝化层上的至少一个金属化层、至少一个金属化层上的晶体管器件膜、以及晶体管器件层膜上的可编程元件层或膜。
图39示出了在对硬掩模进行图案化并在包括金属化层、晶体管的膜和可编程元件的膜的层和膜中限定鳍状物结构、并且将鳍状物与相邻鳍状物之间的沟槽中的电介质材料隔离之后的图38的结构。
图40示出了在使每个沟槽中的电介质材料凹陷到第一扩散区材料膜的高度以暴露沟道材料膜的整个长度尺寸之后的图39的结构。
图41示出了在结构的沟槽中引入栅极堆叠体之后的图40的结构。
图42示出了在去除硬掩模并利用电介质材料填充沟槽之后的图41的结构。
图43示出了在总体上与鳍状物的方向垂直地对掩模进行图案化之后的图42的结构的顶视图。
图44示出了通过线44-44’的图43的结构，以示出在穿过不受掩模保护的鳍状物的区域中的鳍状物形成沟槽之后的yz维度。
图45示出了在沟槽中沉积电介质材料之后的图44的结构。
图46示出了图45的结构的顶视图。
图47示出了在利用导电材料替换掩模之后的通过线47-47’的图46的结构。
图48是图38-47的方法的流程图。
图49是包括可以在一种工艺中共同集成的两种形式的存储器的集成电路器件或芯片的一部分的截面侧视图。
图50是图49的结构的代表性顶视图，并且示出了不同区域中的存储器阵列。
图51示出了衬底的截面侧视图，该衬底在衬底的两个不同区域中包括器件层、器件层上的钝化层、以及钝化层上的可编程元件。
图52示出了在衬底的两个区域之一中形成晶体管器件膜之后的图51的结构。
图53示出了在对晶体管器件膜上的硬掩模进行图案化并在晶体管器件膜中限定鳍状物、以及将鳍状物与鳍状物之间的沟槽中的电介质材料隔离之后的图52的结构。
图54示出了在使每个沟槽中的电介质层凹陷到第一扩散区材料和膜的高度以暴露每个鳍状物的沟道材料膜的整个长度尺寸之后的图53的结构。
图55示出了在衬底的第二区域中沉积金属化层并在第一区域中的鳍状物上沉积栅极堆叠体之后的图54的结构。
图56示出了在去除硬掩模并利用电介质材料填充第一区域中的沟槽之后的图55的结构。
图57示出了在对结构之上的掩模材料进行图案化之后的图56的结构的顶视图。
图58示出了通过线58-58’的图57的结构，以示出在穿过不受掩模保护的鳍状物的区域中的鳍状物形成沟槽之后的yz维度。
图59示出了在沟槽中沉积电介质材料之后的图58的结构。
图60示出了在去除掩模并在每个区域中形成金属化层之后的图59的结构的xy维度。
图61是图51-60的方法的流程图。
图62示出了均包括电容器和作为存取晶体管的垂直FET的DRAM存储器单元的阵列的实施例的顶部透视图。
图63示出了通过线63-63’的图62的结构。
图64示出了具有处于衬底表面上的第一扩散区材料膜、以及处于第一扩散区膜上的沟道材料膜的衬底的截面侧视图。
图65示出了在对沟道材料膜上的硬掩模进行图案化并在衬底上的沟道材料和第一扩散区材料膜中限定鳍状物、以及通过在鳍状物之间的沟槽中沉积电介质材料而隔离鳍状物之后的图64的结构。
图66示出了在使电介质材料凹陷到第一扩散区材料膜的高度以暴露沟槽中的沟道材料膜的整个长度之后的图65的结构。
图67示出了在结构的沟槽中引入包括栅极电介质材料和栅极电极材料的栅极堆叠体之后的图66的结构。
图68示出了在使每个沟槽中的栅极堆叠体材料凹陷之后的图67的结构。
图69示出了在去除掩模并形成第二扩散区之后的图68的结构。
图70示出了在鳍状物之间引入电介质材料之后的图69的结构。
图71示出了在将掩模材料图案化为总体上与栅极堆叠体的方向垂直地投射的横向投影之后的图70的结构的顶视图。
图72示出了在穿过不受掩模保护的鳍状物的区域中的鳍状物形成沟槽之后的图71的结构在yz维度上的侧视图。
图73示出了在沟槽中沉积电介质材料之后的图72的结构。
图74是在对衬底上的掩模材料进行图案化之后的图73的结构的顶视图。
图75示出了通过线75-75’的图74的结构，以示出在去除不受掩模保护的区域中的掩模之后的xy维度。
图76示出了在沟槽中沉积电介质材料以将掩模的单元隔离之后的图75的结构。
图77示出了在去除掩模的单元并利用金属-绝缘体-金属(MIM)电容器替换这些单元之后的图76的结构。
图78呈现了图64-77的过程的流程图。
图79是实施一个或多个实施例的内插器。
图80示出了计算装置的实施例。
具体实施方式
本公开描述了可编程阵列。在一个实施例中，可编程阵列包括在衬底上的行中对准的多个单元，其中多个单元中的每个单元包括可编程元件和晶体管。晶体管包括主体，该主体包括第一扩散区(源极/漏极)和处于第一扩散区上并由沟道分隔的第二扩散区(源极/漏极中的另一者)，并且可编程元件设置于第二扩散区上。在衬底的基底限定大致水平的平面或位于该平面中的情况下，在一个实施例中，晶体管设备采用垂直架构，其中阵列中的每个晶体管的主体相对于衬底的基底在垂直取向上堆叠。在一个实施例中，阵列中的晶体管主体均垂直于衬底的基底。在一个实施例中，阵列中的每个单元的可编程元件是电容器(1T-1C单元)。电容器设置于晶体管的主体上，并且在一个实施例中，自对准到晶体管的主体。可编程元件包括的宽度尺寸等价于其被设置的晶体管的主体的宽度尺寸。在另一个实施例中，除了在行中对准的所述多个单元之外，可编程阵列包括在衬底上的列中对准的第二多个单元，其中列的投影与行的投影相交。第二多个单元中的每者包括可编程元件，并且晶体管包括主体和栅极电极，主体包括第一扩散区和处于第一扩散区上并由沟道分隔的第二扩散区，栅极电极从主体偏移并作为不可见主体连接到第二多个单元的每个晶体管的沟道(作为第二地址线)。通过这种方式，栅极电极可以充当用于阵列的地址线(例如，字线)。在另一个实施例中，可编程阵列可以包括M行晶体管和N列晶体管，其中M和N都大于一。本发明还公开了形成包括可编程阵列的集成电路的方法。
图1示出了场效应晶体管(FET)器件的阵列的实施例的顶部透视图，所述场效应晶体管器件例如是金属氧化物半导体场效应晶体管(MOSFET)器件、隧穿场效应晶体管(FET)器件或其它FET器件。未示出在其它情况下会包围每个晶体管器件的电介质材料，以使阵列可见。图2示出了通过线2-2’的图1的结构。在该实施例中，描述了非平面垂直晶体管(如所看到的)，其包括处于作为晶体管主体或鳍状物的衬底的基底表面上方的处于堆叠布置(一者在另一者上)的扩散区(源极/漏极)和导电沟道。在所示的视图中，从衬底的基底表面垂直投射晶体管主体或鳍状物。栅极电极以比晶体管主体或鳍状物的沟道的整个周边区域部分小的面积设置于沟道上(例如，在多侧主体或鳍状物的一侧上)。
参考图1和图2，器件100包括衬底110，衬底例如是单晶硅衬底，例如体衬底或绝缘体上硅(SOI)衬底。衬底110可以小于芯片衬底的整个部分。设置在衬底110上的是布置成阵列的若干晶体管主体或鳍状物(在x维度上的示例性行中的五个鳍状物(M＝5)，以及在z维度上的示例性列中的四个鳍状物(N＝4))。这种主体或鳍状物可以直接形成在衬底110上或形成在形成衬底的基底表面的缓冲层或子鳍状物层上，其材料例如具有与衬底(例如，硅衬底110)的材料上的晶格不同的晶格。用于缓冲层的适当材料包括但不限于磷酸铟(ImP)、锗(Ge)、砷化镓(GaAs)、磷化镓(GaP)、锑化镓砷(GaAsSb)、砷化铟铝(InAlAs)、锑化铟铝(InAISb)、锑化镓(GaSb)或其它III-V族化合物半导体材料。为了降低线位错密度，可以利用例如下方衬底的材料使缓冲层中的以及每个缓冲层中的材料梯度变化，以逐渐增大缓冲层和外延生长膜的材料成分，使得越接近衬底110，缓冲层的材料浓度越低，并且随着离开衬底而增大。在另一个实施例中，缓冲层中可以存在两种或更多种不同的材料，例如缓冲层的基底上的第一材料以及第一材料上的第二材料。
图1和图2示出了代表阵列中的其它晶体管的晶体管120。在没有缓冲层并且硅衬底110的顶表面或上层级表面(如所看到的)形成衬底的基底表面的示例中，晶体管120沉积于衬底110上。晶体管120包括垂直投射的主体或鳍状物，该主体或鳍状物包括第一扩散区125(源极或漏极)、沟道130和第二扩散区135(源极/漏极中的另一者)，其中沟道130在第一扩散区125上，并且第二扩散区135在沟道130上。在衬底110为硅衬底的情况下，在一个实施例中，第一扩散区125是代表性的不同于衬底的掺杂硅材料(例如，n掺杂或p掺杂)。用于第一扩散区125的替代材料包括但不限于锗或III-V族化合物半导体材料。具体示例包括锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、砷化铟镓(InGaAs)、锑化镓(GaSb)、氧化铟镓(IGO)、氧化铟镓锌(IGZO)和氧化锡(SnO)。第一扩散区125的材料可以是晶体(例如，多晶硅)或非晶的。在一个示例中，第一扩散区125具有高度h1，大约为10纳米(nm)到50nm(例如，25-30nm)。沟道130设置在第一扩散区125上。在用于第一扩散区125的材料为掺杂硅材料的情况下，沟道130的材料例如是可以或可以不轻掺杂的硅材料(例如，本征材料)。设置于沟道130上的是第二扩散区135，例如，其材料类似于第一扩散区125的材料并且与第一扩散区125类似地被掺杂。
在图1和图2所示的示例中，晶体管主体或鳍状物具有大致矩形的截面，其具有两对相对的侧壁。要认识到，晶体管主体或鳍状物的截面形状将取决于如何形成主体或鳍状物，并且因此可以采用其它形状，例如圆形或其它四边形形状(例如，梯形)。而且，在图示中，第一扩散区125和第二扩散区135看起来具有类似尺寸。如稍后将解释的，这些区是独立形成的，并且因此可以具有不相似的形状(例如，不同的截面)。
设置于沟道130上并从主体或鳍状物偏移的是包括栅极电介质140和栅极电极150的栅极堆叠体。在该实施例中，栅极堆叠体设置在沟道的一个侧壁上。在一个实施例中，栅极电介质140是二氧化硅(SiO2)或介电常数大于二氧化硅的电介质材料(高k材料)或二氧化硅和高k材料的组合或高k材料的组合。代表性地，栅极电介质140具有大约几纳米的厚度。如图2所示，栅极电介质140设置在比沟道130的整个周边区域部分小的部分上(例如，栅极电介质140设置在多侧沟道的一侧上)。设置于栅极电介质140上的是栅极电极150，栅极电极150例如具有导电材料，例如金属材料(例如，钽)、金属氮化物或硅化物。如图1中更清晰示出的，在一个实施例中，栅极电极150作为不可见主体在z维度上延伸通过阵列，并且通过这种方式，连接到阵列的列中的晶体管主体或鳍状物的多个沟道。在该实施例中，栅极电极150可以充当用于在z维度列中对准的每个晶体管的地址线。在包括多个列的这种实施例中，每个栅极电极可以连接到地址线驱动器170。
在图1所示的实施例中，阵列中的垂直晶体管中的每者具有第一扩散区(第一扩散区125)，例如连接到衬底的源极。在一个实施例中，源极连接通往处于零伏的衬底。诸如漏极的第二扩散区135连接到有源介质190，例如电接触部，以连接金属化(例如，接下来在晶体管阵列上方形成的金属线或迹线)或可编程元件。
图3-19描述了用于产生诸如图1所示的垂直晶体管的方法。图20呈现了该过程的流程图。描述了用于n型FET阵列的形成过程。应当理解，形成本文给出的晶体管的技术不限于任何特定器件导电性或晶体管类型。参考图3并参考图20的流程图，该过程开始于在衬底表面上引入第一扩散区材料膜(框305，图20)。图3示出了衬底210的截面侧视图，衬底210可以是可以充当可以在其上构建多个垂直FET的基础的任何材料。代表性地，衬底210是诸如晶片的较大衬底的一部分。在一个实施例中，衬底210是诸如单晶硅的半导体材料。衬底210可以是体衬底，或者在另一个实施例中，可以是绝缘体上硅(SOI)结构。在衬底210是硅的实施例中，例如，n掺杂(n+)硅膜作为第一扩散区材料膜通过外延生长工艺形成在衬底210的表面上，形成到大约25nm的厚度作为第一扩散区膜。在指定用于晶体管阵列的区域中，n型硅的膜225形成在衬底210的整个表面上。形成于膜225上的是用于晶体管沟道的膜(框310，图20)。在一个实施例中，膜230是未掺杂(本征)或轻n型掺杂硅材料，其典型具有大约75nm的厚度，并且通过外延生长工艺形成。
图4示出了在衬底210上的膜225和膜230中限定鳍状物结构(框315，图20)之后的图3的结构。图4代表性地示出了五个鳍状物。可以通过掩模和蚀刻工艺形成鳍状物，其中在膜230的表面(上层级表面)上引入掩模233(例如，例如为氮化硅的硬掩模)以保护该膜和衬底210上的下方膜225上的将限定鳍状物的区域并在无鳍状物区域中提供开口。一旦掩模233被图案化，就可以各向异性地蚀刻该结构以去除未保护区域中的材料。图4示出了在衬底210、膜225和膜230中限定的鳍状物。对于硅的衬底和硅膜，蚀刻可以是湿法或干法蚀刻。代表性地，适当的蚀刻是基于氢氟酸(HF)的化学制剂。图4示出了在限定五个鳍状物之后的结构，每个鳍状物具有大约10nm的代表性厚度尺寸t。图4示出了形成于鳍状物之间的结构中的沟槽247，在一个实施例中，每个沟槽具有大约40nm的宽度wt。在限定鳍状物之后，可以利用诸如二氧化硅或低k电介质材料的电介质材料245填充鳍状物之间的沟槽247(框320，图20)。
图5示出了在使电介质材料245凹陷到膜225的高度以暴露沟槽247中的膜230的整个长度长度(框325，图20)之后的图4的结构。在一个实施例中，可以通过保留掩模233并使用定时蚀刻来蚀刻电介质材料来完成这种凹陷。如图5所示，蚀刻形成了具有膜230的深度(例如，75nm)的沟槽。
图6示出了在结构的沟槽中引入栅极电介质和栅极电极材料之后的图5的结构。一开始，引入栅极电介质材料，然后引入栅极电极材料。如图6所示，栅极电介质240例如是二氧化硅或高k电介质材料或二氧化硅和一种或多种高k材料的混合物。如图6所示，例如，通过CVD沉积引入栅极电介质材料240达到大约几纳米的厚度，以使其与每个沟槽247的侧壁(例如，栅极电介质240沉积在膜230的侧壁上)和电介质层245的上层级表面共形(框330，图20)。在形成栅极电介质240之后，在沟槽247中形成栅极电极250(框335，图20)。用于栅极电极250的代表性材料包括但不限于钨、钽、钛或氮化物、金属合金、硅化物或另一种材料。在一个实施例中，可以通过CVD或其它沉积工艺引入栅极电极材料250。在一个实施例中，引入一定量的用于栅极电极250的材料以填充每个沟槽247。一旦在沟槽247中引入了栅极电介质242和栅极电极250，就可以通过例如化学机械抛光来抛光该结构的表面(如所看到的顶表面)。
图7示出了图6的结构的顶视图，并示出了栅极堆叠体，栅极堆叠体在每个沟槽247中包括栅极电介质240和栅极电极250，栅极堆叠体在x维度上从晶体管主体或鳍状物中的相应晶体管主体或鳍状物偏移并延伸每个沟槽的z维度长度。在图7中，晶体管主体在掩模233之下。从晶体管主体偏移意味着栅极堆叠体不与其所连接到的晶体管主体或鳍状物共享x维度坐标。与鳍状物相邻或从鳍状物偏移的在沟槽247中包括栅极电介质240和栅极电极250的栅极堆叠体的形成允许栅极堆叠体自对准到鳍状物。鳍状物限定沟槽247的尺寸，并且形成栅极堆叠体以填充沟槽。此外，例如图6和图7中所示阵列中的每个栅极电极被单独隔离，而无需任何附加的图案化或对准。
图8示出了在使每个沟槽247中的栅极堆叠体材料(栅极电介质240和栅极电极250)凹陷(框340，图20)之后的图6的结构。在一个实施例中，干法和湿法蚀刻的组合可以用于使金属栅极电极材料和高k栅极电介质材料凹陷。执行凹陷以暴露膜230的一部分，以使得暴露部分可以被改性或转换以形成第二扩散区。在一个实施例中，栅极电介质240和栅极电极250的凹陷暴露膜230的约20nm。
图9示出了在去除掩模233之后的图8的结构。可以通过磷酸或等离子体灰化蚀刻来去除氮化硅的硬掩模。去除掩模233暴露了膜230的顶部部分(如所看到的)。
图10示出了在形成第二扩散区(框345，图20)之后的图9的结构。在一个实施例中，通过向膜230中注入诸如砷或磷的n型注入物以形成n+第二扩散区，从而形成第二扩散区235。在另一个实施例中，膜230的一部分可以被去除并替换为另一种材料，以形成第二扩散区235。图10示出了具有类似于膜230的x尺寸(厚度尺寸)的x尺寸的第二扩散区235。在另一个实施例中，x尺寸可以大于膜230的x尺寸以形成例如升高的扩散区。在又一个实施例中，可以在形成第二扩散区235之前，在栅极堆叠体的暴露部分上形成二氧化硅或低k电介质材料或材料组合的任选电介质层237。通过这种方式，可以将电介质层237表征为栅极电极上的侧壁间隔体。例如，在第二扩散区235是升高的扩散区的情况下，这种情况可能是期望的。
图11示出了在鳍状物之间引入电介质材料之后的图10的结构。在一个实施例中，电介质材料255是二氧化硅或低k电介质材料或可以通过沉积工艺引入的材料组合。在沉积之后，可以对该结构的顶表面(如所看到的)进行平面化。
图12示出了在将掩模材料图案化为在总体上垂直于栅极堆叠体方向上投射的横向投影(框350，图20)之后的图11的结构的顶视图。选择掩模266的投影的宽度wm以限定列中的个体晶体管主体或鳍状物的z维度厚度。代表性宽度wm为大约20nm到500nm，例如50nm到100nm。用于掩模266的一种适当材料是氮化硅材料。
图13示出了在穿过不受掩模266保护的鳍状物的区域中的鳍状物形成沟槽之后的图12的结构在yz维度的侧视图。在一个实施例中，通过经由掩模266各向异性地蚀刻第二扩散区235、膜230和n型硅膜225的一部分而形成沟槽。在一个实施例中，相对于电介质材料255，蚀刻对于第二扩散区235、膜230和n型硅膜225的材料是有选择性的，从而暴露的电介质材料可以掩蔽下方的栅极堆叠体。在扩散区和膜230是硅材料的情况下，可以通过HF蚀刻形成沟槽267。蚀刻继续进行到低于栅极堆叠体的深度，例如到达衬底210。掩模266以虚线示出，以反映其进入到比截面更深的页面。
图14示出了在去除掩模266并在沟槽中沉积电介质材料之后的图13的结构。在一个实施例中，电介质材料270是二氧化硅或类似于电介质材料255的低k材料。在沉积电介质材料270之后，可以对结构进行平面化。
此时，利用类似于图1所示的配置产生晶体管结构的阵列。在多个晶体管在z维度(例如，列)中对准的情况下，晶体管共享单个栅极电极(不可见的主体通过栅极电介质材料连接到每个沟道)。栅极堆叠体的栅极电极可以充当对与其连接的每个晶体管进行寻址的地址线。
图15示出了在形成连接到第二扩散区的有源介质(框350，图20)之后的通过线15-15’(xy角度)的图14的结构。有源介质271可以是导电材料或器件，例如一种或多种可编程材料(例如，存储器器件)。在一个实施例中，诸如二氧化硅或低k电介质材料的电介质材料280可以被沉积并且然后被图案化以在相应的第二扩散区235(包括阵列中的晶体管的所有第二扩散区235)之上具有开口。然后有源介质271被形成为与阵列的一个或所有晶体管的第二扩散区电接触。在形成有源介质271之后，图15中所示的阵列类似于图1和图2中所示的阵列。
如上所述，诸如上文所述的晶体管器件的阵列可以用于存储器应用中。代表性地，晶体管器件的栅极电极可以用作字线，并且晶体管器件的扩散区可以分别连接到位线和可编程材料。在上文引用的示例中，第一扩散区220连接到衬底。要认识到，第一扩散区可以连接到一个或多个导体(例如，导电线)，例如，所述一个或多个导体垂直于字线延伸并在x维度上连接晶体管器件。代表性地，在衬底210为SOI结构的示例中，可以通过蚀刻穿过硅层并且然后将扩散区固定到导体来隔离晶体管。
在另一个实施例中，地址线可以连接到第二扩散区235。在一个实施例中，从图13开始，替代去除掩模266，在形成沟槽267之后保留掩模。根据该实施例，图16示出了在沟槽267中沉积电介质材料270之后的图13的结构。在该实施例中，电介质材料270至少被沉积到掩模266的高度。图17示出了图16的结构的顶视图。一旦沉积了电介质材料270，就可以通过例如抛光对所述结构进行平面化。在沉积和任选的平面化之后，例如，通过蚀刻(例如，湿法蚀刻)去除掩模266并利用导电材料(例如接触金属)替换掩模266。图18示出了在利用导电材料替换掩模266之后的通过线18-18’的图17的结构。图18示出了连接到行中的五个晶体管中的每者的第二扩散区235的诸如金属(例如，铜)的导电材料290。导电材料290自对准到行中的晶体管。导电材料290可以充当诸如位线的地址线，并且将列中的晶体管连接的栅极电极可以充当地址线(例如，字线)。图19示出了在去除电介质材料之后的图18的结构的顶部透视图。图19示出了四行晶体管，其中每行晶体管连接到导电材料290的相应地址线(例如，位线)，并且个体地址线连接到驱动器295(例如，位线驱动器)。图19还示出了五列晶体管，其中每列中的四个晶体管通过栅极电极250的相应地址线而连接，并且个体地址线连接到驱动器296(例如，字线驱动器)。
在结合图1-20所述的实施例中，垂直FET被形成为前端制程(FEOL)制造的部分，前端制程(FEOL)制造典型地被视为在用以连接器件的任何金属化之前在半导体衬底上形成离散的晶体管和其它器件。图21示出了集成电路器件或芯片的一部分的侧视图，该器件或芯片包括在后段制程(BEOL)中集成到器件中的垂直FET。BEOL制造典型是指集成电路制造中的利用晶片上的金属化层将个体器件(例如，晶体管、电容器、电阻器等)互连的那些部分。例如，图21示出了体硅或SOI结构的衬底410。设置于衬底410上的是器件层415，其代表性地包括许多晶体管、电容器、电阻器等。器件被形成为前端制程(FEOL)制造的部分。图21示出了晶体管416A和416B来代表器件层415中的器件。图21还示出了分别通往晶体管416A和416B的接触部417A、417B和417C以及还有作为FEOL制造的部分的电介质层418。上方的器件层415典型为金属化以将器件互连并提供通往芯片外部的连接点。代表性地，集成电路芯片可以具有六个金属化层。这些金属化层与使金属化层绝缘的电介质层一起被形成为BEOL制造的部分。图21示出了在BEOL制造期间还可以形成垂直FET。在该示例中，在第二级金属化(M2)和第四级金属化(M4)之间的区域中形成垂直晶体管的阵列，由此在一个区域中替换了第三级金属化(M3)以及第二和第三级金属化之间以及第三和第四级金属化之间的导电过孔。在一个实施例中，可以如上文参考图1-20所述的形成垂直FET。替代形成其中第一扩散区连接到衬底的晶体管，如在该情况下，在该实施例中，第一扩散区425代表性地连接到或形成于第二级金属化(M2)上，例如，投射到页面中或从页面投射出来的铜线。第一扩散区425、沟道430和第二扩散区435在垂直取向(如所看到的)上彼此堆叠。扩散区和沟道可以由可以在第二级金属化上沉积或外延生长的多种薄膜材料制成。示例包括硅、锗或III-V族化合物半导体材料，其可以是非晶或晶体(例如，多晶)的。具体示例包括但不限于硅、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、砷化铟镓(InGaAs)、锑化镓(GaSb)、氧化铟镓(IGO)、氧化铟镓锌(IGZO)和氧化锡(SnO)。如上文参考图4所述的，可以跨越第二级金属化421上方(如所看到的)的衬底区域沉积这种薄膜。代表性地，对于n型器件而言，一开始可以在第二级金属化421上沉积用于第一扩散区425的膜，该膜被掺杂为n型(n+膜)，并且然后可以在用于第一扩散区425的膜上沉积用于沟道材料430的膜，沟道材料的膜为本征材料或轻掺杂材料。然后在第二级金属化421上将第一扩散区425和沟道430的膜图案化成鳍状物或晶体管主体，如所示。如上所述，栅极电极和第二扩散区435可以形成为从相应晶体管主体或鳍状物偏移(参见图5-11)。栅极电极被形成为自对准到晶体管主体或鳍状物。然后如上文参考图9-10所述的，可以形成第二扩散区435。在该实施例中，第二扩散区435连接到第四级金属化490(例如，铜材料)，第四级金属化490例如是在形成垂直晶体管(例如，垂直晶体管的阵列)之后沉积的地址线(例如，位线)。
在一个实施例中，垂直FET的阵列可以在BEOL制造中形成并替换一个区域中的一些金属化层和相的关联过孔，同时保留其它区域中的这种金属化层和相关联的过孔。图21示出了插图，其为该结构相对于晶体管阵列是其部分的芯片的顶视图。该顶视图示出了被形成为面积小于芯片的整个面积的晶体管阵列4200。
诸如RRAM和MRAM的很多存储器应用由于双极切换要求而需要晶体管阵列中有独立的源极和漏极地址线。在一个实施例中，可以使用上文所述的包括使用垂直晶体管和薄膜半导体沉积的技术来分别为晶体管的源极和漏极产生独立的地址线，包括自对准底部地址线。图22示出了垂直FET阵列的实施例的顶部透视图，其中，阵列中的每个晶体管连接到底部地址线(例如，底部位线)和顶部地址线(例如，顶部位线)。图22中未示出围绕晶体管的电介质材料以使阵列可以是可见的。图23示出了通过线23-23’的图22的结构。在该实施例中，描述了非平面垂直(如所看到的)BEOL晶体管，其包括衬底上的处于堆叠布置(一者在另一者上)的扩散区和导电沟道。晶体管520代表阵列中的晶体管。
参考图22和图23，在一个实施例中，衬底510是诸如体半导体(例如，体硅)或SOI结构的半导体衬底。衬底510可以小于芯片的整个部分。在该示例中，设置于衬底510上的是器件层512，器件层512可以包括大量器件(例如，晶体管、电容器、电阻器等)。覆盖在器件层512上方的是电介质层515(例如，SiO2或低k电介质材料)，并且代表性地，为一个或多个金属化层。设置于电介质层515上的是第一地址线517。图22示出了四个第一地址线517，其代表性地限定了四行。设置于第一地址线517中的每者上的是垂直FET。图22示出了设置在相应的第一地址线上的五个垂直FET。晶体管520代表晶体管中的每者。晶体管520包括与第一地址线517物理和电接触的第一扩散区525，例如源极。设置在第一扩散区525上的是沟道530。设置在沟道530上的是第二扩散区535。第一扩散区525、沟道530和第二扩散区535被例示在总体上从第一地址线517的表面垂直投射的四边形(例如，矩形)主体或鳍状物中。在x方向上从晶体管主体或鳍状物偏移并连接到晶体管主体或鳍状物的沟道的四边形结构的仅一侧的是栅极堆叠体，其包括栅极电介质540和栅极电极550，栅极电介质540具有例如二氧化硅或高k材料或材料的组合，栅极电极550具有例如金属材料(例如，钽)、金属氮化物或硅化物。如图22所示，栅极堆叠体在z维度上延伸通过阵列，并且通过这种方式，连接到阵列中的晶体管主体或鳍状物的多个沟道。图22示出了连接到四个晶体管主体或鳍状物以代表性地限定列的栅极堆叠体，其中栅极电极550可以充当在z维度列中对准的晶体管中的每者的地址线。
设置于第二扩散区中的每者(第二扩散区535)上并与其电连接的是相应的第二地址线590。在一个实施例中，在图22中所示的图示中，每个第二地址线590连接到一行中的五个晶体管并被设置成与第一地址线517平行对准。第二地址线590可以是金属材料，例如铜，其可以是BEOL金属化层的部分。图22示出，第一地址线517中的每者电连接到第一位线驱动器593，并且第二地址线590中的每者电连接到第二位线驱动器595。在该实施例中，限定字线的每个栅极电极550连接到字线驱动器596。
图24-34描述了用于形成如图22和图23所示的晶体管阵列的方法。图35是所述方法的流程图。该方法类似于上文参考图3-20所描述的方法。描述了用于n型FET阵列的形成过程。同样，应当理解，用于形成此处呈现的晶体管的技术不限于任何特定器件导电性或晶体管类型。参考图24并参考图35，在该示例中，该过程开始于任何FEOL制造之后，所述FEOL制造例如是在衬底上形成晶体管或其它器件，使这种器件钝化以及形成通往这种器件的接触部。图24示出了衬底610，该衬底610可以是可以充当可以在其上构建垂直FET阵列的基础的任何材料。代表性地，衬底610是作为晶片的较大衬底的一部分。在一个实施例中，衬底610是诸如单晶硅或SOI结构的体半导体材料。
设置于衬底610的表面(如所看到的顶表面)上的是具有例如许多晶体管、电容器和/或电阻器器件的器件层612。覆盖在器件层612上方的是钝化层615。在一个实施例中，钝化层615是SiO2层或低k电介质材料。在一个实施例中，钝化层615可以是使FEOL制造钝化的基础电介质层，并且在另一个实施例中，可以是使FEOL制造钝化的绝缘材料并且还可以是作为BEOL制造的部分而形成的金属化层之间的绝缘材料。覆盖在钝化层615上方或设置于其上的是导电层617。在一个实施例中，导电层617是将适于充当与其连接的晶体管阵列的地址线的导电材料。在一个实施例中，导电层617是铜材料，其可以通过电镀工艺沉积在包括钝化层615的区域的表面上的阵列区域之上(框705，图35)。在另一个实施例中，导电层617是通过例如CVD或PVD工艺沉积的氮化钛或钨。在一个实施例中，导电层617可以是BEOL制造中的金属化层(例如，M1-M6)的部分。
图24示出了沉积于导电层617上的膜625。例如，膜625是非晶或晶体(例如，多晶)半导体材料，例如硅、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、砷化铟镓(InGaAs)、锑化镓(GaSb)、氧化铟镓(IGO)、氧化铟镓锌(IGZO)或氧化锡(SnO)。对于n型晶体管而言，膜625是n掺杂(n+)的，并且作为第一扩散区膜而被外延生长或沉积到大约25nm的代表性厚度(框710，图35)。形成于膜625上的是用于晶体管的沟道的膜(框715，图35)。在一个实施例中，膜630是未掺杂(本征)或轻掺杂的半导体材料，其具有大约75nm的代表性厚度。在膜625为硅的情况下，膜630也可以是通过外延生长或沉积工艺所形成的硅。
图25示出了在膜625和膜630中限定鳍状物结构(框720，图35)以及在鳍状物之间沉积电介质材料(框725，图35)之后的图24的结构。图25代表性地示出了五个鳍状物。可以通过掩模和蚀刻工艺形成鳍状物，其中在膜630的表面(上层级表面)上引入掩模633(例如，例如氮化硅的硬掩模)以保护膜630和下方膜625的将限定鳍状物的区域并在无鳍状物区域中提供开口。一旦掩模633被图案化，就可以各向异性地蚀刻所述结构以去除未保护的区域中的材料。如图25所示，在一个实施例中，蚀刻对于膜625和膜630的材料是选择性的，但不蚀刻导电层617。通过这种方式，与五个鳍状物相邻形成的一个或多个沟槽647具有到达导电层617的表面的深度。在一个实施例中，如图25所示，五个鳍状物中的每者具有大约10nm的厚度尺寸t。代表性地，用于蚀刻硅膜的适当蚀刻是基于HF的化学制剂。在相邻鳍状物之间的是具有大约40nm的x方向上的代表性宽度wt的沟槽647。在限定鳍状物之后，利用诸如二氧化硅或低k电介质材料的电介质材料645填充沟槽647。
图26示出了在使电介质层645凹陷到膜625的高度以暴露膜630的整个长度尺寸(框730，图35)之后的图25的结构。在一个实施例中，可以通过保留掩模633并使用定时蚀刻来蚀刻电介质材料来完成这种凹陷。如图26所示，蚀刻的深度形成具有膜630的长度的深度(例如，75nm)的沟槽。
图27示出了在结构的沟槽中引入栅极电介质和栅极电极材料之后的图26的结构。一开始，引入栅极电介质材料(框735，图35)。栅极电介质640例如是二氧化硅或高k电介质材料或二氧化硅和一种或多种高k材料的混合物。如图27所示，例如，通过CVD沉积引入栅极电介质材料640达到大约几纳米的厚度，以使其与每个沟槽647的侧壁和电介质层645的上层级表面共形。在形成栅极电介质640之后，在沟槽中形成栅极电极650(框740，图35)。用于栅极电极650的代表性材料包括但不限于钨、钽、钛或氮化物、金属合金、硅化物或另一种材料。在一个实施例中，可以通过CVD或其它沉积工艺引入栅极电极650。在一个实施例中，引入一定量的用于栅极电极650的材料以填充每个沟槽647。在每个沟槽中引入栅极电极650之后，可以通过例如化学机械抛光来抛光该结构的表面(如所看到的顶表面或上层级表面)，以使该结构平面化。
图28示出了在使每个沟槽647中的栅极堆叠体材料(栅极电介质640和栅极电极650)凹陷(框745，图35)之后的图27的结构。在一个实施例中，干法或湿法蚀刻的组合可以用于使金属栅极电极材料和高k栅极电介质材料凹陷。执行凹陷以暴露膜630的一部分，使得暴露部分可以被改性或转换以在每个鳍状物中形成第二扩散区。在一个实施例中，栅极电介质640和栅极电极650的凹陷暴露膜630的约20nm。
图29示出了在去除每个鳍状物上的掩模以及将膜630的一部分转换成第二扩散区材料之后的图28的结构。掩模633的去除暴露了膜630的顶部部分。在去除之后，膜630的暴露部分可以转换成第二扩散区材料(框750，图35)。在一个实施例中，通过向膜630的暴露部分中注入诸如砷或磷的n型注入物以形成n+第二扩散区，从而形成第二扩散区635。在另一个实施例中，膜630的一部分可以被去除并替换为另一种材料，以形成第二扩散区635。图29示出了具有类似于膜630的x尺寸(厚度尺寸)的x尺寸的第二扩散区635。在另一个实施例中，x尺寸可以大于膜630的x尺寸以形成例如升高的扩散区。在又一个实施例中，可以在形成第二扩散区635之前，在栅极堆叠体的暴露部分上形成二氧化硅或低k电介质材料或材料组合的任选电介质层作为栅极电极上的侧壁间隔体。
图29示出了在沟槽647中引入电介质材料之后的图28的结构。在一个实施例中，电介质材料655是二氧化硅或低k电介质材料或可以通过沉积工艺引入的材料的组合。在沉积之后，可以对该结构的顶表面(如所看到的)进行平面化。
图30示出了在总体上垂直于栅极堆叠体方向对掩模材料进行图案化之后的图29的结构的顶视图。选择掩模666的宽度wm以限定列中的个体晶体管主体或鳍状物的z维度厚度或宽度。代表性宽度为大约20nm到500nm(例如50nm到100nm)。用于掩模666的一种适当材料是氮化硅材料。
图31示出了通过线31-31’的图30的结构，以示出在穿过不受掩模666保护的鳍状物的区域中的鳍状物形成沟槽(框755，图35)之后的yz维度。在一个实施例中，通过鲸鱼蚀刻或一系列蚀刻对第二扩散区635、膜630、膜625和导电层617的一部分进行各向异性蚀刻来形成沟槽。这种蚀刻对所指出的材料具有选择性，并在钝化层615上停止。这种蚀刻也不会蚀刻每个栅极堆叠体上方的电介质材料655。
图32示出了在沟槽667中沉积电介质材料670(框760，图35)之后的图31的结构。在该实施例中，将电介质材料670沉积到至少掩模666的高度。图33示出了图32的结构的顶视图。一旦电介质材料670被沉积，就可以通过例如抛光对该结构进行平面化。在沉积和任选的平面化之后，例如，通过蚀刻来去除掩模666并利用诸如金属化金属(例如，铜)的导电材料来替换掩模666。
图34示出了在利用导电材料替换掩模666(框765，图35)之后的通过线34-34’的图33的结构。图34示出了物理连接到行中的五个晶体管中的每者的第二扩散区625的导电材料690，例如金属(例如，铜)。导电材料690可以充当上文结合图22-23所述的第二地址线(例如，第二位线)。图34中所示的结构类似于上文参考图22-23所描述的结构。
在另一个实施例中，描述了缩放且自对准的1T-1R交叉格栅存储器阵列。图36示出了衬底上的1T-1R交叉格栅存储器阵列的实施例，其中存储器元件(例如，MRAM、RRAM)自对准到垂直存取晶体管。在一个实施例中，字线和位线以及存储器元件全部在阵列中自对准。在图示中，未示出围绕晶体管阵列的电介质材料，以使阵列可见。图37示出了通过线37-37’的图36的阵列的截面侧视图。在该实施例中，非平面(如所看到的)BEOL存取晶体管被描述为在其上具有垂直取向的可编程元件，例如RRAM或MRAM非易失性存储器堆叠体。参考图36和图37，在一个实施例中，衬底810是诸如体半导体或SOI结构的半导体衬底。衬底810可以小于芯片衬底的整个部分。在该示例中，设置于衬底810上的是器件层812，器件层812可以包括大量器件(例如，晶体管、电容器、电阻器)。覆盖在器件层812上方的是电介质层815，例如SiO2或低k电介质材料、以及代表性地一个或多个金属化层。设置于电介质层815上的是金属化层817，其可以是作为芯片制造过程的部分(例如，芯片的BEOL制造)形成于衬底810上的几个金属化层之一。代表性地，金属化817是第二级金属化(M2)，其在电介质层815上被形成为迹线或金属线，并且例如连接到下方的第一级金属化(M1)。在该示例中，描述了垂直晶体管的组件和每个晶体管上的存储器元件的有源介质，其中所述组件形成在第二级金属化(M2)和例如第四级金属化(M4)之间的区域中。图36示出了在代表性行中对准的五个垂直FET、以及包括并直接连接到所设置的金属化817的相应金属化线的组件。在四个代表性列中的每列中示出了五个组件(参见图36)，其中列垂直于行设置。堆叠于组件的每个晶体管上的是存储器元件。图36和36中的组件820代表阵列中的晶体管和存储器元件的组件。组件820包括晶体管，晶体管包括第一扩散区825，例如与金属化817直接物理接触的源极。设置在第一扩散区825上的是沟道830。设置在沟道830上的是第二扩散区835，例如漏极。第一扩散区825、沟道830和第二扩散区835被例示在总体上从金属化817的表面垂直投射的四边形(例如，矩形)主体或鳍状物中。在x方向上从晶体管主体偏移并连接到晶体管主体的沟道的四边形结构的仅一侧的是栅极堆叠体，其包括栅极电介质840和栅极电极850，栅极电介质840例如具有二氧化硅或高k材料或材料的组合，栅极电极850例如具有金属材料(例如，钽)、金属氮化物或硅化物。如图36所示，栅极电极850作为不可见主体在z维度上延伸通过阵列，并且通过这种方式，连接到阵列的代表性列中的晶体管主体的多个沟道。图36示出了连接到代表性列的四个晶体管主体以限定列的栅极堆叠体，其中栅极电极可以充当在z维度列中对准的晶体管中的每者的地址线(例如，字线)。
设置于第二扩散区中的每者(第二扩散区835)并与其电连接的是相应的有源介质，在该情况下，是可编程元件。在一个实施例中，可编程元件是由被薄绝缘层分隔的两个铁磁极板或电极(其中每者可以保持磁化)形成的MRAM存储器元件。图36和图37示出了第一磁性电极或板892，其可以是铁磁材料或铁磁材料的堆叠体，铁磁材料例如是铂、锰、钴、铁、钌、铝和镍铁。设置于第一磁性电极或板892上的是诸如氧化铝的材料的电介质层893。设置于电介质层893上的是第二磁性电极或板894，在一个实施例中，其为与第一磁性电极或板892的一种或多种材料类似的结构。在另一个实施例中，可编程元件为RRAM非易失性存储器元件，其一般通过改变跨越电介质固态材料的电阻而工作。在RRAM的一个示例中，电极892是例如氮化钛、氮化钽、钨或铂的底部电极。设置于电极892上的是电介质材料，例如过渡金属氧化物(例如，氧化钛、氧化镍、氧化铪、氧化钨、氧化钽)。设置于电介质层893上的是例如铂、氮化钛/钛、氮化钛、钌或镍的电极894。
设置于电极894上并连接到行中的每个组件的是相应地址线890。在图36所示的图示中，地址线890中的每者连接到行中的五个晶体管。地址线890可以是金属材料，例如铜，其可以是BEOL金属化层(例如，M4)的部分。图36示出了连接到位线驱动器895的地址线890中的每者以及限定连接到字线驱动器896的字线的每个栅极电极850。
图38-47描述了用于形成诸如图36和图37中所示的存储器阵列的方法。图48是所述方法的流程图。描述了包括n型FET的阵列的形成过程。同样，应当理解，用于形成此处呈现的晶体管的技术不限于任何特定器件导电性或晶体管类型。参考图38并参考图48，在该示例中，该过程开始于任何FEOL制造之后，所述FEOL制造例如是在衬底上形成晶体管或其它器件，使这种器件钝化以及形成通往这种器件的接触部。图38示出了衬底910，衬底910的材料可以充当可以构建包括垂直FET的存储器阵列的基础。代表性地，衬底910是作为晶片的更大衬底的一部分。在一个实施例中，衬底910是诸如单晶硅或SOI结构的体半导体材料。设置于衬底910的表面(如所看到的顶表面)上的是具有例如许多晶体管、电容器和/或电阻器器件的器件层912。覆盖在器件层912的是钝化层915，例如SiO2层或低k电介质材料。在一个实施例中，钝化层915可以是使FEOL制造钝化的单个电介质层，并且在另一个实施例中，可以是使FEOL制造钝化的电介质层以及作为BEOL制造的部分而形成的金属化层之间的一个或多个电介质层。根据图48的方法，覆盖在或设置于钝化层915上的是金属化层917，例如，金属化层917是导电材料，在一个实施例中，该导电材料适于在连接晶体管器件以及向和从晶体管器件路由信号时充当BEOL制造中的金属化材料。在一个实施例中，金属化层916是铜材料，其可以通过电镀工艺而沉积并图案化在包括钝化层915的区域的表面上的阵列区域之上。在另一个实施例中，金属化917是例如通过CVD工艺所沉积的钨(框1005，图48)。
图38示出了沉积于金属化917上作为第一扩散区材料的半导体膜925(框1010，图48)。例如，膜915是非晶或晶体(例如，多晶)硅、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、砷化铟镓(InGaAs)、锑化镓(GaSb)、氧化铟镓(IGO)、氧化铟镓锌(IGZO)或氧化锡(SnO)。对于n型晶体管而言，膜925是n掺杂(n+)的，并且作为第一扩散区膜被外延生长或沉积到大约25nm的厚度。形成于膜925上的是用于晶体管的沟道的膜(框1015，图48)。在一个实施例中，膜930是未掺杂的本征或轻掺杂的半导体材料，其具有大约75nm的代表性厚度。在膜925为硅的情况下，膜930也是可以通过外延生长或沉积工艺而形成的硅。
设置于膜930上的是作为第二扩散区材料的膜935(框1020，图48)。膜935例如是与膜925类似的非晶或晶体半导体膜，其也是n掺杂(n+)的，并且作为第二扩散区膜被外延生长或沉积到大约25nm的代表性厚度。
设置于图38中的衬底910的膜930上的是适于充当可编程元件的底部电极或极板的导电材料(框1025，图48)。在可编程元件是MRAM存储器元件的情况下，用于底部电极992的适当材料例如是一种或多种铁磁材料，例如铂、锰、钴、铁、钌、铝和镍铁。在可编程元件是RRAM存储器元件的情况下，用于底部电极992的材料例如是氮化物、氮化钽、钨或铂。例如，在阵列区域之上通过化学气相沉积(CVD)或物理气相沉积(PVD)将底部电极层992沉积到大约5nm到30nm的厚度。覆盖在底部电极992上方的是电介质层993。对于MRAM存储器元件而言，电介质层993例如是氧化铝(框1030，图48)。对于RRAM存储器元件而言，电介质层993例如是晶体管金属氧化物。在一个实施例中，可以通过CVD沉积来沉积厚度为1nm到100nm的电介质层993。沉积于电介质层上的是顶部电极或极板材料(框1035，图48)。对于MRAM或RRAM存储器元件而言，顶部电极994例如是类似于底部电极992的一种或多种材料，其可以通过CVD或PVD工艺形成到大约5nm到30nm的厚度。
图39示出了在包括金属化层917的层和膜、(膜925、膜930和膜935的)晶体管的膜和可编程元件的层或膜(底部电极层992、电介质层993和顶部电极层994)中限定鳍状物结构(框1040，图48)之后的图38的结构。图39代表性地示出了五个鳍状物。可以通过掩模和蚀刻工艺形成鳍状物，其中在顶部电极层994的表面(上层级表面)上引入掩模933(例如，例如氮化硅的硬掩模)以保护下方层或膜的将限定鳍状物的区域并在无鳍状物区域中提供开口。一旦掩模933被图案化，就可以各向异性地蚀刻所述结构以去除未保护区域中的材料。如图39所示，在一个实施例中，蚀刻继续进行以穿过金属化层917，但不蚀刻电介质层915。在一个实施例中，如所示，五个鳍状物中的每者具有大约10nm的厚度尺寸t。在一个实施例中，可以使用一系列蚀刻来进行各向异性蚀刻，以用于蚀刻穿过可编程元件、晶体管膜和金属化层915。相邻鳍状物由具有大约40nm的x方向上的代表性宽度wt的沟槽947分隔。在限定鳍状物之后，可以利用诸如二氧化硅或低k电介质材料的电介质材料945填充沟槽947(框1045，图48)。
图40示出了在使每个沟槽947中的电介质材料945凹陷到膜925的高度以暴露膜930的整个长度尺寸(框1050，图48)之后的图39的结构。在一个实施例中，可以通过保留掩模933并使用例如定时蚀刻来蚀刻电介质材料来完成这种凹陷。
图41示出了在结构的沟槽中引入栅极堆叠体之后的图40的结构。一开始，引入栅极电介质材料(框1055，图48)。栅极电介质940例如是二氧化硅或高k电介质材料或二氧化硅和一种或多种高k材料的混合物。如图41所示，例如，通过CVD工艺引入栅极电介质材料940达到大约几纳米的厚度，以使其与每个沟槽947的侧壁和电介质层945的上层级表面共形。在形成栅极电介质940之后，在沟槽中形成栅极电极950(框1060，图48)。用于栅极电极950的代表性材料包括但不限于钨、钽、钛或氮化物、金属合金、硅化物或另一种材料。在一个实施例中，可以通过CVD或其它沉积工艺引入栅极电极950。在一个实施例中，引入用于栅极电极950和用于栅极电介质940的材料达到膜930的高度。
图42示出了在去除硬掩模并利用电介质材料填充沟槽947之后的图41的结构。可以通过蚀刻工艺去除硬掩模933，并且可以通过CVD工艺在沟槽947中引入例如SiO2或低k电介质材料的电介质材料955以填充沟槽。在引入电介质层955之后，可以通过例如化学机械抛光来抛光该结构的表面(如所看到的顶表面或上层级表面)，以使该结构平面化。
图43示出了在总体上垂直于鳍状物方向(跨越阵列区域中的结构的横向方向)对掩模材料进行图案化之后的图42的结构的顶视图。选择掩模966的宽度wm以限定代表性列中的晶体管主体和存储器元件的个体鳍状物的z维度厚度或宽度。代表性宽度为大约20nm到500nm(例如50nm到100nm)。用于掩模966的一种适当材料是氮化硅材料。图44示出了通过线44-44’的图43的结构，以示出在穿过不受掩模966保护的鳍状物区域中的鳍状物形成沟槽(框1070，图48)之后的yz维度。在一个实施例中，通过各向异性蚀刻存储器元件(顶部电极994、电介质层993、底部电极992)、晶体管(膜935、膜930和膜925)的一部分来形成沟槽967。这种蚀刻可以是蚀刻的组合，其中一种或多种蚀刻对所指出的材料有选择性，并且不蚀刻电介质材料955的材料和金属化917的材料。通过这种方式，一种或多种蚀刻不会显著蚀刻每个栅极堆叠体或金属化917上方的电介质材料955。
图45示出了在沟槽967中沉积电介质材料970(框1075，图48)之后的图44的结构。用于电介质材料970的代表性材料是可以通过CVD工艺沉积的SiO2或低k电介质材料。在该实施例中，将电介质材料970沉积到至少掩模966的高度。图46示出了图45的结构的顶视图。一旦电介质材料970被沉积，就可以通过例如抛光对该结构进行平面化。在电介质材料970的沉积和任选的平面化之后，例如，通过蚀刻来去除掩模966并利用诸如金属化金属(例如，铜)的导电材料替换掩模966(框1080，图48)。
图47示出了在利用导电材料990替换掩模966之后的通过线47-47’的图46的结构。图47示出了物理连接到行(五个存储器元件)中的每个存储器元件的顶部电极994的导电材料990。导电材料990可以充当上文结合图36和37所述的地址线(例如，位线)。图47中所示的结构类似于上文参考图36和37所描述的结构。如上所述，存储器元件(例如，RRAM或MRAM)自对准到垂直晶体管的上层级表面(自对准到第二扩散区935)。根据该方法，提供了用于使字线、位线和存储器元件自对准的技术。自对准减小了1T-1R单元所需的单元面积并使得这种单元更加可缩放。接下来可以将导电材料990的地址线连接到位线驱动器并将栅极电极950连接到字线驱动器。
如本文所述的利用垂直存取晶体管实施自对准且缩放的非易失性存储器的能力允许将这种存储器与其它存储器技术(例如主要高速缓存存储器，典型地为静态随机存取存储器(SRAM))共同集成或耦合。当前的嵌入式非易失性存储器(例如，嵌入式闪存、RRAM)一般利用与主高速缓存存储器(例如，SRAM)不同的工艺技术。因为不同的工艺技术的原因，两种形式的存储器一般解耦到两种形式都被并入集成电路芯片中的程度。图49示出了包括可以在一种工艺中共同集成的两种形式的存储器的集成电路器件或芯片的一部分的截面侧视图。更具体而言，图49示出了类似SRAM的高速缓存存储器和嵌入式非易失性存储器(eNVM)的图示，其中，eNVM利用了构建于存储器元件(例如，MRAM或RRAM)上方的薄膜垂直存取晶体管。每个存储器利用1T-1R单元，该单元可以在类似工艺操作中一起产生，从而将存储器元件集成简化成这种单一工艺操作。
参考图49，该组件包括形成于集成电路器件或芯片上的两个存储器阵列。集成电路器件包括衬底1110，在一个实施例中，衬底1110是诸如体半导体(例如，硅)或SOI结构的半导体衬底。衬底1110可以小于芯片衬底的整个部分。在该示例中，设置于衬底1110上的是器件层1112，器件层1112可以包括大量器件。图49代表性地示出了晶体管器件1116A、1116B和1116C。
参考图49，可以由两个区域限定示出的衬底1110的部分。图49示出了第一区域中的存储器阵列1100A和第二区域中的存储器阵列1100B。图50是图49的结构的代表性顶视图，并且示出了不同区域中的存储器阵列。在一个实施例中，存储器阵列1100A由1T-1R单元构成并代表例如SRAM存储器阵列，其中存取晶体管形成在衬底1110的器件级1112中。存储器阵列1100B是eNVM阵列，其包括在BEOL制造中形成的薄膜垂直存取晶体管。于是，在一个实施例中，存储器阵列1100A包括形成在存取晶体管上方的存储器元件，并且存储器阵列1100B具有形成在存储器元件上方的存取晶体管。在一个实施例中，在同一工艺步骤中产生用于存储器阵列1100A和存储器阵列1100B中的每者的存储器元件。图49示出了形成于存储器阵列1100A中的器件级1112上方或上的可编程元件(存储器元件)1191A和形成于存储器阵列1100B中的器件级1112上方的大致相同级处的可编程元件1191B。在该实施例中，如图49所示，在FEOL制造之后并且在金属化之前形成可编程元件1191A和1191B。在一个实施例中，可编程元件1191A和1191B是类似的。在一个实施例中，可编程元件利用非易失性自旋转移矩(STT)-RAM。每个可编程元件包括固定铁磁层或电极和自由铁磁层或电极，其间具有隧穿氧化物。在阵列1100A中，可编程元件1191A通过晶体管器件(例如，晶体管器件1116B)的漏极和可编程元件1191A之一之间的沟槽接触部1117B连接到器件级1112中的存取晶体管(例如，多栅极晶体管)。可编程元件1191A通过导电过孔1118连接到金属化层1121(例如，M1)处的地址线(例如，位线)。字线通过连接到器件级晶体管的栅极电极而形成。图49还示出了区域1100A中的第二级金属化层1122(例如，M2)以及金属化层1121和1122之间的导电过孔1119。
图49示出，阵列1100B中的存取晶体管设置于可编程元件1191B上方，并通过每个存取晶体管的相应扩散区连接到可编程元件。图49示出了在x维度中的一行中对准的五个代表性存储器单元。存储器单元1120代表存储器阵列1100B中的存储器单元。存储器单元1120包括可编程元件1191B和与其连接的存取晶体管，该存取晶体管包括第一扩散区1125、沟道1130和第二扩散区1135，当在第一扩散区1125上观察时，它们被设置为垂直堆叠体或投影(一个在另一个上)，并且沟道1130在扩散区之间。包括栅极电介质1140和栅极电极1150的栅极堆叠体从沟道1130偏移。在一个实施例中，栅极电极是不可见主体并在z维度上延伸通过阵列(到页面中)，并且通过这种方式，连接到阵列的代表性列中的晶体管主体的所有沟道，其中栅极电极充当存储器阵列1100B的字线。
在一个实施例中，存储器阵列1100B的存取晶体管形成于金属化层之间的区域中，例如在可编程元件1191B和金属化层1122(M2)之间。图49示出了存储器阵列1100B，其包括地址线1190，地址线1190可以是金属材料，例如铜，其可以是连接到阵列的代表性行中的五个晶体管中的每者的第二扩散区1135的金属化层(例如，M2)的部分。在一个实施例中，每个晶体管的第一扩散区(第一扩散区1125)通过例如铜的金属接触部而连接到可编程元件1191B。
图51-60描述了使用单一存储器技术形成共同集成诸如高速缓存和eNVM的两个存储器阵列的集成电路器件的方法。图61是所述方法的流程图。代表性地描述了使用n型FET作为存取晶体管的形成工艺。参考图51并参考图61，在该示例中，该过程开始于FEOL制造之后，FEOL制造例如是在衬底上形成晶体管和可能的其它器件，使这种器件钝化以及形成通往这种器件的接触部。图51示出了衬底1210，其材料可以充当其上可以构建存储器阵列的基础。代表性地，衬底1210是诸如晶片的较大衬底的一部分。在一个实施例中，衬底1210是诸如单晶硅或SOI结构的体半导体材料。设置于衬底1210的表面(如所看到的顶表面)上的是具有例如许多晶体管器件的器件层1212。覆盖在器件层1212上方的是钝化层1215，例如SiO2层或低k电介质材料层。
在图51所示的实施例中，代表性地将包括衬底1210和器件层1212的结构划分成两个区域，在这两个区域中要形成两个不同的存储器阵列。图51在图示的左侧示出了区域1200A，并且在图示的右侧示出了区域1200B。图51还示出了形成于钝化层1215中的可编程元件(框1305，图61)。在一个实施例中，可编程元件是STT存储器元件，每个STT存储器元件包括固定电极和自由电极，并且电极由隧道氧化物分隔。图51示出了形成于区域1200A中的可编程元件1291A和形成于区域1200B中的可编程元件1291B。可以同时通过使用类似的制造技术形成可编程元件1291A和1291B。在一个实施例中，要形成于区域1200A中的存储器阵列类似于常规的类似SRAM的利用1T-1R的存储器单元，其中可编程元件(存储器元件)通过例如沟槽接触部(如现有技术已知的)连接到器件层1212中的存取晶体管(在可编程元件1291A下方)。图51未示出通往器件的连接。为此，参考图49。在该实施例中，要形成于区域1200B中的存储器阵列是利用BEOL制造中形成的薄鳍状物垂直存取晶体管的eNVM阵列。因此，在区域1200B中，可编程元件1291B将连接到可编程元件1291B(如所看到的)上方的垂直FET(存取晶体管)。
图51示出了具有间距PA的可编程元件1291A和具有间距PB的可编程元件1291B。在一个实施例中，PB小于PA。上文和本文中所述的利用薄膜垂直晶体管的工艺是可缩放的并允许PB小于常规高速缓存存储器的PA。因此，存储器区域1200B可以消耗更少的芯片区域。
图52示出了在区域1200B中形成接触层和晶体管器件层膜之后的图51的结构。此时，可以任选地掩蔽区域1200A。图51示出了诸如钨的金属的接触层1217，其沉积于电介质层1215上并与可编程元件1291B接触。在一个实施例中，可以通过CVD将钨的接触材料1217沉积到大约5nm到20nm的厚度(框1310，图61)。接触层1217可以沉积在区域1200B之上。
覆盖在图52的图示中的接触层1217上方的是例如诸如硅的n掺杂(n+)半导体材料的第一扩散区材料1225(框1315，图61)。在一个实施例中，膜1225作为第一扩散区单元被外延生长或沉积到大约25nm的代表性厚度。覆盖在膜1230上方的是晶体管的沟道(框1320，图61)。在一个实施例中，膜1230是n掺杂或轻掺杂的半导体材料(硅)，其具有大约75nm的代表性厚度。设置于膜1230上的是作为第二扩散区材料的膜1235(框1325，图61)。膜1235例如是类似于膜1225的非晶或晶体半导体膜，其也是n掺杂的，并且其作为第二扩散区膜可以被外延生长或沉积到大约25nm的代表性厚度。
图53示出了在结构的区域1200B中的膜和接触层中限定鳍状物结构(框1330，图61)之后的图52的结构。图53代表性地示出了在区域1200B中形成的五个鳍状物。可以通过掩模和蚀刻工艺形成鳍状物，其中在膜1235的表面上引入掩模1233(例如，例如为氮化硅的硬掩模)以保护该膜和膜的下方层上的将限定鳍状物的区域并向无鳍状物区域提供开口。一旦掩模1233被图案化，就可以各向异性地蚀刻所述结构以去除区域1200B的未保护区域中的材料。如图53所示，在一个实施例中，蚀刻继续进行以穿过膜1235、膜1230和膜1225中的每者，并穿过接触层1217，但不蚀刻电介质层1215。在一个实施例中，五个鳍状物中的每者具有大约10nm的厚度尺寸t。相邻鳍状物由具有大约40nm的x方向上的代表性宽度wt的沟槽1247分隔。在限定鳍状物之后，利用诸如二氧化硅或低k电介质材料的电介质材料1245填充沟槽1247。在一个实施例中，电介质材料1245的沉积既被执行到区域1200B(以隔离鳍状物)，又被执行到区域1200A中(框1335，图61)。
图54示出了在使每个沟槽1247中的电介质层1245凹陷到膜1225的高度以暴露膜1230的整个长度尺寸(框1340，图61)之后的图53的结构。凹陷在区域1200B和区域1200A这两者中继续进行。在区域1200A中，衬底上的电介质层1245的高度建立了用于金属化层(例如，M1)的位置。
图55示出了在区域1200A中沉积金属化层并在区域1200B中的鳍状物上沉积栅极堆叠体之后的图54的结构。在区域1200A中，导电过孔1218形成到相应的可编程元件1291A，并且根据常规工艺形成金属线1221(框1345，图61)。图55示出了区域1200B中的沟槽1247中的每者中的栅极堆叠体(框1350，图61)。一开始，例如，通过沉积工艺将诸如二氧化硅或高k电介质材料或二氧化硅和一种或多种高k材料的混合物的栅极电介质材料引入到大约两纳米的厚度，以使其与沟槽1247的侧壁(膜1230的侧壁)共形。在形成栅极电介质1240之后，在沟槽中形成栅极电极1250。用于栅极电极1250的代表性材料包括但不限于钨、钽、钛或氮化物、金属合金、硅化物或另一种材料。在一个实施例中，可以通过CVD或PVD工艺引入栅极电极。如所示，用于栅极电极1250和栅极电介质1240的材料均被引入到膜1230的高度。
图56示出了在去除区域1200B中的硬掩模1233并利用电介质材料填充沟槽1247(框1355，图61)之后的图55的结构。可以通过蚀刻工艺去除硬掩模1233。然后可以通过例如CVD工艺将例如二氧化硅、低k电介质材料的电介质材料1255引入到沟槽1247中。在一个实施例中，在区域1200A和区域1200B两者中将电介质材料1255引入到膜1235的高度。
图57示出了在对衬底之上的掩模材料进行图案化(框1360，图61)之后的图56的结构的顶视图。在一个实施例中，掩模材料1266被图案化为完全铺盖或覆盖区域1200A，并且总体上被图案化成总体上垂直于鳍状物方向的横向投影(跨越区域1200B中的结构的横向方向)。掩模1266的横向投影的宽度wm被选择为限定代表性列中的个体鳍状物或晶体管主体的z维度厚度或宽度。代表性宽度为大约20nm到500nm(例如50nm到100nm)。用于掩模1266的一种适当材料是可以通过CVD工艺沉积的氮化硅材料。
图58示出了通过线58-58’的图57的结构，以示出在穿过不受掩模1266保护的鳍状物区域中的鳍状物形成沟槽(框1365，图61)之后的yz维度。在一个实施例中，通过各向异性地蚀刻膜1235、膜1230和膜1225以及接触层1217的一部分来形成沟槽1267。如图58所示，蚀刻不会显著蚀刻电介质材料1255或电介质材料1215。
图59示出了在沟槽1267中沉积电介质材料(框1370，图61)之后的图58的结构。用于电介质材料1270的代表性材料是可以通过CVD工艺沉积的SiO2或低k电介质材料。在一个实施例中，可以将电介质材料沉积到掩模1266的高度。一旦电介质材料1270被沉积，就可以通过例如抛光对所述结构进行平面化。
图60示出了在去除掩模以及在每个区域中形成金属化层之后的图59的结构的xy维度。在一个实施例中，例如，通过蚀刻去除掩模1266并利用诸如金属化金属(例如，铜)的导电材料替换掩模1266(框1375，图61)。第二区域1200B中的金属化层1290充当地址线(例如，用于该区域中形成的存储器阵列的位线)。类似地，可以在区域1200A中形成导电过孔1219和金属化层1222、与金属化层1290在同一级的金属线(框1380，图61)。如所示，导电过孔1219连接到金属化层1222(例如，M2)的相应金属线，到达下方的金属化层1221(例如，M1)。在该实施例中，金属化层1221的金属线可以充当用于区域1200A中的存储器阵列的地址线(例如，位线)。接下来可以将金属化层1290的地址线(位线)连接到位线驱动器，并将栅极电极1250连接到与区域1200B中的存储器阵列相关联的字线驱动器。类似地，金属化层1221的金属线可以连接到位线驱动器，并且区域1200A中的器件层1212中的栅极电极可以连接到字线驱动器。
在另一个实施例中，本文描述的垂直FET架构可以用于形成动态随机存取存储器(DRAM)。常规的基于电容器的一个晶体管-一个电容器(1T-1C)DRAM存储器通常在1T-1C单元中使用常规晶体管。诸如多栅极或平面晶体管的常规晶体管占用相对大量的单元面积。利用如本文所述的垂直FET作为存取晶体管提供了可缩放得更多的存储器阵列，其可以被约束到更小的芯片面积。
图62示出了均包括电容器和作为存取晶体管的垂直FET的DRAM存储器单元(1T-1C单元)的阵列的实施例的顶部透视图。未示出在其它情况下围绕每个单元的电介质材料以使阵列可见。图63示出了通过线63-63’的图62的结构。在该实施例中，每个单元包括可编程元件(电容器)和存取晶体管。每个存取晶体管包括在晶体管主体处的衬底的基底表面上方的处于堆叠布置(一个在另一个上)中的扩散区(源极/漏极)和导电沟道。在图示的视图中，从衬底的基底表面垂直投射晶体管主体或鳍状物。栅极电极设置于沟道的一侧上。在该实施例中，每个单元的晶体管可以形成于集成电路芯片或管芯的器件级中。
参考图62和图63，器件1400包括衬底1410，其例如是单晶硅半导体衬底，例如体硅衬底或SOI衬底。如所看到的，衬底1410可以小于芯片衬底的整个区域。设置在衬底1410上的是布置成阵列的许多晶体管主体或鳍状物(在x维度上的示例性行中有五个鳍状物，并且在z维度上的示例性列中有四个鳍状物)。这种主体或鳍状物可以直接形成于衬底1410上或形成衬底的基底表面的缓冲层或子鳍状物层上。
图62和图63示出了代表阵列中的其它单元的单元1420。单元1420包括垂直投影的主体或鳍状物，其包括第一扩散区1425(源极或漏极)、沟道1430和第二扩散区1435(源极/漏极中的另一个)，其中沟道1430在第一扩散区1425上，并且第二扩散区1435在沟道1430上。在衬底1410为硅衬底的情况下，在一个实施例中，第一扩散区1425代表性地是掺杂硅材料(例如，n+)。用于第一扩散区1425的替代材料包括但不限于锗或III-V族化合物半导体材料。第一扩散区1425的材料可以是晶体(例如，多晶)或非晶的。在一个实施例中，第一扩散区1425具有大约10nm到50nm(例如，25-30nm)的高度h1。沟道1430设置在第一扩散区1425上。在用于第一扩散区1425的材料为掺杂硅材料的情况下，沟道1430的材料例如是可以轻掺杂或不被轻掺杂的硅材料。设置于沟道1430上的是第二扩散区1435，例如，其是与第一扩散区1425的材料类似的材料并且与第一扩散区1425类似地进行掺杂。在图62和图63所示的示例中，晶体管主体或鳍状物通常具有四边形截面(例如，矩形截面)。要认识到，取决于例如如何形成主体或鳍状物，主体或鳍状物可以采用其它形状。
设置于沟道1430上并从主体或鳍状物偏移的是包括栅极电介质1440和栅极电极1450的栅极堆叠体。在该实施例中，栅极堆叠体设置在多侧壁沟道的仅一个侧壁上。在一个实施例中，栅极电介质1440是二氧化硅或介电常数大于SiO2的电介质材料或SiO2和高k材料的组合或高k材料的组合。代表性地，栅极电介质1440具有大约几纳米的厚度。设置于栅极电介质1440上的是栅极电极1450，栅极电极例如具有导电材料，例如金属材料(例如，钽)、金属氮化物或硅化物。如图62所示，在一个实施例中，栅极电极1450在z维度上延伸通过阵列，并且通过这种方式，连接到阵列中的晶体管主体或鳍状物的多个沟道。在该实施例中，栅极电极1450可以充当针对在z维度列中对准的每个晶体管的地址线(例如，字线)。在包括多个列的这种实施例中，每个栅极电极可以连接到地址线驱动器1470。
在图62和图63的实施例中，阵列中的每个垂直晶体管具有第一扩散区(第一扩散区1425)，例如连接到衬底的源极。在一个实施例中，源极连接通往处于零伏的衬底。每个晶体管的诸如漏极的第二扩散区(第二扩散区1435)连接到可编程元件1490。在一个实施例中，可编程元件1490是电容器。在一个实施例中，电容器包括由诸如氮化硅或氧化物-氮化物-氧化物(ONO)的电介质材料分隔的两个电极或极板，所述电极或极板具有导电材料(例如，钛、氮化钛、掺杂多晶硅、金属等)。如现有技术已知的，电容器的顶部极板或电极或盖极板可以通过后端金属化连接到地址线(例如，位线)。
图64-67描述了用于产生DRAM存储器阵列的方法，该存储器阵列包括多个单元，每个单元包括可编程元件和存取晶体管，例如图62和63所示。图78呈现了该过程的流程图。描述了用于n型FET阵列的形成过程。参考图64并参考图78的流程图，该过程开始于在衬底表面上引入第一扩散区材料膜(框1505，图78)。图64示出了衬底1410的截面侧视图，该衬底1410可以是可以充当其上可以构建多个垂直FET的基础的任何材料。代表性地，衬底1410是诸如晶片的较大衬底的一部分。在一个实施例中，衬底1410是诸如单晶硅的半导体材料。衬底1410可以是体衬底，或者在另一个实施例中，衬底1410可以是SOI结构。在衬底1410是硅的实施例中，例如，n掺杂(n+)硅膜(晶体或非晶的)作为第一扩散区材料膜通过外延生长工艺形成在衬底1410的表面上，形成到大约25nm的厚度作为第一扩散区膜。在指定用于晶体管阵列的区域中，跨越衬底1410的表面形成n型硅的膜1425。形成于膜1425上的是用于晶体管沟道的膜(框1510，图78)。在一个实施例中，膜1430是未掺杂(本征)的或轻n型掺杂的硅材料，其具有大约75nm的代表性厚度，并且通过外延生长工艺而形成。
图65示出了在衬底1410上的膜1425和膜1430中限定鳍状物结构(框1515，图78)之后的图64的结构。图65代表性地示出了五个鳍状物。可以通过掩模和蚀刻工艺形成鳍状物，其中在膜1430的表面(上层级表面)上引入掩模1433(例如，例如氮化硅的硬掩模)以保护该膜和衬底1410上的下方膜1425上的将限定鳍状物的区域并在无鳍状物区域中提供开口。一旦掩模1433被图案化，就可以各向异性地蚀刻该结构以去除未保护区域中的材料。图65示出了在衬底1410、膜1425和膜1430中限定的鳍状物。针对硅的衬底和硅膜，蚀刻可以是湿法或干法蚀刻。代表性地，适当的蚀刻是基于HF的化学制剂。图65示出了在限定五个鳍状物之后的结构，每个鳍状物具有大约10nm的代表性厚度尺寸t。图65示出了形成于鳍状物之间的结构中的沟槽1447，在一个实施例中，每个沟槽具有大约40nm的宽度wt。在限定鳍状物之后，可以利用诸如二氧化硅或低k电介质材料的电介质材料1445填充鳍状物之间的沟槽1447(框1520，图78)。
图66示出了在使电介质材料1445凹陷到膜1425的高度以暴露沟槽1447中的膜1430的整个长度(框1525，图78)之后的图65的结构。在一个实施例中，通过保留掩模1433并使用定时蚀刻来蚀刻电介质材料，可以完成这种凹陷。如图66所示，蚀刻形成了具有膜1430的深度(例如，75nm)的沟槽。
图67示出了在结构的沟槽中引入栅极电介质和栅极电极材料(框1530，图78)之后的图66的结构。一开始，引入栅极电介质材料，然后引入栅极电极材料。如图67所示，栅极电介质1440例如是二氧化硅或高k电介质材料或二氧化硅和一种或多种高k材料的混合物。如图67所示，例如，通过CVD沉积引入栅极电介质材料1440达到大约几纳米的厚度，以使其与每个沟槽1447的侧壁(例如，栅极电介质1440设置在膜1430的侧壁上)和电介质层1445的上层级表面共形。在形成栅极电介质1440之后，在沟槽1447中形成栅极电极1450。用于栅极电极1450的代表性材料包括但不限于钨、钽、钛或氮化物、金属合金、硅化物或另一种材料。在一个实施例中，可以通过CVD或其它沉积工艺引入栅极电极材料1450。在一个实施例中，引入一定量的用于栅极电极1450的材料以填充每个沟槽1447。一旦在沟槽1447中引入栅极电介质1442和栅极电极1450，就可以通过例如化学机械抛光来抛光该结构的表面(如所看到的顶表面)。
图68示出了在使每个沟槽1447中的栅极堆叠体材料(栅极电介质1440和栅极电极1450)凹陷(框1535，图78)之后的图67的结构。在一个实施例中，干法和湿法蚀刻的组合可以用于使金属栅极电极材料和高k栅极电介质材料凹陷。执行凹陷以暴露膜1430的一部分，以使得暴露部分可以被改性或转换以形成第二扩散区。在一个实施例中，栅极电介质1440和栅极电极1450的凹陷暴露了膜1430的约20nm。
图69示出了在去除掩模1433以及形成第二扩散区(框1540，图78)之后的图68的结构。可以通过磷酸或等离子体灰化蚀刻来去除氮化硅的硬掩模。去除掩模1433暴露了膜1430的顶部部分(如所看到的)。在一个实施例中，通过向膜1430中注入诸如砷或磷的n型注入物以形成n+第二扩散区来形成第二扩散区1435。在另一个实施例中，可以去除膜1430的一部分，并利用另一种材料替换该部分，以形成第二扩散区1435。图69示出了具有类似于膜1430的x尺寸(厚度尺寸)的x尺寸的第二扩散区1435。在另一个实施例中，x尺寸可以大于膜1430的x尺寸以形成例如升高的扩散区。在又一个实施例中，可以在形成第二扩散区1435之前在栅极堆叠体的暴露部分上形成二氧化硅或低k电介质材料或材料组合的任选电介质层1437。可以将任选的电介质层表征为栅极电极上的侧壁间隔体。例如，在第二扩散区1435是升高的扩散区的情况下，这种情况可能是期望的。
在以上实施例中，通过使沟道材料膜的一部分改性来形成晶体管的第二扩散区。在另一个实施例中，替代使沟道材料的一部分改性，可以在形成鳍状物或晶体管主体之前在膜1430上的阵列区域之上引入(例如，沉积)第二扩散区材料的膜。接下来可以限定鳍状物或晶体管主体以包括第一扩散区材料的膜1425、沟道材料的膜1430和第二扩散区材料的膜。用于形成晶体管主体的该实施例类似于参考图38和图39所述的实施例。
图70示出了在鳍状物之间引入电介质材料(框1545，图78)之后的图69的结构。在一个实施例中，电介质材料1455是二氧化硅或低k电介质材料或可以通过沉积工艺引入的材料的组合。在沉积之后，可以对结构的顶表面(如所看到的)进行平面化。
图71示出了在将掩模材料图案化为总体上垂直于栅极堆叠体方向投射的横向投影(框1550，图78)之后的图70的结构的顶视图。选择掩模1466的投影的宽度wm以限定列中的个体晶体管主体或鳍状物的z维度厚度。代表性宽度wm为大约20nm到500nm(例如50nm到100nm)。用于掩模1466的一种适当材料是氮化硅材料。在一个实施例中，掩模具有用于最终将充当单元中的可编程元件的电容器的厚度的厚度tm。
图72示出了在穿过不受掩模1466保护的鳍状物区域中的鳍状物形成沟槽(框1550，图78)之后的图71的结构在yz维度上的侧视图。在一个实施例中，通过经由掩模1466各向异性地蚀刻第二扩散区1435、膜1430和膜1425的一部分而形成沟槽。在一个实施例中，相对于电介质材料1455，蚀刻对于第二扩散区1435、膜1430和膜1425的材料有选择性，因而暴露的电介质材料可以掩蔽下方的栅极堆叠体。蚀刻继续进行到低于栅极堆叠体的深度，例如到达衬底1410。掩模1466以虚线示出，以反映其进入到比截面更深的页面。
图73示出了在沟槽中沉积电介质材料(框1555，图78)之后的图72的结构。在一个实施例中，电介质材料1470是二氧化硅或类似于电介质材料1455的低k材料。在一个实施例中，将电介质材料1470沉积到掩模1466的厚度。
图74是在对衬底上的掩模材料进行图案化(框1560，图78)之后的图73的结构的顶视图。在该实施例中，掩模1469是跨越衬底的用于阵列的区域的一系列投影，并且总体上垂直于掩模1466的投影。在一个实施例中，掩模1469中的投影具有宽度wm，以使得投影之间的距离被选择用于将在去除掩模1466之后引入的电容器的宽度。在一个实施例中，掩模1469的材料与掩模1466的材料不同。在掩模1466为氮化硅的情况下，用于掩模1469的一种适当材料是光致抗蚀剂材料。
图75示出了通过线75-75’的图74的结构以示出在去除不受掩模1469保护的区域中的掩模1466之后的xy维度。蚀刻继续进行以穿过掩模材料1466并且在限定沟槽1471的电介质材料1455处停止(框1565，图78)。蚀刻保留了衬底的表面上的掩模1466作为个体单元，每个单元具有期望电容器的尺寸。
图76示出了在沟槽1471中沉积电介质材料以隔离掩模1466的单元之后的图75的结构。在一个实施例中，电介质材料1475是SiO2或低k电介质材料(框1570，图78)。在一个实施例中，将电介质材料1475沉积到掩模1466的单元的厚度。
图77示出了在去除掩模1466的单元以及利用金属绝缘体金属(MIM)电容器替换那些单元之后的图76的结构。每个电容器1485包括导电材料的基底电极或极板14851，导电材料例如是钛、氮化钛、掺杂多晶硅或硅化物。在一个实施例中，基底电极或极板14851围绕通过去除掩模1466的单元而限定的开口的壁。沉积于基底电极或极板14851上的是例如氮化硅或氧化物-氮化物-氧化物(ONO)的电介质层14852。沉积于电介质层14852上的是适当金属的顶部电极或极板14853，所述金属例如是为基底电极或极板14851选择的金属。
图79示出了包括一个或多个实施例的内插器1600。内插器1600是用于将第一衬底1602桥接到第二衬底1604的居间衬底。第一衬底1602可以是例如集成电路管芯。第二衬底1604例如可以是存储器模块、计算机母板或另一集成电路管芯。通常，内插器1600的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，内插器1600可以将集成电路管芯连接到球栅阵列(BGA)1606，球栅阵列1606接着可以连接到第二衬底1604。在一些实施例中，第一和第二衬底1602/1604附接到内插器1600的相对侧。在其它实施例中，第一和第二衬底1602/1604附接到内插器1600的相同侧。在其它实施例中，利用内插器1600互连三个或更多衬底。
内插器1600可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其它实施方式中，内插器可以由交替的刚性或柔性材料形成，其可以包括上文描述的用于半导体衬底中的相同材料，例如硅、锗和其它III-V族和IV族材料。
内插器可以包括金属互连1608和过孔1610，过孔1610包括但不限于穿硅过孔(TSV)1612。内插器1600还可以包括嵌入式器件1614，其包括无源和有源器件。这种器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插器1600上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。
根据实施例，本文公开的设备或过程可以用于制造内插器1600。
图80示出了根据一个实施例的计算装置1700。计算装置1700可以包括许多部件。在一个实施例中，这些部件附接到一个或多个主板。在替代实施例中，这些部件被制造到单个片上系统(SoC)管芯上而不是母板上。计算装置1700中的部件包括但不限于集成电路管芯1702和至少一个通信芯片1708。在一些实施方式中，通信芯片1708被制造为集成电路管芯1702的部分。集成电路管芯1702可以包括CPU 1704以及常常被用作高速缓存存储器的管芯上存储器1706，其可以由诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)的技术提供。
计算装置1700可以包括可以或可以不物理和电耦合到母板或制造于SoC管芯内的其它部件。这些其它部件包括但不限于易失性存储器1710(例如，DRAM)、非易失性存储器1712(例如，ROM或闪速存储器)、图形处理单元1714(GPU)、数字信号处理器1716、密码处理器1742(在硬件内执行加密算法的专用处理器)、芯片组1720、天线1722、显示器或触摸屏显示器1724、触摸屏控制器1726、电池1728或其它电源、功率放大器(未示出)、全球定位系统(GPS)装置1744、罗盘1730、运动处理器或传感器1732(其可以包括加速度计、陀螺仪和罗盘)、扬声器1734、相机1736、用户输入装置1738(例如键盘、鼠标、触笔和触控板)以及大容量存储装置1740(例如硬盘驱动器、压缩磁盘(CD)、数字多用盘(DVD)等)。
通信芯片1708能够实现用于向和从计算装置1700传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片1708可以实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其它无线协议。计算装置1700可以包括多个通信芯片1708。例如，第一通信芯片可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO及其它的较长距离无线通信。
计算装置1700的处理器1704包括一个或多个可编程阵列，例如根据上文提供的实施例所形成的1T-1C可编程阵列。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
通信芯片1708还可以包括一个或多个可编程阵列，例如根据上文提供的实施例所形成的1T-1C可编程阵列。
在其它实施例中，计算装置1700内容纳的另一个部件可以包含一个或多个可编程阵列，例如根据上文提供的实施方式所形成的1T-1C可编程阵列。
在各种实施例中，计算装置1700可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其它实施方式中，计算装置1700可以是处理数据的任何其它电子装置。
示例
示例1是一种可编程阵列，其包括在衬底上的行中对准的多个单元，其中所述多个单元中的每者包括可编程元件和晶体管，其中晶体管包括主体，主体包括第一扩散区和处于第一扩散区上并由沟道分隔的第二扩散区，并且可编程元件设置于第二扩散区上。
在示例2中，示例1的阵列的多个单元中的每者的可编程元件包括电容器。
在示例3中，示例2的阵列的电容器是金属绝缘体金属电容器。
在示例4中，示例1-3中的任一项的阵列的晶体管中的每者还包括耦合到沟道并从主体偏移的栅极电极。
在示例5中，示例1-4中的任一项的阵列的多个单元包括第一多个单元，该阵列还包括在衬底上的列中对准的第二多个单元，其中列的投影与行的投影相交，并且第二多个单元中的每者包括可编程元件和晶体管，晶体管包括主体和栅极电极，主体包括第一扩散区和处于第一扩散区上并由沟道分隔的第二扩散区，栅极电极从主体偏移并作为不可见主体耦合到第二多个单元的晶体管中的每者的沟道以作为第二地址线。
在示例6中，示例5的阵列的耦合到多个第二单元的晶体管中的每者的沟道的栅极电极被耦合到第一多个单元的晶体管之一的沟道。
在示例7中，示例1-6中的任一项的阵列的衬底包括处于衬底上的器件层和处于器件层上的多个金属化层并且多个单元形成在器件层中。
在示例8中，示例1-6的任一项的阵列的衬底包括处于衬底上的器件层和处于器件层上的多个金属化层，其中多个单元设置于多个金属化层中的金属化层之间。
示例9是一种集成电路阵列设备，其包括处于衬底上的第一多个单元，其中每个单元包括可编程元件和主体，主体包括第一扩散区、第二扩散区和晶体管的沟道，其中第二扩散区处于第一扩散区上并由沟道分隔；以及处于衬底上的第二多个单元，其中每个单元包括可编程元件和主体，主体包括第一扩散区、第二扩散区和晶体管的沟道，其中第二扩散区处于第一扩散区上并由沟道分隔，第二多个单元还包括耦合到沟道的一侧的栅极堆叠体，其中堆叠体包括栅极电极，栅极电极包括在第二多个单元的每个主体之间延伸并且耦合到第一多个单元的一个沟道以作为第二地址线的不可见主体。
在示例10中，示例9的设备的第一多个单元和第二多个单元中的每者的可编程元件包括电容器。
在示例11中，示例10的设备的电容器是金属绝缘体金属电容器。
在示例12中，示例9的设备的第一多个单元和第二多个单元中的每者的主体投射在垂直于衬底的基底表面的方向上。
在示例13中，示例9的设备的衬底包括处于衬底上的器件层和处于器件层上的多个金属化层，并且第一多个单元和第二多个单元均形成在器件层中。
在示例14中，示例9的设备的衬底包括处于衬底上的器件层和处于器件层上的多个金属化层，其中第一多个单元和第二多个单元均设置于多个金属化层中的金属化层之间。
示例15是一种形成集成电路的方法，其包括在衬底上的多个行中形成晶体管主体，主体中的每者包括第一扩散区、第二扩散区和晶体管的沟道，其中第二扩散区处于第一扩散区上并由沟道分隔；将掩模材料形成为跨越主体的多个行；通过掩模材料蚀刻主体以限定晶体管主体的宽度尺寸，其中由掩模材料的宽度尺寸限定晶体管主体的宽度尺寸；在蚀刻主体之后，将掩模材料的多个行中的每者图案化成多个个体掩模单元，所述掩模单元包括通过所述图案化所限定的宽度尺寸和长度尺寸；以及利用可编程元件替换多个个体掩模单元中的每者。
在示例16中，示例15的方法的将掩模材料形成为多个行包括垂直于晶体管主体的多个行形成掩模材料的多个行。
在示例17中，示例15或16中的任一项的方法的可编程元件包括电容器。
在示例18中，示例17的方法的电容器包括金属绝缘体金属电容器。
在示例19中，在利用可编程元件替换多个个体掩模单元中的每者之前，示例15-18中的任一项的方法包括利用电介质材料隔离个体掩模单元。
在示例20中，示例15的方法的在衬底上的多个行中形成主体包括在衬底的器件层中形成主体。
所例示的实施方式的以上描述，包括摘要中描述的内容，并非旨在穷举或将本发明限制于所公开的精确形式。尽管出于例示性目的在本文中描述了本发明的具体实施方式和示例，但相关领域的技术人员将认识到，各种等价修改在范围内都是可能的。
考虑到以上具体实施方式可以做出这些修改。以下权利要求中使用的术语不应被解释成将本发明限制到说明书和权利要求中公开的具体实施方式。相反，本发明的范围要完全由以下权利要求确定，权利要求要根据权利要求解释所建立的原则来解释。

Claims (20)

1.一种可编程阵列，包括：
在衬底上的行中对准的多个单元，其中，所述多个单元中的每者包括可编程元件和晶体管，其中，所述晶体管包括主体，所述主体包括第一扩散区和处于所述第一扩散区上并由沟道分隔的第二扩散区，并且所述可编程元件设置于所述第二扩散区上。
2.根据权利要求1所述的阵列，其中，所述多个单元中的每者的所述可编程元件包括电容器。
3.根据权利要求2所述的阵列，其中，所述电容器是金属绝缘体金属电容器。
4.根据权利要求1所述的阵列，其中，所述晶体管中的每者还包括耦合到所述沟道并从所述主体偏移的栅极电极。
5.根据权利要求1所述的阵列，其中，所述多个单元包括第一多个单元，所述阵列还包括在所述衬底上的列中对准的第二多个单元，并且所述列的投影与所述行的投影相交，并且所述第二多个单元中的每者包括可编程元件和晶体管，所述晶体管包括主体和栅极电极，所述主体包括第一扩散区和处于所述第一扩散区上并由沟道分隔的第二扩散区，所述栅极电极从所述主体偏移并且作为不可见主体耦合到所述第二多个单元的晶体管中的每者的沟道以作为第二地址线。
6.根据权利要求5所述的阵列，其中，耦合到所述多个第二单元的晶体管中的每者的沟道的所述栅极电极被耦合到所述第一多个单元的晶体管之一的沟道。
7.根据权利要求1所述的阵列，其中，所述衬底包括处于所述衬底上的器件层和处于所述器件层上的多个金属化层，并且所述多个单元形成在所述器件层中。
8.根据权利要求1所述的阵列，其中，所述衬底包括处于所述衬底上的器件层和处于所述器件层上的多个金属化层，其中，所述多个单元设置在所述多个金属化层中的金属化层之间。
9.一种集成电路阵列设备，包括：
衬底上的第一多个单元，其中，每个单元包括可编程元件和主体，所述主体包括第一扩散区、第二扩散区和晶体管的沟道，其中，所述第二扩散区在所述第一扩散区上并由所述沟道分隔；以及
所述衬底上的第二多个单元，其中，每个单元包括可编程元件和主体，所述主体包括第一扩散区、第二扩散区和晶体管的沟道，其中，所述第二扩散区在所述第一扩散区上并由所述沟道分隔，所述第二多个单元还包括耦合到所述沟道的一侧的栅极堆叠体，其中，所述堆叠体包括栅极电极，所述栅极电极包括在所述第二多个单元的每个主体之间延伸并耦合到所述第一多个单元的一个沟道以作为第二地址线的不可见主体。
10.根据权利要求9所述的设备，其中，所述第一多个单元和所述第二多个单元中的每者的所述可编程元件包括电容器。
11.根据权利要求10所述的设备，其中，所述电容器是金属绝缘体金属电容器。
12.根据权利要求9所述的设备，其中，所述第一多个单元和所述第二多个单元中的每者的主体投射在垂直于所述衬底的基底表面的方向上。
13.根据权利要求9所述的设备，其中，所述衬底包括处于所述衬底上的器件层和处于所述器件层上的多个金属化层，并且所述第一多个单元和所述第二多个单元均形成在所述器件层中。
14.根据权利要求9所述的设备，其中，所述衬底包括所述衬底上的器件层和所述器件层上的多个金属化层，其中，所述第一多个单元和所述第二多个单元均设置于所述多个金属化层中的金属化层之间。
15.一种形成集成电路的方法，包括：
在衬底上的多个行中形成晶体管主体，所述主体中的每者包括第一扩散区、第二扩散区和晶体管的沟道，其中，所述第二扩散区在所述第一扩散区上并由所述沟道分隔；
将掩模材料形成为跨越所述主体的多个行；
通过所述掩模材料蚀刻所述主体以限定所述晶体管主体的宽度尺寸，其中，所述宽度尺寸由所述掩模材料的宽度尺寸限定；
在蚀刻所述主体之后，将所述掩模材料的所述多个行中的每者图案化成多个个体掩模单元，所述多个个体掩模单元包括通过所述图案化限定的宽度尺寸和长度尺寸；以及
利用可编程元件替换所述多个个体掩模单元中的每者。
16.根据权利要求15所述的方法，其中，将所述掩模材料形成为多个行包括垂直于所述晶体管主体的多个行形成所述掩模材料的多个行。
17.根据权利要求15所述的方法，其中，所述可编程元件包括电容器。
18.根据权利要求17所述的方法，其中，所述电容器包括金属绝缘体金属电容器。
19.根据权利要求15所述的方法，其中，在利用所述可编程元件替换所述多个个体掩模单元中的每者之前，所述方法包括利用电介质材料将所述个体掩模单元隔离。
20.根据权利要求15所述的方法，其中，在衬底上的多个行中形成所述主体包括在所述衬底的器件层中形成所述主体。
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