TW201742194A - 用於整合磁性隨機存取記憶體裝置的互連覆蓋程序及所得結構 - Google Patents

用於整合磁性隨機存取記憶體裝置的互連覆蓋程序及所得結構 Download PDF

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TW201742194A
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歐勒 果倫茲卡
敏德 拉漢
布萊恩 道爾
馬克 達克西
凱文 歐布萊恩
肯恩 歐固茲
塔何 甘尼
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Abstract

描述一種用於整合磁性隨機存取記憶體(MRAM)裝置的互連覆蓋程序的方法及所得結構。在範例中，一種記憶體結構，包含設置在基板上的介電層的溝槽中之互連，該互連包含設置在到該介電層的最上表面的該溝槽的底部或沿著該溝槽的側壁之擴散屏障層、設置在該擴散屏障層和凹陷於該介電層的該最上表面和該擴散屏障層的最上表面之下的導電填充層，以及設置在該導電填充層上和該擴散屏障層的側壁部分之間的導電覆蓋層。記憶體元件係設置在該互連的該導電覆蓋層上。

Description

用於整合磁性隨機存取記憶體裝置的互連覆蓋程序及所得結構
本發明的實施例在積體電路製造的領域，特別是用於整合磁性隨機存取記憶體(MRAM)裝置的互連覆蓋程序的方法及所得結構。
在過去的數十年中，積體電路中的特性縮放一直是不斷增長的半導體產業背後的驅動力。縮放到越來越小的特性使得能夠在半導體晶圓的有限面積上增加功能單元的密度。例如，縮小電晶體尺寸使得併入增加數量的晶片上的記憶體裝置，導致製造具有增加的容量之產品。驅動了更大的容量，但也不是沒有問題。越來越重要的是，嚴重依賴創新的製造技術來滿足由縮放規定的非常嚴格的容差要求。
具有MRAM裝置的非揮發性嵌入式記憶體，例如具有非揮發性的晶片上嵌入式記憶體可以使能源和計 算有效率。然而，現今對於圖案化MRAM裝置的商業化的技術挑戰呈現巨大的障礙。特別是，將MRAM裝置對準到具有非常小的尺寸和間距尺寸的互連、將MRAM裝置蝕刻而沒有對於底層材料或裝置本身不利地影響是程序開發的一些重要領域。
因此，在基於MRAM的非揮發性記憶體整合的方面仍然需要顯著改善。
100A‧‧‧記憶體結構
101‧‧‧記憶體元件
102A‧‧‧導電互連
102C‧‧‧導電互連
103‧‧‧溝槽
104‧‧‧介電層
105‧‧‧基板
106A‧‧‧擴散屏障層
106B‧‧‧擴散屏障層
106C‧‧‧擴散屏障層
107‧‧‧導電填充層
108A‧‧‧導電覆蓋層
108B‧‧‧導電覆蓋層
108C‧‧‧導電覆蓋層
108D‧‧‧導電覆蓋層
109‧‧‧最上表面
110‧‧‧凹部
113‧‧‧最上表面
114‧‧‧底部電極
115‧‧‧記憶體裝置
116‧‧‧介電間隔件
117‧‧‧頂部電極
120‧‧‧垂直接縫
125‧‧‧垂直接縫
130‧‧‧垂直接縫
200‧‧‧記憶體元件
202‧‧‧固定磁性層
204‧‧‧穿隧層
206‧‧‧自由磁性層
208‧‧‧頂部電極
210‧‧‧記憶體裝置
212‧‧‧介電間隔件
214‧‧‧底部電極
300‧‧‧記憶體元件
302‧‧‧導電覆蓋層
304‧‧‧擴散屏障層
306‧‧‧互連結構
308‧‧‧頂部電極
310‧‧‧介電間隔件
320‧‧‧互連結構
400‧‧‧基板
402‧‧‧介電層
404‧‧‧光阻層
406‧‧‧線圖案
408‧‧‧溝槽
410‧‧‧擴散屏障層
412E‧‧‧導電填充層
412F‧‧‧導電填充層
500‧‧‧基板
502‧‧‧介電層
504‧‧‧擴散屏障層
506‧‧‧導電填充層
508‧‧‧導電覆蓋層
509‧‧‧導電覆蓋層
510‧‧‧凹陷
512‧‧‧互連結構
514‧‧‧底部電極層
516‧‧‧記憶體裝置堆疊
518‧‧‧頂部電極層
520‧‧‧頂部電極層
524‧‧‧介電間隔件層
525‧‧‧介面
602‧‧‧介電層
604‧‧‧擴散屏障層
606‧‧‧導電覆蓋層
608‧‧‧導電覆蓋層
609‧‧‧導電覆蓋層
610‧‧‧凹部
614‧‧‧底部電極
616‧‧‧頂部電極
622‧‧‧垂直接縫
624‧‧‧記憶體元件
702‧‧‧介電質
704‧‧‧擴散屏障層
706‧‧‧擴散屏障層
710‧‧‧最上表面
720‧‧‧最上表面
730‧‧‧凹部
802‧‧‧擴散屏障層
804‧‧‧擴散屏障層
806‧‧‧導電填充層
808‧‧‧導電覆蓋層
820‧‧‧最上表面
840‧‧‧互連結構
900‧‧‧基板
902‧‧‧介電層
906‧‧‧暴露的銅填充層
910‧‧‧導電互連結構
920‧‧‧記憶體元件
1002‧‧‧導電互連
1004‧‧‧記憶體元件
1005‧‧‧基板
1008‧‧‧導電覆蓋層
1010‧‧‧導電填充層
1012‧‧‧導電接觸結構
1030‧‧‧邏輯電晶體
1100‧‧‧電子系統
1102‧‧‧微處理器
1104‧‧‧處理器
1106‧‧‧控制單元
1108‧‧‧記憶體裝置
1110‧‧‧輸入/輸出裝置
1200‧‧‧計算裝置
1202‧‧‧板
1204‧‧‧處理器
1206‧‧‧通訊晶片
1300‧‧‧中介層
1302‧‧‧第一基板
1304‧‧‧第二基板
1306‧‧‧球閘陣列(BGA)
1308‧‧‧金屬互連
1310‧‧‧通孔
1312‧‧‧穿矽通孔(TSV)
1314‧‧‧嵌入式裝置
圖1A至1D顯示根據本發明的實施例的整合在導電互連上的MRAM記憶體元件的不同實施例的橫截面圖，其中：圖1A顯示整合在互連上的MRAM記憶體元件的橫截面圖，其中導電覆蓋層的頂部延伸在導電填充層上。
圖1B顯示整合在互連上的MRAM記憶體元件的橫截面圖，其中導電覆蓋層均勻地延伸在導電填充層和擴散屏障層上。
圖1C顯示整合在互連上的MRAM記憶體元件的橫截面圖，其中導電覆蓋層在導電填充層和擴散屏障層上形成T形；以及圖1D顯示整合在互連上的MRAM記憶體元件的橫截面圖，其中擴散屏障層係凹陷低於導電填充層的水平面。
圖2顯示顯示根據本發明的實施例的MRAM記憶體元件的材料層堆疊的橫截面圖。
圖第3A至3D顯示根據本發明的實施例的表示形成在介電層中的記憶體元件和互連的組合的平面圖，其中：圖3A顯示表示形成在導電互連線上的複數個記憶體元件的平面圖，其中該記憶體元件的中心偏離該互連的縱軸；圖3B顯示表示形成在矩形互連上的記憶體元件的平面圖，其中該記憶體元件的中心位於該互連的縱軸；圖3C顯示表示形成在圓形互連上的記憶體元件的平面圖，其中該記憶體元件的中心偏離該互連的軸；以及圖3D顯示表示形成在圓形導電通孔上的記憶體元件的平面圖，其中記憶體元件的半徑與互連的半徑大致相同，其中該記憶體元件的中心偏離該互連的中心。
圖4A至4F顯示表示根據本發明的實施例的製造導電互連的方法中的各種操作的橫截面圖，其中：圖4A顯示在形成於基板上的介電層上形成的光阻圖案；圖4B顯示用於將光阻圖案轉移至介電層的蝕刻處理之後，圖4A的結構；圖4C顯示光阻剝離和清潔以去除蝕刻殘留物 之後，圖4B的結構；圖4D顯示導電屏障層形成之後，圖4C的結構；圖4E顯示在填充金屬形成之後，圖4D的結構；以及圖4F顯示平坦化以去除導電屏障和導電填充層上覆之後，圖4E的結構。
圖第5A至5I顯示表示根據本發明的實施例的製造在圖1A描述的結構的方法中的各種操作的橫截面圖，其中：圖5A顯示在填充金屬的凹陷之後，圖4F的結構；圖5B顯示在導電覆蓋材料形成之後，圖5A的結構；圖5C顯示在平坦化以去除導電覆蓋金屬上覆之後，圖5B的結構；圖5D顯示在形成導電底部電極、記憶體元件、頂部電極層和圖案化光阻層之後，圖5C的結構；圖5E顯示用於將光阻圖案轉移到頂部電極層和記憶體裝置堆疊的蝕刻處理之後，圖5D的結構；圖5F顯示在覆蓋記憶體裝置、頂部電極層和導電底部電極的介電間隔件膜形成之後，圖5E的結構；圖5G顯示在介電間隔件的各向異性電漿蝕刻之後，圖5F的結構； 圖5H顯示暴露覆蓋層、擴散屏障層和介電層的底部電極的蝕刻之後，圖5G的結構；以及圖5I顯示暴露覆蓋層、擴散屏障層和介電層的底部電極的濕式化學蝕刻之後，圖5G的結構。
圖6A至6C顯示表示根據本發明的實施例的製造圖1B中描述的結構的方法中的各種操作的橫截面圖，其中：圖6A顯示將擴散屏障層凹陷至填充金屬的水平面之後，圖4F的結構；圖6B顯示在形成導電覆蓋層之後，圖6A的結構；圖6C顯示在平坦化以去除導電覆蓋金屬上覆之後，圖6B的結構；以及圖6D顯示形成記憶體元件之後，圖6C的結構。
圖7A至7B顯示表示根據本發明的實施例的製造關於圖1C描述的導電互連的方法中的各種操作的截面圖，其中：圖7A顯示將擴散屏障層凹陷至介電層的下方，但在導電填充層水平面以上之後，圖4F的結構；以及圖7B顯示在研磨處理之後，圖7A的結構。
圖8A至8B顯示表示根據本發明的實施例的製造關於圖1D描述的導電互連的方法中的各種操作的截 面圖，其中：圖8A顯示將擴散屏障層凹陷至導電填充層水平面的下方之後，圖4F的結構；以及圖8B顯示在研磨處理之後，圖8A的結構。
圖9顯示整合在形成於配置在基板上的介電層的傳統導電互連上的記憶體元件的橫截面圖，其中該填充金屬層係在導電底部電極的圖案化期間暴露。
圖10顯示根據本發明的實施例的整合到邏輯電晶體的汲極端的記憶體結構。
圖11顯示根據本發明的實施例的電子系統的方塊圖。
圖12顯示根據本發明的一個實施例的計算裝置。
圖13顯示包含本發明的一或多個實施例的中介層。
【發明內容與實施方式】
描述一種用於整合MRAM裝置至利用覆蓋方案形成的互連及所得結構的方法。在下面的描述中，為了提供對本發明的實施例的透徹理解，許多具體的細節被闡述，如新穎的結構方案和詳細的製造方法。對於本領域技術人員顯而易見的，本發明的實施例可以在沒有這些具體細節的情況下實施。在其他範例中，眾所周知的特徵，例如與嵌入式記憶體相關的切換操作沒有被詳細描述以避免 不必要地模糊本發明的實施例。此外，應當理解，圖式中所示的各種實施例是說明性表示且不一定按比例繪製。
本發明的一或多個實施例是針對將MRAM記憶體裝置整合在互連上的方法。
為了提供情境，將記憶體整合到諸如電晶體的邏輯元件上將是有利的，因為相較於具有實體上分離的邏輯和記憶體晶片，其致使更高的操作速度。然而，將磁性隨機存取記憶體元件整合到電晶體的方法呈現已經隨著縮放變得更大的材料圖案化挑戰。通常含有銅的互連元件將記憶體元件與邏輯電晶體橋接。儘管銅是不利於蝕刻的材料，銅通常因為低電阻率被採用。將記憶體裝置整合到電晶體的方法包含蝕刻含有各種金屬層和絕緣層的膜堆疊並落在如圖9所示的露出的銅互連。記憶體元件920被直接設置在導電互連結構910與暴露的銅填充層906上。導電互連結構係形成在設置於基板900上的介電層902中的溝槽中。記憶體元件920的蝕刻和暴露銅導致(i)不需要的材料濺射到記憶體裝置的側壁致使短路以及(ii)表面與塊狀銅的潛在腐蝕。然而，為了利用具有嵌入式MRAM記憶體的銅互連的所有好處，可能需要插入在記憶體元件圖案化期間提供刻蝕保護的高導電覆蓋層。接著，這樣的覆蓋層也可以在形成磁性記憶體元件期間使用的蝕刻劑和選擇用於底部電極和擴散屏障層的材料提供選擇的彈性。
本發明的實施例包含在製造程序期間形成覆 蓋導電互連的一或多層並且具有由特定操作影響的形狀的導電覆蓋層。導電覆蓋層的實施例係形成在圖1A中顯示的導電填充層之上。導電覆蓋層的進一步實施例係形成在圖1B至1D中顯示的導電填充層以及擴散屏障層之上並且將在下面進一步呈現。
圖1A顯示根據本發明的實施例的記憶體結構100A的橫截面圖。記憶體結構100A包含設置於諸如導電線或通孔的導電互連102A上的記憶體元件101。導電互連102A被設置在溝槽103內，溝槽103形成在介電層104中，介電層104設置在基板105之上。導電互連102A包含擴散屏障層106A、導電填充層107和導電覆蓋層108A。擴散屏障層106A被設置在溝槽103的底部且沿著其側壁。導電填充層107被設置在溝槽內，並由擴散屏障層106A環繞。導電填充層107可以由高導電材料形成，諸如但不限於銅。擴散屏障層106A在導電填充層107和介電層104之間。擴散屏障層106A可以被實現，以防止導電填充層107的電遷移到介電層104，並且可以包含諸如但不限於Co、Ru或Ta的材料。凹部110在導電填充層107之上，使得導電填充層107的最上表面在介電層104的最上表面109之下。在凹部110中，導電覆蓋層108A設置在導電填充層107的最上表面之上。
在實施例中，導電覆蓋層108A包含但不限於鉭、氮化鉭或釕。既使被氧化，諸如Ru的金屬已知為高導電性。在實施例中，導電覆蓋層108A與屏障層106A 由相同的成分組成。然而，導電覆蓋層108A不同於導電填充層107，並且可以比導電填充層107有較高電阻性。在一個實施例中，導電填充層為銅，而該導電覆蓋層為諸如Ta、Ru或TaN的材料。在實施例中，如在圖1A中所示的，導電覆蓋層108A與介電質104的表面109以及擴散屏障層106A的最上部共面。在實施例中，導電覆蓋層108A的某些部分不被記憶體元件101覆蓋。導電覆蓋層108A可以是具有適合在藉由電漿或濕式化學蝕刻來形成記憶體元件期間保護導電填充層107的厚度的層。在實施例中，層108A的厚度被選擇以符合對於增加到裝置的網串聯電阻的要求。
如在圖1A中所描繪的，在實施例中只有導電填充層107凹陷，而擴散屏障103不凹陷或相較於介電層104的最上表面109實質上凹陷。覆蓋層108A的底部係與導電填充層107接觸。在實施例中，如圖1A中所示，導電覆蓋層108A係橫向相鄰於擴散屏障層106A的側壁。導電覆蓋層108A的最上表面與記憶體元件101的最下部接觸。在實施例中，如圖1A所示，覆蓋層113、屏障層106A和介電質104的最上部皆共面或實質上共面。亦如圖1A所示，兩個垂直接縫120和125作為各種介面之間接觸的結果。垂直接縫120係在導電覆蓋層108A和擴散屏障層106A之間形成，且垂直接縫125係在擴散屏障層106A和介電層104之間形成。
在本發明的實施例中，記憶體元件101被設 置在互連結構102A的頂部上。記憶體元件可以是諸如磁性隨機存取記憶體(MRAM)裝置、自旋力矩轉移磁性隨機存取(STT-MRAM)裝置或導電氧化物隨機存取記憶體裝置(CORAM)的裝置。在實施例中，記憶體裝置115被設置在底部電極114和頂部電極117之間。頂部電極117和底部電極114可以是相同的金屬，諸如但不限於Ta或TaN。在另一個實施例中，頂部電極117為Ta，而底部電極114為TiN。
如圖1A所示，介電間隔件116可以設置在記憶體裝置115的側壁上和底部電極114的頂部上。在實施例中，介電間隔件116延伸到覆蓋頂部電極層117的側壁的一部分的高度，且可以是介電材料，諸如但不限於碳摻雜氮化物或矽氮化物。由於介電間隔件116被設置在底部電極114之上，記憶體元件101的寬度Wme等於記憶體裝置115和間隔件116的組合寬度。在一或多個實施例中，記憶體元件101係(i)只與導電覆蓋層108A，(ii)只與導電覆蓋層108A和擴散屏障層106A，或(iii)與所有三個層：導電覆蓋層108A、擴散屏障層106A和介電層104直接接觸。
而在圖1A中，擴散屏障層106係與導電覆蓋層108A和介電層104共面，在另一實施例中，如圖1B所示，擴散屏障層可以相對於介電層104的最上表面109凹陷。對比於圖1A，在圖1B中，擴散屏障層106B係與凹陷的導電填充層107共面。導電覆蓋層108B被設置在 導電填充層107的最上表面上、在擴散屏障層106B的最上部上，並且將凹部110填充。導電覆蓋層108B的兩個側部係與單一材料(介電層104)接觸，並致使如圖1B中所示的單一垂直接縫130的形成。這對比於關於圖1A所示的兩個垂直接縫120和125。
應當理解的是，擴散屏障層可以凹陷到與導電填充層107的凹部不同的水平面。如圖1C所示，導電互連102C的擴散屏障層106C低於介電質104的表面109的水平面。然而，擴散屏障層108C的最上表面係在導電填充層107的最上表面之上。凹部110C具有擴散屏障層106C上方的部分和導電填充層107上方的部分。這致使在擴散屏障層106C上方相較於在導電填充層107上方有更小的凹部深度。導電覆蓋層108C被設置在導電填充層107的最上部分之上、該最上面表面之上，並且沿著屏障層106C的小垂直部分造成T形。
另一方面，在圖1D中，擴散屏障層被凹陷低於導電填充層金屬107的水平面。導電覆蓋層108D被設置在擴散屏障層106D之上、該最上面表面之上，並且沿著導電填充層107的側壁部分。相較於凹部110C，凹部110d在導電填充層107的最上表面的上方比擴散屏障層106D的上方具有較小的部分。因此，導電覆蓋層108D在擴散屏障層上比在導電填充層107的最上表面上具有較大的厚度。再次參考圖1B、圖1C和圖1D，記憶體元件101設置在最上表面109和最上表面113的一部分上。
圖2顯示可包含頂部電極208、底部電極214與設置在它們之間的記憶體裝置210之記憶體元件200的部件。在一個實施例中，記憶體裝置115是磁性隨機存取記憶體裝置210。應當理解，雖然記憶體裝置210可以包含具有多層金屬和金屬氧化膜的堆疊，但為了簡單起見，在圖2中將其分為三個部分：設置在底部電極214上的固定磁性層202、自由磁性層206與夾在固定磁性層202和自由磁性層206之間的穿隧層204。設置在自由磁性層206上的頂部電極208用作記憶體裝置200和其餘電路之間的金屬接觸。底部電極214係直接在固定磁性層202之下。底部電極的厚度範圍為5nm至50nm，並且在一個實施例中包含諸如TiN、Ta或Ru的材料。在實施例中，如圖2所示，封裝記憶體裝置210的介電間隔件212係設置在底部電極214之上。介電間隔件212沿著記憶體裝置的側壁延伸到頂部電極208的一部分。在另一個實施例中，介電間隔件212係沿著(i)底部電極214，(ii)固定磁性層202，(iii)穿隧層204，(iv)自由磁性層206的側壁設置，以及(v)沿著頂部電極214的側壁的一部分設置。可以理解，記憶體裝置210堆疊可以被反轉，其中層206可以是固定磁性層，而層202可以是自由磁性層。雖然在這種情況下，兩個各自層的成分也將被反轉。即，在實施例中，自由和固定層不僅是命名法，而是代表固有地與材料的固有自旋和角動量特性相關的有形量。
參考圖2，在實施例中，取決於應用，自由磁 性層206是由適合於多數自旋和少數自旋之間轉變的材料製成。因此，自由磁性層206(或記憶體層)可以被稱為鐵磁性記憶體層。在一個實施例中，自由磁性層206是由鈷鐵(CoFe)或鈷鐵硼(CoFeB)的層組成。
再次參考圖2，在實施例中，穿隧層204由適於允許多數自旋電流的電流穿過該層，同時至少在一定程度上阻礙少數自旋的電流穿過該層的材料組成。在一個實施例中，穿隧層204是由諸如但不限於結晶氧化鎂(MgO)或氧化鋁(Al2O3)的材料組成。在一個實施例中，穿隧層204具有約在0.8nm至1.2nm範圍內的厚度。
再次參考圖2，固定磁性層202由適於保持固定多數自旋的材料或材料堆疊組成。因此，固定磁性層202(或參考層)可以被稱為鐵磁層。在一個實施例中，固定磁性層202由鈷鐵硼(CoFeB)的單一層組成。然而，在另一個實施例中，固定磁性層202是包含鈷鐵硼(CoFeB)層、釕(Ru)層和鈷鐵硼(CoFeB)層堆疊的材料堆疊。在一個實施例中，用於pMTJ的釘扎層包含(Co/Pt)x/Co/Ru/FM，其中x=2至10，和FM=鐵磁，其可以是(Co/Pt)y，其中y小於x以平衡在切換層處感受的雜散場。在一個實施例中，對於iMTJ，釘扎層是與CoFe接觸的PtMn或IrMn，其在PtMn反鐵磁性層的奈耳(Neel)溫度以上被退火，接著使其在平面內場的應用下冷卻以凍結在AFM/FM介面處的磁定向。
導電互連上的記憶體元件的偏移的效應可以 從記憶體元件上方來最佳觀察。顯示設置在互連結構306的複數個記憶體元件300的平面圖描繪在圖3A和3B中。記憶體元件300的唯一由介電間隔件310包圍的頂部電極308可以在平面圖中看到。穿過線A-A’的橫截面表示在圖1A中說明的實施例，其中擴散屏障層304的最上部分係與導電覆蓋層302和介電層306共平面。然而，在其他實施例中，如圖1B至1D所示，擴散屏障層304可以由導電覆蓋層302覆蓋。互連結構320的縱向軸線是標記為L-L’的線。記憶體元件的中心Mo在一個實施例中可能位於L-L’軸外(例如，圖3A)，且在另一實施例中完美地與L-L’對齊(例如，圖3B)。
再次參考圖3A，在本實施例中，由介電間隔件310所概述的記憶體元件300的寬度Wbe比導電覆蓋材料的寬度Wcap小。在另一個實施例中，Wbe可以比Wcap大。要注意的是，記憶體元件300的定位和尺寸會影響暴露在導電互連306中的導電覆蓋層302的數量。在一個實施例中，其中導電互連300為通孔，圖3C顯示一平面圖，其中記憶體元件的中心Mo從互連的中心Io偏移。在這樣的實施例中，記憶體元件300的寬度Wbe比導電覆蓋層302的寬度Wcap小。圖3C也強調在記憶體元件300的形成期間，最終被暴露的導電覆蓋層302的表面面積。圖3D顯示表示形成在圓形導電通孔上的記憶體元件的平面圖，其中記憶體元件300的寬度Wbe大致與導電覆蓋層302的寬度Wcap相同。記憶體元件的中心Mo從互連的中 心Io偏移。
圖4A至4F顯示根據本發明的實施例的代表製造導電互連這樣的線或通孔的方法中的各種操作的橫截面圖。如圖4A中所示，製造方法開始於形成在基板400上的起始介電層402。在一個實施例中，一或多個介電層402被使用。層402可以使用已知適用於積體電路結構中的諸如低k介電材料的介電材料來形成。可使用的介電材料的範例包含但不限於二氧化矽(SiO2)、摻雜碳的氧化物(CDO)、氮化矽、諸如全氟環丁烷或聚四氟乙烯、氟矽酸鹽玻璃(FSG)的有機聚合物，和諸如倍半矽氧烷、矽氧烷或有機矽酸鹽玻璃的有機矽酸酯。介電層402可以包含孔或氣隙以進一步降低它們的介電常數。在一個實施例中，介電層402的總厚度可以在2000A至3000A的範圍。所得互連的高度、互連電阻以及介電層402的量可在互連製造程序期間被犧牲。
再參照圖4A，光阻層404被施加到晶圓表面並在介電層402上圖案化。光阻層404可以包含其他諸如抗反射塗層(ARC)的圖案化材料和間隙填充和平坦化材料來添加或代替光阻材料。光阻404形成為足夠保持其輪廓的厚度，同時將介電層402圖案化，但是並未形成得太厚，以防止在可能使用微影系統和程序的情況下，微影圖案化為最小尺寸(即，臨界尺寸)。當開發時，光阻可形成通孔或線圖案406。通孔或線406的寬度範圍可以為30至100nm。
參照圖4B，溝槽408形成在介電層402中。在實施例中，各向異性電漿蝕刻處理被用來選擇性地對於光阻層404將溝槽408圖案化於介電層402中。光阻材料和介電材料之間大於5到1的選擇性是合意的。換句話說，去除介電層402的速率應是光阻的侵蝕的速率的5倍以上，以建立其寬度不明顯地大於原始通孔或線寬度406的溝槽。電漿蝕刻程序中利用的化學蝕刻劑將取決於被刻蝕的介電材料，並且可以包含但不限於CHxFy、O2、Ar、N2和CF4溝槽408的側壁角度可以在一或多個實施例進行定制，以取決於所採用如本領域眾所皆知的蝕刻條件的類型而從80至90度變化。對於給定的溝槽尺寸，錐形側壁可以容納可能通常不共形填充的金屬的沉積，即使它們顯現機械、化學或電氣的優點。例如，諸如可在本發明中使用的Co或Ta的金屬通常是使用物理氣相沉積(PVD)或化學氣相沉積(PVD)技術來配置。用於形成互連的目的，溝槽深度範圍可為100至200nm。抑制諸如產生於導電填充層的特定沉積技術的鍵孔和接縫的特性的需求也可能決定了溝槽的深度。
圖4C顯示在基於電漿的光阻去除處理、電漿灰化或者僅僅灰處理之後，圖4B的結構。可包含含有O2、H2/N2氣體的灰處理對於介電層402選擇性地去除光阻404。濕式化學清潔程序或濕式清潔隨後被利用以去除在各向異性電漿蝕刻和灰處理期間產生的任何殘留物和缺陷。在一個實施例中，含有緩衝的氫氟酸的混合物被用來 去除殘留物以盡量減少溝槽408的寬度增加。在一個實施例中，溝槽408的底部是平坦的，但也可根據採用的濕式清潔化學物而形成曲面。
在濕式清潔處理之後，如圖4D所示，在溝槽中設置厚度範圍為5至10nm的擴散屏障層410。可被使用的合適屏障層材料的範例包括但不限於鈷、鉭、氮化鉭和釕。諸如原子層沉積(ALD)、物理氣相沉積(PVD)或化學氣相沉積(CVD)的當今可商用的沉積技術可被利用。在實施例中，擴散屏障層410被沉積在整個晶圓表面上，填充到薄溝槽408且覆蓋整個晶圓表面。
參考圖4E，其顯示在導電填充層412e沉積之後，圖4D的結構。導電填充層412e沉積在整個晶圓表面上，填充到薄溝槽開口中。通常，溝槽408中的導電填充層的最上水平面比介電質402的最上水平面高40至60nm。適於導電填充層412e的材料可包含Cu或Al。可能影響設置的導電填充層的量的額外因素包含：(i)範圍從100至200nm的溝槽深度，(ii)範圍從30至100nm的溝槽寬度，(iii)所需的覆蓋量，以及(iv)產生於材料選擇和利用的填充技術而抑制溝槽408中的導電填充層的特性的需求。
如在圖4F中所示，溝槽可以是在所有側面上內襯於擴散屏障層401且填充有導電填充層的線或通孔。在實施例中，介電層402、擴散屏障410和導電填充層412f的共面或實質上共面的最上表面是進行以去除導電填 充層412e和擴散屏障層410的導電填充材料覆蓋的平面化或研磨處理的結果。平面化處理停止於底層介電層402上並在溝槽408的開口中留下導電填充層412f和屏障層410。因此，在平面化之後，層410和404被完全從晶圓的上表面被去除。在一個實施例中，導電填充層412f、屏障層410和介電質402的相對研磨速率可以是相同或幾乎相同的，而在溝槽內側，導電填充層412f沒有明顯的凹陷。再者，在一或多個實施例中，導電填充層412f係由導電填充材料和研磨粗糙度的粒徑的組合來確定。
圖5A至5H顯示根據本發明的實施例的製造圖1A中所示的結構的一連串處理操作。
圖5A顯示在將導電填充層506濕式化學凹陷510之後，圖4F的結構。在一個實施例中，將導電填充層506凹陷的處理對於擴散屏障層504和介電層502是選擇性的。換句話說，在將導電填充層506凹陷期間，很少或幾乎沒有蝕刻擴散屏障層504或介電質502。用於凹陷處理的濕式化學物質可以包含但不限於以下物質：HNO3、HCl、FeCl3和H2O的混合物、和含有NH3和H2O的混合物。在實施例中，銅填充層的總凹部510範圍可為15至20nm以容納隨後的處理操作。
圖5B顯示在導電填充層506的凹陷上表面上、擴散屏障層504的最上部分上與介電層502上沉積導電覆蓋層509之後，圖5A的結構。介電層502係沉積在基板500上。在實施例中，導電覆蓋層508係沉積在整個 晶圓表面上、將凹部510填充。覆蓋材料可包含但不限於Ta、TaN和Ru。影響覆蓋材料的選擇的因素可以包含在蝕刻記憶體元件和最小化任何電阻期間的離子轟擊的阻力。在實施例中，導電覆蓋層509的沉積厚度可以為導電填充層506的凹部510的深度的1.5至2倍，以減輕潛在的研磨凹陷效果。
參見圖5C，導電覆蓋層508係形成在導電填充層506之上。導電覆蓋層的側向部分係與擴散屏障層504接觸。在實施例中，研磨處理去除沉積在介電層502的表面上的導電覆蓋層508的覆蓋層。因此，在CMP之後，導電覆蓋層508僅在導電填充層506的最上部分被留下且相鄰於擴散屏障層504。在實施例中，所得的導電覆蓋層適於兩個競爭的需求：(i)足夠薄以使導電互連的淨電阻不被增加，以及(ii)足夠厚以使其可以在後續的處理操作期間提供保護。在實施例中，3至10nm範圍的覆蓋層在跨晶圓研磨均勻性中給定容差。導電覆蓋層506、擴散屏障層504和介電質502的共面性可有助於實現均勻的表面以供後續層的沉積。
如圖1A中所示，互連結構512因此被形成用作用於在其上形成記憶體元件101的基礎。
圖5D顯示在隨後層的依序沉積之後，在實施例中圖5E的結構。首先，底部電極層514被設置在整個晶圓表面上。在一或多個實施例中，底部電極層514為諸如但不限於TiN、Ru、TaN或W的材料。其次，包含自 由磁性層、穿隧層和固定磁性層的記憶體裝置堆疊516沉積在底部電極514上。包含固定和自由磁性層的材料包含但不限於CoFe、CoFeB、Pt、IrMn和Co-Pd多層，並且可以具有30至100nm範圍的總厚度。在一個實施例中，穿隧層是MgO，且具有1nm的厚度。其次，記憶體裝置堆疊由具有50至100nm的厚度的頂部電極層518覆蓋，並且包含諸如Ta、TaN或Ta-Ru多層。光阻層520係沉積在頂部電極上且形成為含有離散光阻區域的掩模。光阻區域520各限定單一記憶體裝置將最終形成的位置。在一或多個實施例中，頂部電極層518的厚度被選擇以用於其能力(i)以給定厚度的光阻被圖案化(ii)提供硬掩模以抵擋記憶體裝置堆疊516、介電間隔件和底部電極層514的蝕刻期間的侵蝕。
再次參照圖5D，在實施例中，頂部電極層518和導電覆蓋層508可以是諸如Ta的相同材料，且底部電極可以是TiN。在另一個實施例中，頂部電極層518係由適於與記憶體裝置516中的固定或自由層電接觸的材料或材料堆疊所組成。在實施例中，頂部電極層518是地形平滑電極，該層518具有適於良好導電性的厚度，但幾乎沒有柱狀結構形成，否則會致使粗糙的頂表面。這樣的地形平滑電極可以在結構上被稱為非晶的。
參考圖5E，各向異性電漿蝕刻處理被用於傳輸圖5C中的結構的光阻點520的輪廓到頂部電極層518中，接著到記憶體裝置堆疊516中。在一個實施例中，該 光阻點可以在頂部電極層518被完全蝕刻的時候充分消耗。在另一個實施例中，直到記憶體裝置層516的最上表面被暴露，光阻點520的一部分可以保留，但在底部電極514被暴露時被消耗掉。應注意的是，可能來自記憶體裝置刻蝕期間光阻和蝕刻副產物之間的相互作用的聚合物薄膜可能會附著到頂部電極518和記憶體裝置516的側壁部分。如果這種聚合物層的部分具有金屬部件，裝置效能可以被顯著降低。因此，通常希望在蝕刻記憶體裝置層516之前去除光阻層520。在一些實施例中，光阻520可以在頂部電極層518被圖案化之後直接被灰化。在這樣的實施例中，記憶體裝置層516中的磁性材料使用本領域中眾所皆知的RIE電漿蝕刻技術、利用頂部電極層518作為硬掩模並停止於(或至多部分地蝕刻到)底部電極金屬層514接著被刻蝕。
在一個實施例中，在記憶體裝置層516被蝕刻和底部電極514被暴露之後，在晶圓表面覆蓋有介電間隔件層524。在實施例中，如圖5F中所示，接在記憶體裝置刻蝕之後、但破壞真空之前，介電間隔件層524的沉積可被執行。在本領域中已知為原位沉積的這種程序可氣密地密封裝置且潛在地減少空氣暴露之後的敏感磁性層氧化。用於介電間隔件層518的一些材料包含氮化矽、矽碳化物、矽氮氧化物和碳摻雜的矽氮氧化物。介電間隔件的厚度的範圍可以為10至40nm，其值可能部分地由頂部電極518和記憶體裝置516的橫截面輪廓來決定。在實施例 中，記憶體裝置516和頂部電極518的側壁是傾斜在75至90度之間，該介電間隔件可能需要是更厚的，以允許在電漿蝕刻之後的足夠介電間隔件覆蓋。
圖5G顯示介電間隔件524的各向異性電漿蝕刻之後，圖5F的結構。在本發明的實施例中，矽氮化物或矽氮氧化物介電間隔件是利用包含CHF3和O2和Ar/CH2F2和C4F8和Ar和O2的化學物蝕刻的反應性離子。在蝕刻之後，頂部電極518的最上部和側壁部分與底部電極514的最上表面被露出。在實施例中，使用含有化學物質的氟的活性自由基來圖案化介電材料也致使金屬膜，如TiN、Ta、TaN和W的蝕刻。對於保留頂部電極層518的需要可能會致使利用改良間隔件過度蝕刻處理。在一個這樣的實施例中，過度蝕刻處理具有(i)主要蝕刻時間的20%至30%的持續時間，以及(ii)反應物的降低的離子能量被用來平緩清理在整個晶圓表面上的介電間隔件524。介電間隔件524和頂部電極層518之間，以及介電間隔件524和底部電極層514之間10：1的蝕刻選擇性可以是足夠用來完全蝕刻10nm至40nm厚度的介電間隔件。應當理解的是，沿著記憶體裝置層516和頂部電極518的側壁的介電間隔件層524的高度取決於間隔件過度蝕刻程序的持續時間。在實施例中，介電間隔件層524可以在向頂部電極層518的側壁中途上延伸，以便在蝕刻之後覆蓋在圖5G所示的介面525。
圖5H中的結構512顯示在底部電極514的各 向異性電漿蝕刻之後，圖5G的結構。在實施例中，一種這樣的電漿蝕刻與六種不同的材料表面相互作用。這些的層中的三個暴露於底部電極蝕刻起始時，即(i)頂部電極518，(ii)介電間隔件524和(iii)底部電極層514。一旦底部電極層514已經被完全圖案化，三個以上的層被進一步暴露，即(vi)導電覆蓋層504，(v)擴散屏障層504和(vi)介電層502。將要利用的蝕刻劑的類型和組合的蝕刻的物理或化學性質，蝕刻操作的次數和每一次操作的持續時間對於圖案化底部電極層514是一些重要的參數。在實施例中，TiN底部電極層514的選擇性蝕刻可以使用介電質或金屬硬掩模來進行。在這樣的實施例中，含有Cl2和Ar的多操作電漿蝕刻被用來對於Ta頂部電極層518和介電間隔件層524選擇性地蝕刻TiN底部電極層514。朝向底部電極的端部的蝕刻程序中，控制該反應離子的轟擊能量的因素的電漿偏移功率可以被減少，以減輕在底部電極層514之下的層的蝕刻損害。在實施例中，低偏壓的電漿蝕刻可以將錐形添加到底部電極514的輪廓且將寬度Wbe增加6至10nm。在實施例中，其中導電覆蓋層508係由與頂部電極518相同的材料組成，在底部電極514的蝕刻期間，高的蝕刻選擇性可以允許導電覆蓋層508薄至3至5nm。
如在圖5I所示，底部電極層514也可以使用對底層薄膜實體溫和的眾所皆知的濕式蝕刻處理來進行化學凹陷。在利用這樣一種濕式蝕刻處理的實施例中；覆蓋 層的厚度為2至3nm並大都藉由在研磨程序中的跨晶圓容差來確定。此外，在實施例中，如圖5I中所示，實體地溫和於電漿蝕刻的濕式蝕刻程序可以潛在地致使底部電極層514中的底切。由於濕式化學底切蝕刻，底部電極514的寬度Wbe可以比記憶體裝置516的寬度Wme小。應當理解的是，由於記憶體裝置516的大小是由該裝置中的穿隧層的寬度(在此實施例中，Wme)來決定。因此，底部電極的寬度Wbe中的小變化可能不會不利地影響提供的裝置效能，這樣的變化沒有影響底部電極層514中的電阻。
應當注意的是，減少暴露於電漿或濕式蝕刻的給定結構中的層的數量可提供增加的處理靈活性。根據本發明的實施例，再次參考圖1B，擴散屏障層104被導電覆蓋層108覆蓋。
圖6A至6D顯示根據本發明的實施例代表製造圖1B中描述的結構的方法的各種操作的橫截面圖。
圖6A顯示圖4F的結構，其中擴散屏障層604和導電填充層606被凹陷，使得擴散屏障層604和導電填充層606的最上表面為共面或實質上共面。根據實施例，凹陷的順序可以用三種方式之一進行：(i)導電填充層可以首先被凹陷，接著是擴散屏障層(ii)擴散屏障層首先被凹陷，接著是導電覆蓋層，以及(iii)擴散屏障層和導電覆蓋層可以同時被凹陷。在一個實施例中，利用濕式化學品來選擇性地對銅填充層凹陷Ta或Ru擴散屏障 層，且介電層包含但不限於過氧化氫混合物。在一個這樣的實施例中，擴散屏障層604和導電填充層的凹部610為10至20nm。圖6B顯示在導電覆蓋層609於擴散屏障層604上、導電填充層606上，且沿著介電層602的最上表面上的側壁且在介電層602的最上表面上沉積之後，圖6A的結構。
參見圖6C，導電覆蓋層608係形成在導電填充層606的最上表面和擴散屏障層604的最上表面上。導電覆蓋層的側向部分係與介電層602接觸。在實施例中，研磨處理去除沉積在介電層602的表面上的導電覆蓋層608的覆蓋層。因此，在CMP之後，導電覆蓋層608僅在導電填充層606的最上部和擴散屏障層604的最上表面上留下。在實施例中，所得的導電覆蓋層容納兩個競爭的需求，(i)足夠薄以使得導電互連的淨電阻不增加，以及(ii)足夠厚以使得可以在隨後的處理操作期間提供保護。在實施例中，範圍為3至10nm的覆蓋層賦予在跨晶圓研磨均勻性中的容差。導電覆蓋層606、擴散屏障層604和介電質602的共面性可以協助實現均勻的表面以供後續層的沉積。在實施例中，研磨處理關於多配方處理，其中第一配方針對去除在場域中各處的導電覆蓋層。利用介電層602的非常緩慢的研磨速率，導電覆蓋層608可被過度研磨、局限溝槽內的材料。利用顯著不同的研磨漿料的第二研磨配方接著可以將導電覆蓋層608研磨至與介電層602共面(或充分地共面)的程度。這種多配方處理還 可以減少在介電層602和金屬層608之間的垂直接縫622處的邊緣缺陷。在圖6C中顯示的橫截面圖中，導電覆蓋層608橫跨導電互連的範圍保持均勻。
再次參照圖6D，記憶體元件624係形成在導電覆蓋層608的部分上和介電層602的部分上。在各向異性的電漿蝕刻被用來圖案化底部電極614的實施例中，蝕刻劑轟擊頂部電極616、導電覆蓋層608和介電質602。在實施例中，如果在底部電極614被電漿蝕刻、濕式蝕刻或者兩者的組合圖案化時，垂直接縫622未被侵蝕，則擴散屏障層604和導電填充層606皆被保護。可以理解的是，如果擴散屏障層在處理期間被保護，則材料的選擇可以進一步被放寬，只要求(i)作為銅遷移屏障，以及(ii)對於銅膜選擇性地凹陷係滿足。
而在圖6A的實施例中所示的擴散屏障層604的最上部分係與導電填充層共面，在其他實施例中，擴散屏障層604的最上部係稍高於或稍低於導電填充層606的水平面。
在本發明的實施例中，即使具有擴散屏障層604和導電填充層606之間的相對高度差，導電覆蓋層608仍然可以封裝這兩層。以圖4F的結構為起點，圖7A顯示擴散屏障層704的最上表面是介電質702的最上表面710與導電填充層706的最上表面720之間的凹陷部分路徑以形成T形凹部730的實施例。將擴散屏障層704和導電填充層706凹陷的操作順序如本文結合圖6A所討論 的。在實施例中，在介電質702的最上表面的水平面之下的擴散屏障層中的10nm凹部可藉由濕式蝕刻程序來可控制地實現。此外，在一個實施例中，擴散屏障層704的最上部分的輪廓是平的，但在另一個實施例中，擴散屏障層704的最上部分也可以由逐步的錐形組成。圖7B中的互連結構730顯示在將設置於溝槽中且在介電層702的表面上的導電覆蓋層704填充和平面化之後，圖7A的結構。導電覆蓋層708將擴散屏障層704和導電填充層706封裝，並形成T形圖案。根據本實施例，擴散屏障層704上的導電覆蓋層厚度小於導電填充層706上的厚度。
以圖4F的結構為起點，圖8A顯示擴散屏障層804的最上部分係凹陷在導電填充層806的最上表面820之下的實施例。在一個實施例中，導電填充層806的最上表面820之下的擴散屏障層802中範圍為10至20nm的凹部可控制地藉由濕式蝕刻處理來實現。圖8B中的互連結構840顯示在將設置於溝槽中且在介電層802的表面上的導電覆蓋層808填充和研磨之後，圖8A的結構。導電覆蓋層808將擴散屏障層804和導電填充層806封裝。根據本實施例，擴散屏障層804上的導電覆蓋層厚度大於導電填充層806上的厚度。在圖7B中是相反的。
有關本文中所描述的一或多個實施例，可以理解的是，傳統的DRAM記憶體面臨嚴峻的縮放問題，因此，在電子工業中，正在積極探索其它類型的記憶體裝置。一個未來競爭者是MRAM裝置。本文描述的實施例 包含經由新穎導電互連覆蓋方案將MRAM記憶體元件嵌入邏輯電晶體的製造方法。描述的實施例可以有利的用於關於具有嵌入式記憶體陣列的邏輯處理器的製造的處理方案。
雖然關於圖1A所描述的導電互連係設置在溝槽中，在關於圖3C所描述的其它實施例中，導電互連可以包含在通孔結構中。圖10顯示記憶體元件1004，其形成在設置於通孔中且與設置在基板1005上的邏輯電晶體1030整合的導電互連1002上。在一個這樣的實施例中，記憶體元件1004係形成在由覆蓋導電填充層1010的導電覆蓋層1008組成的導電互連1002。在一個這樣實施例中，導電互連係直接設置在連接到電晶體的汲極端的導電接觸結構1012。
在實施例中，底層半導體基板1005表示用於製造積體電路的一般工件對象。半導體基板通常包含晶圓或其他矽片或另一種半導體材料。合適的半導體基板包含但不限於：單晶矽、多晶矽和絕緣體上矽(SOI)，以及由其它半導體材料形成的類似基板。基板還可以包含半導體材料、金屬、介電質、摻雜物，以及在半導體基板中常見的其他材料。
在實施例中，與基板1005相關的電晶體是在基板1005上製造的金屬氧化物半導體場效應電晶體(MOSFET或簡稱MOS電晶體)。在本發明的各種實現中，MOS電晶體可以是平面電晶體、非平面電晶體，或 兩者的組合。非平面電晶體包含諸如雙閘極電晶體和三閘極電晶體的FinFET電晶體，以及諸如nm帶和nm線電晶體的迴繞式或全繞式閘極電晶體。
在實施例中，基板1005的MOS電晶體1030中的每一個包含至少由兩個層，閘極介電層和閘極電極層形成的閘極堆疊。閘極介電層可以包含一個層或多個層的堆疊。一或多個層可包含氧化矽、二氧化矽(SiO2)和/或高k介電材料。高k介電材料可以包含諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅的元素。可在閘極介電層中使用的高k材料的範例包含但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭和鉛鋅鈮酸鹽。在一些實施例中，可以在閘極介電層上進行退火處理，以在使用高k材料時提高其品質。
基板1005的每個MOS電晶體的閘極電極層係形成在閘極介電層上，並且可以由至少一個P型功函數金屬或N型功函數金屬組成，其取決於電晶體是否為PMOS或NMOS電晶體。在一些實現中，閘極電極層可以由兩個或多個金屬層的堆疊組成，其中一或多個金屬層是功函數金屬層且至少一個金屬層是導電填充層。
對於PMOS電晶體，可以被用於閘極電極的金屬包含但不限於釕、鈀、鉑、鈷、鎳，以及導電金屬氧化物，例如，氧化釕。P型金屬層將致使具有約4.9電子 伏特至約5.2電子伏特之間的功函數的PMOS閘極電極形成。對於NMOS電晶體，可以被用於閘極電極的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金，和這些金屬的碳化物，如碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁。N型金屬層將致使具有約3.9電子伏特至約4.2電子伏特之間的功函數的NMOS閘極電極形成。
在一些實現中，閘極電極可以由“U”形結構組成，其包含基本上平行於基板的表面的底部與基本上垂直於基板的頂表面的兩個側壁部分。在另一實現中，形成閘極電極的金屬層中的至少一個可以簡單地是基本上平行於基板的頂表面，並且不包含基本上垂直於基板的頂表面的側壁部分的平面層。在本發明的其它實施例中，閘極電極可包含U形結構和平面、非U形結構的組合。例如，閘極電極可以包含形成於一或多個平面、非U形層上的一或多個U形金屬層。
在本發明的一些實現中，一對側壁間隔件可在托住閘極堆疊的閘極堆疊之相對側上形成。側壁間隔件可以由下列材料來形成，諸如氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽，和氮氧化矽。用於形成側壁間隔件的程序在本領域中是眾所周知的，並且通常包含沉積和蝕刻程序操作。在替代實施例中，可以使用複數個間隔件對，例如，兩對、三對或四對的側壁間隔件可在閘極堆疊的相對兩側形成。
如在本領域中眾所皆知的，源極和汲極區是 相鄰於每個MOS電晶體的閘極堆疊在基板內形成的。源極和汲極區通常使用植入/擴散程序或者蝕刻/沉積程序來形成。在前者的程序中，摻雜劑如硼、鋁、銻、磷或砷可以離子植入到基板以形成源極和汲極區。使摻雜物活化並致使它們進一步擴散到基板的退火程序通常在離子佈植程序之後。在後者的程序中，基板可以首先被蝕刻以形成在源極和汲極區的位置處的凹部。接著磊晶沉積程序可以進行以將凹部填充被用於製造源極和汲極區的材料。在一些實現中，源極和汲極區可使用的矽合金，諸如矽鍺或矽碳化物來製造。在一些實現中，磊晶沉積矽合金可利用諸如硼、砷或磷的摻雜物來原地摻雜。在進一步的實施例中，可以使用一或多個替代的半導體材料，諸如鍺或III-V族材料或合金來形成源極和汲極區。並且在其它實施例中，金屬和/或金屬合金的一或多個層可用於形成源極和汲極區。
圖11顯示根據本發明實施例的電子系統1100的方塊圖。電子系統1100可對應於，例如，可攜式系統、電腦系統、程序控制系統，或利用處理器和相關記憶體的任何其他系統。電子系統100可以包含微處理器1102(具有處理器1104和控制單元1106)、記憶體裝置1108，以及輸入/輸出裝置1110(應理解的是，電子系統1100在各種實施例中可具有複數個處理器、控制單元、記憶體裝置單元和/或輸入/輸出裝置)。在一個實施例中，電子系統1100具有一組限定將由處理器1104對資料 執行的操作，以及處理器1104、記憶體裝置1108和輸入/輸出裝置1110之間的其他交易之指令。控制單元1106藉由通過一組致使指令從記憶體裝置1108被檢索並執行的操作之循環來協調處理器1104、記憶體裝置1108和輸入/輸出裝置1110的操作。如本文所述，記憶體裝置1108可包含整合進邏輯處理器的STT-MRAM記憶體陣列。如圖11所示，在實施例中，記憶體裝置1108被嵌入在微處理器1102之中。
圖12顯示根據本發明的一個實施例的計算裝置1200。計算裝置1200容納板1202。板1202可包括多個部件，包括但不限於處理器1204和至少一個通訊晶片1206。處理器1204可以被物理地和電性地耦接到板1202。在一些實現中，至少一個通訊晶片1206也可以被物理地和電性地耦接到板1202。在另外的實現中，通訊晶片1206可以是處理器1204的一部分。
取決於其應用，計算裝置1200可以包括可以或可以不被物理地和電性地耦接到板1202的其他部件。這些其他部件可以包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機和大容量儲存裝置(如硬碟、光碟(CD)、數 位多功能光碟(DVD)等)。
通訊晶片1206可以致使用於資料傳送往來於計算裝置1200的無線通訊。用語“無線”及其衍生詞可以用於描述電路、裝置、系統、方法、技術、通訊通道等，其可藉由非固態媒體、藉由使用調製的電磁輻射來傳送資料。該用語不暗示相關的裝置不包含任何佈線，儘管在一些實施例中它們可能沒有。通訊晶片1206可以實現任何數目的無線標準或協議，其包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽，其衍生物以及那些被指定為3G、4G、5G和之後的任何其它無線協定。計算裝置1200可以包括複數個通訊晶片1206。例如，第一通訊晶片1206可專用於短範圍無線通訊，例如Wi-Fi和藍芽，並且第二通訊晶片1206可專用於長範圍無線通訊如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他。
計算裝置1200的處理器1204包含封裝在處理器1204內的積體電路晶粒。在本發明的實施例的一些實現中，該處理器的積體電路晶粒包含一或多個陣列，諸如根據本發明的實施例整合進邏輯處理器、建立的STT-MRAM記憶體陣列。用語“處理器”可以指處理來自暫存器和/或記憶體的電子資料，以將該電子資料轉換成可儲存在暫存器和/或記憶體中的其他電子資料的任何裝置或裝 置的部分。
通訊晶片1206也可以包括封裝在通訊晶片1206內的積體電路晶粒。根據本發明的實施例的其他實現，該通訊晶片的積體電路晶粒包含根據本發明的實施例整合進邏輯處理器、建立的STT-MRAM記憶體陣列。
在進一步的實現中，容納在計算裝置1200內的另一部件可以含有獨立的積體電路記憶體晶粒，其包含一或多個陣列，諸如根據本發明的實施例整合進邏輯處理器、建立的STT-MRAM記憶體陣列。
在各種實現中，計算裝置1200可以是膝上型電腦、小筆電、筆記型電腦、超輕薄電腦、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或者數位錄影機。在另外的實現中，計算裝置1200可以是用於處理資料的任何其它電子裝置。
因此，本發明的一或多個實施例一般關於製造嵌入式微電子記憶體。該微電子記憶體可以是非揮發性的，其中該記憶體甚至可以在不通電時保留所儲存的資訊。本發明的一或多個實施例關於整合進邏輯處理器的STT-MRAM記憶體陣列的製造。這樣陣列可以用來在嵌入式非揮發性記憶體，無論其非揮發性，或作為嵌入式動態隨機存取記憶體(eDRAM)的替代品。例如，這種陣列可用於在給定技術節點內的具競爭性的胞元尺寸之1T- 1X記憶體或2T-1X記憶體(X=電容器或電阻器)。
圖13顯示包括本發明的一或多個實施例的中介層1300。中介層1300是用於將第一基板1302橋接到第二基板1304的居間基板。第一基板1302可以例如是積體電路晶粒。第二基板1304可以例如是記憶體模組、電腦主機板或另一積體電路晶粒。通常，中介層1300的目的是散佈連接到更寬的間距或將連接重新路由到不同的連接。例如，中介層1300可以將積體電路晶粒耦接到可以隨後被耦接到第二基板1304的球閘陣列(BGA)1306。在一些實施例中，第一和第二基板1302/1304被附接到中介層1300的相對側。在其它實施例中，第一和第二基板1302/1304被附接到中介層1300的相同側。並且在進一步的實施例中，三個或更多的基板係藉由中介層1300的方式被互連。
中介層1300可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料或聚合物材料，如聚酰亞胺形成。在進一步的實現中，中介層可以由可以替代包括上述在半導體基板中使用的相同材料，如矽、鍺以及其它III-V族和IV族的材料的剛性或柔性材料來形成。
中介層可以包括金屬互連1308和通孔1310，其包含但不限於穿矽通孔(TSV)1312。中介層1300可以進一步包括嵌入式裝置1314，其包括被動和主動裝置。這樣的裝置包括但不限於電容、解耦電容、電阻、電感、熔斷器、二極體、變壓器、感測器和靜電放電 (ESD)裝置。更複雜的裝置，如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器和MEMS裝置也可以在中介層1300上形成。根據本發明的實施例，本文揭露的設備或程序可以用於製造中介層1300。
因此，本文中描述的實施例包含用於整合磁性隨機存取記憶體(MRAM)裝置的互連覆蓋程序的方法及所得結構。
在實施例中，一種記憶體結構，包含設置在基板上的介電層的溝槽中之互連，該互連包含設置在到該介電層的最上表面的該溝槽的底部並沿著該溝槽的側壁之擴散屏障層、設置在該擴散屏障層和凹陷於該介電層的該最上表面和該擴散屏障層的最上表面之下的導電填充層，以及設置在該導電填充層上和該擴散屏障層的側壁部分之間的導電覆蓋層。記憶體元件係設置在該互連的該導電覆蓋層上。
在一個實施例中，該導電覆蓋層的最上表面係與該擴散屏障層的該最上表面和該介電層的該最上表面共面或實質上共面。
在一個實施例中，該導電覆蓋層包含從由鉭、氮化鉭、鈦和釕組成的群組中選出的材料。
在一個實施例中，該擴散屏障層包含從由鈷、鉭和釕組成的群組中選出的材料。
在一個實施例中，該導電填充材料包含銅。
在一個實施例中，該記憶體元件的對稱軸係 與該導電互連的對稱軸偏移。
在一個實施例中，該記憶體元件包含設置在該導電覆蓋層的一部分、該導電擴散屏障層的一部分和該介電層的一部分上的導電底部電極。固定磁性層係設置在該導電底部電極的一部分上，穿隧層係設置在該固定磁性層上，自由磁性層係設置在該穿隧層上，頂部電極係設置在該自由磁性層上，以及圍繞該固定磁性層、該穿隧層、該自由磁性層的介電間隔件。該介電間隔件從該底部電極的上表面延伸到該頂部電極。
在一個實施例中，該頂部電極層和該導電覆蓋層為相同的材料，該材料從由鉭和氮化鉭組成的群組中選出。
在實施例中，一種記憶體結構，包含設置在基板上的介電層的溝槽之互連。該互連包含設置在該溝槽的底部並沿著該溝槽的側壁且凹陷於該介電層的該最上表面之下的擴散屏障層、設置在該擴散屏障層上且凹陷於該介電層的該最上表面之下的導電填充層，以及設置在該導電填充層上、該擴散屏障層上和該介電層的側壁部分之間的導電覆蓋層。記憶體元件係設置在該互連的該導電覆蓋層上。
在一個實施例中，該導電覆蓋層的最上表面係與該介電層的該最上表面共面或實質上共面。
在一個實施例中，該擴散屏障層的最上表面係與該導電填充層的最上表面共面或實質上共面。
在一個實施例中，該擴散屏障層的最上表面係凹陷於該導電填充層的最上表面之下。
在一個實施例中，該擴散屏障層的最上表面係在該導電填充層的最上表面之上。
在一個實施例中，該導電覆蓋層包含從由鉭、氮化鉭、鈦、鉭和釕組成的群組中選出的材料。
在一個實施例中，該導電擴散屏障層包含從由鈷、鉭和釕組成的群組中選出的材料。
在一個實施例中，該導電填充材料包含銅。
在一個實施例中，該記憶體裝置的對稱軸係與該互連的對稱軸偏移。
在一個實施例中，該記憶體元件包含設置在該導電覆蓋層的一部分和該介電層的一部分上的導電底部電極、設置在該導電底部電極的一部分上的固定磁性層、直接設置在該固定磁性層上的穿隧層、設置在該穿隧層上的自由磁性層、設置在該自由磁性層上的頂部電極，以及圍繞該固定磁性層、該穿隧層和該自由磁性層的介電間隔件。該介電間隔件從該底部電極的上表面延伸到該頂部電極。
在一個實施例中，該頂部電極層和該導電覆蓋層為相同的材料，該材料從由鉭和氮化鉭組成的群組中選出。
在實施例中，一種製造記憶體結構的方法包含形成在基板之上的介電層中的溝槽、形成沿著該溝槽的 側壁和在該溝槽的底部上的擴散屏障層、形成直接在該溝槽中的該擴散屏障層上的導電填充層，使該介電層的最上表面之下的該導電填充層凹陷、形成直接在該導電填充層上的該溝槽中的導電覆蓋層，以及形成該導電覆蓋層上的記憶體元件。
在一個實施例中，該凹陷進一步包含使該介電層的該最上表面之下的該擴散屏障層凹陷。
在一個實施例中，其中該凹陷進一步包含使該導電填充層的最上表面之上的該擴散屏障層凹陷。
在一個實施例中，其中該凹陷進一步包含使該導電填充層的最上表面之下的該擴散屏障層凹陷。
在一個實施例中，形成該記憶體元件包含電漿蝕刻設置在記憶體裝置上的頂部電極、該記憶體裝置的元件、介電間隔件和導電底部電極，其中該導電覆蓋層的一部分係暴露於該電漿蝕刻。
100A‧‧‧記憶體結構
101‧‧‧記憶體元件
102A‧‧‧導電互連
103‧‧‧溝槽
104‧‧‧介電層
105‧‧‧基板
106A‧‧‧擴散屏障層
107‧‧‧導電填充層
108A‧‧‧導電覆蓋層
109‧‧‧最上表面
110‧‧‧凹部
113‧‧‧最上表面
114‧‧‧底部電極
115‧‧‧記憶體裝置
116‧‧‧介電間隔件
117‧‧‧頂部電極
120‧‧‧垂直接縫
125‧‧‧垂直接縫

Claims (24)

  1. 一種記憶體結構，包含：設置在基板上的介電層的溝槽中之互連，該互連包含設置在到該介電層的最上表面的該溝槽的底部並沿著該溝槽的側壁之擴散屏障層、設置在該擴散屏障層和凹陷於該介電層的該最上表面和該擴散屏障層的最上表面之下的導電填充層，以及設置在該導電填充層上和該擴散屏障層的側壁部分之間的導電覆蓋層；以及設置在該互連的該導電覆蓋層上的記憶體元件。
  2. 如申請專利範圍第1項的記憶體結構，其中該導電覆蓋層的最上表面係與該擴散屏障層的該最上表面和該介電層的該最上表面共面或實質上共面。
  3. 如申請專利範圍第1項的記憶體結構，其中該導電覆蓋層包含從由鉭、氮化鉭、鈦和釕組成的群組中選出的材料。
  4. 如申請專利範圍第1項的記憶體結構，其中該擴散屏障層包含從由鈷、鉭和釕組成的群組中選出的材料。
  5. 如申請專利範圍第1項的記憶體結構，其中該導電填充材料包含銅。
  6. 如申請專利範圍第1項的記憶體結構，其中該記憶體元件的對稱軸係與該導電互連的對稱軸偏移。
  7. 如申請專利範圍第1項的記憶體結構，其中該記憶體元件包含：設置在該導電覆蓋層的一部分、該導電擴散屏障層的 一部分和該介電層的一部分上的導電底部電極；設置在該導電底部電極的一部分上的固定磁性層；設置在該固定磁性層上的穿隧層；設置在該穿隧層上的自由磁性層；設置在該自由磁性層上的頂部電極；以及圍繞該固定磁性層、該穿隧層、該自由磁性層的介電間隔件，該介電間隔件從該底部電極的上表面延伸到該頂部電極。
  8. 如申請專利範圍第7項的記憶體結構，其中該頂部電極層和該導電覆蓋層為相同的材料，該材料從由鉭和氮化鉭組成的群組中選出。
  9. 一種記憶體結構，包含：設置在基板上的介電層的溝槽之互連，該互連包含設置在該溝槽的底部並沿著該溝槽的側壁且凹陷於該介電層的該最上表面之下的擴散屏障層、設置在該擴散屏障層上且凹陷於該介電層的該最上表面之下的導電填充層，以及設置在該導電填充層上、該擴散屏障層上和該介電層的側壁部分之間的導電覆蓋層；以及設置在該互連的該導電覆蓋層上的記憶體元件。
  10. 如申請專利範圍第9項的記憶體結構，其中該導電覆蓋層的最上表面係與該介電層的該最上表面共面或實質上共面。
  11. 如申請專利範圍第9項的記憶體結構，其中該擴散屏障層的最上表面係與該導電填充層的最上表面共面或 實質上共面。
  12. 如申請專利範圍第9項的記憶體結構，其中該擴散屏障層的最上表面係凹陷於該導電填充層的最上表面之下。
  13. 如申請專利範圍第9項的記憶體結構，其中該擴散屏障層的最上表面係在該導電填充層的最上表面之上。
  14. 如申請專利範圍第9項的記憶體結構，其中該導電覆蓋層包含從由鉭、氮化鉭、鈦、鉭和釕組成的群組中選出的材料。
  15. 如申請專利範圍第9項的記憶體結構，其中該導電擴散屏障層包含從由鈷、鉭和釕組成的群組中選出的材料。
  16. 如申請專利範圍第9項的記憶體結構，其中該導電填充材料包含銅。
  17. 如申請專利範圍第9項的記憶體結構，其中該記憶體裝置的對稱軸係與該互連的對稱軸偏移。
  18. 如申請專利範圍第9項的記憶體結構，其中該記憶體元件包含：設置在該導電覆蓋層的一部分和該介電層的一部分上的導電底部電極；設置在該導電底部電極的一部分上的固定磁性層；直接設置在該固定磁性層上的穿隧層；設置在該穿隧層上的自由磁性層；設置在該自由磁性層上的頂部電極；以及 圍繞該固定磁性層、該穿隧層和該自由磁性層的介電間隔件，該介電間隔件從該底部電極的上表面延伸到該頂部電極。
  19. 如申請專利範圍第9項的記憶體結構，其中該頂部電極層和該導電覆蓋層為相同的材料，該材料從由鉭和氮化鉭組成的群組中選出。
  20. 一種製造記憶體結構的方法，該方法包含：形成在基板之上的介電層中的溝槽；形成沿著該溝槽的側壁和在該溝槽的底部上的擴散屏障層；形成直接在該溝槽中的該擴散屏障層上的導電填充層；使該介電層的最上表面之下的該導電填充層凹陷；形成直接在該導電填充層上的該溝槽中的導電覆蓋層；以及形成該導電覆蓋層上的記憶體元件。
  21. 如申請專利範圍第20項的方法，其中該凹陷進一步包含使該介電層的該最上表面之下的該擴散屏障層凹陷，其中該導電覆蓋層係進一步形成在該擴散屏障層上。
  22. 如申請專利範圍第21項的方法，其中該凹陷進一步包含使該導電填充層的最上表面之上的該擴散屏障層凹陷。
  23. 如申請專利範圍第22項的方法，其中該凹陷進一步包含使該導電填充層的最上表面之下的該擴散屏障層 凹陷。
  24. 如申請專利範圍第20項的方法，其中形成該記憶體元件包含電漿蝕刻設置在記憶體裝置上的頂部電極、該記憶體裝置的元件、介電間隔件和導電底部電極，其中該導電覆蓋層的一部分係暴露於該電漿蝕刻。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018087B2 (en) * 2018-04-25 2021-05-25 International Business Machines Corporation Metal interconnects
US10741748B2 (en) * 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
JP7266105B2 (ja) * 2019-02-08 2023-04-27 アプライド マテリアルズ インコーポレイテッド 半導体デバイス、半導体デバイスの製造方法、および処理システム
US11322502B2 (en) * 2019-07-08 2022-05-03 Micron Technology, Inc. Apparatus including barrier materials within access line structures, and related methods and electronic systems
US11133457B2 (en) 2019-09-25 2021-09-28 International Business Machines Corporation Controllable formation of recessed bottom electrode contact in a memory metallization stack
CN112736189A (zh) * 2019-10-14 2021-04-30 上海磁宇信息科技有限公司 一种磁存储器底电极及其制造工艺和磁存储器
US11158574B2 (en) 2019-12-24 2021-10-26 Globalfoundries U.S. Inc. Methods of forming a conductive contact structure to an embedded memory device on an IC product and a corresponding IC product
US11121087B2 (en) 2019-12-24 2021-09-14 Globalfoundries U.S. Inc. Methods of forming a conductive contact structure to an embedded memory device on an IC product and a corresponding IC product
US11672180B2 (en) 2020-08-11 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing
US20220352458A1 (en) * 2021-04-30 2022-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom electrode via and conductive barrier design to eliminate electrical short in memory devices
US11910722B2 (en) * 2021-12-06 2024-02-20 International Business Machines Corporation Subtractive top via as a bottom electrode contact for an embedded memory

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555858B1 (en) * 2000-11-15 2003-04-29 Motorola, Inc. Self-aligned magnetic clad write line and its method of formation
US6709874B2 (en) * 2001-01-24 2004-03-23 Infineon Technologies Ag Method of manufacturing a metal cap layer for preventing damascene conductive lines from oxidation
US6770491B2 (en) 2002-08-07 2004-08-03 Micron Technology, Inc. Magnetoresistive memory and method of manufacturing the same
US7002228B2 (en) * 2003-02-18 2006-02-21 Micron Technology, Inc. Diffusion barrier for improving the thermal stability of MRAM devices
US6812141B1 (en) 2003-07-01 2004-11-02 Infineon Technologies Ag Recessed metal lines for protective enclosure in integrated circuits
JP2005101071A (ja) 2003-09-22 2005-04-14 Sony Corp 磁気メモリ装置及びその製造方法
US7449345B2 (en) * 2004-06-15 2008-11-11 Headway Technologies, Inc. Capping structure for enhancing dR/R of the MTJ device
US7344896B2 (en) * 2004-07-26 2008-03-18 Infineon Technologies Ag Ferromagnetic liner for conductive lines of magnetic memory cells and methods of manufacturing thereof
US7605082B1 (en) 2005-10-13 2009-10-20 Novellus Systems, Inc. Capping before barrier-removal IC fabrication method
JP2008098365A (ja) * 2006-10-11 2008-04-24 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
WO2008065125A1 (en) * 2006-11-29 2008-06-05 Nxp B.V. Fabrication of a diffusion barrier cap on copper containing conductive elements
JP2008211057A (ja) * 2007-02-27 2008-09-11 Toshiba Corp 磁気ランダムアクセスメモリ
JP2010258213A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
CN104218150B (zh) * 2013-06-05 2017-03-22 中芯国际集成电路制造(上海)有限公司 磁性随机存储器单元的形成方法
US20150263267A1 (en) * 2014-03-13 2015-09-17 Hiroyuki Kanaya Magnetic memory and method for manufacturing the same

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