KR20180125950A - Mram 디바이스의 통합을 위한 인터커넥트 캡핑 공정 및 결과적 구조체 - Google Patents

Mram 디바이스의 통합을 위한 인터커넥트 캡핑 공정 및 결과적 구조체 Download PDF

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KR20180125950A
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크리스토퍼 제이. 위에간드
올레그 골론즈카
엠디 토피주르 라만
브라이언 에스. 도일
마크 엘. 독지
케빈 피. 오'브라이언
칸 오구즈
타히르 가니
사티아쓰 수리
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인텔 코포레이션
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Abstract

자기 랜덤 액세스 메모리(MRAM) 디바이스들을 통합하기 위한 인터커넥트 클래딩 공정에 대한 접근법 및 그 결과적 구조체가 설명된다. 일 예에서, 메모리 구조체는 기판 위의 유전체 층의 트렌치에 배치된 인터커넥트를 포함하고, 인터커넥트는 트렌치의 바닥에 그리고 트렌치의 측벽들을 따라 유전체 층의 최상부 표면까지 배치된 확산 장벽 층, 확산 장벽 층 상에 배치되고 유전체 층의 최상부 표면과 확산 장벽 층의 최상부 표면 아래로 리세스된 전도성 충전 층, 및 전도성 충전 층 상에 그리고 확산 장벽 층의 측벽 부분들 사이에 배치된 전도성 캡핑 층을 포함한다. 메모리 소자는 인터커넥트의 전도성 캡핑 층 상에 배치된다.

Description

MRAM 디바이스의 통합을 위한 인터커넥트 캡핑 공정 및 결과적 구조체
본 발명의 실시예들은 집적 회로 제조 분야에 관한 것인데, 특히 자기 랜덤 액세스 메모리(MRAM) 디바이스들을 통합하기 위한 인터커넥트 클래딩(interconnect cladding) 공정을 위한 접근법, 및 결과적 구조체에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도들을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 칩 상에 증가된 수의 메모리 디바이스들을 통합하는 것이 가능하여, 용량이 증가된 제품들의 제조를 이끌어낸다. 그러나, 점점 더 많은 용량에 대한 추구가 쟁점이 없는 것이 아니다. 스케일링에 의해 부과되는 매우 엄격한 공차 요건을 충족시키기 위해 혁신적인 제조 기술에 크게 의존하는 것이 점점 더 중요해지고 있다.
MRAM 디바이스를 갖는 비휘발성 임베디드 메모리, 예를 들어 비휘발성을 갖는 온 칩 임베디드 메모리는 에너지 및 계산 효율을 가능하게 할 수 있다. 그러나, MRAM 디바이스를 패터닝하는 기술적 과제는 오늘날 이 기술의 상업화에 막대한 장애물이 된다. 구체적으로, 대단히 작은 치수 및 피치 크기를 갖는 인터커넥트상으로의 MRAM 디바이스의 정렬, 및 밑에 있는 재료 또는 디바이스 자체에 악영향을 미치지 않으면서 MRAM 디바이스를 에칭하는 것은 프로세스 개발의 몇몇 중요한 영역이다.
이와 같이, MRAM에 기초한 비휘발성 메모리 통합 영역에서 여전히 상당한 개선이 요구된다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른, 전도성 인터커넥트 상에 통합된 MRAM 메모리 소자의 상이한 실시예의 단면도를 예시하는데, 여기서:
도 1a는 인터커넥트 상에 통합된 MRAM 메모리 소자의 단면도를 예시하는데, 여기서 전도성 캡핑 층의 상부는 전도성 충전 층 위에 걸쳐 연장되고;
도 1b는 인터커넥트상에 통합된 MRAM 메모리 소자의 단면도를 예시하는데, 여기서 전도성 캡핑 층은 전도성 충전 층 및 확산 장벽 층 위에 걸쳐 균일하게 연장되고;
도 1c는 인터커넥트 상에 통합된 MRAM 메모리 소자의 단면도를 도시하고, 여기서 전도성 캡핑 층은 전도성 충전 층 및 확산 장벽 층 위에 걸쳐 T자 형상을 형성하고; 및
도 1d는 인터커넥트 상에 통합된 MRAM 메모리 소자의 단면도를 예시하는데, 여기서 확산 장벽 층은 전도성 충전 층의 레벨 아래로 리세스된다.
도 2는 본 발명의 일 실시예에 따른, MRAM 메모리 소자에 대한 재료 층 스택의 단면도를 예시한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른, 유전체 층에 형성된 메모리 소자와 인터커넥트의 조합을 나타내는 평면도를 예시하고, 여기서:
도 3a는 전도성 인터커넥트 라인 상에 형성된 복수의 메모리 소자를 나타내는 평면도를 예시하고, 여기서 메모리 소자의 중심은 인터커넥트의 길이 방향 축으로부터 오프셋되고;
도 3b는 직사각형 인터커넥트 상에 형성된 메모리 소자를 나타내는 평면도를 예시하고, 여기서 메모리 소자의 중심은 인터커넥트의 길이 방향 축 상에 놓여 있고;
도 3c는 원형 인터커넥트 상에 형성된 메모리 소자를 나타내는 평면도를 예시하고, 여기서 메모리 소자의 중심은 인터커넥트의 축으로부터 오프셋되고; 및
도 3d는 원형 전도성 비아 상에 형성된 메모리 소자를 나타내는 평면도를 예시하고, 여기서 메모리 소자의 반경은 인터커넥트의 반경과 거의 동일하고, 메모리 소자의 중심은 인터커넥트의 중심으로부터 오프셋된다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른, 전도성 인터커넥트를 제조하는 방법에서 다양한 공정을 나타내는 단면도를 예시하고, 여기서:
도 4a는 기판 상에 형성된 유전체 층 상에 형성된 레지스트 패턴을 예시하고;
도 4b는 도 4a의 구조체에 레지스트 패턴을 유전체 층으로 전사시키는 데 사용된 에칭 공정이 이어진 후의 구조체를 예시하고;
도 4c는 도 4b의 구조체에 에칭 잔류물을 제거하기 위한 레지스트 스트립 및 세정이 이어진 후의 구조체를 예시하고;
도 4d는 도 4c의 구조체에 전도성 장벽 층의 형성이 이어진 후의 구조체를 예시하고;
도 4e는 도 4d의 구조체에 충전 금속의 형성이 이어진 후의 구조체를 예시하고; 및
도 4f는 도 4e의 구조체에 전도성 장벽 및 전도성 충전 층 상부퇴적을 제거하기 위한 평탄화가 이어진 후의 구조체를 예시한다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따라 도 1a에서 설명된 구조체를 제조하는 방법에서의 다양한 공정을 나타내는 단면도를 예시하고, 여기서:
도 5a는 도 4f의 구조체에 충전 금속의 리세스가 이어진 후의 구조체를 예시하고;
도 5b는 도 5a의 구조체에 전도성 캡핑 재료의 형성이 이어진 후의 구조체를 예시하고;
도 5c는 도 5b의 구조체에 전도성 캡핑 금속 상부 퇴적을 제거하기 위한 평탄화가 이어진 후의 구조체를 예시하고;
도 5d는 도 5c의 구조체에 전도성 하부 전극, 메모리 소자, 상부 전극 층의 형성 및 포토레지스트 층의 패터닝이 이어진 후의 구조체를 예시하고;
도 5e는 도 5d의 구조체에 레지스트 패턴을 상부 전극 층 및 메모리 디바이스 스택에 전사하기 위해 사용되는 에칭 공정 이후의 구조체를 예시하고;
도 5f는 도 5e의 구조체에 메모리 디바이스, 상부 전극 층, 및 전도성 하부 전극을 커버하는 유전체 스페이서 필름의 형성이 이어진 후의 구조체를 예시하고;
도 5g는 도 5f의 구조체에 유전체 스페이서의 이방성 플라즈마 에칭이 이어진 후의 구조체를 예시하고;
도 5h는 도 5g의 구조체에 캡핑 층, 확산 장벽 층 및 유전체 층을 노출시키는 하부 전극의 에칭이 이어진 후의 구조체를 예시하고; 및
도 5i는 도 5g의 구조체에 캡핑 층, 확산 장벽 층 및 유전체 층을 노출시키는 하부 전극의 습식 화학 에칭이 이어진 후의 구조체를 예시한다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따라, 도 1b에 설명된 구조체를 제조하는 방법에서의 다양한 공정을 나타내는 단면도를 예시하고, 여기서:
도 6a는 도 4f의 구조체에 확산 장벽 층을 충전 금속의 레벨까지 리세스하는 것이 이어진 후의 구조체를 예시하고;
도 6b는 도 6a의 구조체에 전도성 캡핑 층의 형성이 이어진 후의 구조체를 예시하고;
도 6c는 도 6b의 구조체에 전도성 캡핑 금속 상부 퇴적을 제거하기 위한 평탄화가 이어진 후의 구조체를 예시하고; 및
도 6d는 도 6c의 구조체에 메모리 소자의 형성이 이어진 후의 구조체를 예시한다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따라 도 1c와 연관되어 설명된 전도성 인터커넥트를 제조하는 방법의 다양한 공정을 나타내는 단면도를 예시하고, 여기서:
도 7a는 도 4f의 구조체에 유전체 층 아래의 그러나 전도성 충전 층 레벨 위의 확산 장벽 층의 리세스가 이어진 후의 구조체를 예시하고; 및
도 7b는 도 7a의 구조체에 연마 공정이 이어진 후의 구조체를 예시한다.
도 8a-8b는 본 발명의 일 실시예에 따라, 도 1d와 연관하여 설명된 전도성 인터커넥트를 제조하는 방법의 다양한 공정을 나타내는 단면도를 예시하고, 여기서:
도 8a는 도 4f의 구조체에 전도성 충전 층 레벨 아래로의 확산 장벽 층의 리세스가 이어진 후의 구조체를 예시하고; 및
도 8b는 도 8a의 구조체에 연마 공정이 이어진 후의 구조체를 예시한다.
도 9는 기판 상에 배치된 유전체 층에 형성된 종래의 전도성 인터커넥트 상에 집적된 메모리 소자의 단면도를 예시하고, 여기서 충전 금속 층은 전도성 하부 전극의 패터닝 동안 노출된다.
도 10은 본 발명의 일 실시예에 따른, 로직 트랜지스터의 드레인 단부 상으로 집적된 메모리 구조체를 예시한다.
도 11은 본 발명의 일 실시예에 따른 전자 시스템의 블록도를 예시한다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 디바이스를 예시한다.
도 13은 본 발명의 하나 이상의 실시예를 포함하는 인터포저를 예시한다.
캡핑 방식으로 형성된 인터커넥트 상으로 MRAM 디바이스를 통합하기 위한 접근법, 및 결과적 구조체가 설명된다. 다음 설명에서, 본 발명의 실시예의 철저한 이해를 제공하기 위해 새로운 구조적 스킴 및 상세한 제조 방법과 같은 다수의 특정 상세 사항이 제시된다. 본 기술분야의 통상의 기술자에게는 본 발명의 실시예가 이러한 특정 상세 사항 없이 실시될 수 있음이 명백할 것이다. 다른 예들에서, 임베디드 메모리와 연관된 스위칭 동작과 같은 잘 알려진 특징들은 본 발명의 실시예들을 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현이고, 반드시 비례에 맞추어 그려진 것은 아니라는 것을 이해해야 한다.
본 발명의 하나 이상의 실시예는 MRAM 메모리 디바이스를 인터커넥트 상에 통합하기 위한 방법에 관한 것이다.
정황을 제공하기 위해, 트랜지스터와 같은 로직 요소 상으로 메모리를 통합하는 것은, 물리적으로 분리된 로직 및 메모리 칩을 갖는 것에 비해 더 높은 동작 속도를 가능하게 하기 때문에 유리할 것이다. 그러나, 자기 랜덤 액세스 메모리 소자를 트랜지스터 상으로 통합하는 접근법은 스케일링으로 훨씬 더 심각해지는 재료 패터닝 도전 과제를 제기한다. 전형적으로 구리를 함유하는 인터커넥트 요소는 메모리 소자를 로직 트랜지스터와 브리징한다. 구리는 에칭 비친화적 재료임에도 불구하고 그 낮은 전기 비저항 때문에 보통 채택된다. 메모리 디바이스를 트랜지스터 상으로 통합하는 공정은 도 9에 예시된 대로 다양한 금속 및 절연 층을 포함하는 필름 스택을 에칭하는 것과 노출된 구리 인터커넥트를 랜딩하는 것을 포함한다. 메모리 소자(920)는 전도성 인터커넥트 구조체(910) 및 노출된 구리 충전 층(906) 상에 직접 배치된다. 전도성 인터커넥트 구조체는 기판(900) 상에 배치된 유전체 층(902)에서의 트렌치에 형성된다. 메모리 소자(920)의 에칭 및 구리의 노출은 (i) 단락을 유도하는 메모리 디바이스의 측벽들로의 원치 않는 재료 스퍼터링뿐만 아니라 (ii) 표면 및 벌크 구리의 잠재적 부식을 유도한다. 그러나, 임베디드 MRAM 메모리와의 구리 인터커넥트의 이점을 충분히 활용하기 위해서, 메모리 소자 패터닝 동안 에칭 보호를 제공하는 고도의 전도성을 갖는 캡핑 층의 삽입이 필요할 수 있다. 후속적으로, 이러한 캡핑 층은 또한 자기 메모리 소자와 하부 전극 및 확산 장벽 층을 위해 선택된 재료의 형성 동안 사용되는 에천트의 선택에 유연성을 제공할 수 있다.
본 발명의 실시예는 전도성 인터커넥트의 하나 이상의 층을 커버하고 또한 제조 공정 동안 특정 동작에 의해 영향받는 형상을 갖는 전도성 캡핑 층들을 형성하는 단계를 포함한다. 전도성 캡핑 층이 전도성 충전 층 위에 형성되는 실시예가 도 1a에 예시된다. 전도성 캡핑 층이 전도성 충전 층뿐만 아니라 확산 장벽 층 위에 걸쳐 형성되는 추가 실시예가 도 1b-1d에 예시되어 있고, 이하에서 추가로 제시될 것이다.
도 1a는 본 발명의 일 실시예에 따른 메모리 구조체(100A)의 단면도를 예시한다. 메모리 구조체(100A)는 전도성 라인 또는 비아와 같은 전도성 인터커넥트(102A) 상에 배치되는 메모리 소자(101)를 포함한다. 전도성 인터커넥트(102A)는 기판(105) 위에 배치된 유전체 층(104)에 형성된 트렌치(103) 내에 배치된다. 전도성 인터커넥트(102A)는 확산 장벽 층(106A), 전도성 충전 층(107), 및 전도성 캡핑 층(108A)을 포함한다. 확산 장벽 층(106A)은 트렌치(103)의 바닥에 및 측벽을 따라 배치된다. 전도성 충전 층(107)은 트렌치 내부에 배치되고 확산 장벽 층(106A)에 의해 둘러싸인다. 전도성 충전 층(107)은 구리와 같은 높은 전도성 재료로 형성될 수 있지만, 이에 한정되는 것은 아니다. 확산 장벽 층(106A)은 전도성 충전 층(107)과 유전체 층(104) 사이에 있다. 확산 장벽 층(106A)은 전도성 충전 층(107)에서 유전체 층(104)으로의 일렉트로마이크레이션을 방지하도록 구현될 수 있고, Co, Ru 또는 Ta와 같은 재료를 포함하지만 이에 한정되지는 않는다. 리세스(110)는, 전도성 충전 층(107)의 최상부 표면이 유전체 층(104)의 최상부 표면(109) 아래에 있도록 전도성 충전 층(107) 위에 있다. 전도성 캡핑 층(108A)은 전도성 충전 층(107)의 최상부 표면 상에, 리세스(110)에 배치된다.
일 실시예에서, 전도성 캡핑 층(108A)은 탄탈, 탄탈 질화물 또는 루테늄을 포함하나 이에 한정되지는 않는다. Ru와 같은 금속은 산화되더라도 전도성이 큰 것으로 알려져 있다. 일 실시예에서, 전도성 캡핑 층(108A)은 장벽 층(106A)과 동일한 조성을 갖는다. 그러나, 전도성 캡핑 층(108A)은 전도성 충전 층(107)과 상이하며 전도성 충전 층(107)보다 저항성이 크다. 일 실시예에서, 전도성 충전 층은 구리이고, 전도성 캡핑 층은 Ta, Ru 또는 TaN과 같은 재료이다. 일 실시예에서, 전도성 캡핑 층(108A)은 도 1a에 도시된 바와 같이 유전체(104)의 표면(109)과 및 확산 장벽 층(106A)의 최상부와 동일 평면 상에 있다. 일 실시예에서, 전도성 캡핑 층(108A)의 일부 부분은 메모리 소자(101)에 의해 커버되지 않는다. 전도성 캡핑 층(108A)은 플라즈마 또는 습식 화학 에칭에 의한 메모리 소자의 형성 동안 전도성 충전 층(107)을 보호하는데 적합한 두께를 갖는 층일 수 있다. 일 실시예에서, 층(108A)의 두께는 이것이 디바이스에 더하는 순 직렬 저항에 요구되는 요건에 부합하도록 선택된다.
도 1a에 묘사된 바와 같이, 일 실시예에서, 전도성 충전 층(107)만이 리세스되고, 확산 장벽(103)은 유전체 층(104)의 최상부 표면(109)과 비교하여 리세스되지 않거나 실질적으로 리세스되지 않는다. 캡핑 층(108A)의 하부 부분은 전도성 충전 층(107)과 접촉한다. 일 실시예에서, 전도성 캡핑 층(108A)은 도 1a에 예시된 바와 같이 확산 장벽 층(106A)의 측벽들에 측 방향으로 인접해 있다. 전도성 캡핑 층(108A)의 최상부 표면은 메모리 소자(101)의 최하부 부분과 접촉한다. 일 실시예에서, 도 1a에 예시된 바와 같이, 캡핑 층(113), 장벽 층(106A) 및 유전체(104)의 최상부 부분들은 모두 동일 평면에 있거나 또는 실질적으로 동일 평면에 있다. 또한 도 1a에는 다양한 인터페이스 사이의 접촉의 결과로서 2개의 수직 심(seam)(120 및 125)이 예시되어 있다. 수직 심(120)은 전도성 캡핑 층(108A)과 확산 장벽 층(106A) 사이에 형성되고 수직 심(125)은 확산 장벽 층(106A)과 유전체 층(104) 사이에 형성된다.
본 발명의 일 실시예에서, 메모리 소자(101)는 인터커넥트 구조체(102A)의 위에 배치된다. 메모리 소자는 MRAM(magnetic random access memory) 디바이스, STT-MRAM(spin torque transfer-magnetic random access) 디바이스 또는 CORAM(conductive oxide random access memory device)과 같은 디바이스일 수 있다. 일 실시예에서, 메모리 디바이스(115)는 하부 전극(114)과 상부 전극(117) 사이에 배치된다. 상부 전극(117) 및 하부 전극(114)은 Ta 또는 TaN과 같은 동일한 금속이지만 이에 한정되지는 않는다. 또 다른 실시예에서, 상부 전극(117)은 Ta이고 하부 전극(114)은 TiN이다.
유전체 스페이서(116)는 도 1a에 도시된 바와 같이 메모리 디바이스(115)의 측벽 상에 및 하부 전극(114)의 위에 배치될 수 있다. 일 실시예에서, 유전체 스페이서(116)는 상부 전극층(117)의 측벽의 일부분을 커버하는 높이까지 연장되고, 탄소 도핑된 질화물 또는 실리콘 질화물과 같은 유전체 재료일 수 있으나 이에 제한되지는 않는다. 유전체 스페이서(116)가 하부 전극(114) 위에 배치되기 때문에, 메모리 소자(101)의 폭 Wme는 메모리 디바이스(115)와 스페이서(116)의 조합된 폭과 동일하다. 하나 이상의 실시예에서, 메모리 소자(101)는 (i) 전도성 캡핑 층(108A)과만,(ii) 전도성 캡핑 층(108A) 및 확산 장벽 층(106A)과만, 또는 (iii) 모든 3개의 층: 전도성 캡핑 층(108A), 확산 장벽 층(106A) 및 유전체 층(104)과 직접 접촉한다.
확산 장벽 층(106)이 도 1a의 전도성 캡핑 층(108A) 및 유전체 층(104)과 동일 평면 상에 있는 반면, 또 다른 실시예에서는 확산 장벽 층이 도 1b에 예시된 바와 같이 유전체(104)의 최상부 표면(109)에 대해 리세스될 수 있다. 도 1a와는 대조적으로, 확산 장벽 층(106B)은 도 1b의 리세스된 전도성 충전 층(107)과 동일 평면 상에 있다. 전도성 캡핑 층(108B)은 전도성 충전 층(107)의 최상부 표면 상에 및 확산 장벽 층(106B)의 최상부 상에 배치되어 리세스(110)를 채운다. 전도성 캡핑 층(108B)의 두 개의 측부는 단일 재료인 유전체 층(104)과 접촉하고, 도 1b에 예시된 바와 같이 단일 수직 심(seam)(130)의 형성을 유도한다. 이는 도 1a와 관련하여 예시된 2개의 수직 심(120, 125)과는 대조적이다.
확산 장벽 층은 전도성 충전 층(107)의 리세스와는 다른 정도로 리세스될 수 있음을 알아야 한다. 도 1c에 예시된 바와 같이, 전도성 인터커넥트(102C)의 확산 장벽 층(106C)은 유전체(104)의 표면(109) 레벨 아래에 있다. 그러나, 확산 장벽 층(108C)의 최상부 표면은 전도성 충전 층(107)의 최상부 표면 위에 있다.
리세스(110C)는 확산 장벽 층(106C) 위의 부분 및 전도성 충전 층(107) 위의 부분을 갖는다. 이것은 전도성 충전 층(107) 위에서 보다 확산 장벽 층(106C) 위에서 작은 리세스 깊이를 초래한다. 전도성 캡핑 층(108C)은 전도성 충전 층(107)의 최상부 상에 및 장벽 층(106C)의 최상부 표면 상에 및 작은 수직 부분을 따라 배치되어 T자형이 된다.
반면에, 도 1d에서, 확산 장벽 층은 전도성 충전 층 금속(107)의 레벨 아래로 리세스된다. 전도성 캡핑 층(108D)은 확산 장벽 층(106D) 상에 및 측벽 전도성 충전 층(107)의 최상부 표면 및 그 일부분을 따라 배치된다. 리세스(110C)와 달리 리세스(110d)는 확산 장벽 층(106D) 위에서 보다 전도성 충전 층(107)의 최상부 표면 위에서 더 작은 부분을 갖는다. 결과적으로, 전도성 캡핑 층(108D)은 전도성 충전 층(107)의 최상부 표면 상에서 보다 확산 장벽 층 위에 걸쳐서 더 큰 두께를 갖는다. 다시 도 1b, 도 1c, 및 도 1d를 참조하면, 메모리 소자(101)는 최상부 표면(109) 및 최상부 표면(113)의 부분 상에 배치된다.
도 2는 상부 전극(208), 하부 전극(214) 및 그 사이에 배치된 메모리 디바이스(210)를 포함할 수 있는 메모리 소자(200)의 컴포넌트들을 예시한다. 일 실시예에서, 메모리 디바이스(115)는 자기 랜덤 액세스 메모리 디바이스(210)이다. 비록 메모리 디바이스(210)가 금속 및 금속 산화물 막들의 다층을 갖는 스택을 포함할 수 있지만, 간략화를 위해, 도 2에서는 3개의 부분: 하부 전극(214) 상에 배치된 고정 자성 층(202), 자유 자성층(206), 및 고정 자성층(202)과 자유 자성층(206) 사이에 샌드위치된 터널 층(204)으로 분할되어 있다는 것을 알아야 한다. 자유 자성층(206) 상에 배치된 상부 전극(208)은 메모리 디바이스(200)와 회로의 나머지 부분 사이의 금속 콘택으로서 기능한다. 하부 전극(214)은 고정 자성층(202) 바로 아래에 있다. 하부 전극의 두께는 5 내지 50nm이고, 일 실시예에서 TiN, Ta 또는 Ru와 같은 재료를 포함한다. 일 실시예에서, 메모리 디바이스(210)를 캡슐화하는 유전체 스페이서(212)는 도 2에 도시된 바와 같이 하부 전극(214) 상에 배치된다. 유전체 스페이서(212)는 메모리 디바이스의 측벽을 따라 상부 전극(208)의 일부분까지 연장된다. 또 다른 실시예에서, 유전체 스페이서(212)는 (i) 하부 전극(214), (ii) 고정 자성층(202), (iii) 터널링 층(204), (iv) 자유 자성층(206)의 측벽을 따라 그리고 (v) 상부 전극(214)의 측벽의 일부분을 따라 배치된다. 층(206)이 고정 자성 층일 수 있는 한편 층(202)이 자유 자성 층일 수 있다는 점에서, 메모리 디바이스(210) 스택은 역전될 수 있음을 알아야 한다. 이러한 경우에, 2개의 제각기 층의 구성 성분이 또한 역전될 것이다. 즉, 일 실시예에서, 자유 층 및 고정 층은 단지 명명법에 불과한 것이 아니라 재료의 고유 스핀 및 각운동량 특성과 본질적으로 관련된 유형적 양들을 나타낸다.
도 2를 참조하면, 일 실시예에서, 자유 자성 층(206)은 적용에 의존하여 다수 스핀과 소수 스핀 사이에서 전이하기에 적합한 재료로 구성된다. 따라서, 자유 자성 층(206)(또는 메모리 층)은 강자성 메모리 층으로 지칭될 수 있다. 일 실시예에서, 자유 자성 층(206)은 코발트 철(CoFe) 또는 코발트 철 붕소(CoFeB) 층으로 구성된다.
도 2를 다시 참조하면, 일 실시예에서, 터널링 층(204)은 소수의 스핀 전류가 층을 통과하는 것을 적어도 어느 정도까지 방해하는 한편 다수의 스핀 전류가 층을 통과하도록 하기에 적합한 재료로 구성된다. 일 실시예에서, 터널링 층(204)은 결정질 마그네슘 산화물(MgO) 또는 알루미늄 산화물(Al2O3)과 같은 재료로 구성되나, 이에 한정되는 것은 아니다. 일 실시예에서, 터널링 층(204)은 대략 0.8-1.2nm 범위의 두께를 갖는다.
도 2를 다시 참조하면, 고정 자성 층(202)은 고정된 다수 스핀을 유지하기에 적합한 재료 또는 재료들의 스택으로 구성된다. 따라서, 고정 자성 층(202)(또는 기준 층)은 강자성 층으로 지칭될 수 있다. 일 실시예에서, 고정 자성 층(202)은 코발트 철 붕소(CoFeB)의 단일 층으로 구성된다. 그러나, 또 다른 실시예에서, 고정 자성 층(202)은 코발트 철 붕소(CoFeB) 층, 루테늄(Ru) 층, 및 코발트 철 붕소(CoFeB) 층 스택을 포함하는 재료 스택이다. 일 실시예에서, pMTJ에 대한 핀된(pinned) 층은 (Co/Pt)x/Co/Ru/FM을 포함하는데, 여기서 x = 2-10이고, FM =(Co/Pt)y일 수 있는 강자성체인데, y는 스위칭 층에서 체감하는 표류 필드의 균형을 맞추기 위해 x보다 작다. 일 실시예에서, iMTJ의 경우, 핀된 층은 PtMn 반강자성 층의 Neel 온도보다 높게 어닐링되고 이후 AFM/FM 인터페이스에서 자성 배향을 동결시키기 위해 평면 내 필드의 인가 하에서 냉각되도록 허용되는 CoFe와 접촉하는 PtMn 또는 IrMn이다.
전도성 인터커넥트에 대한 메모리 소자의 오프셋의 효과는 메모리 소자 위에서 가장 잘 볼 수 있다. 인터커넥트 구조체(306) 상에 배치된 복수의 메모리 소자(300)를 예시하는 평면도가 도 3a 및 도 3b에 묘사되어 있다. 메모리 소자(300) 중에서, 유전체 스페이서(310)에 의해 둘러싸인 상부 전극(308)만이 평면 뷰에서 보일 수 있다. A-A' 선을 통한 단면은 도 1a에 예시된 실시예를 나타내고, 여기서 확산 장벽 층(304)의 최상부는 전도성 캡핑 층(302) 및 유전체 층(306)과 동일 평면 상에 있다. 그러나, 도 1b-1d에 도시된 바와 같이, 다른 실시예에서 확산 장벽 층(304)은 전도성 캡핑 층(302)에 의해 커버될 수 있다. 인터커넥트 구조체(320)의 세로 축은 L-L'로 표시된 선이다. 메모리 소자의 중심(Mo)은 일 실시예(예를 들어, 도 3a)에서 L-L' 축을 벗어나서 배치될 수 있고 또 다른 실시예(예를 들어, 도 3b)에서 L-L'과 완벽하게 정렬될 수 있다.
다시 도 3a를 참조하면, 이 실시예에서, 유전체 스페이서(310)에 의해 윤곽이 잡힌 메모리 소자(300)의 폭 Wbe는 전도성 캡핑 재료의 폭 Wcap보다 작다. 또 다른 실시예에서, Wbe는 Wcap보다 클 수 있다. 메모리 소자(300)의 위치 설정 및 크기는 전도성 인터커넥트(306)에서 노출된 전도성 캡핑 층(302)의 양에 영향을 미칠 것이다.
전도성 인터커넥트(300)가 비아인 실시예에서, 도 3c는 메모리 소자의 중심(Mo)이 인터커넥트 중심(Io)으로부터 오프셋된 평면도를 예시한다. 이러한 실시예에서, 메모리 소자(300)의 폭 Wbe는 전도성 캡핑 층(302)의 폭 Wcap보다 작다. 또한, 도 3c는 메모리 소자(300)의 형성 동안 궁극적으로 노출될 전도성 캡핑 층(302)의 표면 영역을 강조한다. 도 3d는 원형 전도성 비아 상에 형성된 메모리 소자를 나타내는 평면도를 예시하고, 여기서 메모리 소자(300)의 폭 Wbe는 전도성 캡핑 층(302)의 폭 Wcap과 대략적으로 동일하다. 메모리 소자의 중심(Mo)은 인터커넥트 중심(Io)으로부터 오프셋된다.
도 4a 내지 도 4f는 본 발명의 실시예에 따라, 라인 또는 비아와 같은 전도성 인터커넥트를 제조하는 방법의 다양한 공정을 나타내는 단면도를 예시한다. 도 4a에 예시된 바와 같이, 제조 접근법은 기판(400) 위에 형성된 개시 유전체 층(402)으로 시작한다. 일 실시예에서, 하나 이상의 유전체 층(402)이 사용된다. 층(402)은 로우 k 유전체 재료와 같은 집적 회로 구조체에서의 적용 가능성이 알려진 유전체 재료를 사용하여 형성될 수 있다. 사용될 수 있는 유전체 재료의 예는 실리콘 이산화물(SiO2), 탄소 도핑된 산화물(CDO), 실리콘 질화물, 퍼플루오로시클로부탄 또는 폴리테트라플루오로에틸렌과 같은 유기 폴리머, 플루오로실리케이트 유리(FSG), 및 실세스퀴옥산, 실록산, 또는 유기 실리케이트 유리와 같은 유기 실리케이트를 포함한다. 유전체 층(402)은 그 유전 상수를 추가로 감소시키기 위해 공극 또는 에어 갭을 포함할 수 있다. 일 실시예에서, 유전체 층(402)의 전체 두께는 2000A 내지 3000A의 범위에 있을 수 있다. 인터커넥트 제조 공정 동안 희생될 수 있는 유전체 층(402)의 양뿐만 아니라 인터커넥트 전기 저항, 결과적인 인터커넥트의 높이.
다시 도 4a를 참조하면, 포토레지스트 층(404)이 웨이퍼 표면에 도포되고 유전체 층(402) 위에 걸쳐 패터닝된다. 포토레지스트 층(404)은 포토레지스트 재료에 추가하여 또는 포토레지스트 재료 대신에 반사 방지 코팅(ARC) 및 갭 충전 및 평탄화 재료와 같은 다른 패터닝 재료를 포함할 수 있다. 포토레지스트(404)는 유전체 층(402)을 패터닝하는 동안 그 프로필을 유지하기에 충분한 두께로 형성되지만, 포토리소그래피 시스템 및 사용된 프로세스로 가능한 최소 치수(즉, 임계 치수)로의 리소그래피 패터닝을 방해할 정도로 너무 두껍게 형성되지는 않는다. 현상될 때 포토레지스트는 비아 또는 라인 패턴(406)을 형성할 수 있다. 비아 또는 라인(406)의 폭은 30-100nm의 범위일 수 있다.
도 4b를 참조하면, 트렌치(408)가 유전체 층(402)에 형성된다. 일 실시예에서, 포토레지스트 층(404)에 대한 선택성을 갖는 유전체 층(402) 내의 트렌치(408)를 패터닝하기 위해 이방성 플라즈마 에칭 공정이 사용된다. 포토레지스트 재료와 유전체 재료 사이의 선택도가 5 대 1보다 큰 것이 바람직할 수 있다. 바꾸어 말하면, 유전체 층(402)의 제거 속도는 그 폭이 본래의 비아 또는 라인 폭(406)보다 폭이 현저하게 크지 않은 트렌치를 생성하기 위해 포토레지스트의 침식 속도의 5배를 넘어야 한다. 플라즈마 에칭 공정에서 이용되는 화학적 에천트는 에칭되는 유전체 재료에 의존할 것이고, CHxFy, O2, Ar, N2 및 CF4를 포함할 수 있으나, 이에 제한되지는 않는다. 트렌치(408)의 측벽 각도는 하나 이상의 실시예에서 본 기술 분야에 공지된 바와 같이 채택된 에칭 조건의 타입에 의존하여 80 내지 90도로 변화되도록 맞추어질 수 있다. 주어진 트렌치 크기에 대해, 테이퍼된 측벽들은 금속들이 기계적, 화학적 또는 전기적 이점을 나타낸다 하더라도 보통은 등각으로 채워지지 않을 수 있는 금속의 퇴적을 수용할 수 있다. 예를 들어, 본 응용에서 사용될 수 있는 Co 또는 Ta와 같은 금속들은 보통 PVD(physical vapor deposition) 또는 CVD(chemical vapor deposition) 기술을 사용하여 배치된다. 인터커넥트를 형성하기 위한 목적으로, 트렌치 깊이는 100 내지 200nm 범위일 수 있다. 전도성 충전 층의 특정 퇴적 기술로부터 발생하는 키홀(key hole) 및 심(seam)과 같은 피처를 억제하기 위한 요건이 또한 트렌치의 깊이를 좌우할 수 있다.
도 4c는 도 4b의 구조체에 플라즈마 기반 포토레지스트 제거 공정, 플라즈마 애싱 또는 애싱 공정만이 이어진 구조체를 예시한다. O2, H2/N2를 함유하는 가스를 포함할 수 있는 애싱 공정은 유전체 층(402)에 선택적으로 포토레지스트(404)를 제거한다. 습식 화학 세정 공정 또는 습식 세정이 후속하여 이방성 플라즈마 에칭 및 애싱 공정 동안 생성된 잔류물 및 결함을 제거하는데 이용된다. 일 실시예에서, 버퍼드 불화 수소산(buffered hydrofluoric acid)을 함유하는 혼합물을 사용하여 잔류물을 제거함으로써 트렌치(408)의 폭의 증가를 최소화한다. 일 실시예에서 트렌치(408)의 바닥은 평탄하지만, 채택된 습식 세정 화학 물질에 좌우되어 곡면이 형성될 수도 있다.
습식 세정 공정 후에, 5-10nm의 두께 범위의 확산 장벽 층(410)이 도 4d에 도시된 바와 같이 트렌치에 배치된다. 사용될 수 있는 적절한 장벽 층 재료의 예는 코발트, 탄탈, 탄탈 질화물 및 루테늄을 포함하지만 이에 한정되지는 않는다. ALD(atomic layer deposition), PVD(physical vapor deposition) 또는 CVD(chemical vapor deposition)과 같이 오늘날 상업적으로 이용 가능한 퇴적 기술이 이용될 수 있다. 일 실시예에서, 확산 장벽 층(410)은 전체 웨이퍼 표면 상으로 퇴적되어, 얇은 트렌치(408) 내를 채우고 전체 웨이퍼 표면을 커버한다.
도 4e를 참조하면, 도 4d의 구조체에 전도성 충전 층(412e)의 퇴적이 이어진 후의 구조체를 예시한다. 전도성 충전 층(412e)은 전체 웨이퍼 표면 상으로 퇴적되어 얇은 트렌치 개구 내를 채운다. 통상적으로, 트렌치(408)에서의 전도성 충전 층의 최상위 레벨은 유전체(402)의 최상위 표면의 레벨보다 40-60nm 높을 것이다. 전도성 충전 층(412e)에 적합한 재료는 Cu 또는 Al을 포함할 수 있다. 배치된 전도성 충전 층의 양에 영향을 미칠 수 있는 추가 요소는 (i) 100-200nm 범위의 트렌치 깊이, (ii) 30-100nm 범위의 트렌치 폭, (iii) 필요한 상부 퇴적의 양 및 (iv) 활용된 재료 선택 및 충전 기술로부터 발생하는 트렌치(408)에서의 전도성 충전 층의 피처를 억제할 필요성이다.
도 4f에 예시된 바와 같이, 라인 또는 비아일 수 있는 트렌치는 모든 면에서 확산 장벽 층(401)으로 라이닝되고 전도성 충전 층으로 채워진다. 일 실시예에서, 유전체 층(402), 확산 장벽(410) 및 전도성 충전 층(412f)의 동일 평면 또는 실질적으로 동일 평면의 최상위 표면은 전도성 충전 층(412e)의 전도성 충전 재료 상부 퇴적 및 확산 장벽 층(410)을 제거하기 위해 수행되는 평탄화 또는 연마 처리의 결과이다. 평탄화 공정은 밑에 있는 유전체 층(402)에서 정지하고 트렌치(408)의 개구에 전도성 충전 층(412f) 및 장벽 층(410)을 남긴다. 따라서, 평탄화 후 층들(410 및 404)은 웨이퍼의 상부 표면으로부터 완전히 제거된다. 일 실시예에서, 전도성 충전 층(412f), 장벽 층(410) 및 유전체(402)의 상대적인 연마 속도는 트렌치 내부에서의 층(412f)의 상당한 디싱(dishing) 없이 동일하거나 거의 동일할 수 있다. 또한, 하나 이상의 실시예에서 전도성 충전 층(412f)의 표면은 전도성 충전 재료의 입자 크기와 연마 거칠기의 조합에 의해 결정된다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따라 도 1a에 나타낸 구조체를 제조하기 위한 일련의 공정 동작을 예시한다.
도 5a는 도 4f의 구조체에 전도성 충전 층(506)의 습식 화학적 리세스(510)가 이어진 후의 구조체를 예시한다. 일 실시예에서, 전도성 충전 층(506)을 리세스하는 공정은 확산 장벽 층(504) 및 유전체 층(502)에 선택적이다. 환언하면, 전도성 충전 층(506)의 리세스 동안 확산 장벽 층(504) 또는 유전체(502)는 거의 또는 전혀 에칭되지 않는다. 리세스 공정에 활용되는 습식 화학물질은 HNO3와, HCl, FeCl3 및 H2O의 혼합물과, NH3 및 H2O를 함유하는 혼합물을 포함할 수 있지만, 이에 한정되는 것은 아니다. 일 실시예에서, Cu 충전 층의 총 리세스(510)는 후속 공정 동작을 수용하기 위해 15-20nm의 범위일 수 있다.
도 5b는 도 5a의 구조체에 전도성 충전 층(506)의 리세스된 상부 표면 상의, 확산 장벽 층(504)의 최상부 상의, 및 유전체 층(502) 상의 전도성 캡핑 층(509)의 퇴적이 이어진 후의 구조체를 예시한다. 유전체 층(502)은 기판(500) 상에 배치된다. 일 실시예에서, 전도성 캡핑 층(508)은 전체 웨이퍼 표면 상으로 퇴적되어, 리세스(510)를 채운다. 캡핑 재료는 Ta, TaN 및 Ru를 포함하지만 이에 한정되지는 않는다. 캡핑 재료의 선택에 영향을 미치는 요소는 메모리 소자의 에칭 동안의 이온 충격에 대한 내성 및 임의의 전기 저항을 최소화하는 것을 포함할 수 있다. 일 실시예에서, 전도성 캡핑 층(509)의 퇴적된 두께는 연마의 잠재적 디싱 효과를 완화시키기 위해 전도성 충전 층(506)의 리세스(510)의 깊이의 1.5 - 2배의 범위일 수 있다.
도 5c를 참조하면, 전도성 캡핑 층(508)은 전도성 충전 층(506) 상에 형성된다. 전도성 캡핑 층의 측 방향 부분들은 확산 장벽 층(504)과 접촉한다. 일 실시예에서, 연마 공정은 유전체 층(502)의 표면 상에 퇴적된 전도성 캡핑 층(508)의 상부 퇴적을 제거한다. 따라서, CMP 후, 전도성 캡핑 층(508)은 전도성 충전 층(506)의 최상부에만 그리고 확산 장벽 층(504)에 인접하여 남겨진다. 일 실시예에서, 결과적인 전도성 캡핑 층은 (i) 전도성 인터커넥트의 순 저항이 증가하지 않도록 충분히 얇으며(ii) 후속 공정 동작 동안 보호를 제공할 수 있을 정도로 충분히 두껍다는 두 개의 경쟁적 요건을 수용한다. 일 실시예에서, 캡핑 층은 크로스 웨이퍼 연마 균일성의 공차를 고려할 때 3-10nm의 범위이다. 전도성 캡핑 층(506), 확산 장벽 층(504) 및 유전체(502)의 동일 평면성은 후속하는 층들의 퇴적을 위한 균일한 표면을 달성하는 것을 도울 수 있다.
이와 같이 형성된 인터커넥트 구조체(512)는 도 1a에 예시된 바와 같이 그 위에 메모리 소자(101)를 형성하기 위한 기초로서의 역할을 한다.
도 5d는 실시예의 도 5c의 구조에 후속 층들의 순차적인 퇴적이 이어진 후의 구조체를 예시한다. 먼저, 하부 전극 층(514)이 전체 웨이퍼 표면 위에 걸쳐 배치된다. 하나 이상의 실시예에서, 하부 전극 층(514)은 TiN, Ru, TaN 또는 W와 같은 재료이지만 이에 한정되지는 않는다. 다음으로, 자유 자성 층, 터널링 층 및 고정 자성 층을 포함하는 메모리 디바이스 스택(516)이 하부 전극(514) 위에 걸쳐 퇴적된다. 고정 및 자유 자성 층들을 포함하는 재료는 CoFe, CoFeB, Pt, IrMn 및 Co-Pd 다층을 포함하지만 이에 한정되지 않으며 총 두께가 30-100nm의 범위일 수 있다. 일 실시예에서의 터널 층은 MgO이고 1nm의 두께를 갖는다. 다음으로, 메모리 디바이스 스택은 Ta, TaN 또는 Ta-Ru 다층과 같은 층들을 포함하고 50-100nm의 두께 범위의 상부 전극층(518)에 의해 캡핑된다. 포토레지스트 층(520)이 상부 전극 상에 퇴적되고 개별 포토레지스트 영역들을 포함하는 마스크가 되게 형성된다. 각각의 포토레지스트 영역(520)은 단일 메모리 디바이스가 궁극적으로 형성될 위치를 정의한다. 하나 이상의 실시예에서, 상부 전극 층(518)의 두께는 (i) 주어진 두께의 포토레지스트로 패터닝될 수 있고 (ii) 메모리 디바이스 스택(516), 유전체 스페이서 및 하부 전극층(514)의 에칭 동안 침식을 견딜 수 있는 하드마스크를 제공하는 능력을 갖도록 선택된다.
도 5d를 다시 참조하면, 일 실시예에서, 상부 전극 층(518) 및 전도성 캡핑 층(508)은 Ta와 같이 동일한 재료일 수 있고, 하부 전극은 TiN일 수 있다. 또 다른 실시예에서, 상부 전극 층(518)은 메모리 디바이스(516) 내의 고정 또는 자유 층들에 전기적으로 접촉하기에 적합한 재료 또는 재료의 스택으로 구성된다. 일 실시예에서, 상부 전극 층(518)이 지형학적으로 평활한 전극인 경우, 층(518)은 양호한 전도성에 적합한 두께를 갖고 그렇지 않은 경우에는 거친 상부 표면을 유도했을 기둥형 구조 형성을 거의 또는 전혀 갖지 않는다. 그러한 지형학적으로 평활한 전극은 구조적으로 비정질로 지칭될 수 있다.
도 5e를 참조하면, 이방성 플라즈마 에칭 공정이 이용되어 도 5c의 구조에 포토레지스트 도트(520)의 외형을 상부 전극 층(518) 및 그리고 나서 메모리 디바이스 스택(516)에 전사하게 된다. 일 실시예에서, 레지스트 도트는 상부 전극 층(518)이 완전히 에칭되는 시간까지 완전히 소모될 수 있다. 또 다른 실시예에서, 포토레지스트 도트(520)의 일부는 메모리 디바이스 층(516)의 최상부 표면이 노출될 때까지 남아있을 수 있지만, 하부 전극(514)이 노출될 때까지는 소모될 것이다. 메모리 디바이스 에칭 동안 포토레지스트와 에칭 부산물 사이의 상호 작용으로부터 기인할 수 있는 중합체 막이 상부 전극(518) 및 메모리 디바이스(516)의 측벽 부분들에 부착될 수 있음을 유의해야 한다. 이러한 중합체 층들의 부분들이 금속성 성분을 갖는다면, 디바이스 성능은 현저하게 저하될 수 있다. 따라서, 메모리 디바이스 층(516)을 에칭하기 전에 포토레지스트 층(520)을 제거하는 것이 종종 바람직하다. 일부 실시예에서, 포토레지스트(520)는 상부 전극 층(518)이 패터닝된 직후에 애싱될 수 있다. 그런 실시예에서, 메모리 디바이스 층(516) 내의 자성 재료는 이후, 하드마스크로서 상부 전극 층(518)을 이용하고 하부 전극 재료 층(514)상에서 멈추거나(또는 최대로는 하부 전극 재료 층으로 부분 에칭되는) 본 분야에 공지된 RIE 플라즈마 에칭 기술을 사용하여 에칭된다.
일 실시예에서, 메모리 디바이스 층(516)이 에칭되고 하부 전극(514)이 노출된 후에, 웨이퍼 표면은 유전체 스페이서 층(524)으로 커버된다. 일 실시예에서, 도 5f에 예시된 바와 같이, 유전체 스페이서 층(524)의 퇴적은 메모리 디바이스 에칭 직후이지만 진공 중단 이전에 수행될 수 있다. 본 기술 분야에서 현장 퇴적(in-situ deposition)으로 알려진 이러한 절차는 디바이스를 기밀 밀봉할 수 있고 공기 노출 후에 민감한 자성 층의 산화를 잠재적으로 감소시킬 수 있다. 유전체 스페이서 층(518)에 사용되는 일부 재료는 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 및 탄소 도핑된 실리콘 산질화물을 포함한다. 유전체 스페이서의 두께는 부분적으로 상부 전극(518) 및 메모리 디바이스(516)의 단면 프로필에 의해 좌우될 수 있는 값인 10-40nm의 범위일 수 있다. 메모리 디바이스(516) 및 상부 전극(518) 측벽들이 75-90도 사이에서 기울어지는 실시예에서, 유전체 스페이서는 플라즈마 에칭 후의 적절한 유전체 스페이서 커버리지를 허용하기 위해 보다 두꺼울 필요가 있을 수 있다.
도 5g는 5f의 구조체에 유전체 스페이서(524)의 이방성 플라즈마 에칭이 이어진 후의 구조체를 예시한다. 본 발명의 실시예에서, 실리콘 질화물 또는 실리콘 산질화물 유전체 스페이서는 CHF3 및 O2 및 Ar/CH2F2 및 C4F8 및 Ar 및 O2를 포함하는 화학 물질을 이용하여 반응성 이온 에칭된다. 사후 에칭에 의해, 상부 전극(518)의 최상부와 측벽 부분 및 하부 전극(514)의 최상부 표면이 노출된다. 일 실시예에서, 불소 함유 화학 물질의 활성 라디칼을 갖는 유전체 재료의 패터닝은 또한 TiN, Ta, TaN 및 W와 같은 금속 막의 에칭을 초래한다. 상부 전극 층(518)을 보존할 필요성은 에칭 공정 내내 수정된 스페이서를 활용하는 것을 초래할 수 있다. 그러한 일 실시예에서,(i) 주 에칭 시간의 20-30%의 시간 지속 및 (ii) 반응 종의 감소된 이온 에너지를 가진 오버 에칭 동작이 활용되어 전체 웨이퍼 표면에 걸쳐 유전체 스페이서(524)를 부드럽게 세정하게 된다. 유전체 스페이서(524)와 상부 전극 층(518) 사이의 및 유전체 스페이서(524)와 하부 전극 층(514) 사이의 10:1의 에칭 선택도가 10-40nm 두께의 유전체 스페이서 층을 완전히 에칭하기에 적합할 수 있다. 메모리 디바이스 층(516) 및 상부 전극(518)의 측벽을 따른 유전체 스페이서 층(524)의 높이는 에칭 공정 내내 스페이서의 지속 시간에 의존한다는 것을 알아야 한다. 일 실시예에서, 유전체 스페이서 층(524)은 에칭 후에 도 5g에 예시된 인터페이스(525)를 커버하도록 상부 전극 층(518)의 측벽의 중간까지 위로 연장될 수 있다.
도 5h의 구조(512)는 도 5g의 구조체에 하부 전극(514)의 이방성 플라즈마 에칭이 이어진 후의 구조체를 예시한다. 일 실시예에서, 하나의 이러한 플라즈마 에칭은 6개의 상이한 재료 표면과 상호 작용한다. 이들 층들 중 3개는 하부 전극 에칭의 시작 시에 노출되는데, 즉 (i) 상부 전극(518), (ii) 유전체 스페이서(524) 및 (iii) 하부 전극 층(514)이다. 추가의 3개 층은 일단 하부 전극 층(514)이 완전히 패터닝되었다면 추가로 노출되는데, 즉 (iv) 전도성 캡핑 층(504), (v) 확산 장벽 층(504), 및 (vi) 유전체 층(502)이다. 에칭의 물리적 또는 화학적 특성, 이용될 에천트의 유형 및 조합, 에칭 동작의 수 및 각각의 동작의 지속 시간은 하부 전극 층(514)을 패터닝하기 위한 몇 가지 중요한 파라미터이다. 일 실시예에서, TiN 하부 전극 층(514)의 선택적 에칭은 유전체 또는 금속 하드마스크를 사용하여 수행될 수 있다. 이러한 실시예에서, Cl2 및 Ar을 함유하는 다중 동작 플라즈마 에칭이 Ta 상부 전극층(518) 및 유전체 스페이서 층(524)에 선택적으로 TiN 하부 전극층(514)을 에칭하기 위해 사용된다. 하부 전극 에칭 공정이 끝을 향해 가면서, 반응 이온의 충격 에너지를 제어하는 인자인 플라즈마 바이어스 전력은 하부 전극 층(514) 아래의 층들에 대한 에칭 손상을 완화시키기 위해 감소될 수 있다. 일 실시예에서, 낮게 바이어스된 플라즈마 에칭이 하부 전극(514)의 프로필에 테이퍼를 부가하고, 폭 Wbe를 6 내지 10nm만큼 증가시킬 수 있다. 일 실시예에서, 전도성 캡핑 층(508)이 상부 전극(518)과 동일한 재료로 제조되는 경우, 하부 전극(514)의 에칭 동안의 높은 에칭 선택도가 전도성 캡핑 층들(508)이 3-5nm 정도로 얇게 되도록 허용할 수 있다.
하부 전극 층(514)은 또한 도 5i에 예시된 바와 같이 밑에 있는 박막들에 대해 물리적으로 더 부드러운 공지된 습식 에칭 공정들을 사용하여 화학적으로 리세스될 수 있다. 하나의 그러한 습식 에칭 공정을 활용하는 실시예에서, 캡핑 층의 두께는 2 내지 3nm이고, 연마 공정에서 크로스 웨이퍼 공차에 의해 대부분 결정된다. 또한, 일 실시예에서, 플라즈마 에칭보다 물리적으로 더 부드러운 동안의 습식 에칭 공정은 잠재적으로 도 5i에 예시된 바와 같이 하부 전극 층(514)에서 언더컷을 초래할 수 있다. 하부 전극(514)의 폭 Wbe는 습식 화학 언더컷 에칭으로 인해 메모리 디바이스(516)의 폭 Wme보다 작을 수 있다. 메모리 디바이스(516)의 크기는 디바이스에서의 터널링 층의 폭(본 실시예에서는 Wme)에 의해 결정된다는 것을 알아야 한다. 따라서, 하부 전극의 폭 Wbe에서의 작은 변동은, 이러한 변동이 하부 전극 층(514)의 전기 저항에 영향을 미치지 않는다면 디바이스 성능에 악영향을 미치지 않을 수 있다.
플라즈마 또는 습식 에칭에 노출된 주어진 구조체에서 층들의 수를 감소시키는 것은 공정 유연성을 증가시킬 수 있음을 유의해야 한다. 본 발명의 일 실시예에 따르면, 도 1b를 다시 참조하면, 확산 장벽 층(104)은 전도성 캡핑 층(108)에 의해 캡핑된다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따라, 도 1b에 설명된 구조체를 제조하는 방법의 다양한 공정을 나타내는 단면도를 예시한다.
도 6a는 도 4f의 구조를 예시하는데, 여기서 확산 장벽 층(604) 및 전도성 충전 층(606)은 리세스되어 확산 장벽 층(604) 및 전도성 충전 층(606)의 최상부 표면들이 동일 평면 상에 또는 실질적으로 동일 평면 상에 있게 된다. 실시예에 의존하여, 리세스의 순서는 다음 세 가지 방식 중 하나로 수행될 수 있다 (i) 전도성 충전 층이 먼저 리세스된 후 확산 장벽 층(ii) 확산 장벽 층이 먼저 리세스된 후 전도성 캡핑 층 (iii) 확산 장벽 층 및 전도성 캡핑 층이 동시에 리세스됨. 일 실시예에서, 구리 충전 층 및 유전체 층에 대해 선택적으로 Ta 또는 Ru 확산 장벽 층을 리세스하기 위해 사용되는 습식 화학 물질은 산 과산화물(acid peroxide) 혼합물을 포함하지만 이에 한정되지는 않는다. 그러한 일 실시예에서, 확산 장벽 층(604) 및 전도성 충전 층의 리세스(610)는 10-20nm의 범위이다. 도 6b는 도 6a의 구조체에 확산 장벽 층(604) 상의, 전도성 충전 층(606) 상의, 및 유전체 층(602)의 측벽을 따른 및 유전체 층의 최상부 표면 상의 전도성 캡핑 층(609)의 퇴적이 이어진 후의 구조체를 예시한다.
도 6c를 참조하면, 전도성 캡핑 층(608)은 전도성 충전 층(606)의 최상부 표면 및 확산 장벽 층(604)의 최상부 표면 상에 형성된다. 전도성 캡핑 층의 측면 부분들은 유전체 층(602)과 접촉된다. 실시예에서, 연마 공정은 유전체 층(602)의 표면 상에 퇴적된 전도성 캡핑 층(608)의 상부 퇴적을 제거한다. 따라서, CMP 후, 전도성 캡핑 층(608)은 전도성 충전 층(606)의 최상부 및 확산 장벽 층(604)의 최상부 표면에만 남는다. 일 실시예에서, 결과적인 전도성 캡핑 층은 (i) 전도성 인터커넥트의 순 저항이 증가하지 않도록 충분히 얇으며(ii) 후속 공정 동작 동안 보호를 제공할 수 있을 정도로 충분히 두껍다는 두 개의 경쟁적 요건을 수용한다. 일 실시예에서, 캡핑 층은 크로스 웨이퍼 연마 균일성의 공차를 고려할 때 3-10nm의 범위이다. 전도성 캡핑 층(606), 확산 장벽 층(604), 및 유전체(602)의 동일 평면성은 후속 층들의 퇴적을 위한 균일한 표면을 달성하는 것을 도울 수 있다. 일 실시예에서, 연마 공정은 제1 레시피(recipe)가 필드 내의 모든 곳의 전도성 캡핑 층의 제거를 목표로 하는 다중 레시피 공정을 포함한다. 유전체 층(602)의 매우 느린 연마 속도로, 전도성 캡핑 층(608)은 과도하게 연마되어, 트렌치 내로 재료를 한정할 수 있다. 현저하게 상이한 연마 슬러리를 활용하는 제2 연마 레시피는 이후 유전체 층(602)과 동일 평면(또는 충분히 동일 평면)인 레벨로 전도성 캡핑 층(608)을 연마할 수 있다. 이러한 멀티 레시피 공정은 또한 유전체 층(602)과 금속 층(608) 사이의 수직 심(seam)(622)에서의 에지 결함을 감소시킬 수 있다. 도 6c의 단면도 예시에서, 전도성 캡핑 층(608)은 전도성 인터커넥트의 범위에 걸쳐 균일성을 유지한다.
다시 도 6d를 참조하면, 메모리 소자(624)는 전도성 캡핑 층(608)의 일부분 위에 및 유전체 층(602)의 일부분 상에 형성된다. 이방성 플라즈마 에칭이 하부 전극(614)을 패터닝하기 위해 활용되는 실시예에서, 에천트는 상부 전극(616), 전도성 캡핑 층(608) 및 유전체(602)에 충돌한다. 실시예에서, 확산 장벽 층(604) 및 전도성 충전 층(606)은 하부 전극(614)이 플라즈마 에칭, 습식 에칭 또는 양자의 조합에 의해 패터닝될 때 수직 심(seam)(622)이 침식되지 않으면 둘 모두 보호된다. 공정 중에 확산 장벽 층이 보호된다면, (i) 구리 이주 장벽으로서 작용하고 (ii) 구리 막에 선택적으로 리세스되는 요건이 충족되는 한, 재료의 선택이 더 완화될 수 있음을 알아야 한다.
도 6a의 실시예에 예시된 확산 장벽 층(604)의 최상부가 전도성 충전 층과 동일 평면이지만, 다른 실시예에서는 확산 장벽 층(604)의 최상부가 전도성 충전 층(606)의 레벨의 약간 위에 또는 약간 아래에 있다.
본 발명의 실시예에 따라, 확산 장벽 층(604)과 전도성 충전 층(606) 사이의 상대적 높이 차에도 불구하고, 전도성 캡핑 층(608)은 여전히 양쪽 모두의 층을 캡슐화할 수 있다. 도 4f의 구조를 출발점으로 하여, 도 7a는 확산 장벽 층(704)의 최상부 표면이 유전체(702)의 최상부 표면(710)과 전도성 충전 층(706)의 최상부 표면(720) 사이에서 어느 정도까지 리세스되어 T자형 리세스(730)를 형성하는 실시예를 예시한다. 도 6a와 관련하여 논의된 확산 장벽 층(704) 및 전도성 충전 층(706)을 리세스하는 동작 순서가 여기서도 적용된다. 일 실시예에서, 유전체(702)의 최상부 표면의 레벨 아래로의 확산 장벽 층의 10nm 리세스는 습식 에칭 공정을 통해 제어 가능하게 달성될 수 있다. 또한, 확산 장벽 층(704)의 최상부의 프로필은 일 실시예에서 편평하지만, 확산 장벽 층(704)의 최상부는 또 다른 실시예에서 완만한 테이퍼 형태로 이루어질 수도 있다. 도 7b의 인터커넥트 구조체(730)는 도 7a의 구조체에 트렌치에 및 유전체 층(702)의 표면 상에 배치된 전도성 캡핑 층(704)의 충전 및 평탄화가 이어진 후의 구조체를 예시한다. 전도성 캡핑 층(708)은 확산 장벽 층(704) 및 전도성 충전 층(706)을 캡슐화하고 T자형 패턴을 형성한다. 본 실시예에 따르면, 확산 장벽 층(704)상의 전도성 캡핑 층 두께는 전도성 충전 층(706)보다 작다.
도 4f의 구조체를 출발점으로 하여, 도 8a는 확산 장벽 층(804)의 최상부가 전도성 충전 층(806)의 최상부 표면(820) 아래로 리세스되는 실시예를 예시한다. 일 실시예에서, 전도성 충전 층(806)의 최상부 표면(820) 아래로의 확산 장벽 층(802)에서의 10-20nm 범위의 리세스는 습식 에칭 공정을 통해 제어 가능하게 달성될 수 있다. 도 8b의 인터커넥트 구조체(840)는 도 8a의 구조체에 트렌치에 및 유전체 층(802)의 표면 상에 배치된 전도성 캡핑 층(808)의 충전 및 연마가 이어진 후의 구조체를 예시한다. 전도성 캡핑 층(808)은 확산 장벽 층(804) 및 전도성 충전 층(806)을 캡슐화한다. 본 실시예에 따르면, 확산 장벽 층(804) 상의 전도성 캡핑 층의 두께는 전도성 충전 층(806) 상에서보다 크다. 도 7b에서는 그 반대가 된다.
본 명세서에 설명된 하나 이상의 실시예와 관련하여, 종래의 DRAM 메모리는 심각한 스케일링 문제에 직면하고 있고, 따라서 다른 유형의 메모리 디바이스가 전자 산업계에서 활발히 연구되고 있음을 알아야 한다. 미래의 경쟁자 중 하나는 MRAM 디바이스이다. 본 명세서에 설명된 실시예는 새로운 전도성 인터커넥트 캡핑 방식을 통해 로직 트랜지스터에 MRAM 메모리 소자를 임베디드하는 제조 방법을 포함한다. 설명된 실시예는 임베디드 메모리 어레이를 갖는 로직 프로세서의 제조를 수반하는 공정 방식을 처리하는데 유리할 수 있다.
도 1a와 관련하여 설명된 전도성 인터커넥트는 트렌치에 배치되지만, 도 3c와 관련하여 설명된 다른 실시예에서는 전도성 인터커넥트가 비아 구조체에 포함될 수 있다. 도 10은 비아에 배치되고 또한 기판(1005) 위에 배치된 로직 트랜지스터(1030)와 통합된 전도성 인터커넥트(1002) 상에 형성된 메모리 소자(1004)를 예시한다. 그러한 일 실시예에서, 메모리 소자(1004)는 전도성 충전 층(1010)을 커버하는 전도성 캡핑 층(1008)으로 구성되는 전도성 인터커넥트(1002) 상에 형성된다. 이러한 일 실시예에서, 전도성 인터커넥트는 트랜지스터의 드레인 단부에 연결된 전도성 콘택 구조체(1012) 상에 직접 배치된다.
일 실시예에서, 밑에 있는 반도체 기판(1005)은 집적 회로를 제조하기 위해 사용되는 일반적인 워크피스 대상물을 나타낸다. 반도체 기판은 종종 웨이퍼 또는 다른 실리콘 조각 또는 또 다른 반도체 재료를 포함한다. 적합한 반도체 기판은 단결정 실리콘, 다결정 실리콘 및 SOI(silicon on insulator)뿐만 아니라 다른 반도체 재료로 형성된 유사한 기판을 포함하지만 이에 한정되지는 않는다. 기판은 또한 반도체 재료, 금속, 유전체, 도펀트, 및 반도체 기판에 흔히 존재하는 다른 재료를 포함할 수 있다.
일 실시예에서, 기판(1005)과 연관된 트랜지스터는 기판(1005) 상에 제조된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET 또는 단순히 MOS 트랜지스터)이다. 본 발명의 다양한 구현에서, MOS 트랜지스터는 평면 트랜지스터, 비평면 트랜지스터, 또는 이들의 조합일 수 있다. 비평면 트랜지스터는 더블 게이트 트랜지스터 및 트라이 게이트 트랜지스터와 같은 FinFET 트랜지스터, 및 나노 리본 및 나노 와이어 트랜지스터와 같은 랩 어라운드(wrap-around) 또는 올 어라운드(all-around) 게이트 트랜지스터를 포함한다.
일 실시예에서, 기판(1005)의 각각의 MOS 트랜지스터(1030)는 적어도 2개의 층인 게이트 유전체 층 및 게이트 전극 층으로 형성된 게이트 스택을 포함한다. 게이트 유전체 층은 하나의 층 또는 층들의 스택을 포함할 수 있다. 하나 이상의 층은 실리콘 산화물, 실리콘 이산화물(SiO2) 및/또는 하이-k 유전체 재료를 포함할 수 있다. 하이-k 유전체 재료는 하프늄, 실리콘, 산소, 티타늄, 탄탈, 란탄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오브 및 아연과 같은 원소를 포함할 수 있다. 게이트 유전체 층에 사용될 수 있는 하이-k 재료의 예는 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오베이트를 포함하지만, 이에 제한되지는 않는다. 일부 실시예에서, 어닐링 프로세스가 하이-k 재료가 사용될 때 그 품질을 향상시키기 위해 게이트 유전체 층에 대해 수행될 수 있다.
기판(1005)의 각각의 MOS 트랜지스터의 게이트 전극 층은 게이트 유전체 층 상에 형성되고, 트랜지스터가 PMOS인지 NMOS인지에 좌우되어 적어도 하나의 P형 일함수 금속 또는 N형 일함수 금속으로 이루어질 수 있다. 일부 구현예에서, 게이트 전극 층은 하나 이상의 금속층이 일함수 금속 층들이고 적어도 하나의 금속층이 전도성 충전 층인 2개 이상의 금속층의 스택으로 이루어질 수 있다.
PMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물, 예를 들어 루테늄 산화물을 포함하지만 이에 한정되지는 않는다. P형 금속 층은 약 4.9eV와 약 5.2eV 사이의 일 함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 이들 금속의 합금, 및 이들 금속의 탄화물, 예컨대 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈 탄화물, 및 알루미늄 탄화물을 포함하지만, 이에 한정되지는 않는다. N형 금속층은 약 3.9eV와 약 4.2eV 사이의 일 함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다.
일부 구현에서, 게이트 전극은 기판의 표면에 실질적으로 평행한 바닥 부분 및 기판의 상부 표면에 실질적으로 수직인 두 개의 측벽 부분을 포함하는 "U"자형 구조로 이루어질 수 있다. 또 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 기판의 상부 표면에 실질적으로 평행하고 기판의 상부 표면에 실질적으로 수직인 측벽 부분들을 포함하지 않는 단순한 평면 층일 수 있다. 본 발명의 추가 구현에서, 게이트 전극은 U자형 구조와 평탄한 비 U자형 구조의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평탄한 비 U자형 층의 꼭대기에 형성된 하나 이상의 U자형 금속층으로 이루어질 수 있다.
본 발명의 일부 구현에서, 한 쌍의 측벽 스페이서가 게이트 스택을 브래킷하는 게이트 스택의 대향 측면들 상에 형성될 수 있다. 측벽 스페이서들은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산 질화물과 같은 재료로 형성될 수 있다. 측벽 스페이서들을 형성하기 위한 공정은 본 기술 분야에 공지되어 있고, 일반적으로 퇴적 및 에칭 공정 동작을 포함한다. 대안 구현에서, 복수의 스페이서 쌍이 사용될 수 있는데, 예를 들어, 2 쌍, 3 쌍 또는 4 쌍의 측벽 스페이서가 게이트 스택의 대향 측면들 상에 형성될 수 있다.
본 기술 분야에서 공지된 대로, 소스 및 드레인 영역들은 각각의 MOS 트랜지스터의 게이트 스택에 인접한 기판 내에 형성된다. 소스 및 드레인 영역들은 일반적으로 주입/확산 공정 또는 에칭/퇴적 공정 중 하나를 사용하여 형성된다. 전자의 공정에서, 붕소, 알루미늄, 안티몬, 인 또는 비소와 같은 도펀트가 소스 및 드레인 영역들을 형성하도록 기판에 이온 주입될 수 있다. 도펀트를 활성화시키고 이들이 기판 내로 추가로 확산되게 하는 어닐링 공정이 전형적으로 이온 주입 공정에 이어진다. 후자의 공정에서, 기판은 먼저 소스 및 드레인 영역들의 위치들에서 리세스들을 형성하기 위해 에칭될 수 있다. 소스 및 드레인 영역들을 제조하기 위해 사용되는 재료로 리세스들을 채우기 위해 에피택셜 퇴적 공정이 이후 수행될 수 있다. 일부 구현에서, 소스 및 드레인 영역들은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 사용하여 제조될 수 있다. 일부 구현에서, 에피택셜 퇴적된 실리콘 합금은 붕소, 비소 또는 인과 같은 도펀트로 인 시츄(in situ)로 도핑될 수 있다. 추가 실시예에서, 소스 및 드레인 영역들은 게르마늄 또는 III-V 족 재료 또는 합금과 같은 하나 이상의 대안적인 반도체 재료를 사용하여 형성될 수 있다. 그리고 추가 실시예에서, 금속 및/또는 금속 합금들의 하나 이상의 층이 소스 및 드레인 영역들을 형성하기 위해 사용될 수 있다.
도 11은 본 발명의 일 실시예에 따른 전자 시스템(1100)의 블록도를 예시한다. 전자 시스템(1100)은 예를 들어 휴대용 시스템, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서 및 연관된 메모리를 이용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(1100)은 (프로세서(1104) 및 제어 유닛(1106)을 갖는) 마이크로프로세서(1102), 메모리 디바이스(1108), 및 입력/출력 디바이스(1110)를 포함할 수 있다(전자 시스템(1100) 다양한 실시예에서 복수의 프로세서, 제어 유닛들, 메모리 디바이스 유닛들 및/또는 입력/출력 디바이스들을 가질 수 있다는 것을 이해해야 한다). 일 실시예에서, 전자 시스템(1100)은, 프로세서(1104)에 의해 데이터에 대해 수행될 동작들뿐만 아니라 프로세서(1104), 메모리 디바이스(1108) 및 입력/출력 디바이스(1110) 사이의 다른 트랜잭션(transaction)들을 정의하는 명령어들의 세트를 갖는다. 제어 유닛(1106)은, 명령어들이 메모리 디바이스(1108)로부터 검색되게 하고 실행되게 하는 동작들의 세트를 사이클링함(cycling through)으로써 프로세서(1104), 메모리 디바이스(1108) 및 입력/출력 디바이스(1110)의 동작들을 조정한다. 메모리 디바이스(1108)는 여기에 설명된 바와 같이 로직 프로세서에 통합된 STT-MRAM 메모리 어레이를 포함할 수 있다. 일 실시예에서, 메모리 디바이스(1108)는 도 11에 묘사된 바와 같이 마이크로프로세서(1102)에 임베디드된다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(1200)를 예시한다. 컴퓨팅 디바이스(1200)는 보드(1202)를 수용한다. 보드(1202)는 프로세서(1204) 및 적어도 하나의 통신 칩(1206)을 포함하지만 이에 제한되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1204)는 보드(1202)에 물리적 및 전기적으로 결합된다. 일부 구현에서, 적어도 하나의 통신 칩(1206)은 또한 보드(1202)에 물리적 및 전기적으로 결합된다. 추가 구현에서, 통신 칩(1206)은 프로세서(1204)의 일부이다.
그 애플리케이션에 의존하여, 컴퓨팅 디바이스(1200)는 보드(1202)에 물리적으로 또는 전기적으로 결합될 수도 있고 그렇지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및(하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 스토리지 디바이스를 포함하되 이에 한정되지는 않는다.
통신 칩(1206)은 컴퓨팅 디바이스(1200)로 그리고 그로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어는, 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이 용어는, 어떤 실시예에서는 그렇지 않을 수도 있지만, 연관 디바이스가 와이어를 포함하지 않는다는 것을 함의하지는 않는다. 통신 칩(1206)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로서 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 복수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1200)는 복수의 통신 칩(1206)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1206)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(1206)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(1200)의 프로세서(1204)는 프로세서(1204) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 실시예의 일부 구현에서, 프로세서의 집적 회로 다이는 본 발명의 실시예에 따라 구축된 로직 프로세서에 통합된 STT-MRAM 메모리 어레이와 같은 하나 이상의 어레이를 포함한다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1206)은 또한 통신 칩(1206) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 실시예의 또 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 실시예에 따라 구축된 로직 프로세서에 통합된 STT-MRAM 메모리 어레이를 포함한다.
추가 구현에서, 컴퓨팅 디바이스(1200) 내에 수용된 또 다른 컴포넌트는 본 발명의 실시예에 따라 구축된, 로직 프로세서에 통합된 STT-MRAM 메모리 어레이와 같은 하나 이상의 어레이를 포함하는 독립형 집적 회로 메모리 다이를 포함할 수 있다.
다양한 구현에서, 컴퓨팅 디바이스(1200)는 랩탑, 넷북, 노트북, 울트라 북, 스마트 폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현에서, 컴퓨팅 디바이스(1200)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 하나 이상의 실시예는 일반적으로 임베디드 마이크로 전자 메모리의 제조에 관한 것이다. 마이크로 전자 메모리는 비휘발성일 수 있고, 메모리는 전원이 공급되지 않을 때에도 저장된 정보를 유지할 수 있다. 본 발명의 하나 이상의 실시예는 로직 프로세서에 통합된 STT-MRAM 메모리 어레이의 제조에 관한 것이다. 이러한 어레이는, 자신의 비휘발성을 위하여, 또는 eDRAM(embedded Dynamic Random Access Memory)의 대체물로서, 내장형 비휘발성 메모리에 사용될 수 있다. 예를 들어, 이러한 어레이는 특정 기술 노드 내에서 경쟁력 있는 셀 크기로 1T-1X 메모리 또는 2T-1X 메모리(X = 커패시터 또는 저항기)에 사용될 수 있다.
도 13은 본 발명의 하나 이상의 실시예를 포함하는 인터포저(1300)를 예시한다. 인터포저(1300)는 제1 기판(1302)을 제2 기판(1304)에 브리지하기 위해 사용되는 개재 기판이다. 제1 기판(1302)은 예를 들어 집적 회로 다이일 수 있다. 제2 기판(1304)은 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1300)의 목적은 연결을 보다 넓은 피치로 벌어지게 하는 것(spread) 또는 연결을 상이한 연결로 재라우팅(reroute)하는 것이다. 예를 들어, 인터포저(1300)는 제2 기판(1304)에 후속적으로 결합될 수 있는 BGA(ball grid array)(1306)에 집적 회로 다이를 결합시킬 수 있다. 일부 실시예에서, 제1 및 제2 기판들(1302/1304)은 인터포저(1300)의 대향 측면들에 부착된다. 다른 실시예에서, 제1 및 제2 기판들(1302/1304)은 인터포저(1300)의 동일한 측면에 부착된다. 추가 실시예에서, 3개 이상의 기판이 인터포저(1300)에 의해 인터커넥트된다.
인터포저(1300)는 에폭시 수지, 유리 섬유 강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 중합체 재료로 형성될 수 있다. 추가의 구현에서, 인터포저는 실리콘, 게르마늄, 및 다른 III-V족 및 IV 족 재료들과 같은, 반도체 기판에 사용하기 위해 전술한 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 가요성 재료들로 형성될 수 있다.
인터포저는 TSV(through-silicon vias)(1312)를 포함하지만 이에 한정되지는 않는 금속 인터커넥트(1308) 및 비아(1310)를 포함할 수 있다. 인터포저(1300)는 수동 및 능동 디바이스들을 포함하는 임베디드 디바이스(1314)를 추가로 포함할 수 있다. 이러한 디바이스에는 커패시터, 디커플링 커패시터, 저항기, 인덕터, 퓨즈, 다이오드, 변압기, 센서, 및 정전기 방전(ESD) 디바이스가 포함되나 이에 국한되지는 않는다. 무선 주파수(RF) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서, 및 MEMS 디바이스와 같은 보다 더 복잡한 디바이스가 또한 인터포저(1300) 상에 형성될 수 있다. 본 발명의 실시예에 따르면, 여기에 개시된 디바이스 또는 공정이 인터포저(1300)의 제조에 사용될 수 있다.
따라서, 여기에 설명된 실시예는 자기 랜덤 액세스 메모리(MRAM) 디바이스를 통합하기 위한 인터커넥트 클래딩(interconnect cladding) 프로세스를 위한 접근법 및 그 결과적인 구조체를 포함한다.
일 실시예에서, 메모리 구조체는 기판 위의 유전체 층의 트렌치 내에 배치된 인터커넥트를 포함하고, 인터커넥트는 트렌치의 바닥에 그리고 그 측벽들을 따라 유전체 층의 최상부 표면까지 배치된 확산 장벽 층, 확산 장벽 층 상에 배치되고 유전체 층의 최상부 표면과 확산 장벽 층의 최상부 표면 아래로 리세스된 전도성 충전 층, 및 전도성 충전 층 상에 그리고 확산 장벽 층의 측벽 부분들 사이에 배치된 전도성 캡핑 층을 포함한다. 메모리 소자는 인터커넥트의 전도성 캡핑 층 상에 배치된다.
일 실시예에서, 전도성 캡핑 층의 최상부 표면은 확산 장벽 층의 최상부 표면 및 유전체 층의 최상부 표면과 동일 평면 상에 또는 실질적으로 동일 평면 상에 있다.
일 실시예에서, 전도성 캡핑 층은 탄탈, 탄탈 질화물, 티타늄 및 루테늄으로 구성되는 그룹으로부터 선택된 재료를 포함한다.
일 실시예에서, 확산 장벽 층은 코발트, 탄탈 및 루테늄으로 구성되는 그룹으로부터 선택된 재료를 포함한다.
일 실시예에서, 전도성 충전 재료는 구리를 포함한다.
일 실시예에서, 메모리 소자의 대칭 축은 전도성 인터커넥트의 대칭 축으로부터 오프셋된다.
일 실시예에서, 메모리 소자는 전도성 캡핑 층의 일부, 전도성 확산 장벽의 일부 및 유전체 층의 일부 상에 배치된 전도성 하부 전극을 포함한다. 고정 자성 층이 전도성 하부 전극의 일부 상에 배치되고, 터널링 층이 고정 자성 층 상에 배치되고, 자유 자성 층이 터널링 층 상에 배치되고, 상부 전극이 자유 자성 층 상에 배치되고, 유전체 스페이서가 고정 자성 층, 터널링 층, 자유 자성 층을 둘러싼다. 유전체 스페이서는 하부 전극의 상부 표면으로부터 상부 전극까지 연장된다.
일 실시예에서, 상부 전극 층 및 전도성 캡핑 층은 동일한 재료이고, 이 재료는 탄탈 및 탄탈 질화물로 이루어진 그룹으로부터 선택된다.
일 실시예에서, 메모리 구조체는 기판 위의 유전체 층의 트렌치 내에 배치된 인터커넥트를 포함한다. 인터커넥트는 트렌치의 바닥에 그리고 그 측벽들을 따라 배치되고 유전체 층의 최상부 표면 아래로 리세스된 확산 장벽 층, 확산 장벽 층 상에 배치되고 유전체 층의 최상부 표면 아래로 리세스된 전도성 충전 층, 및 전도성 충전 층 상에, 확산 장벽 층 상에 그리고 유전체 층의 측벽 부분들 사이에 배치된 전도성 캡핑 층을 포함한다. 메모리 소자는 인터커넥트의 전도성 캡핑 층 상에 배치된다.
일 실시예에서, 전도성 캡핑 층의 최상부 표면은 유전체 층의 최상부 표면과 동일 평면 상에 또는 실질적으로 동일 평면 상에 있다.
일 실시예에서, 확산 장벽 층의 최상부 표면은 전도성 충전 층의 최상부 표면과 동일 평면 상에 또는 실질적으로 동일 평면 상에 있다.
일 실시예에서, 확산 장벽 층의 최상부 표면은 전도성 충전 층의 최상부 표면 아래로 리세스된다.
일 실시예에서, 확산 장벽 층의 최상부 표면은 전도성 충전 층의 최상부 표면 위에 있다.
일 실시예에서, 전도성 캡핑 층은 탄탈, 탄탈 질화물, 티타늄, 탄탈, 및 루테늄으로 구성되는 그룹으로부터 선택된 재료를 포함한다.
일 실시예에서, 전도성 확산 장벽 층은 코발트, 탄탈 및 루테늄으로 구성되는 그룹으로부터 선택된 재료를 포함한다.
일 실시예에서, 전도성 충전 재료는 구리를 포함한다.
일 실시예에서, 메모리 디바이스의 대칭 축은 인터커넥트의 대칭 축으로부터 오프셋된다.
일 실시예에서, 메모리 소자는 전도성 캡핑 층의 일부분 및 유전체 층의 일부분 상에 배치된 전도성 하부 전극, 전도성 하부 전극의 일부분 상에 배치된 고정 자성 층, 고정 자성 층 상에 직접 배치된 터널링 층, 터널링 층 상에 배치된 자유 자성 층, 자유 자성 층 상에 배치된 상부 전극, 및 고정 자성 층, 터널링 층 및 자유 자성 층을 둘러싸는 유전체 스페이서를 포함한다. 유전체 스페이서는 하부 전극의 상부 표면으로부터 상부 전극까지 연장된다.
일 실시예에서, 상부 전극 층 및 전도성 캡핑 층은 동일한 재료이고, 이 재료는 탄탈 및 탄탈 질화물로 이루어진 그룹으로부터 선택된다.
일 실시예에서, 메모리 구조체를 제조하는 방법은 기판 위의 유전체 층에 트렌치를 형성하는 단계, 트렌치의 측벽들을 따라 및 그 바닥 상에 확산 장벽을 형성하는 단계, 트렌치에서의 확산 장벽 층 상에 직접적으로 전도성 충전 층을 형성하는 단계, 유전체 층의 최상부 표면 아래로 전도성 충전 층을 리세스하는 단계, 트렌치에 전도성 충전 층 상에 직접적으로 전도성 캡핑 층을 형성하는 단계, 및 전도성 캡핑층 상에 메모리 소자를 형성하는 단계를 포함한다.
일 실시예에서, 리세스하는 단계는 유전체 층의 최상부 표면 아래로 확산 장벽 층을 리세스하는 단계를 추가로 포함한다.
일 실시예에서, 리세스하는 단계는 전도성 충전 층의 최상부 표면 위로 확산 장벽 층을 리세스하는 단계를 추가로 포함한다.
일 실시예에서, 리세스하는 단계는 전도성 충전 층의 최상부 표면 아래로 확산 장벽을 리세스하는 단계를 추가로 포함한다.
일 실시예에서, 메모리 소자를 형성하는 단계는 메모리 소자 상에 배치된 상부 전극, 메모리 디바이스의 요소들, 유전체 스페이서 및 전도성 하부 전극을 플라즈마 에칭하는 단계를 포함하고, 전도성 캡핑 층의 일부분은 플라즈마 에칭에 노출된다.

Claims (24)

  1. 메모리 구조체로서:
    기판 위의 유전체 층의 트렌치에 배치된 인터커넥트 - 상기 인터커넥트는 상기 트렌치의 바닥에 그리고 상기 트렌지의 측벽들을 따라 상기 유전체 층의 최상부 표면까지 배치된 확산 장벽 층, 상기 확산 장벽 층 상에 배치되고 상기 유전체 층의 최상부 표면과 상기 확산 장벽 층의 최상부 표면 아래로 리세스된 전도성 충전 층, 및 상기 전도성 충전 층 상에 그리고 상기 확산 장벽 층의 측벽 부분들 사이에 배치된 전도성 캡핑 층을 포함함 -; 및
    상기 인터커넥트의 상기 전도성 캡핑 층 상에 배치된 메모리 소자를 포함하는 메모리 구조체.
  2. 제1항에 있어서, 상기 전도성 캡핑 층의 최상부 표면은 상기 확산 장벽 층의 최상부 표면 및 상기 유전체 층의 최상부 표면과 동일 평면 상에 또는 실질적으로 동일 평면 상에 있는 메모리 구조체.
  3. 제1항에 있어서, 상기 전도성 캡핑 층은 탄탈, 탄탈 질화물, 티타늄 및 루테늄으로 구성되는 그룹으로부터 선택된 재료를 포함하는 메모리 구조체.
  4. 제1항에 있어서, 상기 확산 장벽 층은 코발트, 탄탈 및 루테늄으로 구성되는 그룹으로부터 선택된 재료를 포함하는 메모리 구조체.
  5. 제1항에 있어서, 상기 전도성 충전 재료는 구리를 포함하는 메모리 구조체.
  6. 제1항에 있어서, 상기 메모리 소자의 대칭축은 상기 전도성 인터커넥트의 대칭축으로부터 오프셋되는 메모리 구조체.
  7. 제1항에 있어서, 상기 메모리 소자는:
    상기 전도성 캡핑 층의 일부분, 상기 전도성 확산 장벽의 일부분 및 상기 유전체 층의 일부분 상에 배치된 전도성 하부 전극;
    상기 전도성 하부 전극의 일부분 상에 배치된 고정 자성 층;
    상기 고정 자성 층 상에 배치된 터널링 층;
    상기 터널링 층 상에 배치된 자유 자성 층;
    상기 자유 자성 층 상에 배치된 상부 전극; 및
    상기 고정 자성층, 상기 터널링 층 및 상기 자유 자성층을 둘러싸는 유전체 스페이서 - 상기 유전체 스페이서는 상기 하부 전극의 상부 표면으로부터 상기 상부 전극까지 연장됨 - 를 포함하는 메모리 구조체.
  8. 제7항에 있어서, 상기 상부 전극 층 및 상기 전도성 캡핑 층은 동일한 재료이고, 상기 재료는 탄탈 및 탄탈 질화물로 구성되는 그룹으로부터 선택된 메모리 구조체.
  9. 메모리 구조체로서:
    기판 위의 유전체 층의 트렌치에 배치된 인터커넥트 - 상기 인터커넥트는 상기 트렌치의 바닥에 그리고 상기 트렌치의 측벽들을 따라 배치되고 상기 유전체 층의 최상부 표면 아래로 리세스된 확산 장벽 층, 상기 확산 장벽 층 상에 배치되고 상기 유전체 층의 최상부 표면 아래로 리세스된 전도성 충전 층, 및 상기 전도성 충전 층 상에, 상기 확산 장벽 층 상에 그리고 상기 유전체 층의 측벽 부분들 사이에 배치된 전도성 캡핑 층을 포함함 -; 및
    상기 인터커넥트의 상기 전도성 캡핑 층 상에 배치된 메모리 소자를 포함하는 메모리 구조체.
  10. 제9항에 있어서, 상기 전도성 캡핑 층의 최상부 표면은 상기 유전체 층의 최상부 표면과 동일 평면 상에 또는 실질적으로 동일 평면 상에 있는 메모리 구조체.
  11. 제9항에 있어서, 상기 확산 장벽 층의 최상부 표면은 상기 전도성 충전 층의 최상부 표면과 동일 평면 상에 또는 실질적으로 동일 평면 상에 있는 메모리 구조체.
  12. 제9항에 있어서, 상기 확산 장벽 층의 최상부 표면은 상기 전도성 충전 층의 최상부 표면 아래로 리세스되는 메모리 구조체.
  13. 제9항에 있어서, 상기 확산 장벽 층의 최상부 표면은 상기 전도성 충전 층의 최상부 표면 위에 있는 메모리 구조체.
  14. 제9항에 있어서, 상기 전도성 캡핑 층은 탄탈, 탄탈 질화물, 티타늄, 탄탈, 및 루테늄으로 구성되는 그룹으로부터 선택된 재료를 포함하는 메모리 구조체.
  15. 제9항에 있어서, 상기 전도성 확산 장벽 층은 코발트, 탄탈 및 루테늄으로 구성되는 그룹으로부터 선택된 재료를 포함하는 메모리 구조체.
  16. 제9항에 있어서, 상기 전도성 충전 재료는 구리를 포함하는 메모리 구조체.
  17. 제9항에 있어서, 상기 메모리 디바이스의 대칭 축은 상기 인터커넥트의 대칭 축으로부터 오프셋되는 메모리 구조체.
  18. 제9항에 있어서, 상기 메모리 소자는:
    상기 전도성 캡핑 층의 일부분 및 상기 유전체 층의 일부분 상에 배치된 전도성 하부 전극;
    상기 전도성 하부 전극의 일부분 상에 배치된 고정 자성 층;
    상기 고정 자성 층 상에 직접 배치된 터널링 층;
    상기 터널링 층 상에 배치된 자유 자성 층;
    상기 자유 자성 층 상에 배치된 상부 전극; 및
    상기 고정 자성층, 상기 터널링 층 및 상기 자유 자성층을 둘러싸는 유전체 스페이서 - 상기 유전체 스페이서는 상기 하부 전극의 상부 표면으로부터 상기 상부 전극까지 연장됨 - 를 포함하는 메모리 구조체.
  19. 제9항에 있어서, 상기 상부 전극 층 및 상기 전도성 캡핑 층은 동일한 재료이고, 상기 재료는 탄탈 및 탄탈 질화물로 구성되는 그룹으로부터 선택된 메모리 구조체.
  20. 메모리 구조체를 제조하는 방법으로서:
    기판 위의 유전체 층에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽들을 따라 그리고 상기 트렌치의 바닥 상에 확산 장벽을 형성하는 단계;
    상기 트렌치에 상기 확산 장벽 층 상에 직접적으로 전도성 충전 층을 형성하는 단계;
    상기 유전체 층의 최상부 표면 아래로 상기 전도성 충전 층을 리세스하는 단계;
    상기 전도성 충전 층 상에 직접적으로, 상기 트렌치에 전도성 캡핑 층을 형성하는 단계; 및
    상기 전도성 캡핑 층 상에 메모리 소자를 형성하는 단계를 포함하는 방법.
  21. 제20항에 있어서, 상기 리세스하는 단계는 상기 유전체 층의 최상부 표면 아래로 상기 확산 장벽 층을 리세스하는 단계를 추가로 포함하고, 상기 전도성 캡핑 층은 상기 확산 장벽 층 위에 걸쳐 추가로 형성되는 방법.
  22. 제21항에 있어서, 상기 리세스하는 단계는 상기 전도성 충전 층의 최상부 표면 위로 상기 확산 장벽 층을 리세스하는 단계를 추가로 포함하는 방법.
  23. 제22항에 있어서, 상기 리세스하는 단계는 상기 전도성 충전 층의 최상부 표면 아래로 상기 확산 장벽을 리세스하는 단계를 추가로 포함하는 방법.
  24. 제20항에 있어서, 상기 메모리 소자를 형성하는 단계는 메모리 디바이스 상에 배치된 상부 전극, 상기 메모리 디바이스의 요소들, 유전체 스페이서 및 전도성 하부 전극을 플라즈마 에칭하는 단계를 포함하고, 상기 전도성 캡핑 층의 일부분이 상기 플라즈마 에칭에 노출되는 방법.
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