CN117062444A - 铁电存储器件及其形成方法 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
本公开涉及铁电存储器件及其形成方法。一种器件包括：存储层，在衬底之上；第一源极/漏极结构和第二源极/漏极结构，在存储层上，其中第一源极/漏极结构和第二源漏结构各自包括第一源极/漏极层，在存储层上；第二源极/漏极层，在第一源极/漏极层上，其中第二源极/漏极层与第一源极/漏极层不同；以及金属层，在第二源极/漏极层上；以及沟道区域，在存储层上从第一源极/漏极结构的第一源极/漏极层延伸到第二源极/漏极结构的第一源极/漏极层。
Description
技术领域
本公开涉及铁电存储器件及其形成方法。
背景技术
半导体存储器被用于电子应用的集成电路，包括例如收音机、电视、蜂窝电话和个人计算设备。半导体存储器包括两大类别：易失性存储器和非易失性存储器。易失性存储器包括随机存取存储器(RAM)，其可以进一步分为两个子类别：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM二者都被认为是易失性的，因为它们在不通电的情况下会丢失其存储的信息。
另一方面，非易失性存储器即使在不通电的情况下也能保留存储的信息。一种类型的非易失性半导体存储器是铁电随机存取存储器(FeRAM，或FRAM)。FeRAM的优点包括其快速写入/读取速度和小尺寸。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，包括：在第一电介质层中形成第一导电特征；在所述第一导电特征上沉积存储层；在所述存储层上沉积沟道层；在所述沟道层上沉积第二电介质层；在所述第二电介质层中蚀刻第一开口和第二开口以暴露所述沟道层；蚀刻由所述第一开口和所述第二开口暴露的所述沟道层以暴露所述存储层，其中，所述沟道层的剩余区域在所述第一开口和所述第二开口之间延伸；在所述第一开口和所述第二开口中沉积第一源极/漏极层，其中，所述第一源极/漏极层与所述剩余区域实体接触；在所述第一开口和所述第二开口中在所述第一源极/漏极层上沉积第二源极/漏极层；以及在所述第一开口和所述第二开口中在所述第二源极/漏极层上沉积导电材料。
根据本公开的另一实施例，提供了一种形成半导体器件的方法，包括：在衬底之上形成字线；在所述字线之上形成铁电层；在所述铁电层之上形成沟道区域；以及在所述沟道区域的相反侧壁上形成位线和源极线，其中，形成所述位线和所述源极线包括：在所述铁电层上以及在所述沟道区域的相反侧壁上沉积第一氧化物半导体层；蚀刻所述第一氧化物半导体层，其中，所述第一氧化物半导体层的部分在所述蚀刻之后保留在所述沟道区域的相反侧壁上；在所述第一氧化物半导体层的剩余部分和所述铁电层之上沉积第二氧化物半导体层；以及在所述第二氧化物半导体层之上沉积导电材料。
根据本公开的又一实施例，提供了一种半导体器件，包括：存储层，在衬底之上；第一源极/漏极结构和第二源极/漏极结构，在所述存储层上，其中，所述第一源极/漏极结构和所述第二源漏结构各自包括：第一源极/漏极层，在所述存储层上；第二源极/漏极层，在所述第一源极/漏极层上，其中，所述第二源极/漏极层与所述第一源极/漏极层不同；以及金属层，在所述第二源极/漏极层上；以及沟道区域，在所述存储层上从所述第一源极/漏极结构的第一源极/漏极层延伸到所述第二源极/漏极结构的第一源极/漏极层。
附图说明
当与附图一起阅读时，可以从以下详细描述最佳地理解本公开的各个方面。注意，根据行业标准惯例，各种特征并未按比例绘制。实际上，为了讨论的清楚性，可以任意增加或减少各种特征的尺寸。
图1示出了根据一些实施例的半导体结构的截面图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12和图13示出了根据一些实施例的形成存储单元的中间步骤的截面图。
图14、图15、图16和图17示出了根据一些实施例的形成存储单元的中间步骤的截面图。
图18、图19、图20和图21示出了根据一些实施例的形成存储单元的中间步骤的截面图。
图22示出了根据一些实施例的存储单元的截面图。
具体实施方式
以下公开提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例并且不旨在进行限制。例如，在下面的描述中，在第二特征上或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“下方”、“之下”、“低于”、“之上”、“上方”等之类空间相关术语来描述如图所示的一个元素或特征与另外(一个或多个)元素或(一个或多个)特征的关系。这些空间相对术语旨在涵盖器件在使用或操作中除了图中描绘的方向之外的不同方向。装置可以以其他方式定向(旋转90度或在其他方向)，并且本文使用的空间相对描述符同样可以相应地解释。
本文描述的各种实施例提供了铁电薄膜晶体管(FeTFT)存储单元及相应的形成方法。在一些实施例中，存储单元内的TFT的源极/漏极结构如下形成：沉积第一源极/漏极层(例如，氧化物半导体层等)，然后在第一源极/漏极层上沉积第二源极/漏极层。在一些情况下，由于例如结构的形貌，可能在第一源极/漏极层中形成接缝或其他缺陷。沉积第一源极/漏极层可以使第二源极/漏极层以减少的缺陷形成的风险而沉积在第一源极/漏极层上。第二源极/漏极层还可以覆盖第一源极/漏极层中的缺陷，使得第二源极/漏极层提供比第一源极/漏极层更小的电阻界面。在一些实施例中，第一源极/漏极层可以在沉积第二源极/漏极层之前被蚀刻，这可以减少第一源极/漏极层中的缺陷的尺寸。以这种方式沉积第一源极/漏极层和第二源极/漏极层两者可以改善器件性能，提高器件均匀性，并降低与源极/漏极结构中的缺陷形成有关的问题的风险或严重性。
图1示出了根据一些实施例的包括衬底50的半导体结构100的横截面图，在衬底50中可以形成各种电路。衬底50可以是半导体衬底，例如，块半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被提供在衬底上，通常是硅衬底或玻璃衬底。还可以使用其他衬底，如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铟铝、砷化镓铝、砷化铟镓、磷化铟镓和/或磷砷化铟镓；或其组合。
图1还示出了可以在衬底50之上形成的电路。电路可以包括在衬底50的顶表面的有源器件(例如，晶体管)。在一些实施例中，晶体管可以包括衬底50的顶表面之上的栅极电介质层103、以及栅极电介质层103之上的栅极电极105。源极/漏极区域106在栅极电介质层103和栅极电极105的相反侧被设置在衬底50中。“源极/漏极”、“(一个或多个)源极/漏极区域”、“(一个或多个)源极/漏极结构”或本文的类似短语可以单独地或共同地指代源极或漏极，这可取决于上下文。栅极间隔件108可以沿着栅极电介质层103的侧壁形成，并将源极/漏极区域106与栅极电极105分开适当的横向距离。在一些实施例中，晶体管可以是例如平面场效应晶体管(FET)、鳍式场效应晶体管(FinFET)、纳米结构场效应晶体管(NSFET、纳米片FET等)等。
在一些实施例中，第一ILD 110围绕并隔离源极/漏极区域106、栅极电介质层103和栅极电极105。在一些实施例中，第二ILD 112可以形成在第一ILD 110之上。源极/漏极接触件114延伸通过第二ILD 112和/或第一ILD 110并电耦合到源极/漏极区域106。栅极接触件116延伸通过第二ILD 112和/或第一ILD 110并电耦合到栅极电极105。
根据一些实施例，多级互连结构120可以形成在第二ILD 112、源极/漏极接触件114和栅极接触件116之上。互连结构120可以包括一个或多个堆叠的电介质层124、以及形成在一个或多个电介质层124中的导电特征122。在一些情况下，电介质层124中的一个或多个可以是金属间电介质(IMD)层。电介质层124可以包括一层或多层一种或多种合适的电介质材料，例如，氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、低介电常数(低k)材料、氟硅酸盐玻璃(FSG)、碳氧化硅、掺杂碳的氧化物(CDO)、可流动氧化物、聚合物等、或其组合。电介质层124可以使用任何合适的技术进行沉积，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)、等离子体增强CVD(PECVD)、可流动CVD(FCVD)、旋涂等、或其组合。其他材料或形成技术是可能的。
导电特征122可以包括例如导电线、导电过孔、金属化图案、再分布层等。图1所示的互连结构120是示例，并且应理解，互连结构120可以包括任何数量的电介质层124，电介质层124中布置有导电特征122。在一些实施例中，互连结构120可以作为后段制程(BackEnd of Line，BEOL)工艺或中段制程(Middle End of Line，MEOL)工艺的一部分来形成。导电特征122可以使用合适的技术来形成，例如，镶嵌、双镶嵌或其他技术。在一些实施例中，导电特征122可以包括衬垫(未示出)(例如，扩散阻挡层、粘附层等)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等、或其组合。导电材料可包括铜、铜合金、银、金、钨、钴、铝、镍、钌等、或其组合。导电特征122的(一种或多种)材料可以使用合适的技术来沉积，例如，ALD、CVD、PVD、电镀、无电镀等、或其组合。其他材料或形成技术是可能的。
互连结构120可以电连接到栅极接触件116和源极/漏极接触件114以形成功能电路。在一些实施例中，由互连结构120形成的功能电路可以包括逻辑电路、存储电路、感测放大器、控制器、输入/输出电路、图像传感器电路等、或其组合。虽然图1示出了在衬底50之上形成晶体管，但其他有源器件(例如，二极管等)和/或无源器件(例如，电容、电阻等)也可以作为功能电路的一部分而形成。例如，这些有源器件和/或无源器件可以电连接到互连结构120。
图1还示出了根据一些实施例在其中可以随后形成存储单元的示例区域130。在区域130中形成的存储单元可以类似于下面在图13中描述的存储单元200，或者可以类似于本文描述的存储单元的其他实施例。例如，在区域130中形成的存储单元可以是使用本文所述的技术形成的铁电薄膜晶体管(FeTFT)存储单元。在一些实施例中，存储单元可以形成在互连结构120的顶部电介质层124上，如图1中的区域130所示。在其他实施例中，区域130的存储单元可以形成在互连结构120的顶部导电特征122之上。在一些实施例中，区域130的存储单元可以电连接到下层导电特征122。在其他实施例中，区域130可以在互连结构120之内。以这种方式，存储单元可以在互连结构120内形成在电介质层124上，或者在互连结构120内形成在导电特征122之上。在这样的实施例中，在一些情况下，存储单元可被视为互连结构120的一部分。在一些实施例中，可以在存储单元之上形成额外的电介质层124和/或导电特征122。
在一些实施例中，在区域130中形成的存储单元可以是较大存储阵列(未示出)中的单个单元。存储阵列可以包括以合适的配置排列的多个存储单元，例如，以行和列的网格状排列。相应地，在区域130中形成的存储单元可以电耦合到一个或多个其他存储单元，这些其他存储单元可以类似。例如，存储阵列的存储单元可以通过字线、位线和/或源极线被电耦合，这些线允许各个存储单元被选择用于读取或写入操作。在一些情况下，互连结构120可以提供存储阵列的各种存储单元之间的电互连，或者可以提供存储阵列的存储单元和下层功能电路之间的电连接。
图2至图13示出了根据一些实施例的形成存储单元200(参见图13)的中间步骤的截面图。存储单元200可以是例如铁电薄膜晶体管(FeTFT)存储单元，并且可以是较大存储阵列的单个存储单元。图2-图13示出了图1的区域130的放大图，在区域130中可以形成存储单元200。例如，图2-图13所示的电介质层124可以是互连结构120的顶部电介质层124，类似于图1。为了简单和清楚性，未示出诸如衬底50以及互连结构120的其他电介质层124或导电特征122之类的特征。
在图2中，根据一些实施例，在电介质层124之上形成蚀刻停止层202和绝缘层204。蚀刻停止层202是可选层，并且在一些情况下可以包括蚀刻速率低于下层电介质层124和/或上层绝缘层204的一个或多个电介质材料层。在一些实施例中，蚀刻停止层202可以包括一个或多个材料层，例如，氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅等、或其组合。蚀刻停止层202可以使用合适的技术来形成，例如，CVD、PVD、ALD等。其他材料或形成技术是可能的。绝缘层204可以由与先前针对电介质层124所描述的材料类似的(一种或多种)材料形成，并且可使用类似的技术来形成。绝缘层204可以是与下层电介质层124相同的材料，或者可以是不同的材料。在其他实施例中，绝缘层204可以被认为是IMD层，或者可以被认为是互连结构120的电介质层。
在图3中，根据一些实施例，在绝缘层204中形成开口206。随后在开口206中形成背部栅极208(参见图4)。开口206例如可以如下形成：首先在绝缘层204之上形成光致抗蚀剂205，然后对光致抗蚀剂205进行图案化。光致抗蚀剂205可以例如使用旋涂技术来形成。光致抗蚀剂205可以使用可接受的光刻技术进行图案化。然后，绝缘层204的暴露部分可以使用经图案化的光致抗蚀剂205作为蚀刻掩膜来进行蚀刻。蚀刻可以使用任何可接受的蚀刻工艺来执行，例如，湿法蚀刻工艺、干法蚀刻工艺、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。蚀刻可以在蚀刻停止层202上停止，如图3所示。在其他实施例中，蚀刻还去除蚀刻停止层202的一些部分以暴露电介质层124。在区域130中存在导电特征122的其他实施例中，蚀刻可以暴露导电特征122。光致抗蚀剂205随后可以使用灰化工艺或另一合适的工艺来去除。
在图4中，根据一些实施例，导电材料被沉积在开口206中以形成背部栅极208。在一些实施例中，背部栅极208包括适于提供存储单元200的薄膜晶体管(TFT)的栅极电极的材料。导电材料可以包括例如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝等、或其组合。在一些实施例中，背部栅极208可以包括衬垫(未示出)。在一些实施例中，背部栅极208可以包括与先前针对导电特征122所描述的材料类似的一种或多种材料。背部栅极208的导电材料可以使用合适的技术来沉积，例如，ALD、CVD、PVD、电镀、无电镀等、或其组合。其他材料或形成技术是可能的。在一些实施例中，执行平坦化工艺(例如，化学机械抛光(CMP)工艺等)以去除导电材料的多余部分。在一些实施例中，在执行平坦化工艺之后，绝缘层204和背部栅极208的顶表面在工艺变化内可以基本上齐平或共面。在其他实施例中，背部栅极208可以实体接触和电接触下层导电特征122。
在图5中，根据一些实施例，在绝缘层204和背部栅极208之上沉积存储层210和沟道层212。在一些实施例中，存储层210包括适于提供存储单元200的TFT的栅极电介质的材料。存储层210还可以包括能够存储位的材料，例如，能够通过在存储层210上施加适当的电压差而在两个不同的极化方向之间切换的材料。在一些实施例中，存储层210包括高k电介质材料，例如，基于铪的电介质材料等。在一些实施例中，存储层210包括铁电材料，例如，氧化铪、氧化铪锆、氧化铪硅、氮氧化铪、氧化铪铝、另一铪金属氧化物、另一金属氧化物等。在其他实施例中，存储层210可以是多层结构，包括两个SiOx层之间的SiNx层(例如，ONO结构)。在另外一些实施例中，存储层210包括不同的铁电材料或不同类型的存储材料。存储层210可以通过CVD、PVD、ALD、PECVD等被沉积为毯式层(blanket layer)。在一些实施例中，在存储层210被沉积之后，可以执行退火步骤。在一些实施例中，存储层210可以被沉积到约2nm至约20nm的范围内的厚度，但其他厚度是可能的。
对于存储层210包括铁电材料的实施例，存储层210可以在两个不同方向中的一个方向上被极化。存储层210的极化方向可以通过在存储层210上施加适当的电压差来改变(例如，“编程”)，该电压差在存储层210内产生相应的适当电场。例如，在一些实施例中，存储层210的极化方向可以通过在存储单元200的TFT的背部栅极208和源极/漏极结构230(参见图13)之间施加电压差来改变。极化方向可以是相对局部的(例如，通常包含在存储单元200的边界内)，并且存储层210的连续区域可以跨多个存储单元200延伸。根据存储单元200内的存储层210的极化方向，该存储单元200的薄膜晶体管(TFT)的阈值电压发生变化。例如，当存储单元200内的存储层210具有第一电极化方向时，存储单元200的相应TFT可具有相对较低的阈值电压，并且当存储层210具有第二电极化方向时，相应的TFT可具有相对较高的阈值电压。以这种方式，对应于极化方向的二进制值(例如，0或1)可以被存储、编程和访问。
根据一些实施例，沟道层212被沉积在存储层210之上。在一些实施例中，沟道层212包括适于提供存储单元200的TFT的沟道区域的材料。例如，在一些实施例中，沟道层212随后被蚀刻以形成沟道区域213(参见图10)。在一些实施例中，沟道层212包括含铟材料，例如，InxGayZnzMO，其中M可以是钛(Ti)、铝(Al)、锡(Sn)、钨(W)等。x、y和z的值各自可以是0和1之间的任何值。例如，沟道层212可以包括氧化铟镓锌、氧化铟钛、氧化铟钨、氧化铟锌、氧化铟锡、氧化铟、氧化镍、氧化铜、氧化铬、氧化钴、氧化锰等、或其组合。以这种方式，在一些实施例中，沟道层212可被视为氧化物半导体(OS)层。在其他实施例中，与这些示例不同的半导体材料可以用于沟道层212。沟道层212可以使用合适的工艺来沉积，例如，CVD、PVD、ALD、PECVD等。在一些实施例中，沟道层212可以使用前体进行沉积，例如，InCA-1、三甲基镓、二乙基锌等、或其组合。在一些实施例中，沟道层212可以使用约0℃至约300℃范围内的工艺温度进行沉积，但其他温度是可能的。其他材料、沉积技术或前体是可能的。在一些实施例中，沟道层212可以被沉积到约0.5nm至约20nm范围内的厚度，但其他厚度是可能的。
在一些实施例中，沟道层212的电荷载体的浓度(例如，“Nd”)可以在约1e17 cm-3至约5e18 cm-3的范围内，但其他浓度是可能的。在一些实施例中，电荷载体的浓度可以通过控制沟道层212中的铟的相对比例来控制。例如，增加沟道层212中的一种或多种金属元素(例如，铟)的相对比例可以增加沟道层212中的电荷载体的浓度。用于控制电荷载体浓度的其他技术是可能的。在一些情况下，形成具有相对较低的电荷载体浓度(例如，低于约1e18cm-3的浓度)的沟道层212可以允许存储单元200的更正的阈值电压。在一些实施例中，在沟道层212被沉积之后，可以在与氧有关的环境中执行退火处理(例如，在约300℃至约450℃的温度范围内)，以激活沟道层212的电荷载体。在一些实施例中，可以通过控制退火工艺的参数来控制电荷载体的浓度。例如，在一些情况下，可以通过控制退火温度或退火气氛(例如，环境中的O2、N2等的比例)来控制该浓度。
在图6中，根据一些实施例，在沟道层212之上形成绝缘层214。绝缘层214可以是与先前针对绝缘层204所描述的材料类似的材料，并且可以使用类似的技术来形成。绝缘层214可以是与下层绝缘层204的材料相同或不同的材料。在一些实施例中，在形成绝缘层214之后可以执行平坦化工艺(例如，CMP工艺)。在其他实施例中，绝缘层214可以被认为是IMD层，或者可以被认为是互连结构120的电介质层。
在图7中，根据一些实施例，沟道层212和绝缘层214被图案化。在一些实施例中，沟道层212和绝缘层214可以使用相同的图案化步骤进行图案化。例如，光致抗蚀剂211可以形成在绝缘层214之上并然后被图案化。光致抗蚀剂211可以例如使用旋涂技术来形成，并且可以使用可接受的光刻技术进行图案化。然后，绝缘层214的暴露部分和沟道层212的下层部分可以使用经图案化的光致抗蚀剂211作为蚀刻掩膜进行蚀刻。蚀刻可以使用任何可接受的蚀刻工艺来执行，例如，湿法蚀刻工艺、干法蚀刻工艺、RIE、NBE等、或其组合。蚀刻可以是各向异性的。绝缘层214和沟道层212可以使用相同的蚀刻工艺或使用多种蚀刻工艺进行蚀刻。在一些实施例中，蚀刻可以在存储层210上停止，使得少量存储层210或没有存储层210被蚀刻。光致抗蚀剂211随后可以使用灰化工艺或另一合适的工艺来去除。
在其他实施例中，沟道层212和绝缘层214可以使用单独的光刻步骤进行图案化。例如，可以在沉积绝缘层214之前沉积沟道层212并进行图案化，然后可以随后沉积绝缘层214并进行图案化。图7示出背部栅极208、沟道层212和绝缘层214的侧壁具有近似横向对齐的侧壁，但在其他实施例中，背部栅极208、沟道层212和/或绝缘层214可以具有横向偏移的侧壁。换句话说，背部栅极208、沟道层212和/或绝缘层214可以有类似的宽度或不同的宽度。
在图8中，根据一些实施例，在存储层210的暴露部分之上形成绝缘层215。绝缘层215可以是与先前针对绝缘层204或绝缘层214所描述的材料类似的材料，并且可以使用类似的技术形成。在一些实施例中，可以执行平坦化工艺(例如，CMP工艺)以去除绝缘层215的多余部分。在执行平坦化工艺之后，绝缘层215可以覆盖绝缘层214，或者绝缘层214可以被暴露。在一些实施例中，在执行平坦化工艺之后，绝缘层214和绝缘层215的顶表面可以是齐平的。在其他实施例中，绝缘层215可被认为是IMD层，或者可被认为是互连结构120的电介质层。在其他实施例中，例如绝缘层214是在图案化沟道层212之后被沉积的实施例，绝缘层215可以被省略。
在图9中，根据一些实施例，在绝缘层214/215中形成开口218。源极/漏极结构230(参见图13)随后形成在开口218中。开口218例如可以如下形成：首先在绝缘层214/215之上形成光致抗蚀剂217，然后图案化光致抗蚀剂217。光致抗蚀剂217可以例如使用旋涂技术来形成，并且可以使用可接受的光刻技术进行图案化。然后，绝缘层214/215的暴露部分可以使用经图案化的光致抗蚀剂217作为蚀刻掩膜进行蚀刻。蚀刻可以使用任何可接受的蚀刻工艺来执行，例如，湿法蚀刻工艺、干法蚀刻工艺、RIE、NBE等、或其组合。蚀刻可以是各向异性的。蚀刻暴露沟道层212，并且在一些实施例中可以在沟道层212上停止。在一些情况下，蚀刻可以蚀刻沟道层212。图9图示了开口218具有渐缩侧壁，但在其他实施例中，开口218可以具有垂直侧壁、弯曲侧壁、不规则侧壁、或具有除了这些示例之外的轮廓的侧壁。
在图10中，根据一些实施例，沟道层212被蚀刻以形成存储单元200的沟道区域213。在一些实施例中，蚀刻可以去除沟道层212在开口218内的区域，并且可以暴露下方的存储层210的区域。换句话说，开口218可以延伸通过沟道层212，使得存储层210的顶表面在开孔218内暴露并且可以形成开口218的底表面。沟道层212在绝缘层214下方的剩余部分形成沟道区域213，该沟道区域213在开口218之间延伸。在一些实施例中，沟道层212可以使用合适的湿法蚀刻工艺或干法蚀刻工艺进行蚀刻，其可以是各向异性的。例如，在一些实施例中，蚀刻工艺可以是RIE工艺等。在一些实施例中，蚀刻工艺可以包括工艺气体，例如，O2、N2、CF4等、或其组合。蚀刻工艺可以包括约30℃至约150℃范围内的工艺温度，但其他温度是可能的。在一些实施例中，蚀刻工艺包括电压偏置，其促进对沟道层212的各向异性蚀刻。该电压偏置可在约100V至约800V的范围内，但其他电压偏置是可能的。其他蚀刻工艺、蚀刻参数或工艺气体是可能的。在一些实施例中，蚀刻工艺在存储层210处停止或减慢。在一些实施例中，蚀刻工艺与针对图9所述的开口218的蚀刻相结合。光致抗蚀剂217可以在蚀刻沟道层212之前被去除(例如，使用灰化工艺)，或者可以在蚀刻沟道层212之后被去除。
在一些实施例中，在蚀刻沟道层212之后，剩余的沟道区域213具有宽度W1，该宽度W1在约20nm至约2000nm的范围内，但其他宽度是可能的。宽度W1可以更大、更小、或者与开口218之间的距离大致相同。在一些实施例中，蚀刻工艺蚀刻沟道层212在绝缘层214下方的部分。以这种方式，沟道区域213可以具有“底切(under-cut)轮廓”，如图10所示，其中沟道区域213在绝缘层214下方具有凹陷侧壁219。沟道区域213的凹陷侧壁219可以具有图10所示的凹陷轮廓，或者可以具有垂直轮廓、凸起轮廓、不规则轮廓等。在一些实施例中，凹陷侧壁219被凹陷距离D1，该距离D1在约0nm至约10nm的范围内。在其他实施例中，凹陷侧壁219可以被凹陷其他距离。
图11、图12和图13示出了根据一些实施例的形成源极/漏极结构230(参见图13)的中间步骤的截面图。在一些实施例中，源极/漏极结构230提供存储单元200的TFT的源极/漏极区域。(一个或多个)源极/漏极区域可以根据上下文单独地或共同地指代源极或漏极。在一些实施例中，每个源极/漏极结构230可以是存储单元200的位线的一部分或源极线的一部分。在其他实施例中，每个源极/漏极结构230可以电耦合到存储单元200的位线或源极线。
在图11中，根据一些实施例，源极/漏极层220被沉积在开口218中。源极/漏极层220可被共形地沉积在开口118的侧壁表面和底表面上。例如，源极/漏极层220可以在开口218内被沉积在绝缘层214/215的表面、存储层210的表面以及沟道区域213的表面上。如图11所示，源极/漏极层220的材料可以沉积在沟道区域213的凹陷侧壁219上。以这种方式，源极/漏极层220的材料可以延伸到绝缘层214的下方，并且可以部分地或完全填充由凹陷侧壁219形成的凹部。在一些实施例中，源极/漏极层220还可以沉积在绝缘层214/215的顶表面上。在一些实施例中，源极/漏极层220包括适于提供存储单元200的薄膜晶体管(TFT)的源极/漏极区域(例如，源极/漏极电极或源极/漏极结构)的材料。例如，在一些实施例中，源极/漏极层220包括与先前针对沟道层212所描述的材料类似的材料，例如，氧化铟镓锌等。源极/漏极层220可以使用与先前针对沟道层212所描述的技术类似的技术进行沉积，例如，PVD、ALD等。其他材料或沉积技术是可能的。
在一些实施例中，源极/漏极层220的材料与沟道层212的材料相同。在其他实施例中，源极/漏极层220的材料与沟道层212的材料不同或具有不同的组成。作为非限制性示例，在一些实施例中，源极/漏极层220和沟道层212都是氧化铟镓锌，但铟的相对比例不同。其他材料或材料组合是可能的。在一些实施例中，源极/漏极层220的组成可被控制为使得源极/漏极层220的载体浓度大于沟道层212的载体浓度。在一些情况下，源极/漏极层220的较大载体浓度(例如，“Nd”)可以允许源极/漏极结构230的电阻降低，这可以提高器件速度、性能和/或效率。例如，可以通过提高铟的相对比例来提高源极/漏极层220的载体浓度，但用于控制载体浓度的其他技术是可能的。在一些实施例中，源极/漏极层220的电荷载的浓度体(例如，“Nd”)可以在约5e18 cm-3至约5e19 cm-3的范围内，但其他浓度是可能的。在一些实施例中，源极/漏极层220可以被沉积至约2nm至约20nm范围内的厚度T1，但其他厚度是可能的。
在一些情况下，沟道区域213的凹陷侧壁219的存在可能导致在源极/漏极层220中形成缺陷221，例如，当源极/漏极层220被共形地沉积在由凹陷侧壁219形成的凹部中时，可能形成诸如接缝、间隙、空隙等之类的缺陷221。在一些情况下，源极/漏极层220中的缺陷221可位于沟道区域213的凹陷侧壁219处或附近。在一些情况下，缺陷221可以从凹陷侧壁219延伸并部分穿过源极/漏极层220。在一些情况下，缺陷221可以从凹陷侧壁219延伸并完全穿过源极/漏极层220。例如，图11示出了缺陷221从凹陷侧壁219到源极/漏极层220的相邻角表面，完全穿过源极/漏极层220。缺陷221可以有各种形状、长度或尺寸，这可取决于结构的几何形状和/或源极/漏极层220的沉积参数。例如，缺陷221的长度可以取决于源极/漏极层220的厚度T1。在一些情况下，同一存储单元200内的缺陷221可具有不同的形状、长度或尺寸。在一些情况下，缺陷221没有形成，或者可能没有在结构的所有凹陷侧壁219的附近形成。
在一些情况下，缺陷221的存在可导致源极/漏极结构230(参见图13)的电阻增加。例如，缺陷221周围的源极/漏极层220的区域可具有增加的电阻，或者缺陷221可增加源极/漏极层220和沟道区域213之间的界面的电阻。源极/漏极结构230的电阻增加可导致电流减少(例如，存储单元的TFT内)、效率降低、器件均匀性降低(例如，存储阵列的存储单元之间)、或其他不良影响。在一些情况下，较长或较大的缺陷221可比较短或较小的缺陷221更多地增加电阻和恶化器件性能。本公开中描述的一些实施例包括可以减少缺陷221的尺寸和/或减少由缺陷221的存在而引起的不良影响的技术。
在图12中，根据一些实施例，在源极/漏极层220之上沉积源极/漏极层222。在一些实施例中，源极/漏极层222可以共形地沉积在开口118内的源极/漏极层220上、以及绝缘层214/215之上。在一些实施例中，源极/漏极层222包括适于提供存储单元200的TFT的源极/漏极区域的材料。例如，在一些实施例中，源极/漏极层222包括与先前针对沟道层212所描述的材料类似的材料，例如，氧化铟镓锌等。源极/漏极层222可以使用与先前针对沟道层212所描述的技术类似的技术进行沉积，例如，PVD、ALD等。其他材料或沉积技术是可能的。
在一些实施例中，源极/漏极层222的材料与源极/漏极层220的材料和/或沟道层212的材料相同。在其他实施例中，源极/漏极层222的材料与源极/漏极层220的材料和/或沟道层212的材料不同或具有不同的组成。作为非限制性示例，在一些实施例中，源极/漏极层222和源极/漏极层220都是氧化铟镓锌。其他材料或材料组合是可能的。源极/漏极层222可以形成为具有小于、大约等于或大于源极/漏极层220的载体浓度的载体浓度。在一些实施例中，源极/漏极层222可被沉积至约2nm米至约20nm范围内的厚度T2，但其他厚度是可能的。源极/漏极层222的厚度T2可以小于、大约等于或大于源极/漏极层220的厚度T1。
在一些实施例中，通过首先在凹陷侧壁219上沉积源极/漏极层220，在源极/漏极层222的共形沉积期间形成很少缺陷或没有缺陷。此外，在一些情况下，存在于源极/漏极层220中的缺陷221不会传播到上层源极/漏极层222中。以这种方式，与具有缺陷221的源极/漏极层220相比，具有很少缺陷或没有缺陷的源极/漏极层222可以提供与上覆层的较小电阻界面。在一些情况下，通过用源极/漏极层222覆盖源极/漏极层220中的缺陷221，上层导电材料被阻止渗入缺陷221中。在一些情况下，渗入缺陷221中的导电材料会造成不良影响，例如，电短路、电阻增加或器件性能降低。覆盖缺陷221还可以减少由于器件内缺陷221的变化而导致的器件和器件性能的变化或不一致。例如，本文描述的技术可以允许(例如，存储阵列内的)存储单元的TFT的均匀性得到改善，例如，阈值电压(例如，“Vt”)、饱和漏极电流(例如，“Id”)、通电电流(例如，“Ion”)等的均匀性得到改善。
在一些情况下，本文描述的技术可以允许改善器件性能，例如，增加电流(例如，饱和漏极电流等)、增加存储单元的编程状态之间的电流差(例如，“Delta-Ion”)等。在一些情况下，本文描述的技术可以使存储单元内的电流或电流差增加多达约15％，但比这更大或更小的增加是可能的。因此，如本文所述在形成存储单元200期间在第一源极/漏极层220之上沉积第二源极/漏极层222可以允许减少电阻、增加电流、改善器件性能、改善器件可靠性、提高良率、改善工艺控制、改善器件特性一致性和/或改善器件均匀性。这些和其他益处可以由本公开中描述的任何实施例提供，包括下面针对图14-图22描述的实施例。
在图13中，根据一些实施例，在源极/漏极层222之上沉积衬垫层224和源极/漏极金属226，以形成源极/漏极结构230。衬垫层224是可选层，其可以是例如扩散阻隔层、粘附层等。在一些实施例中，衬垫层224和源极/漏极金属226包括适于提供存储单元200的TFT的源极/漏极区域的一种或多种导电材料。例如，衬垫层224和源极/漏极金属226可以包括与源极/漏极层222形成适当导电接触的一种或多种材料。衬垫层224(如果存在的话)沉积在源极/漏极层222上，并且可以包括诸如钛、氮化钛、钽、氮化钽等、或其组合之类的材料。源极/漏极金属226沉积在衬垫层224上，并且可以包括诸如铜、铜合金、银、金、钨、镍、钴、钌、铝、钼等、或其组合之类的一种或多种材料。在一些实施例中，源极/漏极金属226可以被沉积以填充开口218。衬垫层224和源极/漏极金属226可以使用合适的技术来沉积，例如，CVD、ALD、PVD、PECVD等、或其组合。其他材料或沉积技术是可能的。
通过用源极/漏极层222覆盖缺陷221，源极/漏极层220/222和源极/漏极金属226之间的界面可以被改善。此外，源极/漏极层222可以阻止衬垫层224和/或源极/漏极金属226的材料渗入缺陷221中。以这种方式，如本文所述在源极/漏极层220之上沉积源极/漏极层222可以改善源极/漏极结构230的电阻、可靠性和均匀性。在其他实施例中，一个或多个额外的源极/漏极层(未示出)可以被沉积在源极/漏极层222上。这些额外的源极/漏极层可以是与先前针对源极/漏极层220/222所描述的材料类似的材料，并可以使用类似的技术进行沉积。
在一些实施例中，可以执行平坦化工艺(例如，CMP工艺和/或研磨工艺)以从绝缘层214/215的上表面去除多余材料。例如，平坦化工艺可以去除源极/漏极层220、源极/漏极层222、衬垫层224和/或源极/漏极金属226的多余材料。在执行平坦化工艺之后，绝缘层214、绝缘层215、源极/漏极层220、源极/漏极层222、衬垫层224和/或源极/漏极金属226的顶表面可以齐平(例如，在工艺变化内共面)。以这种方式，根据一些实施例，形成存储单元200。如前所述，在一些实施例中，存储单元200可以是较大存储阵列的一部分。本领域技术人员应理解，可以对图13所示的结构执行进一步的处理，例如，形成上覆的特征或结构。
图14至图17示出了根据一些实施例的形成存储单元300(参见图17)的中间步骤。图17的存储单元300类似于图13的存储单元200，不同在于存储单元300的源极/漏极层220在沉积源极/漏极层222之前被减薄。用于形成存储单元300的许多材料和/或技术可以与先前针对存储单元200所描述的材料和/或技术类似，因此一些细节可能不会重复。
图14示出了根据一些实施例在沉积源极/漏极层220之后形成存储单元300的中间步骤的横截面图。图14所示的结构与图11所示的结构类似，并且可以使用类似的材料和/或技术来形成。源极/漏极层220可以与先前针对图11所描述的源极/漏极层220类似，并且可以使用类似的技术来形成。例如，在一些情况下，缺陷221可存在于沟道区域213的凹陷侧壁219附近的源极/漏极层220中。在一些实施例中，源极/漏极层220可以被沉积至在约2nm至约20nm范围内的厚度T1，但其他厚度是可能的。
在图15中，根据一些实施例，执行蚀刻工艺以减薄源极/漏极层220。在被减薄后，源极/漏极层220在本文中被称为并在图中表示为“减薄的源极/漏极层320”。源极/漏极层220可以例如使用可接受的蚀刻工艺来减薄。蚀刻工艺可以包括任何可接受的蚀刻工艺，其可包括湿法蚀刻工艺和/或干法蚀刻工艺(例如，等离子体蚀刻工艺、RIE、NBE等)。在一些实施例中，蚀刻工艺可以是各向同性的。例如，在一些实施例中，蚀刻工艺可以包括没有电压偏置的RIE。在一些实施例中，蚀刻工艺可以包括工艺气体，例如，NF3、NH3等。其他蚀刻工艺、蚀刻参数或蚀刻剂是可能的。
在一些实施例中，减薄的源极/漏极层320具有厚度T3，该厚度T3在源极/漏极层220的厚度T1的约10％和约50％之间。在一些实施例中，减薄的源极/漏极层320可以具有约1nm至约10nm范围内的厚度。其他厚度或相对厚度是可能的。在一些情况下，将源极/漏极层220减薄去除缺陷221的一些部分。在一些实施例中，减薄的源极/漏极层320中的缺陷221的长度可以在减薄之前的源极/漏极层220中的长度的约10％和约60％之间。其他相对长度是可能的。在一些情况下，如本文所述通过将源极/漏极层220减薄来去除缺陷221的一些部分可以减少随后形成的源极/漏极结构330(参见图17)的电阻。
在图16中，根据一些实施例，在减薄的源极/漏极层320之上沉积源极/漏极层222。源极/漏极层222可以类似于先前针对图12所描述的源极/漏极层222，并且可以使用类似的技术来形成。例如，在一些实施例中，源极/漏极层222可以共形地沉积在开口118内的减薄的源极/漏极层320上，以及绝缘层214/215之上。在一些实施例中，源极/漏极层222的材料与减薄的源极/漏极层320的材料和/或沟道层212的材料相同。在其他实施例中，源极/漏极层222的材料与减薄的源极/漏极层320的材料和/或沟道层212的材料不同或具有不同的组成。作为非限制性示例，在一些实施例中，源极/漏极层222和减薄的源极/漏极层320都是氧化铟镓锌。其他材料或材料组合是可能的。源极/漏极层222可以形成为具有小于、大约等于或大于减薄的源极/漏极层320的载体浓度的载体浓度。在一些实施例中，源极/漏极层222可被沉积至约2nm至约20nm范围内的厚度T4，但其他厚度是可能的。源极/漏极层222的厚度T4可以小于、大约等于或大于减薄的源极/漏极层320的厚度T3。例如，图17示出了其中源极/漏极层222的厚度T4大于减薄的源极/漏极层320的厚度T3的实施例。
在图17中，根据一些实施例，沉积衬垫层224和源极/漏极金属226，以形成源极/漏极结构330。衬垫层224可以类似于先前针对图13所描述的衬垫层224，并且源极/漏极金属226可以类似于先前针对图13所描述的源极/漏极金属226。衬垫层224和源极/漏极金属226可以使用合适的工艺进行沉积，例如，先前针对图13所描述的工艺。在一些实施例中，执行平坦化工艺以去除源极/漏极层220、源极/漏极层222、衬垫层224和/或源极/漏极金属226的多余材料。以这种方式，源极/漏极结构330可以类似于先前针对图13所描述的源极/漏极结构230，但其他源极/漏极结构是可能的。
图18至图21示出了根据一些实施例的形成存储单元400(参见图21)的中间步骤。图21的存储单元400类似于图17的存储单元300，不同在于在沉积源极/漏极层222之前，存储单元400的源极/漏极层220被蚀刻，直到存储层210被暴露为止。用于形成存储单元400的许多材料和/或技术可以与先前针对存储单元200/300所描述的材料和/或技术类似，因此一些细节可能不会重复。
图18示出了根据一些实施例在沉积源极/漏极层220之后形成存储单元400的中间步骤的横截面图。图18所示的结构与图11所示的结构类似，并且可以使用类似的材料和/或技术来形成。源极/漏极层220可以与先前针对图11所描述的源极/漏极层220类似，并且可以使用类似的技术来形成。例如，在一些情况下，缺陷221可存在于沟道区域213的凹陷侧壁219附近的源极/漏极层220中。
在图19中，根据一些实施例，对源极/漏极层220执行蚀刻工艺。在一些实施例中，蚀刻工艺去除源极/漏极层220的材料以暴露开口218内的存储层210。在一些实施例中，蚀刻工艺还可以暴露开口218内和/或开口218外的绝缘层214/215。如图19所示，在执行蚀刻工艺之后，源极/漏极层220的部分420可以保留在沟道区域213的凹陷侧壁219上。源极/漏极部分420可以填充或部分填充由绝缘层214下方的凹陷侧壁219形成的凹部。源极/漏极部分420的暴露侧壁可以具有基本垂直轮廓、倾斜轮廓、笔直轮廓、凹入轮廓、凸出轮廓、不规则轮廓、或除了这些示例之外的另一种轮廓形状。在一些实施例中，源极/漏极部分420的暴露侧壁可以与绝缘层214的下侧壁大致对齐。在其他实施例中，源极/漏极部分420的暴露侧壁可以从绝缘层214的下侧壁横向偏移。换句话说，源极/漏极部分420可以横向突出由绝缘层214下方的凹陷侧壁219形成的凹部，或者源极/漏极部分420可以包含在由绝缘层214下方的凹陷侧壁219形成的凹部内。在一些情况下，源极/漏极部分420内可能具有或可能不具有缺陷221，这可取决于蚀刻和/或结构的具体内容。在一些情况下，如本文所述通过蚀刻源极/漏极层220来去除缺陷221的一些部分可以减少随后形成的源极/漏极结构430(参见图21)的电阻。
蚀刻工艺可以包括任何可接受的蚀刻工艺，其可以类似于先前针对图15所描述的蚀刻工艺。例如，蚀刻工艺可以包括干法蚀刻工艺(例如，等离子体蚀刻工艺、RIE、NBE等)。在一些实施例中，蚀刻工艺可以是各向异性的。例如，在一些实施例中，蚀刻工艺可以包括没有电压偏置的RIE。其他蚀刻工艺是可能的。在一些实施例中，蚀刻工艺可以在存储层210和/或绝缘层214/215的表面上停止或减缓。
在图20中，根据一些实施例，在绝缘层214/215、存储层210和源极/漏极部分420之上沉积源极/漏极层222。源极/漏极层222可以类似于先前针对图12所描述的源极/漏极层222，并且可以使用类似的技术形成。源极/漏极层222可被共形地沉积在开口118的侧壁表面和底表面上。例如，源极/漏极层222可以沉积在绝缘层214/215的表面、存储层210的表面和源极/漏极部分420的表面上。在一些实施例中，源极/漏极层220还可以沉积在绝缘层214/215的顶表面上。在一些情况下，在由绝缘层214下方的凹陷侧壁219形成的凹部内存在源极/漏极部分420可以减少在沉积源极/漏极层222期间，在沟道区域213附近形成缺陷(例如，类似于缺陷221)的机会。以这种方式，在沉积源极/漏极层222之前沉积并然后蚀刻源极/漏极层220可以减少随后形成的源极/漏极结构430(参见图21)的电阻。
源极/漏极层222的材料可以与源极/漏极部分420的材料和/或沟道区域213的材料相同或不同。源极/漏极层222可以被形成为具有小于、大约等于或大于源极/漏极部分420的载体浓度的载体浓度。在一些情况下，形成具有相对高载体浓度的源极/漏极部分420可以改善随后形成的源极/漏极结构430(参见图21)和沟道区域213之间的电接触。在一些实施例中，源极/漏极层222可以被沉积至约2nm米至约20nm范围内的厚度，但其他厚度是可能的。
在图21中，根据一些实施例，沉积衬垫层224和源极/漏极金属226，以形成源极/漏极结构430。衬垫层224可以类似于先前针对图13所描述的衬垫层224，并且源极/漏极金属226可以类似于先前针对图13所描述的源极/漏极金属226。衬垫层224和源极/漏极金属226可以使用合适的工艺进行沉积，例如，先前针对图13所描述的工艺。在一些实施例中，执行平坦化处理以去除源极/漏极层220、源极/漏极层222、衬垫层224和/或源极/漏极金属226的多余材料。以这种方式，源极/漏极结构430可以类似于先前针对图13所描述的源极/漏极结构230，但其他源极/漏极结构是可能的。
图22示出了根据一些实施例的存储单元500的截面图。图22的存储单元500类似于图17的存储单元300，不同在于背部栅极208和源极/漏极结构330被示为实体连接并电连接到导电特征122A-C。图22的实施例是示例，并且本文所述的任何实施例的存储单元可以以类似或不同的配置连接到导电特征122A-C。图22所示的导电特征122A-C中的一个或多个可以是互连结构的导电特征，例如，先前针对图1所描述的互连结构120的导电特征122。在一些实施例中，导电特征122A-C可以与先前描述的导电特征122类似，并且可以使用类似的技术来形成。在一些实施例中，导电特征122A-C电耦合到其他存储单元以形成存储阵列。例如，在一些实施例中，导电特征122A可以是字线，导电特征122B可以是位线，并且导电特征122C可以是源极线。其他配置是可能的。
作为说明性实例，为了向诸如存储单元500之类的存储单元进行写入，通过向字线(例如，122A)、位线(例如，122B)和源极线(例如，122C)施加适当的电压来在存储单元的存储层210上施加写入电压。通过在存储层210上施加写入电压，存储单元的存储层210的极化方向可以改变。因此，存储单元的TFT的阈值电压可以从低阈值电压切换到高阈值电压，或反之亦然，从而可以在存储单元中存储二进制值。在一些实施例中，存储阵列的字线可以与位线和源极线相交，这允许选择各个单元进行写入操作。
为了读取存储在存储单元内的值，可以将读取电压施加到字线(例如，122A)。读取电压可以是例如存储单元的TFT的低阈值电压和高阈值电压之间的电压。根据存储单元的存储层210的极化方向，存储单元的TFT可以开启或可以未开启。例如，当TFT处于低阈值电压状态时，TFT的沟道区域213在读取电压被施加时传导电流，并且当TFT处于高阈值电压状态时，TFT的沟道区域213在读取电压被施加时传导很少电流或没有电流。因此，当在位线(例如，122B)和源极线(例如，122C)之间施加电压时，读取电流可能存在或可能不存在。以这种方式，可以确定存储在存储单元中的二进制值。
本文描述的实施例允许形成具有改进性能和更均匀性能的铁电薄膜晶体管(FeTFT)存储单元。通过在第一源极/漏极层之上沉积第二源极/漏极层，第一源极/漏极层中的缺陷被第二源极/漏极层覆盖，并且随后沉积的导电材料接触相对无缺陷的第二源极/漏极层。由于在第一源极/漏极层中存在缺陷，接触第二源极/漏极层的可以比接触第一源极/漏极层的电阻更小。在一些情况下，在沉积第二源极/漏极层之前蚀刻第一源极/漏极层可以减小第一源极/漏极层中的缺陷的大小，这可以减小电阻、减少与缺陷有关的问题的风险、提高良率、并改善器件均匀性。本文所述的技术可以增加存储单元内的电流，这可以改善器件性能、效率和速度。如本文所述减小缺陷尺寸还可以减少缺陷对存储单元性能的影响，这可以改善工艺控制和多个存储单元(例如，存储阵列的存储单元)之间的一致性。
根据本公开的一些实施例，一种方法包括：在第一电介质层中形成第一导电特征；在第一导电特征上沉积存储层；在存储层上沉积沟道层；在沟道层上沉积第二电介质层；在第二电介质层中蚀刻第一开口和第二开口以暴露沟道层；蚀刻由第一开口和第二开口暴露的沟道层以暴露存储层，其中沟道层的剩余区域在第一开口和第二开口之间延伸；在第一开口和第二开口中沉积第一源极/漏极层，其中第一源极/漏极层与剩余区域实体接触；在第一开口和第二开口中在第一源极/漏极层上沉积第二源极/漏极层；以及在第一开口和第二开口中在第二源极/漏极层上沉积导电材料。在实施例案中，该方法包括在沉积第二源极/漏极层之前蚀刻第一源极/漏极层。在实施例中，蚀刻第一源极/漏极层暴露存储层。在实施例中，沉积第一源极/漏极层在剩余区域附近的第一源极/漏极层中形成缺陷。在实施例中，第二源极/漏极层无缺陷。在实施例中，蚀刻沟道层在第二电介质层下方形成凹部。在实施例中，第二源极/漏极层具有与第一源极/漏极层不同的掺杂浓度。在实施例中，第一源极/漏极层和第二源极/漏极层包括相同的材料。
根据本公开的一些实施例，一种方法包括：在衬底之上形成字线；在字线之上形成铁电层；在铁电层之上形成沟道区域；以及在沟道区域的相反侧壁上形成位线和源极线，其中形成位线和源极线包括在铁电层上以及在沟道区域的相反侧壁上沉积第一氧化物半导体层；蚀刻第一氧化物半导体层，其中第一氧化物半导体层的部分在蚀刻之后保留在沟道区域的相反侧壁上；在第一氧化物半导体层的剩余部分和铁电层之上沉积第二氧化物半导体层；以及在第二氧化物半导体层之上沉积导电材料。在实施例中，沉积第一氧化物半导体层包括共形沉积工艺。在实施例中，第一氧化物半导体层包括氧化铟镓锌。在实施例中，第一氧化物半导体层包括从沟道区域的侧壁延伸到第一氧化物半导体层的顶表面的缺陷。在实施例中，蚀刻第一氧化物半导体层暴露铁电层。在实施例中，该方法包括在沟道区域之上沉积绝缘层，其中第一氧化物半导体层的剩余部分在绝缘层下方突出。在实施例中，沟道区域的相反侧壁是弯曲的。
根据本公开内容的一些实施例，一种器件包括：存储层，在衬底之上；第一源极/漏极结构和第二源极/漏极结构，在存储层上，其中第一源极/漏极结构和第二源漏结构各自包括第一源极/漏极层，在存储层上；第二源极/漏极层，在第一源极/漏极层上，其中第二源极/漏极层与第一源极/漏极层不同；以及金属层，在第二源极/漏极层上；以及沟道区域，在存储层上从第一源极/漏极结构的第一源极/漏极层延伸到第二源极/漏极结构的第一源极/漏极层。在实施例中，第二源极/漏极层的厚度在2nm至20nm的范围内。在实施例中，第二源极/漏极层比第一源极/漏极层更厚。在实施例中，第一源极/漏极层包括接缝。在实施例中，第二源极/漏极层无接缝。
以上公开内容概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种形成半导体器件的方法，包括：在第一电介质层中形成第一导电特征；在所述第一导电特征上沉积存储层；在所述存储层上沉积沟道层；在所述沟道层上沉积第二电介质层；在所述第二电介质层中蚀刻第一开口和第二开口以暴露所述沟道层；蚀刻由所述第一开口和所述第二开口暴露的所述沟道层以暴露所述存储层，其中，所述沟道层的剩余区域在所述第一开口和所述第二开口之间延伸；在所述第一开口和所述第二开口中沉积第一源极/漏极层，其中，所述第一源极/漏极层与所述剩余区域实体接触；在所述第一开口和所述第二开口中在所述第一源极/漏极层上沉积第二源极/漏极层；以及在所述第一开口和所述第二开口中在所述第二源极/漏极层上沉积导电材料。
示例2是示例1所述的方法，还包括：在沉积所述第二源极/漏极层之前蚀刻所述第一源极/漏极层。
示例3是示例2所述的方法，其中，蚀刻所述第一源极/漏极层暴露所述存储层。
示例4是示例1所述的方法，其中，沉积所述第一源极/漏极层在所述剩余区域附近的所述第一源极/漏极层中形成缺陷。
示例5是示例1所述的方法，其中，所述第二源极/漏极层无缺陷。
示例6是示例1所述的方法，其中，蚀刻所述沟道层在所述第二电介质层下方形成凹部。
示例7是示例1所述的方法，其中，所述第二源极/漏极层具有与所述第一源极/漏极层不同的掺杂浓度。
示例8是示例1所述的方法，其中，所述第一源极/漏极层和所述第二源极/漏极层包括相同的材料。
示例9是一种形成半导体器件的方法，包括：在衬底之上形成字线；在所述字线之上形成铁电层；在所述铁电层之上形成沟道区域；以及在所述沟道区域的相反侧壁上形成位线和源极线，其中，形成所述位线和所述源极线包括：在所述铁电层上以及在所述沟道区域的相反侧壁上沉积第一氧化物半导体层；蚀刻所述第一氧化物半导体层，其中，所述第一氧化物半导体层的部分在所述蚀刻之后保留在所述沟道区域的相反侧壁上；在所述第一氧化物半导体层的剩余部分和所述铁电层之上沉积第二氧化物半导体层；以及在所述第二氧化物半导体层之上沉积导电材料。
示例10是示例9所述的方法，其中，沉积所述第一氧化物半导体层包括共形沉积工艺。
示例11是示例9所述的方法，其中，所述第一氧化物半导体层包括氧化铟镓锌。
示例12是示例9所述的方法，其中，所述第一氧化物半导体层包括从所述沟道区域的侧壁延伸到所述第一氧化物半导体层的顶表面的缺陷。
示例13是示例9所述的方法，其中，蚀刻所述第一氧化物半导体层暴露所述铁电层。
示例14是示例9所述的方法，还包括：在所述沟道区域之上沉积绝缘层，其中，所述第一氧化物半导体层的剩余部分在所述绝缘层下方突出。
示例15是示例9所述的方法，其中，所述沟道区域的相反侧壁是弯曲的。
示例16是一种半导体器件，包括：存储层，在衬底之上；第一源极/漏极结构和第二源极/漏极结构，在所述存储层上，其中，所述第一源极/漏极结构和所述第二源漏结构各自包括：第一源极/漏极层，在所述存储层上；第二源极/漏极层，在所述第一源极/漏极层上，其中，所述第二源极/漏极层与所述第一源极/漏极层不同；以及金属层，在所述第二源极/漏极层上；以及沟道区域，在所述存储层上从所述第一源极/漏极结构的第一源极/漏极层延伸到所述第二源极/漏极结构的第一源极/漏极层。
示例17是示例16所述的器件，其中，所述第二源极/漏极层的厚度在2nm至20nm的范围内。
示例18是示例16所述的器件，其中，所述第二源极/漏极层比所述第一源极/漏极层更厚。
示例19是示例16所述的器件，其中，所述第一源极/漏极层包括接缝。
示例20是示例19所述的器件，其中，所述第二源极/漏极层无接缝。
Claims (10)
1.一种形成半导体器件的方法，包括：
在第一电介质层中形成第一导电特征；
在所述第一导电特征上沉积存储层；
在所述存储层上沉积沟道层；
在所述沟道层上沉积第二电介质层；
在所述第二电介质层中蚀刻第一开口和第二开口以暴露所述沟道层；
蚀刻由所述第一开口和所述第二开口暴露的所述沟道层以暴露所述存储层，其中，所述沟道层的剩余区域在所述第一开口和所述第二开口之间延伸；
在所述第一开口和所述第二开口中沉积第一源极/漏极层，其中，所述第一源极/漏极层与所述剩余区域实体接触；
在所述第一开口和所述第二开口中在所述第一源极/漏极层上沉积第二源极/漏极层；以及
在所述第一开口和所述第二开口中在所述第二源极/漏极层上沉积导电材料。
2.根据权利要求1所述的方法，还包括：在沉积所述第二源极/漏极层之前蚀刻所述第一源极/漏极层。
3.根据权利要求2所述的方法，其中，蚀刻所述第一源极/漏极层暴露所述存储层。
4.根据权利要求1所述的方法，其中，沉积所述第一源极/漏极层在所述剩余区域附近的所述第一源极/漏极层中形成缺陷。
5.根据权利要求1所述的方法，其中，所述第二源极/漏极层无缺陷。
6.根据权利要求1所述的方法，其中，蚀刻所述沟道层在所述第二电介质层下方形成凹部。
7.根据权利要求1所述的方法，其中，所述第二源极/漏极层具有与所述第一源极/漏极层不同的掺杂浓度。
8.根据权利要求1所述的方法，其中，所述第一源极/漏极层和所述第二源极/漏极层包括相同的材料。
9.一种形成半导体器件的方法，包括：
在衬底之上形成字线；
在所述字线之上形成铁电层；
在所述铁电层之上形成沟道区域；以及
在所述沟道区域的相反侧壁上形成位线和源极线，其中，形成所述位线和所述源极线包括：
在所述铁电层上以及在所述沟道区域的相反侧壁上沉积第一氧化物半导体层；
蚀刻所述第一氧化物半导体层，其中，所述第一氧化物半导体层的部分在所述蚀刻之后保留在所述沟道区域的相反侧壁上；
在所述第一氧化物半导体层的剩余部分和所述铁电层之上沉积第二氧化物半导体层；以及
在所述第二氧化物半导体层之上沉积导电材料。
10.一种半导体器件，包括：
存储层，在衬底之上；
第一源极/漏极结构和第二源极/漏极结构，在所述存储层上，其中，所述第一源极/漏极结构和所述第二源漏结构各自包括：
第一源极/漏极层，在所述存储层上；
第二源极/漏极层，在所述第一源极/漏极层上，其中，所述第二源极/漏极层与所述第一源极/漏极层不同；以及
金属层，在所述第二源极/漏极层上；以及
沟道区域，在所述存储层上从所述第一源极/漏极结构的第一源极/漏极层延伸到所述第二源极/漏极结构的第一源极/漏极层。
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