JP2022044399A - 磁気メモリ - Google Patents

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Abstract

【課題】書き込みエラーが生じるのを抑制することのできる磁気メモリを提供する。【解決手段】本実施形態による磁気メモリは、第１部分および第２部分を含み前記第１部分から前記第２部分に沿った第１方向に延びた第１磁性部材と、前記第１部分に電気的に接続された第１配線と、前記第２部分に電気的に接続された第２配線と、前記第１磁性部材と電気的に絶縁された第３配線と、前記第１配線、前記第２配線、前記第３配線に電気的に接続された制御回路であって、立ち下がり時間が立ち上がり時間よりも長い電流パルスを前記第３配線に供給する、前記制御回路と、を備えている。【選択図】図１Ａ

Description

本発明の実施形態は、磁気メモリに関する。
磁性部材に電流を流すことにより磁性部材の磁壁を移動（シフト）させる磁気メモリが知られている。この磁気メモリは、例えば、所定方向に延伸する磁性部材の一端の近傍に情報（磁化方向）を書き込むフィールドラインが設けられている。磁性部材の磁壁をシフトさせるシフト電流を磁性部材の一端と他端との間に流すことにより、磁壁が移動する。
このような構成を有する磁気メモリにおいては、書き込みエラーが生じるという問題がある。
特開２０１９－０３３１２１号公報 ＵＳ８，３６３，４６１Ｂ 特開平０３－２３８６８８号公報
本実施形態は、書き込みエラーを抑制することのできる磁気メモリを提供する。
本実施形態による磁気メモリは、第１部分および第２部分を含み前記第１部分から前記第２部分に沿った第１方向に延びた第１磁性部材と、前記第１部分に電気的に接続された第１配線と、前記第２部分に電気的に接続された第２配線と、前記第１磁性部材と電気的に絶縁された第３配線と、前記第１配線、前記第２配線、前記第３配線に電気的に接続された制御回路であって、立ち下がり時間が立ち上がり時間よりも長い電流パルスを前記第３配線に供給する、前記制御回路と、を備えている。
第１実施形態による磁気メモリを示す平面図。 第１実施形態の磁気メモリを示す断面図。 第１乃至第３実施形態の磁気メモリの効果を説明するための実験に用いられる装置を示す斜視図。 図２に示す装置の特性を示す図。 図２に示す装置の特性を示す図。 図２に示す装置において矩形波形状の書き込みパルスを用いて書き込みを行った場合の結果を示す図。 図２に示す装置において書き込みにおいて用いられる三角波形状の書き込みパルス電流を示す図。 図５Ａに示す書き込みパルスを用いて書き込みの行った場合の結果を示す図。 図６（ａ）乃至６（ｃ）は、矩形波形状の書き込みパルスを用いたときの書き込みエラーを説明する図。 図６（ａ）乃至６（ｃ）は、三角波形状の書き込みパルスを用いたときの書き込みエラーが生じないことを説明する図。 図８（ａ）、８（ｂ）は、立ち上がりが急峻で立ち下がりが緩やかの書き込みパルスおよびこのパルスを用いて書き込みを行った場合の結果を示す図。 図９（ａ）、９（ｂ）は、立ち上がりが緩やかで立ち下がりが緩やかの書き込みパルスおよびこのパルスを用いて書き込みを行った場合の結果を示す図。 図１０（ａ）、１０（ｂ）は、立ち上がりが緩やかで立ち下がりが急峻の書き込みパルスおよびこのパルスを用いて書き込みを行った場合の結果を示す図。 立ち下がり時間を説明する波形図。 立ち下がり時間が３０ｎｓｅｃの書き込みパルスを用いて書き込みを行ったときの結果を示す図。 立ち下がり時間が１００ｎｓｅｃの書き込みパルスを用いて書き込みを行ったときの結果を示す図。 立ち下がりが階段状の電流パルスを示す波形図。 図２に示す装置の磁気メモリラインの温度特性を示す図。 図２に示す装置の磁気メモリラインの温度緩和時間を求めるための図。 第２実施形態による磁気メモリを示す断面図。 第２実施形態の磁気メモリの製造工程を示す断面図。 第２実施形態の磁気メモリの製造工程を示す断面図。 第２実施形態の磁気メモリの製造工程を示す断面図。 第２実施形態の磁気メモリの製造工程を示す断面図。 第２実施形態の磁気メモリの製造工程を示す断面図。 第２実施形態の磁気メモリの製造工程を示す断面図。 第２実施形態の磁気メモリの製造工程を示す断面図。 第３実施形態による磁気メモリを示す断面図。
本発明の実施形態による磁気メモリは、第１部分および第２部分を含み前記第１部分から前記第２部分に沿った第１方向に延びた第１磁性部材と、前記第１部分に電気的に接続された第１配線と、前記第２部分に電気的に接続された第２配線と、前記第１磁性部材と電気的に絶縁された第３配線と、前記第１配線、前記第２配線、前記第３配線に電気的に接続された制御回路であって、立ち下がり時間が立ち上がり時間よりも長い電流パルスを前記第３配線に供給する、前記制御回路と、を備えている。
（第１実施形態）
本発明の第１実施形態による磁気メモリについて図面を参照して説明する。第１実施形態による磁気メモリの平面図を図１Ａに示し、第１実施形態による磁気メモリを図１Ａに示す切断線Ｂ－Ｂで切断した断面図を図１Ｂに示す。この第１実施形態の磁気メモリは、図１Ａに示すように４行４列に配列されたメモリセル１０１１～１０４４を備えている。第１実施形態では、４行４列に配置された磁気メモリについて説明するが、ｍ、ｎを自然数とするとき、ｍ行ｎ列に配置されたメモリセルを備えていてもよい。
第ｉ（ｉ＝１，・・・，４）行のメモリセル１０ｉ１～１０ｉ４は、紙面において水平方向（ｘ軸方向）に対して傾いた所定の角度に配置される。第ｊ（ｊ＝１，・・・，４）列のメモリセル１０１ｊ～１０４ｊは、紙面において縦方向（ｙ軸方向）に配列される。したがって、隣り合う列のメモリセルは、ｘ軸方向において、互い違いに配置される。このような配置を用いたことによりメモリセルを稠密に配置することができる。
第ｊ（ｊ＝１，・・・，４）列に配置されたメモリセル１０１ｊ、１０２ｊ、１０３ｊ、１０４ｊ（ｊ＝１，・・・，４）に対して、２つのフィールドラインが設けられている。例えば、第２列に配置されたメモリセル１０１２、１０２２、１０３２、１０４２に対してフィールドラインＦＬ２とフィールドラインＦＬ３が設けられている。フィールドラインＦＬ２は、第１列のメモリセル１０ｉ１（ｉ＝１，・・・，４）と第２列のメモリセル１０ｉ２（ｉ＝１，・・・，４）との間の領域に配置される。フィールドラインＦＬ３は、第２列のメモリセル１０ｉ２（ｉ＝１，・・・，４）と第３列のメモリセル１０ｉ３（ｉ＝１，・・・，４）との間の領域に配置される。フィールドラインＦＬ４は、第３列のメモリセル１０ｉ３（ｉ＝１，・・・，４）と第４列のメモリセル１０ｉ４（ｉ＝１，・・・，４）との間の領域に配置される。
なお、第１列に配置されたメモリセル１０ｉ１（ｉ＝１，・・・，４）のフィールドラインＦＬ２の反対側にはフィールドラインＦＬ１が配置される。また、第４列に配置されたメモリセル１０ｉ４（ｉ＝１，・・・，４）のフィールドラインＦＬ４の反対側にはフィールドラインＦＬ５が配置される。各フィールドラインＦＬｊ（ｊ＝１，・・・，５）は制御回路１００に接続されて制御される。
第ｉ（ｉ＝１，・・・，４）行に配列されたメモリセル１０ｉ１、１０ｉ２、１０ｉ３、１０ｉ４の上方に電気的に接続するビット線ＢＬｉが設けられている。ビット線ＢＬｉ（ｉ＝１，・・・，４）は第ｉ（ｉ＝１，・・・，４）行のメモリセル１０ｉ１，１０ｉ２、１０ｉ３、１０ｉ４の配列された方向に沿って配置される。また、ビット線ＢＬｉ（ｉ＝１，・・・，４）は制御回路１００に接続され、制御される。
各メモリセル１０ｉｊ（ｉ，ｊ＝１，・・・，４）は、図１Ｂに示すように、導電性の磁性体からなる磁気メモリ線（磁性部材）１２ｉｊと、非磁性導電層１３ｉｊと、磁気抵抗素子１４ｉｊと、非磁性導電層１６ｉｊと、スイッチング部１８ｉｊと、を備えている。
磁性部材１２ｉｊ（ｉ，ｊ＝１，・・・，４）は、図１Ｂにおいて上下方向（ｚ方向）に沿って延びた垂直磁性材料から構成され、筒形状を有している。例えば、各磁性部材１２ｉｊ（ｉ，ｊ＝１，・・・，４）は、ｚ方向に垂直な平面で切断した場合の断面における外側の形状が円、楕円、または多角形のいずれかとなるようにすることができる。
また、磁性部材１２ｉｊ（ｉ，ｊ＝１，２）は、ｚ方向に沿って配列された複数の領域１２ｃｉｊを備え、これらの領域１２ｃｉｊの間には、磁性部材１２ｉｊの外表面に配列された縊れ部１２ｄｉｊが位置する。また、これらの領域１２ｃｉｊ（ｉ，ｊ＝１，２）は、少なくとも１つの磁区を有する。各磁性部材１２ｉｊ（ｉ，ｊ＝１，２）は、第１端部１２ａｉｊと第２端部１２ｂｉｊとの間に駆動電流（シフト電流）が供給されると、磁性部材１２ｉｊの磁壁がｚ方向に沿って移動し、駆動電流が供給されない状態では縊れ部１２ｄｉｊに磁壁が停止する。磁性部材１２ｉｊ（ｉ，ｊ＝１，２）は、第１端部１２ａｉｊが磁気抵抗素子１４ｉｊに電気的に接続され、第２端部１２ｂｉｊが対応するビット線ＢＬｉに電気的に接続される。ここで、本明細書では、「ＡがＢに電気的に接続される」とは、ＡとＢが直接に接続されてもよいし、導電体を介して間接的に接続されてもよいことを意味する。なお、図１Ｂでは、第１端部１２ａｉｊ（ｉ，ｊ＝１，２）と磁気抵抗素子１４ｉｊとの間に非磁性導電層１３ｉｊが設けられている。非磁性導電層１３ｉｊはビット線として用いても良い。
磁気抵抗素子１４ｉｊ（ｉ，ｊ＝１，・・・，４）は、磁性部材１２ｉｊに書き込まれた情報を読み出すものであって、例えばＭＴＪ（Magnetic Tunnel Junction）素子が用いられる。以下、磁気抵抗素子１４ｉｊ（ｉ，ｊ＝１，・・・，４）がＭＴＪ素子であるとして説明する。ＭＴＪ素子１４ｉｊ（ｉ，ｊ＝１，・・・，４）は、磁化方向が可変のフリー層１４ａと、磁化方向が固定された固定層１４ｃと、フリー層（磁化自由層）１４ａと固定層１４ｃとの間に配置された非磁性層１４ｂと、を備えている。ＭＴＪ素子１４ｉｊ（ｉ，ｊ＝１，・・・，４）においては、フリー層１４ａは、対応する非磁性導電層１３ｉｊを介して磁性部材１２ｉｊの第１端部１２ａｉｊに電気的に接続され、固定層１４ｃは対応する非磁性導電層１６ｉｊを介して対応するスイッチング部１８ｉｊに電気的に接続される。ここで、「磁化方向が可変である」とは、後述する読み出し動作において、対応する磁性部材ＭＬｉｊ（ｉ，ｊ＝１，・・・，４）からの漏れ磁場によって磁化方向が変化可能であることを意味し、「磁化方向が固定である」とは、対応する磁性部材１２ｉｊ（ｉ，ｊ＝１，・・・，４）からの漏れ磁場によって磁化方向が変化しないことを意味する。
各スイッチング部１８ｉｊ（ｉ，ｊ＝１，・・・，４）は、非磁性導電層１６ｉｊとソース線ＳＬｊとの間に配置され、ソース線ＳＬｊに接続される。各ソース線ＳＬｊ（ｊ＝１，・・・，４）は、図１Ｂにおいては、紙面に交差する方向に沿って延びており、図１Ａにおいては、同じ列に配置されたメモリセル１０ｉｊ（ｉ＝１，・・・，４）のスイッチング部に共通に電気的に接続される。すなわち、各ソース線ＳＬｊ（ｊ＝１，・・・，４）は、図１Ａに示すｙ方向に沿って延びている。各ソース線ＳＬｊ（ｊ＝１，・・・，４）は、図１Ａに示す制御回路１００に接続され、制御される。なお、ソース線ＳＬｊはビット線であっても良い。また、フィールドラインＦＬが延びる方向は、ソース線ＳＬが延びる方向或いはビット線ＢＬが延びる方向と同じであってもよいし、異なっていてもよい。
スイッチング部１８ｉｊ（ｉ，ｊ＝１，・・・，４）は例えば２端子スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、スイッチング部１８ｉｊは“高抵抗”状態、例えば電気的に非導通である。２端子間に印加する電圧が閾値を超える場合、スイッチング部１８ｉｊは、“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチング部１８ｉｊは、オン状態において、保持電流値以上の電流が流れ続ける場合にオン状態を維持する。スイッチング部１８ｉｊは、電圧がどちらの極性でも、この機能を有していてもよい。スイッチング部１８ｉｊには、例えば、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。
（書き込み動作）
次に、第１実施形態の磁気メモリの書き込み動作について説明する。
メモリセル１０１１にデータの書き込みを行う場合を例に取って説明する。まず、フィールドラインＦＬ１とフィールドラインＦＬ２に互いに逆向きの書き込みパルス電流を流す。これらの書き込み電流によって磁場を発生させ、磁性部材１２１１におけるフィールドラインＦＬ１、ＦＬ２の近傍の領域１２ｃ１１の磁化を制御することにより、情報（磁化方向）の書き込みが行われる。本実施形態においては、書き込みパルス電流は、緩やかな立ち下がり勾配を有する形状、例えば三角波形状を有している。なお、フィールドラインＦＬ１～ＦＬ３に電流を流す制御は、図１に示す制御回路１００によって行って行う。
次に、制御回路１００を用いて、スイッチング部１８１１をオン状態にし、ビット線ＢＬ１とソース線ＳＬ１との間にシフト電流を流し、領域１２ｃ１１に書き込まれた情報を、磁性部材１２１１の端部１２ａ１１側へ順次移動させる。
（読み出し動作）
次に読み出し動作についてメモリセル１０１１からデータの読み出す場合を例に取って説明する。
まず、制御回路１００によってスイッチング部１８１１をオン状態にし、ビット線ＢＬ１とソース線ＳＬ１との間にシフト電流を流し、領域１２ｃ１１に書き込まれた情報をＭＴＪ素子１４１１に最も近い磁性部材１２１１の領域１２ｃ１１に移動させる。続いて、ビット線ＢＬ１とソース線ＳＬ１との間に読出し電流を流し、読み出しを行う。ＭＴＪ素子１４１１のフリー層１４ａは、ＭＴＪ素子１４１１に最も近い磁性部材１２１１の領域１２ｃ１１からの漏れ磁場に反応し、この漏れ磁場に対応した磁化方向を有している。したがって、読み出された情報は、ＭＴＪ素子１４１１に最も近い磁性部材１２１１の領域１２ｃ１１に格納された情報に対応したものとなる。
なお、磁壁は、電流の流れる方向に移動する場合もあり、電流の流れる方向と逆方向に移動する場合もある。磁壁の移動方向は、磁性部材の材料、磁性部材に積層する導電部材の材料や位置、製造条件によって制御することが可能である。磁性部材に導電部材を積層する場合は、導電部材の材料として例えばＰｔ、Ｗ、Ｔａ等を用いることができるが、これらに限定されることはない。導電部材の材料に基づくＳＯＴ(Spin Orbit Torque)効果を利用して磁壁の移動を制御することが可能である。
本実施形態の磁気メモリにおいては、フィールドラインに緩やかな立ち下がり形状、例えば三角波形状の書き込み電流を用いて書き込みを行っているので、書き込みエラーが生じるのを抑制することができる。この書き込みエラーが生じるのを抑制することができる理由について以下に実験を行い、この実験およびその結果を参照して説明する。
（実験結果）
図２に示す装置を作製し、この装置を用いて実験を行う。この装置は、書き込み電流が流れるフィールドラインＦＬと、このフィールドラインＦＬに交差する磁気メモリラインＭＭＬと、フィールドラインＦＬの両側に配置され磁気メモリラインＭＭＬに交差する２つのホールバーＨＢ１、ＨＢ２と、を備えている。磁気メモリラインＭＭＬは、ホールバーＨＢ１、ＨＢ２に接続し、同じ磁性材料で形成される。フィールドラインＦＬと磁気メモリラインＭＭＬとは電気的絶縁されている。
この装置のフィールドラインＦＬに書き込み電流を流すと、この書き込み電流によって生成された磁場により、磁気メモリラインＭＭＬのフィールドラインＦＬ近傍の領域に情報（磁化方向）が書き込まれる。情報が書き込まれた後、磁気メモリラインＭＭＬの延びている方向（ｘ方向）およびフィールドラインＦＬの延びている方向（ｙ方向）に交差する方向（ｚ方向）に外部磁場Ｈを印加すると、磁気メモリラインＭＭＬの延びている方向（ｘ方向）に沿って、情報が書き込まれた領域が拡大し、ホールバーＨＢ１、ＨＢ２のそれぞれの両端間（ｙ方向における端部間）に異常ホール電圧が生じる。
ｚ方向に外部磁場Ｈを印加した場合に情報が書き込まれた領域がｘ方向に拡大する理由は以下のように説明される。磁気メモリラインＭＭＬの磁化をＭ、外部磁場をＨとすると、磁場中の磁気メモリラインＭＭＬの静磁エネルギーＵは、Ｕ＝－Ｍ・Ｈと表される。この静磁エネルギーＵは、外部磁場Ｈの向きと磁化Ｍの向きが平行の時に最も安定し、反平行の時に最も不安定となる。そのため、磁気メモリラインＭＭＬの磁化が上向き（ｚ方向の正の向き）の領域に下向き（ｚ方向の負の向き）の外部磁場Ｈが印加されると、磁区の磁化が反転する方向にトルクが作用する。更に磁区の境界（磁壁）においては、外部磁場から受けるトルクに加えて、隣接する磁区の下向きの磁化からもトルクが作用する。このため、上向きの磁化は磁区の境界から反転し、下向きの領域が広がる。
フィールドラインＦＬに書き込みパルス電流Ｉｗとして１９．２ｍＡの矩形波を流した後、外部磁場Ｈを上昇させた場合にホールバーＨＢ１のｙ方向の両端に発生した異常ホール電圧ＡＨＶを測定した結果を図３Ａに示し、書き込みパルス電流Ｉｗとして２０．８ｍＡの矩形波を流した後、外部磁場Ｈを上昇させた場合にホールバーＨＢ１のｙ方向の両端に発生した異常ホール電圧ＡＨＶを測定した結果を図３Ｂに示す。なお、上記矩形波は、持続時間が１μｓｅｃである。
図３Ａに示すように、書き込みパルス電流Ｉｗを１９．２ｍＡとしてフィールドラインＦＬに流した後、外部磁場Ｈを０Ｏｅから増加させると、ａ（約１００）Ｏｅから異常ホール電圧ＡＨＶが上昇し、ｂ（約２００）Ｏｅで飽和する。すなわち、外部磁場Ｈが増加するに連れて磁気メモリラインＭＭＬに書き込まれた情報がｘ方向に拡散し、外部磁場ＨがａＯｅに達すると、ホールバーＨＢ１に達し、異常ホール電圧ＡＨＶが上昇し始める。外部磁場Ｈを更に上昇させｂＯｅに達すると、異常ホール電圧ＡＨＶは飽和し、外部磁場ＨをｂＯｅよりも大きくしても異常ホール電圧ＡＨＶは変化しない。この図３Ａから、書き込みパルス電流Ｉｗを１９．２ｍＡとしてフィールドラインＦＬに流して磁気メモリラインＭＭＬに書き込みを行った場合は、外部磁場ＨがａＯｅより大きくしたときに書き込まれた情報がホールバーＨＢ１に達し、書き込みが実行されたことを意味している。
これに対して、図３Ｂに示す場合は、書き込みパルス電流Ｉｗを２０．８ｍＡとしてフィールドラインＦＬに流した後、外部磁場Ｈを０Ｏｅから増加させて３００Ｏｅを超えても、異常ホール電圧ＡＨＶは上昇せず、外部磁場Ｈが３５０Ｏｅを超えると異常ホール電圧ＡＨＶが上昇し、外部磁場Ｈが４００Ｏｅに達すると、異常ホール電圧ＡＨＶが飽和する。すなわち図３Ｂに示す場合は、書き込みパルス電流Ｉｗが２０．８ｍＡであっても、外部磁場Ｈを３５０Ｏｅよりも大きくしないと、書き込みが実行されないことを示している。すなわち、同じ外部磁場Ｈを印加し、矩形波形状の大きな書き込みパルス電流をフィールドラインＦＬに流しても磁気メモリラインに情報の書き込みが失敗することを意味する。これを図４を参照して更に詳細に説明する。
図４は、外部磁場ＨをＨ１０％およびＨ５０％とし、図２に示すフィールドラインＦＬに流す矩形波形状の書き込みパルス電流Ｉｗの大きさを変化させた場合のホールバーＨＢ１に生じる異常ホール電圧ＡＨＶを測定することにより、磁気メモリラインＭＭＬに情報が書き込まれたか否かを示すグラフである。横軸は書き込みパルス電流Ｉｗを示し、縦軸は磁気メモリラインＭＭＬの書き込みによる反転磁場Ｈｃを示す。この磁気メモリラインＭＭＬの反転磁場Ｈｃは、ホールバーＨＢ１の異常ホール電圧を測定することにより得られる。ここで、外部磁場Ｈ１０％およびＨ５０％は、図３Ａに示す磁場ａ、ｂを用いるとそれぞれ以下のように表示される。
Ｈ１０％＝ａ＋０．１（ｂ－ａ）
Ｈ５０％＝ａ＋０．５（ｂ－ａ）
図４からわかるように、印加される外部磁場ＨがＨ１０％またはＨ５０％であっても、書き込みパルス電流Ｉｗが１８ｍＡ以下では、磁気メモリラインＭＭＬの磁化は反転せず、一定値となっている。しかし、書き込みパルス電流Ｉｗが１８ｍＡを超えると、磁気メモリラインＭＭＬの磁化が反転して低下する場合もあるが変化しない場合もある。磁気メモリラインＭＭＬの磁化が反転して低下する場合（図４に示す楕円Ａで囲まれた場合）は、書き込みが成功したことを示し、磁気メモリラインＭＭＬの磁化が変化しない場合（図４に示す楕円Ｂで囲まれた場合）は、書き込みが失敗したことを示す。すなわち、矩形波形状の書き込みパルスを用いた場合は、フィールドラインに書き込み電流閾値以上の電流を供給しても書き込みエラーが生じることを意味している。
本発明者達は、鋭意研究に努めた結果、矩形波形状の書き込みパルス電流の代わりに例えば三角波形状の書き込みパルス電流を用いれば書き込みエラーが生じるのを抑制できると考えた。そこで、図２に示す装置のフィールドラインＦＬに図５Ａに示す三角波形状の書き込みパルス電流を用いて実験を行う。その結果を図５Ｂに示す。
図５Ｂは、外部磁場ＨをＨ１０％およびＨ５０％とし、図２に示すフィールドラインＦＬに流す三角波形状の書き込みパルス電流Ｉｗの大きさを変化させた場合のホールバーＨＢ１に生じる異常ホール電圧ＡＨＶを測定することにより、磁気メモリラインＭＭＬに情報が書き込まれたか否かを示すグラフである。横軸は書き込みパルス電流Ｉｗを示し、縦軸は磁気メモリラインＭＭＬの書き込みによる反転磁場Ｈｃを示す。
図５Ｂからわかるように、印加される外部磁場ＨがＨ１０％またはＨ５０％であっても、書き込みパルス電流Ｉｗが２０ｍＡ以下では、磁気メモリラインＭＭＬの磁化は反転せず、一定値となっている。しかし、書き込みパルス電流Ｉｗが２０ｍＡを超えると、磁気メモリラインＭＭＬの磁化が反転して低下し、書き込みが成功したことを示している。すなわち、安定した書き込みを行うことのできる範囲（書き込みウィンドウ）が生じる。
このように、書き込みパルス形状が矩形波である場合は書き込みエラーが生じ、三角波形状である場合は書き込みが成功する理由を本発明者達は以下のように考え、この考えを図６（ａ）乃至図７（ｃ）を参照して説明する。
図６（ａ）乃至６（ｃ）は、図２に示す装置のフィールドラインＦＬに矩形波形状の書き込みパルス電流を印加した場合を示す図である。図６（ａ）は上記矩形波形状の書き込みパルス電流Ｉｗを示す。図６（ｂ）は、この書き込みパルス電流Ｉｗが印加されたときのフィールドラインＦＬの温度を示し、実質的に磁気メモリラインＭＭＬの温度を示す。磁気メモリラインＭＭＬはフィールドラインＦＬの近傍に配置されているので、その温度はフィールドラインＦＬの温度にほぼ等しい。図６（ｃ）は、磁気メモリラインＭＭＬの磁気異方性および外部磁場のＯＮまたはＯＦＦ状態を示す。
矩形波形状の書き込みパルス電流が印加される前は、外部磁場ＨもＯＦＦ状態で磁気メモリラインＭＭＬの磁気異方性が垂直磁気異方性であり（図６（ｃ））、磁気メモリラインＭＭＬの温度も上昇していない（図６（ｂ））。
次に、矩形波形状の書き込みパルス電流ＩｗをフィールドラインＦＬに流すとともに外部磁場ＨをＯＮ状態にする（図６（ａ）、６（ｃ））。これにより、磁気メモリラインＭＭＬに書き込みが行われるとともに、磁気メモリラインＭＭＬの温度が上昇する。磁気メモリラインＭＭＬの温度が、異方性が失われる温度Ｔｃに達すると、磁気メモリラインＭＭＬの磁気異方性は面内磁気異方性となる。
続いて、書き込みパルス電流ＩｗをＯＦＦ状態にするとともに外部磁場ＨのＯＦＦ状態にする。このとき、磁気メモリラインＭＭＬの温度は低下するが温度Ｔｃに達しない時間帯が存在する（図６（ａ）、（ｂ）、（ｃ））。磁気メモリＭＭＬに書き込まれた情報（磁化方向）が上記時間帯において消失することにより、書き込みエラーが生じると、本発明者達は考える。
これに対して、図２に示す装置のフィールドラインＦＬに三角波形状の書き込みパルス電流を印加した場合を図７（ａ）乃至７（ｃ）に示す。図７（ａ）は上記三角波形状の書き込みパルス電流Ｉｗを示し、図７（ｂ）はこの書き込みパルス電流Ｉｗが印加されたときの磁気メモリラインＭＭＬの温度を示す。図７（ｃ）は、磁気メモリラインＭＭＬの磁気異方性および外部磁場のＯＮまたはＯＦＦ状態を示す。
三角波形状の書き込みパルス電流が印加される前は、外部磁場ＨもＯＦＦ状態で磁気メモリラインＭＭＬの磁気異方性が垂直磁気異方性であり（図７（ｃ））、磁気メモリラインＭＭＬの温度も上昇していない（図７（ｂ））。
次に、フィールドラインＦＬに流す三角波形状の書き込みパルス電流Ｉｗを上昇させるとともに外部磁場ＨをＯＮ状態にする（図７（ａ）、７（ｃ））。すると、磁気メモリラインＭＭＬに書き込みが行われるとともに、磁気メモリラインＭＭＬの温度が上昇する。磁気メモリラインＭＭＬの温度が上昇し、異方性が失われる温度Ｔｃに達すると、磁気メモリラインＭＭＬの磁気異方性は面内磁気異方性となる。
その後、書き込みパルス電流Ｉｗを下降させると、磁気メモリラインＭＭＬの温度が下降する。磁気メモリラインＭＭＬの温度が、異方性が失われる温度Ｔｃに達すると磁気メモリラインＭＭＬの磁気異方性は垂直磁気異方性となる。なお、このとき、外部磁場ＨはＯＮ状態のままである。書き込みパルス電流Ｉｗを更に下降させ、書き込み電流パルスＩｗをＯＦＦ状態にするとともに外部磁場ＨのＯＦＦ状態にする（図７（ａ）、７（ｃ））。
このように、三角波形状の書き込みパルス電流を用いた場合は、磁気メモリラインの異方性が面内磁気異方性から垂直磁気異方性に変化する期間に外部磁場Ｈが印加された状態となっているので、書き込みエラーが生じないと本発明者達は考える。以上の説明は、磁気メモリラインＭＭＬの結晶磁気異方性磁場Ｈｋの変動と、フィールドラインＦＬへの磁場Ｈのタイミングモデルとが整合していることを示していると本発明者達は考える。
次に、書き込みパルス電流Ｉｗとして、以下の３種類のパルス電流を用いて図５Ｂに示す場合と同様の実験を行う。
１）立ち上がりが急峻でかつ立ち下がりが緩やかのパルス電流、すなわち、立ち上がり時間が立ち下がり時間よりも短いパルス電流（例えば、立ち上がり時間が６ｎｓｅｃ、頂上持続時間が１μｓｅｃで立ち下がり時間が１２．５μｓｅｃ））、
２）立ち上がりが緩やかかつ立ち下がりが緩やかのパルス電流、すなわち、立ち上がり時間と立ち下がり時間がほぼ同じパルス電流（例えば立ち上がり時間および立ち下がり時間が１２．５μｓｅｃ、頂上持続時間１μｓｅｃ）、
３）立ち上がりが緩やかかつ立ち下がりが急峻のパルス電流、すなわち立ち上がり時間が立ち下がり時間よりも長いパルス電流（例えば立ち上がり時間が１２．５μｓｅｃ、頂上持続時間１μｓｅｃで立ち下がり時間が６ｎｓｅｃ）。
なお、実験は、外部磁場Ｈ１０％、Ｈ５０％をそれぞれ印加した場合を５回ずつ測定する。
上記１）の電流パルスを図８（ａ）に示し、この電流パルスを用いた実験結果を図８（ｂ）に示す。上記１）の電流パルスを用いた場合は、図８（ｂ）に示すように書き込みウィンドウが生じており、書き込みエラーが生じるのを抑制できることがわかる。
上記２）の電流パルスを図９（ａ）に示し、この電流パルスを用いた実験結果を図９（ｂ）に示す。上記２）の電流パルスを用いた場合は、図９（ｂ）に示すように書き込みウィンドウが生じており、書き込みエラーが生じるのを抑制できることがわかる。
上記３）の電流パルスを図１０（ａ）に示し、この電流パルスを用いた実験結果を図１０（ｂ）に示す。上記３）の電流パルスを用いた場合は、図１０（ｂ）に示すように書き込みウィンドウが生じず、書き込みエラーが生じるのを抑制できないことがわかる。
以上の実験結果から、書き込み電流パルスとしては、立ち下がり時間が立ち上がり時間よりも長いパルス電流であれば、書き込みエラーが生じるのを抑制できることがわかる。そこで、図１１に示す立ち上がりが急峻で立下りが緩やかな書き込み電流パルスを用いて図５Ｂに示す場合と同様の実験を行う。実験に用いた電流パルスは、立ち下がり時間が３０ｎｓｅｃの電流パルスと、１００ｎｓｅｃの電流パルスであり、それぞれの実験結果を図１２および図１３に示す。各実験は、外部磁場Ｈ１０％、Ｈ５０％をそれぞれ印加した場合を５回ずつ測定する。
図１２からわかるように、立ち下がり時間が３０ｎｓｅｃの電流パルスを用いた場合は、書き込みエラーはほぼ無くなる。図１３からわかるように、立ち下がり時間が１００ｎｓｅｃの電流パルスを用いた場合は、書き込みエラーは無くなる。したがって、書き込み電流の立ち下がり時間は３０ｎｓｅｃ以上であれば書き込みエラーを抑制することができる。また、以上の説明から、立ち下がり勾配は滑らかでなくとも、図１４に示すように、階段状に立ち下がっていても良いことがわかる。
次に、本発明者達は、書き込みパルス電流の立ち下がりのスロープ時間が磁気メモリラインの温度の緩和時間（熱緩和時間）に関係しているのではないかと考えた。フィールドラインＦＬに書き込み電流Ｉｗとして例えば３０ｍＡを流した時の磁気メモリラインＭＭＬの温度特性のシミュレーションを行った結果を図１５に示す。書き込み電流Ｉｗを流すと、急激に磁気メモリラインＭＭＬの温度Ｔが上昇し、１０００ｎｓｅｃ経過すると飽和し、飽和温度Ｔｓａｔが４７８Ｋになる（図１５）。この温度特性グラフを用いて、縦軸を温度Ｔからｌｎ（Ｔｓａｔ－Ｔ）に変換した場合のグラフを図１６に示す。図１６に示す実線は、温度Ｔからｌｎ（Ｔｓａｔ－Ｔ）に変換した場合のグラフを示し、破線は実線で示すグラフを式で近似したグラフである。ここで、ｌｎ（）は自然対数を表している。この破線で示すグラフから温度が急激に上昇している部分ｇの式は、図１６に示す縦軸をｙと、横軸をｘとすると、
ｙ＝－２．９９×１０－２・ｘ＋５．１４
と表される。この式から磁気メモリラインＭＭＬの温度の緩和時間（熱緩和時間）τは、
τ＝１／２．９９×１０２（ｎｓｅｃ）＝３３（ｎｓｅｃ）
と求められる。すなわち、図１２に示す書き込みパルス電流の立ち下がり時間３０（ｎｓｅｃ）は、磁気メモリラインＭＭＬの温度の緩和時間（熱緩和時間）τとほぼ同じオーダとなることがわかる。このことおよび図１２、図１３に示すことから、書き込みパルス電流の立ち下がり時間は、磁気メモリラインＭＭＬの温度の緩和時間（熱緩和時間）τ以上であることが好ましい。
なお、磁気メモリラインＭＭＬの温度緩和時間（熱緩和時間）τは、磁気メモリラインＭＭＬの温度をＴ、時間をｔとすると、
Ｔｓａｔ－Ｔ＝Ｃｅ－ｔ／τ
の関係を満たすので、図１６のグラフｇの傾きの逆数の絶対値として求めることができる。ここで、Ｃは磁気メモリラインＭＭＬの材質等によって決定される値で定数となる。
以上説明したように、第１実施形態によれば、書き込みエラーが生じるのを抑制することが可能な磁気メモリを提供することができる。
（第２実施形態）
第２実施形態による磁気メモリについて図１７を参照して説明する。図１７は第２実施形態による磁気メモリを示す断面図である。この第２実施形態の磁気メモリは、第１実施形態の磁気メモリにおいて、各磁性部材１２ｉｊ（ｉ、ｊ＝１，・・・，４）内に配置される絶縁体よりも熱伝導性のよい導電体部３０ｉｊを設けた構成を備えている。この導電体部３０ｉｊ（ｉ、ｊ＝１，・・・，４）は、一端が対応するビット線ＢＬｊに接続しｚ方向に沿って延び、他端が対応するフィールドラインＦＬｉのｚ方向の下面、すなわち対応するビット線ＢＬｊと反対側の面よりも下側に延びていることが好ましい。したがって、ｚ方向における導伝体３０ｉｊ（ｉ、ｊ＝１，・・・，４）の長さは、ビット線ＢＬｊから対応するフィールドラインＦＬｉの下面までの距離以上となるように設けられていることが好ましい。
このように各磁性部材１２ｉｊ（ｉ、ｊ＝１，・・・，４）内に導電体部３０ｉｊを設けた構成を備えることにより、書き込み電流を対応するフィールドラインＦＬｉに流したときに生じる熱を、第１絶縁膜３２、磁性部材１２ｉｊ、第２絶縁膜３４、および導電体部３０ｉｊを介して対応するビット線ＢＬｊに流すことが可能となり、第１実施形態に比べて書き込みエラーが生じるのを更に抑制することができる。ここで、第１絶縁膜３２は各メモリセル１０ｉｊ（ｉ、ｊ＝１，・・・，４）と対応するフィールドラインとの間に設けられ、第２絶縁膜３４は各磁性部材１２ｉｊ（ｉ、ｊ＝１，・・・，４）と導電体部３０ｉｊとの間に設けられる。なお、各磁性部材１２ｉｊ（ｉ、ｊ＝１，・・・，４）内に配置される絶縁体は、導電体部３０ｉｊの下面より下方に設けられる第１絶縁体と、導電体部３０ｉｊの下面よりも上方に設けられる第２絶縁体と、を異なる絶縁材料で形成してもよいし、同じ絶縁材料で形成してもよい。異なる場合は、第２絶縁体のほうが第１絶縁体よりも熱伝導率が高いことが好ましい。
次に、各部材の材料について説明する。
磁性部材１２ｉｊ（ｉ，ｊ＝１，・・・，４）は、垂直磁化材料から構成される。すなわち、磁性部材１２ｉｊ（ｉ，ｊ＝１，・・・，４）の磁化容易軸はｚ方向（第１方向）に垂直な平面内にある。磁性部材１２ｉｊ（ｉ，ｊ＝１，・・・，４）は、例えばコバルト、ニッケルなどを含む多層膜から構成される。磁性部材１２ｉｊ（ｉ，ｊ＝１，・・・，４）の材料としては、コバルト、ニッケル以外にも、鉄、コバルト、白金、パラジウム、マグネシウム、および希土類元素から選択された元素を含む合金を用いることができる。
導電体部３０ｉｊ（ｉ，ｊ＝１，・・・，４）としては、Ｗ、Ａｌ、Ｃｕ、Ｔｉ、およびＴａのうちの少なくとも１つの元素を含む金属材料が用いられる。
第１絶縁膜３２としては、酸化シリコンまたは酸化アルミニウム等が用いられる。第２絶縁膜３４としては、酸化シリコン、酸化チタン、酸化ハフニウム、酸化マグネシウム、酸化アルミニウム等が用いられる。なお、第２絶縁膜３４として酸化シリコンよりも熱伝導性の良い絶縁材料、例えば酸化アルミニウム等が用いられる場合は、導電体導電体３０ｉｊ（ｉ、ｊ＝１，・・・，４）は設けなくても良い。
次に、第２実施形態の磁気メモリの製造方法について図１８乃至図２４を参照して説明する。
まず、シリコン基板２００上に例えば酸化アルミニウムからなる金属層３００を形成する、またはシリコン基板２００にアルミニウムからなる基板３００を貼り合わせる（図１８）。続いて、金属層３００に陽極酸化処理を施す。この陽極酸化処理は、上記金属層３００またはシリコン基板２００を陽極とし、電解質溶液（例えば、硫酸、シュウ酸、リン酸のいずれか若しくはこれらの混合物）の中で通電することにより行う。このとき、金属層（アルミニウム）が酸化されて金属イオンとなり、溶解する。この金属イオンは液中の酸素と結合して金属酸化物（酸化アルミニウム）となり、金属層３００の表面に残って成長していくことになる。この際、溶解と成長が同時に進むことで、金属層３００のアルミニウムの表面に酸化アルミニウムで囲まれた微細なホール３０２が作製される。このホール３０２の作製時に、ホール作製に印加される第１電圧とは異なる第２電圧を周期的に印加する。この第２電圧が印加されている間は、図２に示すｘ方向、ｙ方向における寸法（径）が小さい部分３０２ａが形成される。なお、ホール３０２が形成された領域近傍はアルミニウムから酸化アルミニウム３００Ａに変化する（図１９）。
続いて図２０に示すように、ホール３０２の内表面を覆うように磁性層３０４を形成する。この磁性層３０４は、図１Ｂに示す磁性部材１２１１、１２１２になる。その後、図２１に示すように、ホール３０２が埋め込まれるように非磁性の絶縁膜（例えばシリコン酸化膜）３０６を形成する。
次に、図２２に示すように、酸化アルミニウム３００Ａをエッチングし、その後フィールドラインＦ１、Ｆ２、Ｆ３となる配線３２０１、３２０２、３２０３を形成する。続いて、配線３２０１、３２０２、３２０３を覆うように例えば、酸化シリコンを含む非磁性の絶縁膜３２２を形成する。そして、ホール３０２を覆っている絶縁膜３０６に溝を形成し、この溝を熱伝導性の良い材料、例えば、Ｗ、Ａｌ、Ｃｕ、Ｔｉ、およびＴａのうちの少なくとも１つの元素を含む金属材料で埋め込み金属膜３２４を形成する。
次に、図２３に示すように、磁性層３０４および金属膜３２４に接続する配線３３０を形成する。この配線３３０が図１Ｂに示すビット線ＢＬ１となる。続いて、配線３３０を覆うように図示しない非磁性の絶縁膜（例えばシリコン酸化膜）を形成し、この絶縁膜をＣＭＰ(Chemical Mechanical Polishing)を用いて平坦化し、配線３３０の表面を露出させる。次に、図１に示す制御回路１００を含むＣＭＯＳ回路を、他の基板４００に形成し、このＣＭＯＳ回路が形成された基板４００をひっくり返して図２３に示すように、磁性層３０４および配線３３０等が形成された基板に貼り合わせる。すなわち、基板４００のＣＭＯＳ回路等が形成された面と、配線３３０が形成された面が対向するように貼り合わせる。なお、図１６に示す配線３３０，３２０１、３２０２、３２０３は、ＣＭＯＳ回路に電気的に接続される。
次に、例えばＣＭＰを用いて、シリコン基板２００を裏面側から研磨して酸化アルミニウム３００Ａの面を露出する。このとき、磁性層３０４の端部も露出する。続いて、酸化アルミニウムが露出した面上に、磁性層３０４に電気的に接続する非磁性導電層３４０１，３４０２を形成する。その後、非磁性導電層３４０１，３４０２を覆うように、非磁性の絶縁膜（例えばシリコン酸化膜）３４２を形成する。例えば、ＣＭＰを用いて絶縁膜３４２を平坦化し、非磁性導電層３４０１，３４０２の表面を露出させる。表面が露出した非磁性導電層３４０１，３４０２にそれぞれ電気的に接続するＭＴＪ素子５１６１、５１６２を形成する。ＭＴＪ素子５１６ｉ（ｉ＝１，２）は、磁化方向が固定された固定層５１４と、固定層５１４と配線５００ｉとの間に形成され磁化方向が可変のフリー層５１０と、固定層５１４とフリー層５１０との間に形成された非磁性絶縁層（トンネルバリア層）５１２と、を備えている。
次に、図２４に示すように、ＭＴＪ素子５１６１、５１６２を覆うように、非磁性の絶縁膜（例えばシリコン酸化膜）５３０を形成する。続いて、リソグラフィー技術を用いて絶縁膜５３０にＭＴＪ素子５１６１、５１６２のそれぞれの固定層５１４の上面が露出する開口を形成し、これらの開口に固定層５１４にそれぞれ接続する非磁性導電層５２０１．５２０２を形成し、これらの非磁性導電層５２０１．５２０２にそれぞれ電気的に接続するスイッチ素子５２５１、５２５２を形成する。これらの非磁性導電層５２０１．５２０２は図１Ｂに示す非磁性導電層１６１１、１６１２となり、スイッチ素子５２５１、５２５２は図１Ｂに示すスイッチ素子１８１１、１８１２になる。その後、これらのスイッチ素子５２５１、５２５２に電気的に接続する配線５４０１，５４０２を形成する。これら配線５４０１，５４０２は図１Ｂに示すソース線ＳＬ１，ＳＬ２になる。続いて、配線５４０１，５４０２を覆うように図示しない非磁性の絶縁膜（例えばシリコン酸化膜）を形成し、この絶縁膜を、ＣＭＰを用いて平坦化する。なお、ＭＴＪ素子５１６１、５１６２および配線５４０１，５４０２等と、基板４００に形成されたＣＭＯＳ回路とは、酸化アルミニウム３００Ａに形成された微細なホール（例えば図１９に示すホール３０２に埋め込まれたビアを介して電気的に接続される。このビアが埋め込まれるホールは、図２０に示す工程では、磁性層３０４が形成されないホールである。なお、このホールに、磁性層が形成されていてもよい。この磁性層はダミー磁性層となる。以上説明したように、第２実施形態の磁気メモリが製造される。
第２実施形態の磁気メモリは、フィールドラインに流れる書き込み電流は第１実施形態で説明したと同様の緩やかな立ち下がり勾配を有する形状を有しているので、第１実施形態の場合と同様に、書き込みエラーが生じるのを抑制することができる。
（第３実施形態）
第３実施形態による磁気メモリを図２５に示す。第１実施形態および第２実施形態の磁気メモリにおいては、フィールドラインは磁性部材の側部の近傍に設けられていた。この第３実施形態においては、フィールドラインは磁性部材の上方に設けられた構成を有している。
この第３実施形態の磁気メモリは、中空部１１０が設けられた筒状の第１磁性部材１０１と、第２磁性部材１０２と、第１磁性部材１０１と第２磁性部材１０２とを接続する第３磁性部材（接続部）１０７と、を備えている。第１磁性部材１０１は、ｚ方向（図において上方向）沿って延びている。この第１磁性部材１０１は垂直磁化材料から構成される。すなわち、磁化容易軸はｚ方向（第１方向）に垂直な平面内にある。なお、中空部１１０は、非磁性絶縁体（例えば、酸化シリコン、窒化シリコン、またはアルミナ等）で満たされていてもよい。
第１磁性部材１０１は、ｚ方向に沿って延びており、第１部分（端部）１０１ａおよび第２部分（端部）１０１ｂを備えている。第１磁性部材１０１の第１部分１０１ａには、第２磁性部材１０２の一端が接続される。第２磁性部材１０２は、端部１０１ａを取り囲むように設けられている。この第２磁性部材１０２上に磁気抵抗素子１０３（例えばＭＴＪ(Magnetic Tunnel Junction)素子）が配置される。また、磁気抵抗素子１０３の第２磁性部材１０２と反対側の面、すなわち磁気抵抗素子１０３の上面には電極１０６が電気的に接続される。また、第１磁性部材１０１の端部１０１ｂには電極１０５が電気的に接続される。第１磁性部材１０１は、ｚ方向に垂直な平面で切断した場合の断面における外側の形状が円、楕円、または多角形のいずれかとなるようにすることができる。
磁気抵抗素子１０３は、第２磁性部材１０２の少なくとも一部分に対向して配置され磁化が固定された磁化固定層１０３ａと、この磁化固定層１０３ａと第２磁性部材１０２の少なくとも一部分との間に配置された非磁性層１０３ｂと、を備えている。磁気抵抗素子１０３が設けられた側の第２磁性部材１０２の一部と反対側に位置する第２磁性部材１０２の近傍にフィールドラインＦＬが設けられている。第１磁性部材１０１への情報（磁化方向）の書き込みは、このフィールドラインＦＬに電流を流し、この電流によって生じる磁場によりフィールドラインＦＬの近傍に配置された第２磁性部材１０２に情報（磁化方向）を書き込むことにより行う。したがって、フィールドラインＦＬは、第２磁性部材１０２から、上記電流によって生じる磁場によって書き込みを行うことが可能な範囲内に配置される。このフィールドラインに供給される書き込み電流は第１実施形態で用いられる書き込み電流であり、制御回路１００から供給される。
また、読み出しは、電極１０５と、電極１０６との間に磁気抵抗素子１０３を介して制御回路１００を用いて電流を流すことにより行う。
第１磁性部材１０１は、ｚ方向に沿って配置された複数の領域（第５部分）１０１ｃを備え、これらの領域１０１ｃは、第１磁性部材１０１の外表面に配置された縊れ部（第６部分）１０１ｄによって分離される。また、これらの領域１０１ｃは、少なくとも１つの磁区を有する。電極１０６と電極１０５との間に回路１００から駆動電流（シフト電流）が供給されると、スピントランスファートルク（Spin Transfer Torque）により第１磁性部材１０１の磁壁がｚ方向に沿って移動（シフト）し、駆動電流が供給されない状態では縊れ部１０１ｄに磁壁が停止する。ｚ方向に垂直な第１平面で切断した前記複数の領域１０１ｃのそれぞれの断面における外径がｚ方向に垂直な第２平面で切断した前記複数の縊れ部１０１ｄのそれぞれの断面における外径よりも大きい。また、ｚ方向に垂直な第１平面で切断した前記複数の領域１０１ｃのそれぞれの断面における断面積がｚ方向に垂直な第２平面で切断した前記複数の縊れ部１０１ｄのそれぞれの断面における断面積よりも大きい。
また、この磁気メモリのｙ方向（図における左右方向）において、領域１０１ｃの中空部１１０と反対側には絶縁膜２２が配置され、縊れ部１０１ｄの中空部１１０と反対側には絶縁膜２４が配置される。すなわち、中空部１１０と絶縁膜２２との間に領域１０１ｃが配置され、中空部１１０と絶縁膜２４との間に縊れ部１０１ｄが配置される。なお、後述するｘ方向は、ｚ方向およびｙ方向に直交する方向である。
第１磁性部材１０１および第３磁性部材１０７は、例えばコバルト、ニッケルなどを含む多層膜から構成される。第１磁性部材１０１および第３磁性部材１０７の材料としては、コバルト、ニッケル以外にも、鉄、コバルト、白金、パラジウム、マグネシウム、および希土類元素から選択された元素を含む合金を用いることができる。第２磁性部材１０２は、鉄、コバルトなどの磁性元素を含む。
第１磁性部材１０１への情報（磁化方向）の書き込みは第２磁性部材１０２の近傍に設けられたフィールドラインＦＬに電流を流し、第２磁性部材１０２に情報を書き込むことにより行う。また、読み出しは、電極１０５と電極１０６との間に磁気抵抗素子１０３を介して電流を流すことにより行う。このフィールドラインに供給される書き込み電流は制御回路１００から供給され、第１実施形態で説明したと同様の緩やかな立ち下がり勾配を有する形状を有している。
このような構造を有する磁気メモリは、エッチングレートの異なる２つの絶縁膜２２，２４を交互に積層して積層構造を形成し、この積層構造に中空部１１０を形成する。例えば、絶縁膜２２は絶縁膜２４に比べてエッチングレートが高い材料を用いると、中空部１１０を形成する際に絶縁膜２２が絶縁膜２４に比べて速くエッチングされる。絶縁膜２２がエッチングされた部分は凹部となり、絶縁膜２４がエッチングされた部分は凸形状となる。このため、形成された中空部１１０は側面が凹凸形状を有する。その後、最上部の絶縁膜の中空部の角部を丸くする工程を行う。その後、磁性材料を中空部１１０の側面上および最上部の絶縁膜上に成膜する。これにより、最上部の絶縁膜上に第２磁性部材１０２が形成され、最上部の絶縁膜の中空部の角部上に第３磁性部材１０７が形成され、中空部１１０の側面に第１磁性部材１０１が形成される。
以上説明したように、第２実施形態の磁気メモリは、フィールドラインに流れる書き込み電流は第１実施形態で説明した書き込み電流が用いられるので、第１実施形態の場合と同様に、書き込みエラーが生じるのを抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０１１～１０４４・・・メモリセル、１２１１～１２４４・・・磁性部材（磁気メモリライン）、１２ａ１１～１２ａ４４・・・第１端部、１２ｂ１１～１２ｂ４４・・・第２端部、１２ｃ１１～１２ｃ４４・・・領域、１２ｄ１１～１２ｄ４４・・・縊れ部、１３１１～１３４４・・・非磁性導電層、１４１１～１４４４・・・磁気抵抗素子（ＭＴＪ素子）、１４ａ・・・フリー層、１４ｂ・・・非磁性層（トンネルバリア層）、１６１１～１６４４・・・非磁性導電層、１８１１～１８４４・・・スイッチング部（スイッチ素子）、２２・・・絶縁膜、２４・・・絶縁膜、３０１１～３０４４・・・導電体部、３２・・・第１絶縁膜、３４・・・第２絶縁膜、１００・・・制御回路、１０１・・・第１磁性部材、１０１ａ・・・端部、１０１ｂ・・・端部、１０１ｃ・・・領域、１０１ｄ・・・縊れ部、１０２・・・第２磁性部材、１０３・・・磁気抵抗素子、１０３ａ・・・磁化固定層、１０３ｂ・・・非磁性層、１０５・・・電極、１０６・・・電極、１０７・・・第３磁性部材（接続部）、１１０・・・中空部、２００・・・シリコン基板、３００・・・金属層、３００Ａ・・・酸化アルミニウム、３０２・・・ホール、３０２ａ・・・径の小さい部分、３０４・・・磁性層、３０６・・・非磁性絶縁膜、３２０１～３２０３・・・配線（フィールドライン）、３２２・・・非磁性絶縁膜、３２４・・・金属膜（導電体部）、３３０・・・配線、３４０１，３４０２・・・非磁性導電層、３４２・・・非磁性絶縁膜、４００・・・ＣＭＯＳ回路を含む基板、５１０・・・フリー層、５１２・・・非磁性絶縁層（トンネルバリア層）、５１４・・・磁化固定層、５１６１，５１６２・・・磁気抵抗素子、５２０１，５２０２・・・非磁性導電層、５２５１，５２５２・・・スイッチ素子、５３０・・・絶縁膜、５４０１，５４０２・・・配線、ＢＬ１～ＢＬ４・・・ビット線、ＦＬ・・・フィールドライン、ＦＬ１～ＦＬ５・・・フィールドライン、ＳＬ１～ＳＬ４・・・ソース線

Claims (17)

  1. 第１部分および第２部分を含み前記第１部分から前記第２部分に沿った第１方向に延びた第１磁性部材と、
    前記第１部分に電気的に接続された第１配線と、
    前記第２部分に電気的に接続された第２配線と、
    前記第１磁性部材と電気的に絶縁された第３配線と、
    前記第１配線、前記第２配線、前記第３配線に電気的に接続された制御回路であって、立ち下がり時間が立ち上がり時間よりも長い電流パルスを前記第３配線に供給する、前記制御回路と、
    を備えた磁気メモリ。
  2. 前記立ち下がり時間は３０ｎｓｅｃ以上である請求項１記載の磁気メモリ。
  3. 前記電流パルスは階段状の立ち下がりを有する請求項１または２記載の磁気メモリ。
  4. 前記立ち下がり時間は、前記第１磁性部材の熱緩和時間以上である請求項１乃至３のいずれかに記載の磁気メモリ。
  5. 前記第１部分と前記第１配線との間に配置された第１磁気抵抗素子を更に備え、
    前記第２配線は前記第１方向に交差する第２方向に沿って延び、前記第１配線は前記第１方向および前記第２方向に交差する第３方向に沿って延び、前記第３配線は前記第２部分から離れて前記第１方向に交差する方向に沿って延びた請求項１乃至４のいずれかに記載の磁気メモリ。
  6. 前記第１磁性部材は、前記第１方向に沿って延びた筒状形状を有する請求項１乃至５のいずれかに記載の磁気メモリ。
  7. 前記筒状形状は、前記第１方向に直交する断面における外形の周の形状が円、楕円、または多角形のいずれかである請求項６記載の磁気メモリ。
  8. 前記筒状形状の内部に設けられ前記第２配線に電気的に接続された導電体部材と、
    前記第１磁性部材の内表面と前記導電体部材との間に設けられた絶縁部材と、
    を更に備えた請求項６または７に記載の磁気メモリ。
  9. 前記導電体部材は、Ｗ、Ａｌ、Ｃｕ、Ｔｉ、およびＴａのうちの少なくとも１つの元素を含む請求項８記載の磁気メモリ。
  10. 前記筒状形状の内部に設けられかつ前記第２配線に接続する酸化シリコンよりも熱伝導性の良い絶縁部材を更に備えた請求項６または７に記載の磁気メモリ。
  11. 第１部分および第２部分を含み前記第１部分から前記第２部分に沿った第１方向に延びた第１磁性部材と、
    前記第１方向に交差する第２方向に沿って延び前記第１磁性部材と接続する第２磁性部材と、
    前記第１部分に電気的に接続する第１電極と、
    前記第２磁性部材と電気的に接続する第２電極と、
    前記第２磁性部材と前記第２電極との間に配置された磁気抵抗素子と、
    前記第１および第２磁性部材と電気的に絶縁された配線と、
    前記第１電極、前記第２電極、および前記配線に電気的に接続された制御回路であって、立ち下がり時間が立ち上がり時間よりも長い電流パルスを前記配線に供給する、前記制御回路と、
    を備えた磁気メモリ。
  12. 前記立ち下がり時間は３０ｎｓｅｃ以上である請求項１１記載の磁気メモリ。
  13. 前記電流パルスは階段状の立ち下がりを有する請求項１１または１２記載の磁気メモリ。
  14. 前記立ち下がり時間は、前記第２磁性部材の熱緩和時間以上である請求項１１乃至１３のいずれかに記載の磁気メモリ。
  15. 前記第１磁性部材は、前記第１方向に沿って延びた筒状形状を有する請求項１１乃至１４のいずれかに記載の磁気メモリ。
  16. 前記筒状形状は、前記第１方向に直交する断面における外形の周の形状が円、楕円、または多角形のいずれかである請求項１５記載の磁気メモリ。
  17. 第１部分および第２部分を含み前記第１部分から前記第２部分に沿った第１方向に延びた第１磁性部材と、
    前記第１部分に電気的に接続された第１配線と、
    前記第２部分に電気的に接続された第２配線と、
    前記第１磁性部材と電気的に絶縁された第３配線と、
    前記第１配線、前記第２配線、前記第３配線に電気的に接続された制御回路であって、立ち下がり時間が３０ｎｓｅｃ以上の電流パルスを前記第３配線に供給する、前記制御回路と、
    を備えた磁気メモリ。
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