JP2022045204A - 磁気メモリ - Google Patents

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Takeshi Kondo
信之 梅津
Nobuyuki Umezu
泰章 大寺
Yasuaki Otera
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Tsutomu Nakanishi
重之 平山
Shigeyuki HIRAYAMA
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Abstract

【課題】シフトエラーが生じるのを抑制することのできる磁気メモリを提供する。【解決手段】本実施形態の磁気メモリは、第１方向に沿って設けられた非磁性導電体部と、第１部分および第２部分を含み第１部分から第２部分に沿った第１方向に延び非磁性導電体部を取り囲むように配置され非磁性導電体部と電気的に絶縁された第１磁性部材と、第１部分に電気的に接続された第１配線と、第２部分に電気的に接続された第２配線と、非磁性導電体部、第１配線、および第２配線に電気的に接続された制御回路と、を備えている。【選択図】図１

Description

本発明の実施形態は、磁気メモリに関する。
磁性部材に電流を流すことにより磁性部材の磁壁を移動（シフト）させる磁気メモリが知られている。この磁気メモリは、例えば、磁性部材の一端に第１配線が電気的に接続され、他端に第２配線が接続されている。磁性部材の磁壁をシフトさせるシフト電流を磁性部材の一端と他端との間に流すことにより、磁壁が移動する。
このような構成を有する磁気メモリにおいては、シフトエラーが生じるという問題がある。
米国特許第９，１８４，２１２号明細書 米国特許第１０，０３２，４９９号明細書 米国特許第９，２９３，６９６号明細書 米国特許第８，８３０，７１８号明細書
Nozaki,T; et al, Recent Progress in the Voltage-Controlled Magnetic Anisotropy Effect and the Challenges Faced in Developing Voltage-Torque MRAM. Micromachines 2019, 10, 327, Fig. 2 and the description related thereof
本実施形態は、シフトエラーが生じるのを抑制することのできる磁気メモリを提供する。
本実施形態による磁気メモリは、第１方向に沿って設けられた非磁性導電体部と、第１部分および第２部分を含み前記第１部分から前記第２部分に沿った前記第１方向に延び前記非磁性導電体部を取り囲むように配置され前記非磁性導電体部と電気的に絶縁された第１磁性部材と、前記第１部分に電気的に接続された第１配線と、前記第２部分に電気的に接続された第２配線と、前記非磁性導電体部、前記第１配線、および前記第２配線に電気的に接続された制御回路と、を備えている。
第１実施形態による磁気メモリを示す断面図。 第１実施形態の磁気メモリの動作を説明する図。 図３Ａ、３Ｂは、第１実施形態の磁気メモリに電圧を印加する効果を説明する図。 図４（ａ）乃至４（ｃ）は、第１例のシフト動作を説明する波形図。 図５（ａ）乃至５（ｃ）は、第２例のシフト動作を説明する波形図。 第１実施形態の変形例による磁気メモリを示す断面図。 第２実施形態による磁気メモリの構成を示す回路図。 第３実施形態による磁気メモリの構成を示す回路図。 第４実施形態の磁気メモリの製造工程を示す断面図。 第４実施形態の磁気メモリの製造工程を示す断面図。 第４実施形態の磁気メモリの製造工程を示す断面図。 第４実施形態の磁気メモリの製造工程を示す断面図。 図１３Ａ、１３Ｂは第４実施形態の磁気メモリの製造工程を示す断面図および平面図。 第４実施形態の磁気メモリの製造工程を示す断面図。 第４実施形態の磁気メモリの製造工程を示す断面図。 図１６Ａ、１６Ｂは第４実施形態の磁気メモリの製造工程を示す断面図および平面図。 第４実施形態の磁気メモリの製造工程を示す断面図。 第４実施形態の磁気メモリの製造工程を示す断面図。 図１９Ａ、１９Ｂは第４実施形態の磁気メモリの製造工程を示す断面図および平面図。 第４実施形態の磁気メモリの製造工程を示す断面図。 第２実施形態の変形例による磁気メモリの構成を示す回路図。
本実施形態による磁気メモリは、第１方向に沿って設けられた非磁性導電体部と、第１部分および第２部分を含み前記第１部分から前記第２部分に沿った前記第１方向に延び前記非磁性導電体部を取り囲むように配置され前記非磁性導電体部と電気的に絶縁された第１磁性部材と、前記第１部分に電気的に接続された第１配線と、前記第２部分に電気的に接続された第２配線と、前記非磁性導電体部、前記第１配線、および前記第２配線に電気的に接続された制御回路と、を備えている。
（第１実施形態）
第１実施形態による磁気メモリを図１に示す。この第１実施形態の磁気メモリは、メモリセル１０を備えている。このメモリセル１０は、磁性部材（磁気メモリライン）１２と、非磁性導電層１３と、磁気抵抗素子１４と、ヨーク４０と、非磁性導電層５０と、非磁性導電層５２と、非磁性導電体部５４と、ビット線ＢＬと、ソース線ＳＬと、を備えている。
磁性部材１２は、第１端部１２ａおよび第２端部１２ｂを有し、第１端部１２ａから第２端部１２ｂに沿った第１方向（ｚ方向）に沿って延びた垂直磁性部材から構成され、筒状形状を有している。例えば、磁性部材１２は、ｚ方向に垂直な平面で切断した場合の断面における外側の形状が円、楕円、または多角形のいずれかとなるようにすることができる。なお、磁性部材１２は、垂直磁性部材から構成されているので、磁化容易軸はｚ方向に垂直な方向である。したがって、磁性部材１２は磁化方向が図１の矢印に示すように径方向になり、外向きの磁化方向または内向きの磁化方向を有する。
また、磁性部材１２は、ｚ方向に沿って配列された複数の領域１２ｃを備え、これらの領域１２ｃの間には、磁性部材１２の外表面に配列された縊れ部１２ｄが位置する。また、これらの領域１２ｃは、少なくとも１つの磁区を有する。磁性部材１２は、第１端部１２ａと第２端部１２ｂとの間に駆動電流（シフト電流）が供給されると、磁性部材１２の磁壁がｚ方向に沿って移動し、駆動電流が供給されない状態では縊れ部１２ｄに磁壁が停止する。磁性部材１２は、第１端部１２ａが磁気抵抗素子１４に電気的に接続され、第２端部１２ｂがビット線ＢＬに電気的に接続される。ここで、本明細書では、「ＡがＢに電気的に接続される」とは、ＡとＢが直接に接続されてもよいし、導電体、抵抗変化部（磁気抵抗素子等を含む。）、スイッチング部（例えば、セレクタ、トランジスタ等。）等を介して間接的に接続されてもよいことを意味する。なお、図１では、第１端部１２ａと磁気抵抗素子１４との間に非磁性導電層１３が設けられている。非磁性導電層１３はビット線として用いても良い。
磁気抵抗素子１４は、磁性部材１２に書き込まれた情報を読み出すものであって、例えばＭＴＪ（Magnetic Tunnel Junction）素子が用いられる。以下、磁気抵抗素子１４がＭＴＪ素子であるとして説明する。ＭＴＪ素子１４は、磁化方向が可変のフリー層（磁化自由層）１４ａと、磁化方向が固定された固定層（磁化固定層）１４ｃと、フリー層１４ａと固定層１４ｃとの間に配置された非磁性絶縁層（トンネルバリア層）１４ｂと、を備えている。ＭＴＪ素子１４においては、フリー層１４ａは、非磁性導電層１３を介して磁性部材１２の第１端部１２ａに電気的に接続され、固定層１４ｃはソース線ＳＬに電気的に接続される。ソース線ＳＬはビット線であっても良い。ここで、「磁化方向が可変である」とは、後述する読み出し動作において、磁性部材１２からの漏れ磁場によって磁化方向が変化可能であることを意味し、「磁化方向が固定である」とは、磁性部材１２からの漏れ磁場によって磁化方向が変化しないことを意味する。
また、ビット線ＢＬはｙ方向に沿って延び、中央部に開口を有している。この開口は、磁性部材１２の筒の内径と同じかそれよりも小さい形状を有している。磁性部材１２の第２端部１２ｂはビット線ＢＬの上記開口の外側の領域に電気的に接続される。ビット線ＢＬの上方にフィールドラインＦＬ１，ＦＬ２が設けられている。これらのフィールドラインＦＬ１，ＦＬ２は、ｙ方向に沿って延びている。
ヨーク４０は、例えば軟磁性体で構成され、ビット線ＢＬおよびフィールドラインＦＬ１、ＦＬ２のそれぞれの一部分を囲むように設けられる。また、ヨーク４０は、第１部分４０ａ１，４０ａ２と、第２部分４０ｂと、第３部分４０ｃ１，４０ｃ２と、第４部分４０ｄ１，４０ｄ２と、第５部分４０ｅと、を備えている。第１部分４０ａ１および第１部分４０ａ２は、磁性部材１２を挟んで第２端部１２ｂの近傍に配置され、それぞれｘ方向に延び、更にビット線ＢＬの下面側に配置されている。すなわち、第１部分４０ａ１および第１部分４０ａ２は、それぞれの一端が磁性部材１２の第２端部１２ｂを挟んで対向するように配置される。
第２部分４０ｂは、第２端部１２ｂ近傍の磁性部材１２の筒内に設けられるとともに第５部分に接続する。これらの第２部分４０ｂおよび第５部分は、ｚ方向に沿って延び、ビット線ＢＬの上記開口を貫通し、ビット線ＢＬとは電気的に絶縁される。
第３部分４０ｃ１はｚ方向に沿って延び一端が第１部分４０ａ１の他端に接続する。第３部分４０ｃ２はｚ方向に沿って延び一端が第１部分４０ａ２の他端に接続する。第４部材４０ｄ１はｘ方向に沿って延び一端が第３部材４０ｃ１の他端に接続する。第４部材４０ｄ２はｘ方向に沿って延び一端が第３部材４０ｃ２の他端に接続する。第５部材４０ｅは、ｚ方向に沿って延び第４部材４０ｄ１，４０ｄ２のそれぞれの他端に接続する。
第１部分４０ａ１、第３部分４０ｃ１、第４部分４０ｄ１、第５部分４０ｅ、および第２部分４０ｂはフィールドラインＦＬ１の一部分を取り囲み、第１部分４０ａ２、第３部分４０ｃ２、第４部分４０ｄ２、第５部分４０ｅ、および第２部分４０ｂはフィールドラインＦＬ２の一部分を取り囲む。すなわち、第１部分４０ａ１、第３部分４０ｃ１、第４部分４０ｄ１、第５部分４０ｅ、および第２部分４０ｂは、第１磁気回路を構成し、後述する図２に示す制御回路１００からフィールドラインＦＬ１に供給される書き込み電流による誘導磁場を強めて磁性部材１２の第２端部に伝える。また、第１部分４０ａ２、第３部分４０ｃ２、第４部分４０ｄ２、第５部分４０ｅ、および第２部分４０ｂは、第２磁気回路を構成し、上記制御回路１００からフィールドラインＦＬ２に供給される書き込み電流による誘導磁場を強めて磁性部材１２の第２端部に伝える。
非磁性導電層５０は、磁性部材１２の筒内に配置され、ヨーク４０の第２部分４０ｂと電気的に接続される。非磁性導電層５２は、磁性部材１２の筒内に配置される。
非磁性導電体部５４は、磁性部材１２の筒内にｚ方向に沿って配置され、一端が非磁性導電層５０に接続され、他端が非磁性導電層５２に接続される。非磁性導電体部５４は、絶縁膜５６によって磁性部材１２と電気的に絶縁される。この絶縁膜５６は、磁性部材１２の縊れ部１２ｄに対応する部分の膜厚が領域１２ｃに対応する部分の膜厚よりも薄くなっているほうが好ましい。
第１実施形態の磁気メモリは、図２に示すように、ビット線ＢＬとソース線ＳＬとの間に磁性部材１２の磁壁を移動（シフト）させるシフト電流を供給するシフト電流供給回路１１０を備えて、ヨーク４０とソース線ＳＬとの間に電圧を供給する電圧供給回路１２０を備えている。電圧供給回路１２０は、ビット線ＢＬに電気的に接続されても良く、この場合はヨーク４０とビット線ＢＬとの間に電圧を供給する。また、シフト電流供給回路１１０および電圧供給回路１２０を制御する制御回路１００を更に備えている。なお、この制御回路１００は、フィールドラインＦＬ１，ＦＬ２に書き込み電流を供給する。
（書き込み動作）
次に、書き込み動作について説明する。制御回路１００からフィールドラインＦＬ１、ＦＬ２に互いに逆向きの書き込み電流を供給し、この書き込み電流による誘導磁場を発生させる。この誘導磁場はフィールドラインＦＬ１，ＦＬ２をそれぞれ取り囲む第１磁気回路および第２磁気回路によって強くされて磁性部材１２の第２端部１２ｂに伝達され、第２端部１２ｂに情報（磁化方向）の書き込みが行われる。シフト電流供給回路１１０を用いて、ビット線ＢＬとソース線ＳＬとの間にシフト電流Ｉｓを流して磁壁を移動させる。書き込んだ情報を磁性部材１２の第１端部１２ａ側に移動させて、第２端部１２ｂに次の情報の書き込みを行うことができる。
なお、書き込み動作は、磁性部材１２に対してＭＴＪ（Magnetic Tunnel Junction）を介して電流を流しスピン注入による磁化反転を利用しても良い。以下の実施形態でも同様である。
（読み出し動作）
次に、読み出し動作について説明する。まず、シフト電流供給回路１１０を用いて、ビット線ＢＬとソース線ＳＬとの間にシフト電流Ｉｓを流して磁壁を移動させることにより、読み出すべき情報を磁性部材１２の第１端部１２ａに移動させる。磁壁はシフト電流Ｉｓを印加した時間に比例して移動し、シフト電流Ｉｓを切ると磁壁は磁性部材１２の近くの縊れ部１２ｄに移動して停止する。本実施形態では、このシフト電流Ｉｓを供給するとき、電圧供給回路１２０を用いてヨーク４０とソース線ＳＬとの間に電圧Ｖｃを供給する。これにより、ソース線ＳＬに電気的に接続された磁性部材１２と、ヨーク４０に電気的に接続された非磁性導電体部５４との間に電圧Ｖｃが印加される。
磁性部材１２と非磁性導電体部５４との間の電圧Ｖｃが負の場合、例えば図３Ａに示す場合は、すなわち磁性部材１２に印加される電位が非磁性導電体部５４に印加される電位よりも高い場合は、磁性部材１２の磁気異方性が大きくなり、磁壁が停止し易くなる。したがって、電圧Ｖｃを印加しない場合に比べてシフトエラーが生じにくく、シフトエラーを抑制することができる。
また、磁性部材１２と非磁性導電体部５４との間の電圧Ｖｃが正の場合、例えば図３Ｂに示す場合は、すなわち磁性部材１２に印加される電位が非磁性導電体部５４に印加される電位よりも低い場合は、磁性部材１２の磁気異方性が小さくなり、磁壁が動き易くなる。なお、電圧を印加することにより磁気異方性が変化することは、例えば論文（Nozaki,T; et al, Recent Progress in the Voltage-Controlled Magnetic Anisotropy Effect and the Challenges Faced in Developing Voltage-Torque MRAM. Micromachines 2019, 10, 327, Fig. 2 and the description related thereof）に記載されている。
また、本実施形態のように、絶縁膜５６は、磁性部材１２の縊れ部１２ｄに対応する部分の膜厚が領域１２ｃに対応する部分の膜厚よりも薄くなっている。このため、電圧Ｖｃを印加した場合に、磁性部材１２の縊れ部１２ｄは領域１２ｃに比べて、磁気異方性が大きくなり、磁壁が停止し易くなる。
上述のことを踏まえて本実施形態におけるシフト動作の第１例および第２例について図４（ａ）乃至４（ｃ）を参照して説明する。図４（ａ）は、シフト動作の第１例および第２例における供給する電圧Ｖｃのタイムチャートを示し、図４（ｂ）はシフト動作の第１例における供給するシフト電流Ｉｓのタイムチャートを示し、図４（ｃ）はシフト動作の第２例における供給するシフト電流Ｉｓのタイムチャートを示す。
第１例および第２例において、時刻ｔ１で負の電圧Ｖｃが供給され、その後の時刻ｔ２（＞ｔ１）でシフト電流Ｉｓが供給される。これにより磁壁が移動を開始する。時刻ｔ３（＞ｔ２）でシフト電流Ｉｓの供給が停止され、磁壁の移動が停止する。時刻ｔ４（＞ｔ３）で電圧Ｖｃの供給が停止する。これにより、縊れ部１２ｄに存在していた磁壁が第１端部１２ａの方向に隣り合う縊れ部１２ｄに１つ移動する。すなわち、磁性部材１２の１つの領域１２ｃまたは第２端部１２ｂに記憶された１ビットのデータが第１端部１２ａに向かって１つシフトする。その後、時刻ｔ５（＞ｔ４）で負の電圧Ｖｃが供給され、時刻ｔ６（＞ｔ５）でシフト電流Ｉｓが供給され、磁壁が移動を開始する。時刻ｔ７（＞ｔ６）でシフト電流Ｉｓの供給が停止され、磁壁の移動が停止する。時刻ｔ８（＞ｔ７）で電圧Ｖｃの供給が停止する。これにより、縊れ部１２ｄに存在していた磁壁が第１端部１２ａの方向に隣り合う縊れ部１２ｄに１つ移動する。すなわち、磁性部材１２の１つの領域１２ｃに記憶された１ビットのデータが第１端部１２ａに向かって１つシフトする。
第１例および第２例のいずれにおいても、電圧Ｖｃとして負電圧が供給されている期間中にシフト電流Ｉｓを供給する。すなわち、負電圧を供給して磁性部材１２の磁気異方性を大きくし磁壁を止まりやすくしてシフト電流Ｉｓを供給する。この場合、シフト電流Ｉｓのパルス幅（ｔ３―ｔ２またはｔ７―ｔ６）が揺らいでも、電圧Ｖｃが供給されている期間中にシフト電流Ｉｓが供給さればシフト動作の結果は同じになり、シフトエラーを抑制することができる。
次に、本実施形態におけるシフト動作の第３例について図５（ａ）および５（ｂ）を参照して説明する。図５（ａ）は、シフト動作の第３例において供給する電圧Ｖｃのタイムチャートを示し、図５（ｂ）はシフト動作の第３例における供給するシフト電流Ｉｓのタイムチャートを示す。この第３例においては、一定のシフト電流Ｉｓが供給されている間に、電圧Ｖｃの極性を正から負に換える。例えば、時刻ｔ０で正の電圧Ｖｃを印加するとともにシフト電流Ｉｓを供給する。正の電圧Ｖｃが供給されたことにより磁壁が動き易くなり、磁壁が移動を開始する。時刻ｔ１（＞ｔ０）で電圧Ｖｃの極性を正から負に換え、磁壁を止まり易くする。これにより、磁性部材１２の１つの領域１２ｃに記憶された１ビットのデータが第１端部１２ａに向かって１つシフトする。時刻ｔ２（＞ｔ１）で電圧Ｖｃの極性を負から正に換え、時刻ｔ３（＞ｔ２）で電圧Ｖｃの極性を正から負に換える。この時刻ｔ２から時刻ｔ３の間は磁壁が動き易くなり磁壁が移動する。時刻ｔ３で電圧Ｖｃを負にしたことにより、磁壁が止まり易くなる。時刻ｔ４で電圧Ｖｃの印加を止めるとともにシフト電流Ｉｓの供給をやめる。これにより、磁性部材１２の１つの領域１２ｃに記憶された１ビットのデータが第１端部１２ａに向かって１つシフトする。
この第３例においては、一定のシフト電流を供給している間に電圧Ｖｃの極性を正から負に変化させる。この第３例は、非磁性導電体部５４への電圧の供給によるＲＣ遅延が許される環境である場合に可能である。この第３例の場合もシフトエラーを抑制することができる。
このようなシフト動作を行って読み出すべき情報を磁性部材１２の第１端部１２ａに移動させる。磁性部材１２の第１端部１２ａからの漏れ磁場に対応した情報が磁気抵抗素子１４のフリー層１４ａに記憶される。その後、読み出し電流をビット線ＢＬとソース線ＳＬとの間に供給し、磁気抵抗素子１４のフリー層１４ａと固定層１４ｃとの間の電圧に基づいて情報を読み出す。
以上説明したように、第１実施形態によれば、磁性部材１２の筒内に非磁性導電体部５４を設け、シフト動作時に磁性体部１２と非磁性導電体部５４との間に電圧Ｖｃを供給することにより、シフトエラーを抑制することができる。
また、磁性部材１２は領域１２ｃと縊れ部１２ｄを備えているので、シフト動作時に供給される電圧Ｖｃによる電界に強弱を付加することが可能となり、縊れ部が無い場合に比べてシフトエラーを更に抑制することができる。
また、磁性部材１２が筒状の形状を有しているので、電圧Ｖｃを供給した場合に生じる電束を効率よく使用することが可能となり、絶対値の小さい電圧Ｖｃを用いることができる。これにより、磁気メモリを高集積化してもシフトエラーを抑制することができる。
（変形例）
第１実施形態の変形例による磁気メモリを図６に示す。この変形例の磁気メモリは、図１に示す第１実施形態の磁気メモリにおいて、磁性部材１２を磁性部材１２Ａに置き換えた構成を備えている。この磁性部材１２Ａは、１つの縊れ部１２ｄに隣接する第１端部１２ａ側の領域と上記縊れ部１２ｄとの間の第１勾配１２ｅ１が、上記縊れ部１２ｄに隣接する第２端部１２ｂ側の領域と上記縊れ部１２ｄとの間の第２勾配１２ｅ２が異なる非対称性構造を有している。なお、第１実施形態においては、第１勾配と第２勾配は同じになっている。
図６では、第１勾配１２ｅ１が第２勾配１２ｅ２に比べて緩やかになっている。このような勾配が非対称性構造の場合は、勾配が緩やかの方に磁壁がシフトし易い。このため、磁壁をより確実に制御することができる。
この変形例の磁気メモリも、第１実施形態と同様の効果を得ることができる。
（第２実施形態）
第２実施形態による磁気メモリを図７に示す。この第２実施形態の磁気メモリは、２行２列のアレイ状に配列されたメモリセル１０１１～１０２２を備えている。各メモリセル１０ｉｊ（ｉ，ｊ＝１，２）は、第１実施形態のメモリセル１０と同じ構造を有し、磁性部材１２ｉｊと、この磁性部材１２ｉｊの第１端部１２ａ（図１参照）に一端（フリー層）が電気的に接続された磁気抵抗素子１４ｉｊと、を備えている。磁気抵抗素子１４ｉｊ（ｉ，ｊ＝１，２）の他端（固定層）は、第１実施形態と同様にソース線ＳＬｊに電気的に接続されるが、本実施形態では、磁気抵抗素子１４ｉｊ（ｉ，ｊ＝１，２）の他端（固定層）とソース線ＳＬｊとの間にはスイッチ素子１６ｉｊが更に設けられる。
各磁性部材１２ｉｊ（ｉ，ｊ＝１．２）は、第１実施形態の磁性部材１２と同じ構造を有し、第２端部１２ｂ（図１参照）が、ビット線ＢＬｉ（ｉ＝１，２）に電気的に接続されている。また、各磁性部材１２ｉｊ（ｉ，ｊ＝１．２）の第２端部１２ｂ近傍には、図示しないヨーク（図１ではヨーク４０に相当）が設けられ、このヨークに制御線ＣＬｉが電気的に接続されている。この制御線ＣＬｉ（ｉ＝１，２）は、対応する磁性部材１２ｉｊ（ｊ＝１，２）の筒内に設けられた導電体部材５４にヨークを介して電気的に接続される（図１参照）。なお、本実施形態では、制御線ＣＬｉ（ｉ＝１，２）とビット線ＢＬｉ（ｉ＝１，２）は同じ方向（図７ではｙ方向）に沿って延びている。ソース線ＳＬｊ（ｊ＝１，２）は、制御線ＣＬｉ（ｉ＝１，２）およびビット線ＢＬｉ（ｉ＝１，２）と交差する方向（図ではｘ方向）に沿って延びている。しかし、これに限らず、制御線ＣＬｉ（ｉ＝１，２）は、例えばソース線ＳＬｊと同じ方向に延びることも可能である。また、ビット線ＢＬｉ（ｊ＝１，２）と制御線ＣＬｉ（ｉ＝１，２）との間に電圧Ｖｃを印加する場合には、制御線ＣＬｉ（ｉ＝１，２）はソース線ＳＬｊと同じ方向に延びることが好ましいが、これに限らず、例えばビット線ＢＬｉ（ｉ＝１，２）と同じ方向に延びることも可能である。
また、情報の書き込みにおいて書き込み電流が供給されるフィールドラインＦＬｊ（ｊ＝１，２）がソース線ＳＬｊに沿って設けられ、一部分が対応する上記ヨークによって覆われている。図７ではフィールドラインＦＬｊ（ｊ＝１，２）はｘ方向に延びているが、これに限らず、例えばｙ方向でも良いし、ｘ方向及びｙ方向のいずれに対しても交差する方向でも良い。また、ヨーク４０でジグザグ状に方向を変えるものであっても良い。
なお、制御線ＣＬｉ（ｉ＝１，２）、ビット線ＢＬｉ（ｉ＝１，２）、ソース線ＳＬｊ（ｊ＝１，２）、およびフィールドラインＦＬｊ（ｊ＝１，２）は、図１に示す場合と同様に制御回路１００に電気的に接続されている。
スイッチ素子１６ｉｊ（ｉ，ｊ＝１，２）は、例えば２端子スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、スイッチ素子１６ｉｊ（ｉ，ｊ＝１，２）は“高抵抗”状態、例えば電気的に非導通である。２端子間に印加する電圧が閾値を超える場合、スイッチ素子１６ｉｊ（ｉ，ｊ＝１，２）は、“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子１６ｉｊ（ｉ，ｊ＝１，２）は、オン状態において、保持電流値以上の電流が流れ続ける場合にオン状態を維持する。スイッチ素子１６ｉｊ（ｉ，ｊ＝１，２）は、電圧がどちらの極性でも、この機能を有していてもよい。このスイッチ素子１６ｉｊ（ｉ，ｊ＝１，２）には、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。
このように構成された磁気メモリにおいて、選択されたメモリセル１０ｉｊ（ｉ、ｊ＝１，２）への情報の書き込みは、対応するフィールドラインＦＬｊに書き込み電流を制御回路１００から供給することにより行う。これにより、第１実施形態で説明した場合と同様に、対応するヨークを介して磁性部材１２ｉｊ（ｉ、ｊ＝１，２）の第１端部１２ａ（図１参照）に情報が書き込まれる。
情報の読み出しは、制御回路１００を用いて、選択されたメモリセル１０ｉｊ（ｉ、ｊ＝１，２）に対応する制御線ＣＬｉとビット線ＢＬｉとの間に電圧を供給するとともにビット線ＢＬｉとソース線ＳＬｊとの間にシフト電流を流し、読み出す情報が磁性部材１２ｉｊの第１端部１２ａにシフトさせる。その後、制御回路１００を用いて、選択されたメモリセル１０ｉｊ（ｉ、ｊ＝１，２）に対応するビット線ＢＬｉとソース線ＳＬｊとの間に読み出し電流を供給し、磁気抵抗素子１４ｉｊのフリー層と固定層との間の電圧を測定することにより行う。なお、スイッチ素子１６ｉｊ（ｉ，ｊ＝１，２）は、非選択のメモリセルに読み出し電流が回り込まないように機能する。
この第２実施形態も第１実施形態と同様にシフト動作を行うので、シフトエラーを抑制することができる。
また、磁性部材１２ｉｊ（ｉ，ｊ＝１，２）は、第１実施形態と同様に、領域１２ｃと縊れ部１２ｄを備えているので、シフト動作時に供給される電圧Ｖｃによる電界に強弱を付加することが可能となり、縊れ部が無い場合に比べてシフトエラーを更に抑制することができる。
また、磁性部材１２ｉｊ（ｉ，ｊ＝１，２）が筒状の形状を有しているので、電圧Ｖｃを供給した場合に生じる電束を効率よく使用することが可能となり、絶対値の小さい電圧Ｖｃを用いることができる。これにより、磁気メモリを高集積化してもシフトエラーを抑制することができる。
（変形例）
第２実施形態の変形例による磁気メモリを図２１に示す。この変形例の磁気メモリは、図７に示す磁気メモリにおいて、フィールドラインＦＬ１、ＦＬ２をそれぞれビット線ＢＬ１，ＢＬ２と同じ方向（ｙ方向）に延びるように配置するとともに、制御線ＣＬ１，ＣＬ２をそれぞれソースＳＬ１，ＳＬ２と同じ方向（ｘ方向）に延びるように配置した構成を有している。
この場合、フィールドラインＦＬ１はメモリセル１０１１、１０１２に情報を書き込むのに用いられ、フィールドラインＦＬ２はメモリセル１０２１、１０２２に情報を書き込むのに用いられる。制御線ＣＬ１は、磁性部材１２１１、１２２１の第２端部１２ｂに電気的に接続され、制御線ＣＬ２は、磁性部材１２１２，１２２２の第２端部１２ｂに電気的に接続される。
この変形例の磁気メモリも第２実施形態の磁気メモリと同様の効果を得ることができる。
（第３実施形態）
第３実施形態による磁気メモリを図８に示す。この第３実施形態の磁気メモリは、図７に示す第２実施形態の磁気メモリにおいて、ソース線ＳＬ１～ＳＬ２の代わりにソースプレートＳＰを用いるとともに、スイッチ素子１６ｉｊ（ｉ，ｊ＝１，２）の代わりにメモリセル１０ｉｊを選択するための選択トランジスタ１８ｉｊを設けた構成を有している。選択トランジスタ１８ｉｊ（ｉ，ｊ＝１，２）は、メモリセル１０ｉｊの磁性部材１２ｉｊの第２端部１２ｂとビット線ＢＬｊとの間に設けられ、ゲートがワード線ＷＬｉに電気的に接続されている。このため、ビット線ＢＬｊ（ｊ＝１，２）は第２実施形態と異なり、ｙ方向に沿って延びている。また、ワード線ＷＬｉ（ｉ＝１，２）は、ｘ方向に沿って延びている。ソースプレートＳＰは、メモリセル１０ｉｊ（ｉ，ｊ＝１，２）の磁気抵抗素子１４ｉｊの固定層に電気的に接続される、そして、ワード線ＷＬｉ（ｉ＝１，２）、ソースプレートＳＰ、制御線ＣＬｉ（ｉ＝１，２）、ビット線ＢＬｊ（ｊ＝１，２）、およびフィールドラインＦＬｊ（ｊ＝１，２）は制御回路１００に電気的に接続される。
この第３実施形態の磁気メモリの書き込み動作は第２実施形態の書き込み動作と同様に行う。
読み出し動作は、以下のように行う。情報の読み出しは、制御回路１００を用いて、選択されたメモリセル１０ｉｊ（ｉ、ｊ＝１，２）に対応するワード線ＷＬｉ（ｉ＝１，２）を駆動し、このワード線ＷＬｉに接続された選択トランジスタ１８ｉｊをＯＮ状態にする。その後、制御回路１００を用いて、選択されたメモリセル１０ｉｊ（ｉ、ｊ＝１，２）に対応する制御線ＣＬｉとビット線ＢＬｉとの間に電圧を供給するとともにビット線ＢＬｉとソース線ＳＬｊとの間にシフト電流を供給し、読み出す情報が磁性部材１２ｉｊの第１端部１２ａにシフトさせる。その後、制御回路１００を用いて、選択されたメモリセル１０ｉｊ（ｉ、ｊ＝１，２）に対応するビット線ＢＬｉとソース線ＳＬｊとの間に読み出し電流を供給し、磁気抵抗素子１４ｉｊのフリー層と固定層との間の電圧に基づいて読み出しを行う。なお、選択トランジスタ１８ｉｊ（ｉ，ｊ＝１，２）は、非選択のメモリセルに読み出し電流が回り込まないように機能する。
この第３実施形態も第１実施形態と同様にシフト動作を行うので、シフトエラーを抑制することができる。
また、磁性部材１２ｉｊ（ｉ，ｊ＝１，２）は、第１実施形態と同様に、領域１２ｃと縊れ部１２ｄを備えているので、シフト動作時に供給される電圧Ｖｃによる電界に強弱を付加することが可能となり、縊れ部が無い場合に比べてシフトエラーを更に抑制することができる。
また、磁性部材１２ｉｊ（ｉ，ｊ＝１，２）が筒状の形状を有しているので、電圧Ｖｃを供給した場合に生じる電束を効率よく使用することが可能となり、絶対値の小さい電圧Ｖｃを用いることができる。これにより、磁気メモリを高集積化してもシフトエラーを抑制することができる。
（第４実施形態）
磁気メモリの製造方法について図９乃至図２０を参照して説明する。この第４実施形態の製造方法は、第１実施形態の磁気メモリに対応する構造の磁気メモリの製造方法であって、その製造工程を図９乃至図２０に示す。なお、第４実施形態の製造方法によって製造される磁気メモリは、図１に示す磁気メモリにおいて、フィールドラインＦＬ１、ヨーク４０の第３部分４０ｃ１、第４部分４０ｄ１を削除した構成を備えている。
まず、例えばシリコン基板２００上にソース線ＳＬを形成し、このソース線ＳＬ上にスイッチ素子１６を形成し、このスイッチ素子１６上に磁気抵抗素子１４を形成する（図９）。このとき、磁気抵抗素子１４、スイッチ素子１６、およびソース線ＳＬは、例えば酸化シリコンからなる絶縁膜２５０で覆われている。この絶縁膜２５０をＣＭＰ（Chemical Mechanical Polishing）を用いて平坦化し、磁気抵抗素子１４の上面を露出させる。続いて、磁気抵抗素子１４の上面および絶縁膜２５０の上面を覆うように、例えばアルミニウムからなる金属層３００を成膜する。
次に、金属層３００に陽極酸化処理を施す。この陽極酸化処理は、上記金属層３００または基板２００を陽極とし、電解質溶液（例えば、硫酸、シュウ酸、リン酸のいずれか若しくはこれらの混合物）の中で通電することにより行う。このとき、金属層（アルミニウム）が酸化されて金属イオンとなり、溶解する。この金属イオンは液中の酸素と結合して金属酸化物（酸化アルミニウム）となり、金属層３００の表面に残って成長していくことになる。この際、溶解と成長が同時に進むことで、金属層３００のアルミニウムの表面に酸化アルミニウムで囲まれた微細なホール３０２が作製される。このホール３００の底面に磁気抵抗素子１４の上面が露出する。このホール３０２の作製時に、ホール作製に印加される第１電圧とは異なる第２電圧を周期的に印加する。この第２電圧が印加されている間は、図１０に示すｘ方向、ｙ方向における寸法（径）が小さい部分（図示せず）が形成される。この小さい部分が図１に示す縊れ部１２ｄとなる。なお、ホール３０２が形成された領域近傍はアルミニウムから酸化アルミニウム３００Ａに変化する（図１０）。
次に、酸化アルミニウム３００Ａの上面に、図１に示すヨーク４０の第１部分４０ａ１，４０ａ２を形成する。この第１部分４０ａ１，４０ａ２は例えばＮｉＦｅから形成される（図１１）。なお、磁気抵抗素子１４、スイッチ素子１６、およびソース線ＳＬが形成された基板とは別の基板に、陽極酸化処理を用いて微細なホール３０２を有する酸化アルミニウム層を形成し、これらの基板の貼り合わせ及び基板裏面の研磨等により上記構造を製造することも可能である。
次に、図１２に示すように、第１部分４０ａ１，４０ａ２の上面およびホール３０２内の第１部分４０ａ１，４０ａ２の側面を覆う例えば酸化シリコンの絶縁膜３０３を形成する。その後、ホール３０２の底面および側面ならびに絶縁膜３０３を覆うように例えばＷ（タングステン）の下地層３０４を成膜する。続いて、下地層３０４を覆うように図１に示す磁性部材１２となる磁性金属層３０６を成膜する。この磁性金属層３０６はＣｏ、Ｆｅを含む磁性材料、例えばＣｏＦｅまたはＣｏＦｅＢから構成される。その後、磁性金属層３０６を覆うように例えば酸化マグネシウムを含む絶縁体層３０８を成膜する。続いて、絶縁体層３０８を覆うように図１に示す非磁性導電層５０，５２および非磁性導電体部５４となる非磁性金属層３１０を形成する。この非磁性金属層３１０は、第１部分４０ａ１，４０ａ２の上方に形成されるとともにホール３０２の底面および側面に形成された絶縁体層３０８も覆うように形成される。
次に、図１３Ａ、１３Ｂに示すように、ホール３０２の上部の側面および第１部分４０ａ１，４０ａ２の上方の非磁性金属層３１０を覆うように、例えばＮｉＦｅ膜を堆積し、このＮｉＦｅ膜および非磁性金属層３１０をパターニングする。これにより、ＮｉＦｅ膜は磁性膜３１２となる。なお、図１３Ｂは図１３Ａにおいて上側からみた平面図である。この磁性膜３１２は、図１に示すヨーク４０の第２部分４０ｂになる。
次に、図１４に示すように、ホール３０２を埋め込むように、例えば酸化シリコンの絶縁膜３１４を形成する。続いて、図１５に示すように、第１部分４０ａ２の上方の絶縁体層３０８に接続する開口３１６を絶縁膜３１４に形成する。その後、図１６Ａ、１６Ｂに示すように、ダマシン法を用いて開口３１６を例えばＷを含む配線３１８で埋め込む。図１６Ｂは図１６Ａにおいて上側から見た平面図である。配線３１８は、図１に示すフィールドラインとなり、図１６Ｂに示すように、ｙ方向に沿って延びている。したがって、この実施形態で形成されるフィールドライン（配線）３１８は絶縁体層３０８に接続しているが、図１に示す磁性部材１２となる磁性金属層３０６に接続しておらず、電気的に絶縁されている。
次に、図１７に示すように、例えば酸化シリコンの絶縁膜３２０を、配線３１８を覆うように形成する。その後、例えばレジストからなるマスク（図示せず）を金属膜３１８の上方の絶縁膜３２０上に形成し、異方性エッチング、例えばＲＩＥ（Reactive Ion Etching）を用いて絶縁膜３２０および絶縁膜３１４をエッチバックして、金属膜３１８の上面および側面に絶縁膜３２０および絶縁膜３１４を残置する。このとき、ホール３０２内、および磁性膜３１２が形成された以外の領域には絶縁膜３１４が残置される。続いて、上記マスクを除去した後、図１９Ａ、１９Ｂに示すように、配線３１８の一部および磁性膜３１２を覆うように、例えばＮｉＦｅの磁性膜３２２を形成する。図１９Ｂは図１９Ａにおいて上側からみた平面図である。
このように構成したことにより、フィールドライン３１８に書き込み電流を流した場合に磁気回路が形成される。この磁気回路は、磁性膜３２２、第１部分４０ａ１，４０ａ２、磁性膜３１２から構成される。例えば、フィールドライン３１８に図１９Ａにおいて紙面の手前から奥の方向（図１９Ｂにおいて、下から上側）に電流を流した場合は、このフィールドライン３１８から誘導される磁場の磁力線は図１９Ａに示す矢印のように、フィールドライン３１８の右側の磁性膜３２２、図１９Ａに示すホール３０２の右側の第１部分４０ａ２、左側の第１部分４０ａ１、および左側の第１部分４０ａ１の上方の磁性膜３２２に沿って流れる。また、磁力線は、第１部分４０ａ２から磁性膜３１２、この磁性膜３１２の上方の磁性膜３２２に分流する場合もある。なお、フィールドライン３１８に対して、図１９Ａにおいて紙面の奥から手前の方向（図１９Ｂにおいて、上から下側）に書き込み電流を流した場合は、磁力線は上述の説明した場合と反対に流れる。これらの磁力線は、図１に示す磁性部材１２（磁性金属層３０６）の第２端部１２ｂの領域を流れ、磁性部材１２の第２端部１２ｂに情報（磁化方向）が書き込まれる。
次に、図２０に示すように、例えば酸化シリコンの絶縁膜３２４を堆積し、この絶縁膜３２４に、磁性金属層３０６に通じる開口および磁性膜３２２に通じる開口を形成する。その後、これらの開口を金属で埋め込み、配線３２６および配線３２８を形成する。配線３２６は図１に示すビット線ＢＬとなり、配線３２８は図２に示すようにヨーク４０に電圧を印加する電圧制御線となる。
このように構成された第４実施形態の磁気メモリは、磁性部材１２（磁性金属層３０６）の筒内に非磁性導電体部５４（非磁性金属層３１０）を設け、シフト動作時に磁性体部１２と非磁性導電体部５４との間に電圧Ｖｃを供給することにより、第１実施形態と同様にシフトエラーを抑制することができる。
また、第１実施形態と同様に、磁性部材１２は領域１２ｃと縊れ部１２ｄを備えているので、シフト動作時に供給される電圧Ｖｃによる電界に強弱を付加することが可能となり、縊れ部が無い場合に比べてシフトエラーを更に抑制することができる。
また、第１実施形態と同様に、磁性部材１２が筒状の形状を有しているので、電圧Ｖｃを供給した場合に生じる電束を効率よく使用することが可能となり、絶対値の小さい電圧Ｖｃを用いることができる。これにより、磁気メモリを高集積化してもシフトエラーを抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０・・・メモリセル、１２，１２１１～１２２２・・・磁性部材、１２ａ・・・第１端部、１２ｂ・・・第２端部、１２ｃ・・・領域、１２ｄ・・・縊れ部、１３・・・非磁性導電層、１４，１４１１～１４２２・・・磁気抵抗素子、１４ａ・・・フリー層（磁化自由層）、１４ｂ・・・非磁性絶縁層（トンネルバリア層）、１４ｃ・・・固定層（磁化固定層）、１６，１６１１～１６２２・・・スイッチ素子、４０・・・ヨーク、４０ａ１，４０ａ２・・・第１部分、４０ｂ・・・第２部分、４０ｃ１，４０ｃ２・・・第３部分、４０ｄ１，４０ｄ２・・・第４部分、４０ｅ・・・第５部分、５０・・・非磁性導電層、５２・・・非磁性導電層、５４・・・非磁性導電体部、５６・・・絶縁膜、１００・・・制御回路、１１０・・・シフト電流供給回路。１２０・・・電圧供給回路、２００・・・基板（シリコン基板）、２５０・・・絶縁膜、３００・・・金属層（アルミニウム）、３００Ａ・・・酸化アルミニウム、３０２・・・ホール、３０３・・・絶縁膜（酸化シリコン）、３０４・・・下地層、３０６・・・磁性金属層、３０８・・・絶縁体層、３１０・・・非磁性金属層、３１２・・・磁性膜、３１４・・・絶縁膜、３１６・・・開口、３１８・・・配線、３２０・・・絶縁膜、３２２・・・磁性膜、３２４・・・絶縁膜、３２６・・・配線（ビット線）、３２８・・・配線、ＢＬ，ＢＬ１，ＢＬ２・・・ビット線、ＣＬ１，ＣＬ２・・・制御線、ＦＬ１，ＦＬ２・・・フィールドライン、ＳＬ１，ＳＬ２・・・ソース線、ＳＰ・・・ソースプレート、ＷＬ１，ＷＬ２・・・ワード線

Claims (18)

  1. 第１方向に沿って設けられた非磁性導電体部と、
    第１部分および第２部分を含み前記第１部分から前記第２部分に沿って前記第１方向に延び前記非磁性導電体部を取り囲むように配置され前記非磁性導電体部と電気的に絶縁された第１磁性部材と、
    前記第１部分に電気的に接続された第１配線と、
    前記第２部分に電気的に接続された第２配線と、
    前記非磁性導電体部、前記第１配線、および前記第２配線に電気的に接続された制御回路と、
    を備えた磁気メモリ。
  2. 前記第１磁性部材の第２部分と電気的に絶縁された第３配線をさらに備え、前記制御回路は前記第３配線に電気的に接続された請求項１記載の磁気メモリ。
  3. 前記第３配線の一部を覆い前記非磁性導電体部に電気的に接続された第２磁性部材を更に備えた請求項２記載の磁気メモリ。
  4. 前記第１部分と前記第１配線との間に配置された第１磁気抵抗素子を更に備え、
    前記第１配線は前記第１方向に交差する第２方向に沿って延び、前記第２配線は前記第１方向および前記第２方向に交差する第３方向に沿って延び、前記第３配線は前記第２部分から離れて前記第１方向に交差する方向に沿って延びた請求項２または３記載の磁気メモリ。
  5. 前記制御回路は、前記第１配線と前記第２配線との間にシフト電流を供給している期間を含む期間に、前記非磁性導電体部と前記第１磁性部材との間に電圧を供給する請求項１乃至４のいずれかに記載の磁気メモリ。
  6. 前記制御回路は、前記第１配線と前記第２配線との間にシフト電流を供給している期間に、前記非磁性導電体部と前記第１磁性部材との間に極性の異なる電圧を交互に供給する請求項１乃至４のいずれかに記載の磁気メモリ。
  7. 前記第１磁性部材は、前記第１方向に沿って配列された複数の第３部分と、前記第１方向に沿って配列された複数の第４部分と、を備え、前記第１方向において隣り合う２つの第３部分の間に１つの第４部分が配置され、前記第１方向において隣り合う２つの第４部分の間に１つの第３部分が配置され、前記第１方向に垂直な第１平面で切断した前記複数の第３部分のそれぞれの断面における外径が前記第１方向に垂直な第２平面で切断した前記複数の第４部分のそれぞれの断面における外径よりも大きい、請求項１乃至６のいずれかに記載の磁気メモリ。
  8. 前記第１磁性部材は、前記第１方向に垂直な断面における外周の形状が円、楕円、または多角形のいずれかである請求項１乃至７のいずれかに記載の磁気メモリ。
  9. 第１方向に沿って延びた第１配線および第２配線と、
    前記第１方向に交差する第２方向に沿って延びた第３配線と、
    前記第１方向および前記第２方向に交差する第３方向に沿って設けられた第１非磁性導電体部と、
    前記第３方向に沿って設けられた第２非磁性導電体部と、
    第１部分および第２部分を含み前記第１部分から前記第２部分に沿って前記第３方向に延び前記第１非磁性導電体部を取り囲むように配置され前記第１非磁性導電体部と電気的に絶縁された第１磁性部材であって、前記第１部分は前記第１配線に電気的に接続され、前記第２部分は前記第３配線に電気的に接続された、前記第１磁性部材と、
    第３部分および第４部分を含み前記第３部分から前記第４部分に沿って前記第３方向に延び前記第２非磁性導電体部を取り囲むように配置され前記第２非磁性導電体部と電気的に絶縁された第２磁性部材であって、前記第３部分は前記第２配線に電気的に接続され、前記第４部分は前記第３配線に電気的に接続された、前記第２磁性部材と、
    前記第１磁性部材の第２部分と電気的に絶縁され前記第３方向に交差する方向に沿って延びた第４配線と、
    前記第２磁性部材の第４部分と電気的に絶縁され前記第３方向に交差する方向に沿って延びた第５配線と、
    前記第１非磁性導電体部および前記第２非磁性導電体部に電気的に接続され前記第２方向に沿って延びた第６配線と、
    前記第１部分と前記第１配線との間に配置された第１磁気抵抗素子と、
    前記第１磁気抵抗素子と前記第１配線との間に配置された第１スイッチ素子と、
    前記第３部分と前記第２配線との間に配置された第２磁気抵抗素子と、
    前記第２磁気抵抗素子と前記第２配線との間に配置された第２スイッチ素子と、
    前記第１配線、前記第２配線、前記第３配線、前記第４配線、前記第５配線、および前記第６配線に電気的に接続された制御回路と、
    を備えた磁気メモリ。
  10. 前記第４配線の一部を覆い前記第６配線および前記第１非磁性導電体部に電気的に接続された第３磁性部材と、
    前記第５配線の一部を覆い前記第６配線および前記第２非磁性導電体部に電気的に接続された第４磁性部材と、
    を更に備えた請求項９記載の磁気メモリ。
  11. 前記制御回路は、前記第１磁性部材または前記第２磁性部材の一方を選択し、選択された磁性部材に対応する第１配線または第２配線の一方と前記第３配線との間にシフト電流を供給している期間を含む期間に、前記対応する第１配線もしくは第２配線の一方と前記第６配線との間、または前記第３配線と前記第６配線との間に電圧を供給する請求項９または１０記載の磁気メモリ。
  12. 前記制御回路は、前記第１磁性部材または前記第２磁性部材の一方を選択し、選択された磁性部材に対応する第１配線または第２配線の一方と前記第３配線との間にシフト電流を供給している期間に、前記対応する第１配線もしくは第２配線の一方と前記第６配線との間、または前記第３配線と前記第６配線との間に極性の異なる電圧を交互に供給する請求項９または１０記載の磁気メモリ。
  13. 第１方向および前記第１方向に交差する第２方向に沿って延びた配線層と、
    前記第２方向に沿って延びた第１配線および第２配線と、
    前記第１方向および前記第２方向に交差する第３方向に沿って設けられた第１非磁性導電体部と、
    前記第３方向に沿って設けられた第２非磁性導電体部と、
    第１部分および第２部分を含み前記第１部分から前記第２部分に沿って前記第３方向に沿って延び前記第１非磁性導電体部を取り囲むように配置され前記第１非磁性導電体部と電気的に絶縁された第１磁性部材であって、前記第１部分は前記配線層に電気的に接続され、前記第２部分は前記第１配線に電気的に接続された、前記第１磁性部材と、
    第３部分および第４部分を含み前記第３部分から前記第４部分に沿って前記第３方向に沿って延び前記第２非磁性導電体部を取り囲むように配置され前記第２非磁性導電体部と電気的に絶縁された第２磁性部材であって、前記第３部分は前記配線層に電気的に接続され、前記第４部分は前記第２配線に電気的に接続された、前記第２磁性部材と、
    前記第１磁性部材の第２部分と電気的に絶縁され前記第３方向に交差する方向に沿って延びた第３配線と、
    前記第２磁性部材の第４部分と電気的に絶縁され前記第３方向に交差する方向に沿って延びた第４配線と、
    前記第１非磁性導電体部および前記第２非磁性導電体部に電気的に接続され前記第１方向に沿って延びた第５配線と、
    前記第１部分と前記配線層との間に配置された第１磁気抵抗素子と、
    前記第３部分と前記配線層との間に配置された第２磁気抵抗素子と、
    前記第１配線と前記第２部分との間に配置された第１トランジスタと、
    前記第２配線と前記第４部分との間に配置された第２トランジスタと、
    前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに電気的に接続する第６配線と、
    前記第１配線、前記第２配線、前記第３配線、前記第４配線、前記第５配線、および前記第６配線に電気的に接続された制御回路と、
    を備えた磁気メモリ。
  14. 前記第３配線の一部を覆い前記第５配線および前記第１非磁性導電体部に電気的に接続された第３磁性部材と、
    前記第４配線の一部を覆い前記第５配線および前記第２非磁性導電体部に電気的に接続された第４磁性部材と、
    を更に備えた請求項１３記載の磁気メモリ。
  15. 前記制御回路は、前記第１磁性部材または前記第２磁性部材の一方を選択し、選択された磁性部材に対応する第１配線または第２配線の一方と前記配線層との間にシフト電流を供給している期間を含む期間に、前記対応する第１配線または第２配線の一方と前記第５配線との間に電圧を供給する請求項１３または１４記載の磁気メモリ。
  16. 前記制御回路は、前記第１磁性部材または前記第２磁性部材の一方を選択し、選択された磁性部材に対応する第１配線または第２配線の一方と前記配線層との間にシフト電流を供給している期間に、前記対応する第１配線または第２配線の一方と前記第５配線との間に極性の異なる電圧を交互に供給する請求項１３または１４記載の磁気メモリ。
  17. 前記第１磁性部材および前記第２磁性部材はそれぞれ、前記第３方向に沿って配列された複数の第５部分と、前記第１方向に沿って配列された複数の第６部分と、を備え、前記第３方向において隣り合う２つの第５部分の間に１つの第６部分が配置され、前記第３方向において隣り合う２つの第６部分の間に１つの第５部分が配置され、前記第３方向に垂直な第１平面で切断した前記複数の第５部分のそれぞれの断面における外径が前記第３方向に垂直な第２平面で切断した前記複数の第６部分のそれぞれの断面における外径よりも大きい、請求項９乃至１６のいずれかに記載の磁気メモリ。
  18. 前記第１磁性部材および前記第２磁性部材はそれぞれ、前記第３方向に垂直な断面における外周の形状が円、楕円、または多角形のいずれかである請求項９乃至１７のいずれかに記載の磁気メモリ。
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