JP3906172B2 - 磁気ランダムアクセスメモリおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory ）に係り、特にトンネル型磁気抵抗効果により“0”／“1”情報の記憶を行う素子を利用して構成した磁気メモリセルを用いるMRAMにおいて磁性体で被覆された書きこみ配線の構造に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗(Tunneling Magneto Resistive) 効果を用いて"1"/"0" 情報の記憶を行う強磁性トンネル接合（Magnetic Tunnel Junction: 以後、MTJ と表記する）素子を利用して構成した磁気メモリセルを行列状に配置した不揮発性、高速性を併せ持つMRAMが提案されている（例えば、非特許文献１参照）。
【０００３】
図９は、MRAMで用いられるMTJ 素子の断面構造を概略的に示す。
【０００４】
このMTJ 素子は、２つの磁性層（強磁性層、強磁性体膜）71,72 で１つの非磁性層（トンネルバリア膜）73を挟んだ構造を有し、２つの磁性層71,72 のスピンの向きが平行であるか反平行であるかによって“0”／“1”情報を記憶する。
【０００５】
通常、２つの磁性層71,72 の一方側には反強磁性層74が配置される。反強磁性層74は、一方側の磁性層72のスピンの向きを固定することによって、他方側の磁性層71のスピンの向きのみを変えることにより情報を容易に書き換えるための部材である。ここで、スピン可変側の磁性層71は自由層（または記録層）、スピン固定側の磁性層72は固定層（またはピン層）と呼ばれる。
【０００６】
図１０（ａ）および（ｂ）は、図９に示したMTJ 素子の２つの磁性層71,72 のスピンの向きの２つの状態を示している。
【０００７】
図１０（ａ）に示すように、２つの磁性層71,72 のスピンの向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層71,72 に挟まれたトンネルバリア膜73のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【０００８】
図１０（ｂ）に示すように、２つの磁性層71,72 のスピンの向きが反平行である場合は、２つの磁性層71,72 に挟まれたトンネルバリア膜73のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【０００９】
MRAMでは、MTJ 素子の抵抗値が異なる２つの状態を、“1”情報の記憶状態（“1”状態）および“0”情報の記憶状態（"0"状態）に対応させている。
【００１０】
図１１は、MRAMのセルアレイの平面レイアウトの一例を模式的に示す。
【００１１】
複数の書き込み／読み出し用のビット線BLと複数の書き込みワード線WWL が直交方向に配設され、その各交点に対応してMTJ 素子が配設される。このMTJ 素子は、長方形の長辺が書き込みワード線WWL に沿い、短辺がビット線BLに沿い、長辺方向に沿うようにスピン方向が付与されている。各ビット線BLは、同一行（または列）の複数のMTJ 素子の各固定層に接続されており、各書き込みワード線WWL は同一列（または行）の複数のMTJ 素子の各自由層に近接して対向するように配置されている。
【００１２】
図１２は、図１１中のＡ−Ａ線に沿って書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図である。
【００１３】
図１３は、図１１中のＢ−Ｂ線に沿ってビット線に垂直な断面における構造の一例を示す断面図である。
【００１４】
図１２および図１３において、10は半導体基板（例えばP 型Si基板）、11はシャロウトレンチ型の素子分離領域(STI) 、12はゲート酸化膜、13は読み出し用セル選択トランジスタ（NMOSFET ）のドレイン領域またはソース領域となる不純物拡散層(N+)、14はゲート電極(GC)、15は第１金属配線層(M1)、16は第２金属配線層(M2)、17は第３金属配線層(M3)からなるMTJ 接続用配線、18は第１金属配線層15を拡散層13へ電気的に接続するための導電性のコンタクト、19は第２金属配線層16から第１金属配線層15へ電気的に接続するための導電性のコンタクト、20は第３金属配線層17から第２金属配線層16へ電気的に接続するための導電性のコンタクト、21はMTJ 素子、22は第４配線層(M4)、23は第４金属配線層22をMTJ 素子21へ電気的に接続するための導電性のコンタクト、24は層間絶縁膜である。
【００１５】
なお、図中、配線の用途として、(BL)は書き込み／読み出し用のビット線、(WWL) は書き込みワード線、(SL)はソース線、(RWL) は読み出しワード線を表わしており、ソース線(SL)は接地電位に接続される。
【００１６】
次に、図１１乃至図１３を参照してMTJ 素子21に対する書き込み動作原理を説明する。
【００１７】
MTJ 素子に対する書き込みは、書き込みワード線WWL およびビット線BLに電流を流し、両配線に流れる電流によリ作られる磁界を用いてMTJ 素子のスピンの向きを平行または反平行にすることにより達成される。
【００１８】
即ち、MTJ 素子へ情報を書き込む時には、ビット線BLには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Hxを発生させ、書き込みワード線WWL には一定方向に向かう電流のみを流して磁界Hyを発生させることにより、合成磁界を用いて情報を書き込む。この際、ビット線BLに第１の方向に向かう電流を流すと、MTJ 素子のスピンの向きは平行となり、ビット線BLに第２の方向に向かう電流を流すと、MTJ 素子のスピンの向きは反平行となる。
【００１９】
MTJ 素子から情報を読み出す時には、読み出しワード線RWL を活性化させ、選択されたMTJ 素子に接続されるスイッチ素子のみをオン状態として電流経路を作り、選択されたビット線BLから接地電位へ電流を流す。その結果、選択されたMTJ 素子のみにその抵抗値に応じた電流が流れるので、その電流値を検出することにより情報を読み出すことができる。
【００２０】
次に、MTJ 素子のスピンの向きが変わる仕組みについて、図１４および図１５を参照しながら簡単に説明する。
【００２１】
図１４は、MTJ 素子の印加磁界の反転による抵抗値の変化特性（MTJ 曲線）を示している。
【００２２】
図１５は、MTJ 素子のアステロイド曲線を示している。
【００２３】
図１４に示すMTJ 曲線のように、MTJ 素子のEasy-Axis （容易軸）方向に磁界Hxをかけると、MTJ 素子の抵抗値は例えば17％程度変化する。この変化率（変化の前後の抵抗の比）は、MR比と呼ばれる。なお、MR比は、MTJ 素子の磁性層の性質により変化する。現在では、MR比が50％程度のMTJ 素子も得られている。MTJ素子には、Easy-Axis 方向の磁界HxとHard-Axis （困難軸）方向の磁界Hyとの合成磁界が印加される。
【００２４】
図１４中の実線および破線に示すように、Hard-Axis 方向の磁界Hyの大きさによって、MTJ 素子の抵抗値を変えるために必要なEasy-Axis 方向の磁界Hxの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線WWL および選択されたビット線BLの交点に対応して配置されているMTJ 素子のみにデータを書き込むことができる。
【００２５】
即ち、図１５に示すように、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の外側（例えば図中の黒丸の位置）にあれば、MTJ 素子の磁性層のスピンの向きを反転させることができる。
【００２６】
逆に、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の内側（例えば図中の白丸の位置）にある場合には、MTJ素子の磁性層のスピンの向きを反転させることはできない。
【００２７】
従って、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx-Hy 平面内における位置を変えることにより、MTJ 素子に対するデータの書き込みを制御できる。
【００２８】
ところで、MRAMにおける最大の課題は書き込み電流の低減であると言われていた。現在報告されているMTJ 素子の書き込み電流値は、セル幅が0.4 〜0.6 μm 、セル長さが1.2 μm 程度の場合に、8 〜10mAと大きく、配線のエレクトロマイグレーションの問題やドライブ回路が大きくなるなどの問題がある。
【００２９】
本願発明者が試作した1KビットレベルのMRAMのテストチップでも、やはり、書き込み電流値は8 〜10mAであった。実用化のためには、書き込み電流値を許容可能なレベル（1 〜2mA ）に低下させることが必須である。
【００３０】
MTJ 素子の書き換えのためには、MTJ 素子の記憶層（2 〜5nm のNiFe薄膜など）の磁化を反転されなければならない。記録層の磁化情報を書き替えるために必要な反転磁界Hsw は、概略、次式（１）で与えられる。
【００３１】
Hsw =4π*Ms*t/F （Oe） …（１）
ここで、Msは記録層の飽和磁化、t は記録層の厚さ、F は記録層の幅である。
【００３２】
熱擾乱耐性確保のためには、MTJ 素子の記録層の薄膜化は限界があり、0.15μm 程度以下のMTJ 素子の微細化は、記録層の厚さを増大させる必要が生じる。
【００３３】
仮に記録層を2nm のCoFeNi薄膜に固定できたとしても、MTJ 素子を微細化する（F を減少させる）と、反転磁界Hsw が増大し、書き込み電流はますます大きくなる。
【００３４】
一方、配線に流せる電流密度には上限があり、銅(Cu)の場合で107 A/cm2 である。したがって、微細化に伴って配線の断面積も減少し、記録層の磁化を反転させるに必要な反転磁界Hsw を発生させる大きさの電流を流せなくなる。
【００３５】
上記したような課題を解消するため、書き込み電流を低減する方法として、通常の書き込み配線（例えばCu）にNiFe等の軟磁性材料を被覆したヨーク(Yoke)付きの書き込み配線を用いることによって、２倍程度の高効率化効果（書き込み電流値は1/2 ）が得られることが報告されている（非特許文献２参照）。
【００３６】
図１６（ａ）および（ｂ）は、ヨーク付き書き込み配線の構造の一例と、それを用いて書き込みを行う場合に書き込み効率が改善される特性を示す。
【００３７】
図１６（ｂ）において、特性Ａは、MTJ 素子の記録層に2nm のCoFeNi薄膜を用いた場合について、MTJ 素子の微細化に伴なってスイッチング磁界Hsw が増大する様子を示している。
【００３８】
通常の書き込み配線を用いる場合には、1/F が７程度までは発生磁界の方がスイッチング磁界よりも大きいので書き込み可能である。これに対して、従来の技術により形成されたヨーク付き書き込み配線を用いる場合には、1/F が７程度を越えても、発生磁界の方がスイッチング磁界よりも大きいので書き込み可能であるが、1/F が１０程度を越えると発生磁界の方がスイッチング磁界よりも小さくなる。
【００３９】
即ち、従来の技術により形成されたヨーク付き書き込み配線を用いた場合について、実験と計算機シミュレーションにより検討した結果、２倍程度の高効率化効果を確認でき、書き込み電流を5mA に低減できたが、これが限界であり、実用化のために必要な目標値である1 〜2mA には程遠い。
【００４０】
また、50nsec程度の短パルスの書き込み電流で高速に書き込みを行った結果、必要な書き込み電流値がばらつき、一定の書き込み電流で書き込みを行った場合の再現性90％を大きく下回る再現性しか得られなかった。
【００４１】
【非特許文献１】
Roy Scheuerlein et.al."A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128〜pp.129
【００４２】
【非特許文献２】
Saied Tehrani,"Magneto resistive RAM", 2001 IEDM short course
【００４３】
【発明が解決しようとする課題】
上記したように磁気ランダムアクセスメモリの書き込み電流を低減するために書き込み配線の側面を磁性層で被覆したヨーク付きの書き込み配線が提案されているが、実用化のために必要な目標値よりもかなり大きく、また、短パルスの書き込み電流で高速に書き込みを行った結果、必要な書き込み電流値がばらつき、書き込みの再現性が低いという問題があった。
【００４４】
本発明は上記の問題点を解決すべくなされたもので、書き込み配線の側面の少なくとも一部が磁性体で被覆されたヨーク付き書き込み配線の磁性層の結晶状態を工夫することにより、書き込み電流値の大幅な低減と、短パルスで再現性の高い書き込みを可能とした磁気ランダムアクセスメモリおよびその製造方法を提供することを目的とする。
【００４５】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリの第１の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、成長された柱状粒子からなり、前記柱状粒子の成長方向が前記側壁の法線方向に対して30度以下である磁性層とを具備したことを特徴とする。
【００４６】
本発明の磁気ランダムアクセスメモリの第２の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、粒子が層状に堆積した構造を有する磁性層とを具備したことを特徴とする。
【００４８】
本発明の磁気ランダムアクセスメモリの第３の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、成長された柱状粒子からなり前記柱状粒子の成長方向が前記側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層とを具備したことを特徴とする。
【００４９】
本発明の磁気ランダムアクセスメモリの製造方法の第１の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記半導体基板上に絶縁膜を形成し、前記絶縁膜にトレンチを形成し、前記トレンチの底面上に磁性体を堆積し、前記磁性体をスパッタするスパッタ法を用いて、柱状粒子の成長方向が前記トレンチの側壁の法線方向に対して 30 度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記トレンチの側壁に堆積し、前記トレンチの内部に前記書き込み配線を埋め込むことを特徴とする。
【００５０】
本発明の磁気ランダムアクセスメモリの製造方法の第２の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記半導体基板上に絶縁膜を形成し、前記絶縁膜上に配線材料を堆積し、前記配線材料をパターニングして前記書き込み配線を形成し、スパッタ法を用いて、柱状粒子の成長方向が前記書き込み配線の側壁の法線方向に対して 30 度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記書き込み配線上に堆積することを特徴とする。
【００５１】
本発明の磁気ランダムアクセスメモリの製造方法の第３の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記半導体基板上に絶縁膜を形成し、前記絶縁膜にトレンチを形成し、前記トレンチの底面上に磁性体を堆積し、磁性体のスパッタ粒子をイオン化して前記トレンチの底面上の前記磁性体表面に飛来させることによって、柱状粒子の成長方向が前記トレンチの側壁の法線方向に対して 30 度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記トレンチの側壁に堆積し、前記トレンチの内部に前記書き込み配線を埋め込むことを特徴とする。
【００５２】
本発明の磁気ランダムアクセスメモリの製造方法の第４の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記半導体基板上に絶縁膜を形成し、前記絶縁膜上に配線材料を堆積し、前記配線材料をパターニングして前記書き込み配線を形成し、磁性体のスパッタ粒子をイオン化して前記半導体基板の基板面に飛来させることによって、柱状粒子の成長方向が前記書き込み配線の側壁の法線方向に対して 30 度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記書き込み配線上に堆積することを特徴とする。
【００５３】
本発明の磁気ランダムアクセスメモリの製造方法の第５の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記半導体基板上に絶縁膜を形成し、前記絶縁膜にトレンチを形成し、前記トレンチの側壁上にシード層を形成し、メッキ法により前記シード層から成長させて、柱状粒子の成長方向が前記トレンチの側壁の法線方向に対して 30 度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記トレンチの内周面上に形成し、前記トレンチの内部に前記書き込み配線を埋め込むことを特徴とする。
【００５４】
本発明の磁気ランダムアクセスメモリの製造方法の第６の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記半導体基板上に絶縁膜を形成し、前記絶縁膜上に Cu を主成分とする配線材料を堆積し、前記配線材料をパターニングして前記書き込み配線を形成し、メッキ法により、柱状粒子の成長方向が前記書き込み配線の側壁の法線方向に対して 30 度以下になる、または、粒子が層状に堆積した構造を有するように前記書き込み配線上に磁性層を成長させることを特徴とする。
【００５６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００５７】
＜書き込み配線＞
図１（ａ）および（ｂ）は、本発明のMRAMで用いられるメモリセルのMTJ 素子と書き込み配線との配置関係の二例について模式的に示す図である。
【００５８】
図１（ａ）は、MTJ 素子21の下方部に配置されている書き込み配線（図１２中の書き込みワード線WWL に相当する）1 の側壁が磁性層2 で覆われており、MTJ素子21の上部に配置されているビット線BLは磁性層で覆われていない例を示している。
【００５９】
図１（ｂ）は、MTJ 素子21の上部に配置されている書き込み配線（図１２中のビット線BL書き込みワード線に相当する）1 の側壁が磁性層2 で覆われており、MTJ 素子21の下方部に配置されている書き込みワード線WWL は磁性層で覆われていない例を示している。
【００６０】
図１（ａ）または図１（ｂ）に示すような配置関係を有する本発明のMRAMは、非磁性層を狭持した二層の磁性層からなるMTJ 素子21の前記二層の磁性層の磁化配列状態により変化する抵抗値に“0”、“1”の情報に対応させ、前記MTJ 素子21に近接配置した書き込み配線1 に電流を流して誘導磁束を発生させ、前記MTJ 素子21の記録層の磁化方向を変化させて情報を書き込むものであり、半導体基板（SIO 基板なども含む）上に形成される。
【００６１】
図１（ａ）および（ｂ）において、MTJ 素子21は、図９を参照して前述した構造と同様に、磁性層からなる記録層と固定層との間にトンネルバリア膜が挟まれた構造によってトンネル磁気抵抗効果を有する。そして、固定層側には反強磁性層が配置されている。
【００６２】
書き込み配線（例えばCu）1 は、その側壁の少なくとも１つ（本例ではMTJ 素子に対向する一面以外の三面）が磁性層2 で覆われている。
【００６３】
図２は、図１（ａ）、（ｂ）中の書き込み配線1 の側壁を覆う磁性層2 の結晶状態を概略的に示している。ここでは、代表例として、図１（ｂ）に示す構造におけるビット線BLの側壁を覆う磁性層2 の結晶状態を示している。
【００６４】
図３（ａ）乃至（ｃ）は、図２中に示した磁性層2 の一部の結晶状態を断面TEM 観察などにより調べた結果を概略的に示している。
【００６５】
図４は、図２に示した柱状粒子の成長方向が側壁の法線方向に対してなす角度θとそれに対応する書き込み配線を使用した場合の書き込み特性の関係を示している。
【００６６】
本例の磁性層2 は、前述した従来例の磁性層と比べて、図２乃至図３中に示すように、（１）柱状粒子の成長方向が側壁の法線方向に対して30度以下である構造を有する部分2aと、（２）粒子が層状に堆積した（粒状に層成長した）構造を有する部分2bと、（３）粒子の境界（粒界）が不明瞭なアモルファス状に堆積した構造を有する部分2cのうちの少なくとも１つの部分からなる点が異なる。
【００６７】
本願発明者は、書き込み配線1 の側壁を磁性層2 で被覆する製造方法をいろいろ工夫し、後述するような条件による製造方法によって磁性層2 を形成した結果、書き込み電流の低減と書き込み再現特性に関して非常に良好な結果が得られた。以下、磁性層2 について詳細に観察した結果を説明する。
【００６８】
図２中に示したように柱状粒子の成長方向と書き込み配線1 の側壁の法線がなす角度θが30度以下の場合には、図４に示す特性から分かるように、書き込み電流値はこれまでの限界である5mA を大きく下回り、かつ、書き込みの再現性もほぼ100 ％となった。即ち、書き込み電流値を5mA 未満、正確には1 〜2mA に低減し、かつ、50nsecの短パルスでの書き込み再現性がほぼ100 ％となった。
【００６９】
後述する製造方法に係る幾つかのメッキ条件で磁性層2 を形成して書き込み特性を評価した結果、いずれも良好な特性を示した。この場合の磁性層2 のモフォロジーを断面TEM 観察などにより調べた結果、磁性層2 の柱状粒子の成長方向と書き込み配線1 の側壁の法線がなす角度θが30度以下のものと、磁性層2 の粒子が層状に堆積した構造と、磁性層2 の粒界が不明瞭なアモルファス状に堆積した構造を有するものが存在した。
【００７０】
即ち、本発明に係る書き込み配線1 によれば、その側壁を被覆する磁性層2 の結晶状態を工夫している。即ち、柱状粒子の成長方向と書き込み配線1 の側壁の法線がなす角度θが30度以下のものと、磁性層2 が粒状に層成長した（粒子が層状に堆積した）構造を有するものと、磁性層2 がアモルファス状に堆積した構造を有するもののいずれか１つ、あるいは２つ以上が混在したものを形成することにより、書き込み電流の大幅な低減と再現性のある書き込みを実現することが可能となった。
【００７１】
図５は、図１（ａ）、（ｂ）中の書き込み配線1 の磁性層2 の後述する製造方法の違いに依存する書き込み電流と、短パルスの書き込み電流で書き込みを行った場合の再現性の関係を示している。
【００７２】
＜書き込み配線の製造方法の第１の実施形態＞
図６（Ａ）および（Ｂ）は、本発明に係る書き込み配線の側壁に磁性層を形成する際にスパッタ法を用いる第１の実施形態を概略的に示している。
【００７３】
図６（Ａ）は、層間絶縁膜41に形成されたトレンチ42に書き込み配線を埋め込むことで書き込み配線を形成する場合の製造工程の一例を示している。この工程は、図１（ａ）に示したようにMTJ 素子21の下部に書き込み配線1 を配設する場合に適用される。
【００７４】
まず、半導体基板上の層間絶縁膜（例えばSiOx膜）41に形成されたトレンチ42に書き込み配線を埋め込む前に、トレンチ側壁に例えばTa層43を堆積しておく。この状態で、基板面に堆積した磁性体(NiFe 等) 44をアルゴン(Ar)などでスパッタするスパッタ法を用いて、柱状粒子の成長方向がトレンチ側壁の法線方向に対して30度以下であるように磁性層（NiFe等）2 を堆積させる。この後、トレンチ内部に書き込み配線（例えばCu）（図示せず）を埋め込むと、図２中に示したように、磁性層2 は書き込み配線の側壁の法線方向に対して30度以下になる。
【００７５】
なお、前記トレンチ側壁は、基板面にほぼ垂直、または、トレンチ底面側よりも開口端側が広くなるようなテーパ状に形成されている。
【００７６】
図６（Ｂ）は、層間絶縁膜41上に堆積された配線層をパターニングして書き込み配線1 を残す場合の製造工程の一例を示している。この工程は、図１（ｂ）に示したようにMTJ 素子21の上部に書き込み配線1 を配設する場合に適用される。
【００７７】
まず、半導体基板上の層間絶縁膜41上に配線層（例えばCu）を堆積した後に反応性イオンエッチング(RIE;Reactive Ion Etching)により配線層をパターニングして書き込み配線（例えばCu）1 を残す。この後、基板面に堆積した磁性体(NiFe 等) 45をアルゴン(Ar)などでスパッタするスパッタ法を用いて、図２中に示したように、柱状粒子の成長方向が書き込み配線1 の側壁の法線方向に対して30度以下であるように磁性層（NiFe等）2 を堆積させる。
【００７８】
この際、書き込み配線1 の側壁にスパッタ装置のカソードから直接に堆積する磁性粒子もあるが、基板面から堆積する粒子の影響で柱状粒子の成長方向が側壁の法線に対して平行に近づいた。
【００７９】
また、IBS(Ion Beam Sputtering)を用い、基板を傾けて成膜する方法などによって、スパッタ装置のカソードからの磁性粒子の飛来方向が書き込み配線の側壁に対してより垂直となるようなスパッタ方式を採用することにより、磁性層の特性を改善できた。さらに、基板にバイアスを印加したり、あるいは、イオンビーム（Ion Beam）を当てることも効果があった。
【００８０】
＜書き込み配線の製造方法の第２の実施形態＞
図７（Ａ）および（Ｂ）は、本発明に係る書き込み配線の側壁に磁性層を形成する際にスパッタ粒子をイオン化したスパッタ法を用いる第２の実施形態を概略的に示している。
【００８１】
図７（Ａ）は、層間絶縁膜41に形成されたトレンチに埋め込むことで書き込み配線を形成する場合の製造工程の一例を示している。この工程は、図１（ａ）に示したようにMTJ 素子の下部に書き込み配線を配設する場合に適用される。
【００８２】
まず、半導体基板上の層間絶縁膜（例えばSiOx膜）41に形成されたトレンチ42に書き込み配線を埋め込む前に、トレンチ側壁に例えばTa層43を堆積しておく。この後、基板面に磁性体(NiFe 等) 44を堆積した状態で、磁性体（例えばNiFe）のスパッタ粒子をイオン化したNi+,Fe+,NiFe+ を基板面に飛来させることによって、柱状粒子の成長方向がトレンチ側壁の法線方向に対して30度以下であるように磁性層（NiFe等）2 を堆積させる。この後、トレンチ内部に書き込み配線（例えばCu）（図示せず）を埋め込むと、図２中に示したように、磁性層（NiFe等）2 は書き込み配線の側壁の法線方向に対して30度以下になる。
【００８３】
前記したようにスパッタ粒子をイオン化して飛来させると、柱状粒子の成長方向が側壁の法線に対して平行に近づくという現象が現れた。また、イオン化率が20％を越えると、上記現象
（効果）は顕著になった。
【００８４】
上記したようにスパッタ粒子をイオン化したスパッタ法を用いて形成された磁性層によれば、通常のスパッタ法と比べて書き込み再現性が向上した。
【００８５】
なお、前記トレンチ側壁は、基板面にほぼ垂直、または、トレンチ底面側よりも開口端側が広くなるようなテーパ状に形成されている。
【００８６】
図７（Ｂ）は、層間絶縁膜上に堆積された配線層をパターニングして書き込み配線を残す場合の製造工程の一例を示している。この工程は、図１（ｂ）に示したようにMTJ 素子21の上部に書き込み配線1 を配設する場合に適用される。
【００８７】
まず、半導体基板上の層間絶縁膜41上に配線層（例えばCu）を堆積した後にRIE により配線層をパターニングして書き込み配線（例えばCu）1 を残す。この後、基板面に磁性体(NiFe 等) 45を堆積した状態で、磁性体（例えばNiFe）のスパッタ粒子をイオン化したNi+,Fe+,NiFe+ を基板面に飛来させることによって、図２中に示したように、柱状粒子の成長方向が書き込み配線1 の側壁の法線方向に対して30度以下であるように磁性層（NiFe等）を堆積させる。
【００８８】
＜書き込み配線の製造方法の第３の実施形態＞
図８（Ａ）および（Ｂ）は、本発明に係る書き込み配線の側壁に磁性層を形成する際にメッキ法を用いる第３の実施形態を概略的に示している。
【００８９】
図８（Ａ）は、層間絶縁膜41に形成されたトレンチ42に書き込み配線を埋め込むことで書き込み配線を形成する場合の製造工程の一例を示している。この工程は、図１（ａ）に示したようにMTJ 素子の下部に書き込み配線を配設する場合に適用される。
【００９０】
まず、半導体基板上の層間絶縁膜（例えばSiOx膜）41に形成されたトレンチ42に書き込み配線を埋め込む前に、トレンチ側壁にバリアメタル（例えばTa膜）およびメッキのシード層46を堆積しておく。この状態で、メッキ法を用いて、柱状粒子の成長方向がトレンチ側壁の法線方向に対して30度以下であるように磁性層2 を形成する。この後、トレンチ内部に書き込み配線（例えばCu）を埋め込むと、図２中に示したように、磁性層2 は書き込み配線の側壁の法線方向に対して30度以下になる。
【００９１】
上記したメッキのシード層46として例えばNiFeを用いた場合、得られた磁性層（NiFe等）は、比較的広いプロセス条件で良好な書き込み特性を示した。
【００９２】
上記したメッキのシード層としてCuを用い、Cuに直接にNiFeをメッキ成長させると、メッキ膜全体で組成を制御できる（メッキ初期層の組成異常を回避できる）ようになり、さらに良好な書き込み特性が安定して得られた。
【００９３】
なお、前記トレンチ側壁は、基板面にほぼ垂直、または、トレンチの底面側よりも開口端側が広くなるようなテーパ状に形成されている。
【００９４】
図８（Ｂ）は、前記書き込み配線として、配線層をパターニングして書き込み配線を残す場合の製造工程の一例を示している。この工程は、図１（ｂ）に示したようにMTJ 素子21の上部に書き込み配線1 を配設する場合に適用される。
【００９５】
まず、半導体基板上の層間絶縁膜41上に配線層（例えばCu）を堆積した後にRIE により配線層をパターニングして書き込み配線（例えばCu）1 を残す。この後、Cuに直接にNiFeをメッキ成長させるメッキ法を用いて、図１（ｃ）中に示したように、柱状粒子の成長方向が書き込み配線1 の側壁の法線方向に対して30度以下であるように磁性層2 を形成する。
【００９６】
また、書き込み配線1 にCuを用いると、Cuの電気抵抗は小さいので、８インチ基板（ウェハ）内に膜厚分布の少ない磁性層を被覆することができ、その結果、メモリチップの製造歩留まりを大幅に向上させることが可能になった。
【００９７】
上記した書き込み配線の製造方法の第３の実施形態によれば、メッキのシード層としてNiFeあるいはCuを用いるメッキ法によって得られた磁性層（NiFe等）は、図２中に示したように、柱状粒子の成長方向が前記側壁の法線方向に対して30度以下の構造、または、粒子が層状に堆積した構造、あるいは、アモルファス状に堆積した構造を有するように磁性層を形成することが可能になる。このようなメッキ法によって得られた磁性層（NiFe等）は、比較的広いプロセス条件で良好な書き込み特性を示した。
【００９８】
なお、本発明は、前記各実施形態におけるMTJ 素子の記録層が多層構造からなる場合にも適用可能である。
【００９９】
【発明の効果】
上述したように本発明の磁気ランダムアクセスメモリおよびその製造方法によれば、少なくとも一部が磁性体で被覆されたヨーク付きの書き込み配線の磁性層の結晶状態を工夫することにより、書き込み電流値の大幅な低減と、良好な短パルスで再現性の高い書き込みを実現することができる。
【図面の簡単な説明】
【図１】 本発明のMRAMで用いられるメモリセルのMTJ 素子と書き込み配線との配置関係の二例を模式的に示す図。
【図２】 図１中の書き込み配線の側壁を覆う磁性層の結晶状態を概略的に示す断面図。
【図３】 図２中の磁性層の結晶状態を断面TEM 観察などにより調べた結果を概略的に示す図。
【図４】 図２に示した柱状粒子の成長方向の角度θとそれに対応する書き込み配線を使用した場合の書き込み特性の関係を示す図。
【図５】 図１中の書き込み配線の磁性層の製造方法の違いに依存する書き込み電流と、短パルスの書き込み電流で書き込みを行った場合の再現性の関係を示す特性図。
【図６】 本発明の書き込み配線の側壁に磁性層を形成する際にスパッタ法を用いる実施形態を模式的に示す図。
【図７】 本発明の書き込み配線の側壁に磁性層を形成する際にスパッタ粒子をイオン化したスパッタ法を用いる実施形態を模式的に示す図。
【図８】 本発明の書き込み配線の側壁に磁性層を形成する際にメッキ法を用いる実施形態を模式的に示す図。
【図９】 MRAMで用いられるMTJ 素子の一般的な構造を示す断面図。
【図１０】 図９中のMTJ 素子の２つの磁性層のスピンの向きを示す図。
【図１１】 MRAMのセルアレイの平面レイアウトの一例を模式的に示す図。
【図１２】 図１１中のＡ−Ａ線に沿うビット線に垂直な面内においてメモリセルの１個分に着目して構造の一例を示す断面図。
【図１３】 図１１中のＢ−Ｂ線に沿う書き込みワード線に垂直な面内の構造の一例を示す断面図。
【図１４】 図９に示したMTJ 素子の印加磁界の反転による抵抗値の変化特性を示す特性図。
【図１５】 図９に示したMTJ 素子のアステロイド曲線を示す特性図。
【図１６】 ヨーク付き書き込み配線の構造の一例およびそれを用いて書き込みを行う場合の書き込み効率が改善される様子を示す特性図。
【符号の説明】
1 …書き込み配線、2a…柱状粒子の成長方向が側壁の法線方向に対して30度以下である構造を有する磁性層部分、2b…粒子が層状に堆積した（粒状に層成長した）構造を有する磁性層部分、2c…粒子の境界（粒界）が不明瞭なアモルファス状に堆積した構造を有する磁性層部分。
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory ）に係り、特にトンネル型磁気抵抗効果により“0”／“1”情報の記憶を行う素子を利用して構成した磁気メモリセルを用いるMRAMにおいて磁性体で被覆された書きこみ配線の構造に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗(Tunneling Magneto Resistive) 効果を用いて"1"/"0" 情報の記憶を行う強磁性トンネル接合（Magnetic Tunnel Junction: 以後、MTJ と表記する）素子を利用して構成した磁気メモリセルを行列状に配置した不揮発性、高速性を併せ持つMRAMが提案されている（例えば、非特許文献１参照）。
【０００３】
図９は、MRAMで用いられるMTJ 素子の断面構造を概略的に示す。
【０００４】
このMTJ 素子は、２つの磁性層（強磁性層、強磁性体膜）71,72 で１つの非磁性層（トンネルバリア膜）73を挟んだ構造を有し、２つの磁性層71,72 のスピンの向きが平行であるか反平行であるかによって“0”／“1”情報を記憶する。
【０００５】
通常、２つの磁性層71,72 の一方側には反強磁性層74が配置される。反強磁性層74は、一方側の磁性層72のスピンの向きを固定することによって、他方側の磁性層71のスピンの向きのみを変えることにより情報を容易に書き換えるための部材である。ここで、スピン可変側の磁性層71は自由層（または記録層）、スピン固定側の磁性層72は固定層（またはピン層）と呼ばれる。
【０００６】
図１０（ａ）および（ｂ）は、図９に示したMTJ 素子の２つの磁性層71,72 のスピンの向きの２つの状態を示している。
【０００７】
図１０（ａ）に示すように、２つの磁性層71,72 のスピンの向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層71,72 に挟まれたトンネルバリア膜73のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【０００８】
図１０（ｂ）に示すように、２つの磁性層71,72 のスピンの向きが反平行である場合は、２つの磁性層71,72 に挟まれたトンネルバリア膜73のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【０００９】
MRAMでは、MTJ 素子の抵抗値が異なる２つの状態を、“1”情報の記憶状態（“1”状態）および“0”情報の記憶状態（"0"状態）に対応させている。
【００１０】
図１１は、MRAMのセルアレイの平面レイアウトの一例を模式的に示す。
【００１１】
複数の書き込み／読み出し用のビット線BLと複数の書き込みワード線WWL が直交方向に配設され、その各交点に対応してMTJ 素子が配設される。このMTJ 素子は、長方形の長辺が書き込みワード線WWL に沿い、短辺がビット線BLに沿い、長辺方向に沿うようにスピン方向が付与されている。各ビット線BLは、同一行（または列）の複数のMTJ 素子の各固定層に接続されており、各書き込みワード線WWL は同一列（または行）の複数のMTJ 素子の各自由層に近接して対向するように配置されている。
【００１２】
図１２は、図１１中のＡ−Ａ線に沿って書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図である。
【００１３】
図１３は、図１１中のＢ−Ｂ線に沿ってビット線に垂直な断面における構造の一例を示す断面図である。
【００１４】
図１２および図１３において、10は半導体基板（例えばP 型Si基板）、11はシャロウトレンチ型の素子分離領域(STI) 、12はゲート酸化膜、13は読み出し用セル選択トランジスタ（NMOSFET ）のドレイン領域またはソース領域となる不純物拡散層(N+)、14はゲート電極(GC)、15は第１金属配線層(M1)、16は第２金属配線層(M2)、17は第３金属配線層(M3)からなるMTJ 接続用配線、18は第１金属配線層15を拡散層13へ電気的に接続するための導電性のコンタクト、19は第２金属配線層16から第１金属配線層15へ電気的に接続するための導電性のコンタクト、20は第３金属配線層17から第２金属配線層16へ電気的に接続するための導電性のコンタクト、21はMTJ 素子、22は第４配線層(M4)、23は第４金属配線層22をMTJ 素子21へ電気的に接続するための導電性のコンタクト、24は層間絶縁膜である。
【００１５】
なお、図中、配線の用途として、(BL)は書き込み／読み出し用のビット線、(WWL) は書き込みワード線、(SL)はソース線、(RWL) は読み出しワード線を表わしており、ソース線(SL)は接地電位に接続される。
【００１６】
次に、図１１乃至図１３を参照してMTJ 素子21に対する書き込み動作原理を説明する。
【００１７】
MTJ 素子に対する書き込みは、書き込みワード線WWL およびビット線BLに電流を流し、両配線に流れる電流によリ作られる磁界を用いてMTJ 素子のスピンの向きを平行または反平行にすることにより達成される。
【００１８】
即ち、MTJ 素子へ情報を書き込む時には、ビット線BLには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Hxを発生させ、書き込みワード線WWL には一定方向に向かう電流のみを流して磁界Hyを発生させることにより、合成磁界を用いて情報を書き込む。この際、ビット線BLに第１の方向に向かう電流を流すと、MTJ 素子のスピンの向きは平行となり、ビット線BLに第２の方向に向かう電流を流すと、MTJ 素子のスピンの向きは反平行となる。
【００１９】
MTJ 素子から情報を読み出す時には、読み出しワード線RWL を活性化させ、選択されたMTJ 素子に接続されるスイッチ素子のみをオン状態として電流経路を作り、選択されたビット線BLから接地電位へ電流を流す。その結果、選択されたMTJ 素子のみにその抵抗値に応じた電流が流れるので、その電流値を検出することにより情報を読み出すことができる。
【００２０】
次に、MTJ 素子のスピンの向きが変わる仕組みについて、図１４および図１５を参照しながら簡単に説明する。
【００２１】
図１４は、MTJ 素子の印加磁界の反転による抵抗値の変化特性（MTJ 曲線）を示している。
【００２２】
図１５は、MTJ 素子のアステロイド曲線を示している。
【００２３】
図１４に示すMTJ 曲線のように、MTJ 素子のEasy-Axis （容易軸）方向に磁界Hxをかけると、MTJ 素子の抵抗値は例えば17％程度変化する。この変化率（変化の前後の抵抗の比）は、MR比と呼ばれる。なお、MR比は、MTJ 素子の磁性層の性質により変化する。現在では、MR比が50％程度のMTJ 素子も得られている。MTJ素子には、Easy-Axis 方向の磁界HxとHard-Axis （困難軸）方向の磁界Hyとの合成磁界が印加される。
【００２４】
図１４中の実線および破線に示すように、Hard-Axis 方向の磁界Hyの大きさによって、MTJ 素子の抵抗値を変えるために必要なEasy-Axis 方向の磁界Hxの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線WWL および選択されたビット線BLの交点に対応して配置されているMTJ 素子のみにデータを書き込むことができる。
【００２５】
即ち、図１５に示すように、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の外側（例えば図中の黒丸の位置）にあれば、MTJ 素子の磁性層のスピンの向きを反転させることができる。
【００２６】
逆に、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の内側（例えば図中の白丸の位置）にある場合には、MTJ素子の磁性層のスピンの向きを反転させることはできない。
【００２７】
従って、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx-Hy 平面内における位置を変えることにより、MTJ 素子に対するデータの書き込みを制御できる。
【００２８】
ところで、MRAMにおける最大の課題は書き込み電流の低減であると言われていた。現在報告されているMTJ 素子の書き込み電流値は、セル幅が0.4 〜0.6 μm 、セル長さが1.2 μm 程度の場合に、8 〜10mAと大きく、配線のエレクトロマイグレーションの問題やドライブ回路が大きくなるなどの問題がある。
【００２９】
本願発明者が試作した1KビットレベルのMRAMのテストチップでも、やはり、書き込み電流値は8 〜10mAであった。実用化のためには、書き込み電流値を許容可能なレベル（1 〜2mA ）に低下させることが必須である。
【００３０】
MTJ 素子の書き換えのためには、MTJ 素子の記憶層（2 〜5nm のNiFe薄膜など）の磁化を反転されなければならない。記録層の磁化情報を書き替えるために必要な反転磁界Hsw は、概略、次式（１）で与えられる。
【００３１】
Hsw =4π*Ms*t/F （Oe） …（１）
ここで、Msは記録層の飽和磁化、t は記録層の厚さ、F は記録層の幅である。
【００３２】
熱擾乱耐性確保のためには、MTJ 素子の記録層の薄膜化は限界があり、0.15μm 程度以下のMTJ 素子の微細化は、記録層の厚さを増大させる必要が生じる。
【００３３】
仮に記録層を2nm のCoFeNi薄膜に固定できたとしても、MTJ 素子を微細化する（F を減少させる）と、反転磁界Hsw が増大し、書き込み電流はますます大きくなる。
【００３４】
一方、配線に流せる電流密度には上限があり、銅(Cu)の場合で107 A/cm2 である。したがって、微細化に伴って配線の断面積も減少し、記録層の磁化を反転させるに必要な反転磁界Hsw を発生させる大きさの電流を流せなくなる。
【００３５】
上記したような課題を解消するため、書き込み電流を低減する方法として、通常の書き込み配線（例えばCu）にNiFe等の軟磁性材料を被覆したヨーク(Yoke)付きの書き込み配線を用いることによって、２倍程度の高効率化効果（書き込み電流値は1/2 ）が得られることが報告されている（非特許文献２参照）。
【００３６】
図１６（ａ）および（ｂ）は、ヨーク付き書き込み配線の構造の一例と、それを用いて書き込みを行う場合に書き込み効率が改善される特性を示す。
【００３７】
図１６（ｂ）において、特性Ａは、MTJ 素子の記録層に2nm のCoFeNi薄膜を用いた場合について、MTJ 素子の微細化に伴なってスイッチング磁界Hsw が増大する様子を示している。
【００３８】
通常の書き込み配線を用いる場合には、1/F が７程度までは発生磁界の方がスイッチング磁界よりも大きいので書き込み可能である。これに対して、従来の技術により形成されたヨーク付き書き込み配線を用いる場合には、1/F が７程度を越えても、発生磁界の方がスイッチング磁界よりも大きいので書き込み可能であるが、1/F が１０程度を越えると発生磁界の方がスイッチング磁界よりも小さくなる。
【００３９】
即ち、従来の技術により形成されたヨーク付き書き込み配線を用いた場合について、実験と計算機シミュレーションにより検討した結果、２倍程度の高効率化効果を確認でき、書き込み電流を5mA に低減できたが、これが限界であり、実用化のために必要な目標値である1 〜2mA には程遠い。
【００４０】
また、50nsec程度の短パルスの書き込み電流で高速に書き込みを行った結果、必要な書き込み電流値がばらつき、一定の書き込み電流で書き込みを行った場合の再現性90％を大きく下回る再現性しか得られなかった。
【００４１】
【非特許文献１】
Roy Scheuerlein et.al."A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128〜pp.129
【００４２】
【非特許文献２】
Saied Tehrani,"Magneto resistive RAM", 2001 IEDM short course
【００４３】
【発明が解決しようとする課題】
上記したように磁気ランダムアクセスメモリの書き込み電流を低減するために書き込み配線の側面を磁性層で被覆したヨーク付きの書き込み配線が提案されているが、実用化のために必要な目標値よりもかなり大きく、また、短パルスの書き込み電流で高速に書き込みを行った結果、必要な書き込み電流値がばらつき、書き込みの再現性が低いという問題があった。
【００４４】
本発明は上記の問題点を解決すべくなされたもので、書き込み配線の側面の少なくとも一部が磁性体で被覆されたヨーク付き書き込み配線の磁性層の結晶状態を工夫することにより、書き込み電流値の大幅な低減と、短パルスで再現性の高い書き込みを可能とした磁気ランダムアクセスメモリおよびその製造方法を提供することを目的とする。
【００４５】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリの第１の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、成長された柱状粒子からなり、前記柱状粒子の成長方向が前記側壁の法線方向に対して30度以下である磁性層とを具備したことを特徴とする。
【００４６】
本発明の磁気ランダムアクセスメモリの第２の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、粒子が層状に堆積した構造を有する磁性層とを具備したことを特徴とする。
【００４８】
本発明の磁気ランダムアクセスメモリの第３の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、成長された柱状粒子からなり前記柱状粒子の成長方向が前記側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層とを具備したことを特徴とする。
【００４９】
本発明の磁気ランダムアクセスメモリの製造方法の第１の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記半導体基板上に絶縁膜を形成し、前記絶縁膜にトレンチを形成し、前記トレンチの底面上に磁性体を堆積し、前記磁性体をスパッタするスパッタ法を用いて、柱状粒子の成長方向が前記トレンチの側壁の法線方向に対して 30 度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記トレンチの側壁に堆積し、前記トレンチの内部に前記書き込み配線を埋め込むことを特徴とする。
【００５０】
本発明の磁気ランダムアクセスメモリの製造方法の第２の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記半導体基板上に絶縁膜を形成し、前記絶縁膜上に配線材料を堆積し、前記配線材料をパターニングして前記書き込み配線を形成し、スパッタ法を用いて、柱状粒子の成長方向が前記書き込み配線の側壁の法線方向に対して 30 度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記書き込み配線上に堆積することを特徴とする。
【００５１】
本発明の磁気ランダムアクセスメモリの製造方法の第３の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記半導体基板上に絶縁膜を形成し、前記絶縁膜にトレンチを形成し、前記トレンチの底面上に磁性体を堆積し、磁性体のスパッタ粒子をイオン化して前記トレンチの底面上の前記磁性体表面に飛来させることによって、柱状粒子の成長方向が前記トレンチの側壁の法線方向に対して 30 度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記トレンチの側壁に堆積し、前記トレンチの内部に前記書き込み配線を埋め込むことを特徴とする。
【００５２】
本発明の磁気ランダムアクセスメモリの製造方法の第４の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記半導体基板上に絶縁膜を形成し、前記絶縁膜上に配線材料を堆積し、前記配線材料をパターニングして前記書き込み配線を形成し、磁性体のスパッタ粒子をイオン化して前記半導体基板の基板面に飛来させることによって、柱状粒子の成長方向が前記書き込み配線の側壁の法線方向に対して 30 度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記書き込み配線上に堆積することを特徴とする。
【００５３】
本発明の磁気ランダムアクセスメモリの製造方法の第５の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記半導体基板上に絶縁膜を形成し、前記絶縁膜にトレンチを形成し、前記トレンチの側壁上にシード層を形成し、メッキ法により前記シード層から成長させて、柱状粒子の成長方向が前記トレンチの側壁の法線方向に対して 30 度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記トレンチの内周面上に形成し、前記トレンチの内部に前記書き込み配線を埋め込むことを特徴とする。
【００５４】
本発明の磁気ランダムアクセスメモリの製造方法の第６の態様は、少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記半導体基板上に絶縁膜を形成し、前記絶縁膜上に Cu を主成分とする配線材料を堆積し、前記配線材料をパターニングして前記書き込み配線を形成し、メッキ法により、柱状粒子の成長方向が前記書き込み配線の側壁の法線方向に対して 30 度以下になる、または、粒子が層状に堆積した構造を有するように前記書き込み配線上に磁性層を成長させることを特徴とする。
【００５６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００５７】
＜書き込み配線＞
図１（ａ）および（ｂ）は、本発明のMRAMで用いられるメモリセルのMTJ 素子と書き込み配線との配置関係の二例について模式的に示す図である。
【００５８】
図１（ａ）は、MTJ 素子21の下方部に配置されている書き込み配線（図１２中の書き込みワード線WWL に相当する）1 の側壁が磁性層2 で覆われており、MTJ素子21の上部に配置されているビット線BLは磁性層で覆われていない例を示している。
【００５９】
図１（ｂ）は、MTJ 素子21の上部に配置されている書き込み配線（図１２中のビット線BL書き込みワード線に相当する）1 の側壁が磁性層2 で覆われており、MTJ 素子21の下方部に配置されている書き込みワード線WWL は磁性層で覆われていない例を示している。
【００６０】
図１（ａ）または図１（ｂ）に示すような配置関係を有する本発明のMRAMは、非磁性層を狭持した二層の磁性層からなるMTJ 素子21の前記二層の磁性層の磁化配列状態により変化する抵抗値に“0”、“1”の情報に対応させ、前記MTJ 素子21に近接配置した書き込み配線1 に電流を流して誘導磁束を発生させ、前記MTJ 素子21の記録層の磁化方向を変化させて情報を書き込むものであり、半導体基板（SIO 基板なども含む）上に形成される。
【００６１】
図１（ａ）および（ｂ）において、MTJ 素子21は、図９を参照して前述した構造と同様に、磁性層からなる記録層と固定層との間にトンネルバリア膜が挟まれた構造によってトンネル磁気抵抗効果を有する。そして、固定層側には反強磁性層が配置されている。
【００６２】
書き込み配線（例えばCu）1 は、その側壁の少なくとも１つ（本例ではMTJ 素子に対向する一面以外の三面）が磁性層2 で覆われている。
【００６３】
図２は、図１（ａ）、（ｂ）中の書き込み配線1 の側壁を覆う磁性層2 の結晶状態を概略的に示している。ここでは、代表例として、図１（ｂ）に示す構造におけるビット線BLの側壁を覆う磁性層2 の結晶状態を示している。
【００６４】
図３（ａ）乃至（ｃ）は、図２中に示した磁性層2 の一部の結晶状態を断面TEM 観察などにより調べた結果を概略的に示している。
【００６５】
図４は、図２に示した柱状粒子の成長方向が側壁の法線方向に対してなす角度θとそれに対応する書き込み配線を使用した場合の書き込み特性の関係を示している。
【００６６】
本例の磁性層2 は、前述した従来例の磁性層と比べて、図２乃至図３中に示すように、（１）柱状粒子の成長方向が側壁の法線方向に対して30度以下である構造を有する部分2aと、（２）粒子が層状に堆積した（粒状に層成長した）構造を有する部分2bと、（３）粒子の境界（粒界）が不明瞭なアモルファス状に堆積した構造を有する部分2cのうちの少なくとも１つの部分からなる点が異なる。
【００６７】
本願発明者は、書き込み配線1 の側壁を磁性層2 で被覆する製造方法をいろいろ工夫し、後述するような条件による製造方法によって磁性層2 を形成した結果、書き込み電流の低減と書き込み再現特性に関して非常に良好な結果が得られた。以下、磁性層2 について詳細に観察した結果を説明する。
【００６８】
図２中に示したように柱状粒子の成長方向と書き込み配線1 の側壁の法線がなす角度θが30度以下の場合には、図４に示す特性から分かるように、書き込み電流値はこれまでの限界である5mA を大きく下回り、かつ、書き込みの再現性もほぼ100 ％となった。即ち、書き込み電流値を5mA 未満、正確には1 〜2mA に低減し、かつ、50nsecの短パルスでの書き込み再現性がほぼ100 ％となった。
【００６９】
後述する製造方法に係る幾つかのメッキ条件で磁性層2 を形成して書き込み特性を評価した結果、いずれも良好な特性を示した。この場合の磁性層2 のモフォロジーを断面TEM 観察などにより調べた結果、磁性層2 の柱状粒子の成長方向と書き込み配線1 の側壁の法線がなす角度θが30度以下のものと、磁性層2 の粒子が層状に堆積した構造と、磁性層2 の粒界が不明瞭なアモルファス状に堆積した構造を有するものが存在した。
【００７０】
即ち、本発明に係る書き込み配線1 によれば、その側壁を被覆する磁性層2 の結晶状態を工夫している。即ち、柱状粒子の成長方向と書き込み配線1 の側壁の法線がなす角度θが30度以下のものと、磁性層2 が粒状に層成長した（粒子が層状に堆積した）構造を有するものと、磁性層2 がアモルファス状に堆積した構造を有するもののいずれか１つ、あるいは２つ以上が混在したものを形成することにより、書き込み電流の大幅な低減と再現性のある書き込みを実現することが可能となった。
【００７１】
図５は、図１（ａ）、（ｂ）中の書き込み配線1 の磁性層2 の後述する製造方法の違いに依存する書き込み電流と、短パルスの書き込み電流で書き込みを行った場合の再現性の関係を示している。
【００７２】
＜書き込み配線の製造方法の第１の実施形態＞
図６（Ａ）および（Ｂ）は、本発明に係る書き込み配線の側壁に磁性層を形成する際にスパッタ法を用いる第１の実施形態を概略的に示している。
【００７３】
図６（Ａ）は、層間絶縁膜41に形成されたトレンチ42に書き込み配線を埋め込むことで書き込み配線を形成する場合の製造工程の一例を示している。この工程は、図１（ａ）に示したようにMTJ 素子21の下部に書き込み配線1 を配設する場合に適用される。
【００７４】
まず、半導体基板上の層間絶縁膜（例えばSiOx膜）41に形成されたトレンチ42に書き込み配線を埋め込む前に、トレンチ側壁に例えばTa層43を堆積しておく。この状態で、基板面に堆積した磁性体(NiFe 等) 44をアルゴン(Ar)などでスパッタするスパッタ法を用いて、柱状粒子の成長方向がトレンチ側壁の法線方向に対して30度以下であるように磁性層（NiFe等）2 を堆積させる。この後、トレンチ内部に書き込み配線（例えばCu）（図示せず）を埋め込むと、図２中に示したように、磁性層2 は書き込み配線の側壁の法線方向に対して30度以下になる。
【００７５】
なお、前記トレンチ側壁は、基板面にほぼ垂直、または、トレンチ底面側よりも開口端側が広くなるようなテーパ状に形成されている。
【００７６】
図６（Ｂ）は、層間絶縁膜41上に堆積された配線層をパターニングして書き込み配線1 を残す場合の製造工程の一例を示している。この工程は、図１（ｂ）に示したようにMTJ 素子21の上部に書き込み配線1 を配設する場合に適用される。
【００７７】
まず、半導体基板上の層間絶縁膜41上に配線層（例えばCu）を堆積した後に反応性イオンエッチング(RIE;Reactive Ion Etching)により配線層をパターニングして書き込み配線（例えばCu）1 を残す。この後、基板面に堆積した磁性体(NiFe 等) 45をアルゴン(Ar)などでスパッタするスパッタ法を用いて、図２中に示したように、柱状粒子の成長方向が書き込み配線1 の側壁の法線方向に対して30度以下であるように磁性層（NiFe等）2 を堆積させる。
【００７８】
この際、書き込み配線1 の側壁にスパッタ装置のカソードから直接に堆積する磁性粒子もあるが、基板面から堆積する粒子の影響で柱状粒子の成長方向が側壁の法線に対して平行に近づいた。
【００７９】
また、IBS(Ion Beam Sputtering)を用い、基板を傾けて成膜する方法などによって、スパッタ装置のカソードからの磁性粒子の飛来方向が書き込み配線の側壁に対してより垂直となるようなスパッタ方式を採用することにより、磁性層の特性を改善できた。さらに、基板にバイアスを印加したり、あるいは、イオンビーム（Ion Beam）を当てることも効果があった。
【００８０】
＜書き込み配線の製造方法の第２の実施形態＞
図７（Ａ）および（Ｂ）は、本発明に係る書き込み配線の側壁に磁性層を形成する際にスパッタ粒子をイオン化したスパッタ法を用いる第２の実施形態を概略的に示している。
【００８１】
図７（Ａ）は、層間絶縁膜41に形成されたトレンチに埋め込むことで書き込み配線を形成する場合の製造工程の一例を示している。この工程は、図１（ａ）に示したようにMTJ 素子の下部に書き込み配線を配設する場合に適用される。
【００８２】
まず、半導体基板上の層間絶縁膜（例えばSiOx膜）41に形成されたトレンチ42に書き込み配線を埋め込む前に、トレンチ側壁に例えばTa層43を堆積しておく。この後、基板面に磁性体(NiFe 等) 44を堆積した状態で、磁性体（例えばNiFe）のスパッタ粒子をイオン化したNi+,Fe+,NiFe+ を基板面に飛来させることによって、柱状粒子の成長方向がトレンチ側壁の法線方向に対して30度以下であるように磁性層（NiFe等）2 を堆積させる。この後、トレンチ内部に書き込み配線（例えばCu）（図示せず）を埋め込むと、図２中に示したように、磁性層（NiFe等）2 は書き込み配線の側壁の法線方向に対して30度以下になる。
【００８３】
前記したようにスパッタ粒子をイオン化して飛来させると、柱状粒子の成長方向が側壁の法線に対して平行に近づくという現象が現れた。また、イオン化率が20％を越えると、上記現象
（効果）は顕著になった。
【００８４】
上記したようにスパッタ粒子をイオン化したスパッタ法を用いて形成された磁性層によれば、通常のスパッタ法と比べて書き込み再現性が向上した。
【００８５】
なお、前記トレンチ側壁は、基板面にほぼ垂直、または、トレンチ底面側よりも開口端側が広くなるようなテーパ状に形成されている。
【００８６】
図７（Ｂ）は、層間絶縁膜上に堆積された配線層をパターニングして書き込み配線を残す場合の製造工程の一例を示している。この工程は、図１（ｂ）に示したようにMTJ 素子21の上部に書き込み配線1 を配設する場合に適用される。
【００８７】
まず、半導体基板上の層間絶縁膜41上に配線層（例えばCu）を堆積した後にRIE により配線層をパターニングして書き込み配線（例えばCu）1 を残す。この後、基板面に磁性体(NiFe 等) 45を堆積した状態で、磁性体（例えばNiFe）のスパッタ粒子をイオン化したNi+,Fe+,NiFe+ を基板面に飛来させることによって、図２中に示したように、柱状粒子の成長方向が書き込み配線1 の側壁の法線方向に対して30度以下であるように磁性層（NiFe等）を堆積させる。
【００８８】
＜書き込み配線の製造方法の第３の実施形態＞
図８（Ａ）および（Ｂ）は、本発明に係る書き込み配線の側壁に磁性層を形成する際にメッキ法を用いる第３の実施形態を概略的に示している。
【００８９】
図８（Ａ）は、層間絶縁膜41に形成されたトレンチ42に書き込み配線を埋め込むことで書き込み配線を形成する場合の製造工程の一例を示している。この工程は、図１（ａ）に示したようにMTJ 素子の下部に書き込み配線を配設する場合に適用される。
【００９０】
まず、半導体基板上の層間絶縁膜（例えばSiOx膜）41に形成されたトレンチ42に書き込み配線を埋め込む前に、トレンチ側壁にバリアメタル（例えばTa膜）およびメッキのシード層46を堆積しておく。この状態で、メッキ法を用いて、柱状粒子の成長方向がトレンチ側壁の法線方向に対して30度以下であるように磁性層2 を形成する。この後、トレンチ内部に書き込み配線（例えばCu）を埋め込むと、図２中に示したように、磁性層2 は書き込み配線の側壁の法線方向に対して30度以下になる。
【００９１】
上記したメッキのシード層46として例えばNiFeを用いた場合、得られた磁性層（NiFe等）は、比較的広いプロセス条件で良好な書き込み特性を示した。
【００９２】
上記したメッキのシード層としてCuを用い、Cuに直接にNiFeをメッキ成長させると、メッキ膜全体で組成を制御できる（メッキ初期層の組成異常を回避できる）ようになり、さらに良好な書き込み特性が安定して得られた。
【００９３】
なお、前記トレンチ側壁は、基板面にほぼ垂直、または、トレンチの底面側よりも開口端側が広くなるようなテーパ状に形成されている。
【００９４】
図８（Ｂ）は、前記書き込み配線として、配線層をパターニングして書き込み配線を残す場合の製造工程の一例を示している。この工程は、図１（ｂ）に示したようにMTJ 素子21の上部に書き込み配線1 を配設する場合に適用される。
【００９５】
まず、半導体基板上の層間絶縁膜41上に配線層（例えばCu）を堆積した後にRIE により配線層をパターニングして書き込み配線（例えばCu）1 を残す。この後、Cuに直接にNiFeをメッキ成長させるメッキ法を用いて、図１（ｃ）中に示したように、柱状粒子の成長方向が書き込み配線1 の側壁の法線方向に対して30度以下であるように磁性層2 を形成する。
【００９６】
また、書き込み配線1 にCuを用いると、Cuの電気抵抗は小さいので、８インチ基板（ウェハ）内に膜厚分布の少ない磁性層を被覆することができ、その結果、メモリチップの製造歩留まりを大幅に向上させることが可能になった。
【００９７】
上記した書き込み配線の製造方法の第３の実施形態によれば、メッキのシード層としてNiFeあるいはCuを用いるメッキ法によって得られた磁性層（NiFe等）は、図２中に示したように、柱状粒子の成長方向が前記側壁の法線方向に対して30度以下の構造、または、粒子が層状に堆積した構造、あるいは、アモルファス状に堆積した構造を有するように磁性層を形成することが可能になる。このようなメッキ法によって得られた磁性層（NiFe等）は、比較的広いプロセス条件で良好な書き込み特性を示した。
【００９８】
なお、本発明は、前記各実施形態におけるMTJ 素子の記録層が多層構造からなる場合にも適用可能である。
【００９９】
【発明の効果】
上述したように本発明の磁気ランダムアクセスメモリおよびその製造方法によれば、少なくとも一部が磁性体で被覆されたヨーク付きの書き込み配線の磁性層の結晶状態を工夫することにより、書き込み電流値の大幅な低減と、良好な短パルスで再現性の高い書き込みを実現することができる。
【図面の簡単な説明】
【図１】 本発明のMRAMで用いられるメモリセルのMTJ 素子と書き込み配線との配置関係の二例を模式的に示す図。
【図２】 図１中の書き込み配線の側壁を覆う磁性層の結晶状態を概略的に示す断面図。
【図３】 図２中の磁性層の結晶状態を断面TEM 観察などにより調べた結果を概略的に示す図。
【図４】 図２に示した柱状粒子の成長方向の角度θとそれに対応する書き込み配線を使用した場合の書き込み特性の関係を示す図。
【図５】 図１中の書き込み配線の磁性層の製造方法の違いに依存する書き込み電流と、短パルスの書き込み電流で書き込みを行った場合の再現性の関係を示す特性図。
【図６】 本発明の書き込み配線の側壁に磁性層を形成する際にスパッタ法を用いる実施形態を模式的に示す図。
【図７】 本発明の書き込み配線の側壁に磁性層を形成する際にスパッタ粒子をイオン化したスパッタ法を用いる実施形態を模式的に示す図。
【図８】 本発明の書き込み配線の側壁に磁性層を形成する際にメッキ法を用いる実施形態を模式的に示す図。
【図９】 MRAMで用いられるMTJ 素子の一般的な構造を示す断面図。
【図１０】 図９中のMTJ 素子の２つの磁性層のスピンの向きを示す図。
【図１１】 MRAMのセルアレイの平面レイアウトの一例を模式的に示す図。
【図１２】 図１１中のＡ−Ａ線に沿うビット線に垂直な面内においてメモリセルの１個分に着目して構造の一例を示す断面図。
【図１３】 図１１中のＢ−Ｂ線に沿う書き込みワード線に垂直な面内の構造の一例を示す断面図。
【図１４】 図９に示したMTJ 素子の印加磁界の反転による抵抗値の変化特性を示す特性図。
【図１５】 図９に示したMTJ 素子のアステロイド曲線を示す特性図。
【図１６】 ヨーク付き書き込み配線の構造の一例およびそれを用いて書き込みを行う場合の書き込み効率が改善される様子を示す特性図。
【符号の説明】
1 …書き込み配線、2a…柱状粒子の成長方向が側壁の法線方向に対して30度以下である構造を有する磁性層部分、2b…粒子が層状に堆積した（粒状に層成長した）構造を有する磁性層部分、2c…粒子の境界（粒界）が不明瞭なアモルファス状に堆積した構造を有する磁性層部分。
Claims (20)
- 少なくとも１つの配線からなる書き込み配線と、
前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、
前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、成長された柱状粒子からなり、前記柱状粒子の成長方向が前記側壁の法線方向に対して30度以下である磁性層
とを具備したことを特徴とする磁気ランダムアクセスメモリ。 - 少なくとも１つの配線からなる書き込み配線と、
前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、
前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、粒子が層状に堆積した構造を有する磁性層
とを具備したことを特徴とする磁気ランダムアクセスメモリ。 - 少なくとも１つの配線からなる書き込み配線と、
前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、
前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、成長された柱状粒子からなり前記柱状粒子の成長方向が前記側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層
とを具備したことを特徴とする磁気ランダムアクセスメモリ。 - 前記書き込み配線がビット線である請求項１乃至３のいずれか１項記載の磁気ランダムアクセスメモリ。
- 前記書き込み配線が書き込みワード線である請求項１乃至３のいずれか１項記載の磁気ランダムアクセスメモリ。
- 前記書き込み配線がビット線と書き込みワード線である請求項１乃至３のいずれか１項記載の磁気ランダムアクセスメモリ。
- 少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜にトレンチを形成し、
前記トレンチの底面上に磁性体を堆積し、
前記磁性体をスパッタするスパッタ法を用いて、柱状粒子の成長方向が前記トレンチの側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記トレンチの側壁に堆積し、
前記トレンチの内部に前記書き込み配線を埋め込む
ことを特徴とする磁気ランダムアクセスメモリの製造方法。 - 前記書き込み配線が書き込みワード線であることを特徴とする請求項７記載の磁気ランダムアクセスメモリの製造方法。
- 少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜上に配線材料を堆積し、前記配線材料をパターニングして前記書き込み配線を形成し、
スパッタ法を用いて、柱状粒子の成長方向が前記書き込み配線の側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記書き込み配線上に堆積する
ことを特徴とする磁気ランダムアクセスメモリの製造方法。 - 前記書き込み配線がビット線であることを特徴とする請求項９記載の磁気ランダムアクセスメモリの製造方法。
- 少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜にトレンチを形成し、
前記トレンチの底面上に磁性体を堆積し、
磁性体のスパッタ粒子をイオン化して前記トレンチの底面上の前記磁性体表面に飛来させることによって、柱状粒子の成長方向が前記トレンチの側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記トレンチの側壁に堆積し、
前記トレンチの内部に前記書き込み配線を埋め込む
ことを特徴とする磁気ランダムアクセスメモリの製造方法。 - 前記書き込み配線が書き込みワード線であることを特徴とする請求項１１記載の磁気ランダムアクセスメモリの製造方法。
- 少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜上に配線材料を堆積し、前記配線材料をパターニングして前記書き込み配線を形成し、
磁性体のスパッタ粒子をイオン化して前記半導体基板の基板面に飛来させることによって、柱状粒子の成長方向が前記書き込み配線の側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記書き込み配線上に堆積する
ことを特徴とする磁気ランダムアクセスメモリの製造方法。 - 前記書き込み配線がビット線であることを特徴とする請求項１３記載の磁気ランダムアクセスメモリの製造方法。
- 少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜にトレンチを形成し、
前記トレンチの側壁上にシード層を形成し、
メッキ法により前記シード層から成長させて、柱状粒子の成長方向が前記トレンチの側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記トレンチの内周面上に形成し、
前記トレンチの内部に前記書き込み配線を埋め込む
ことを特徴とする磁気ランダムアクセスメモリの製造方法。 - 前記シード層としてNiFe層を用いることを特徴とする請求項１５記載の磁気ランダムアクセスメモリの製造方法。
- 前記シード層としてCu層を用いることを特徴とする請求項１５記載の磁気ランダムアクセスメモリの製造方法。
- 前記書き込み配線が書き込みワード線であることを特徴とする請求項１５記載の磁気ランダムアクセスメモリの製造方法。
- 少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜上にCuを主成分とする配線材料を堆積し、前記配線材料をパターニングして前記書き込み配線を形成し、
メッキ法により、柱状粒子の成長方向が前記書き込み配線の側壁の法線方向に対して30度以下になる、または、粒子が層状に堆積した構造を有するように前記書き込み配線上に磁性層を成長させる
ことを特徴とする磁気ランダムアクセスメモリの製造方法。 - 前記書き込み配線がビット線であることを特徴とする請求項１９記載の磁気ランダムアクセスメモリの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003065055A JP3906172B2 (ja) | 2003-03-11 | 2003-03-11 | 磁気ランダムアクセスメモリおよびその製造方法 |
| US10/671,743 US6947314B2 (en) | 2003-03-11 | 2003-09-29 | Magnetic random access memory and method of manufacturing the same |
| US11/213,855 US7277318B2 (en) | 2003-03-11 | 2005-08-30 | Magnetic random access memory and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003065055A JP3906172B2 (ja) | 2003-03-11 | 2003-03-11 | 磁気ランダムアクセスメモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004273918A JP2004273918A (ja) | 2004-09-30 |
| JP3906172B2 true JP3906172B2 (ja) | 2007-04-18 |
Family
ID=32959172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003065055A Expired - Fee Related JP3906172B2 (ja) | 2003-03-11 | 2003-03-11 | 磁気ランダムアクセスメモリおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6947314B2 (ja) |
| JP (1) | JP3906172B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909633B2 (en) * | 2002-12-09 | 2005-06-21 | Applied Spintronics Technology, Inc. | MRAM architecture with a flux closed data storage layer |
| JP3906172B2 (ja) | 2003-03-11 | 2007-04-18 | 株式会社東芝 | 磁気ランダムアクセスメモリおよびその製造方法 |
| JP4095498B2 (ja) * | 2003-06-23 | 2008-06-04 | 株式会社東芝 | 磁気ランダムアクセスメモリ、電子カードおよび電子装置 |
| KR100615089B1 (ko) * | 2004-07-14 | 2006-08-23 | 삼성전자주식회사 | 낮은 구동 전류를 갖는 자기 램 |
| US7372722B2 (en) * | 2003-09-29 | 2008-05-13 | Samsung Electronics Co., Ltd. | Methods of operating magnetic random access memory devices including heat-generating structures |
| US7369428B2 (en) * | 2003-09-29 | 2008-05-06 | Samsung Electronics Co., Ltd. | Methods of operating a magnetic random access memory device and related devices and structures |
| US8395199B2 (en) | 2006-03-25 | 2013-03-12 | 4D-S Pty Ltd. | Systems and methods for fabricating self-aligned memory cell |
| US7932548B2 (en) | 2006-07-14 | 2011-04-26 | 4D-S Pty Ltd. | Systems and methods for fabricating self-aligned memory cell |
| JP2008211058A (ja) * | 2007-02-27 | 2008-09-11 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその書き込み方法 |
| KR20160073847A (ko) * | 2014-12-17 | 2016-06-27 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| KR102465539B1 (ko) | 2015-09-18 | 2022-11-11 | 삼성전자주식회사 | 자기 터널 접합 구조체를 포함하는 반도체 소자 및 그의 형성 방법 |
| CN108370250B (zh) * | 2015-10-02 | 2022-10-11 | 索尼公司 | 半导体装置 |
| FR3072212B1 (fr) * | 2017-10-10 | 2019-11-08 | Safran Electronics & Defense | Dispositif electrique a transition entre des comportements isolant et semiconducteur |
| JP7005452B2 (ja) * | 2018-07-30 | 2022-01-21 | 株式会社東芝 | 磁気記憶装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020055190A1 (en) * | 2000-01-27 | 2002-05-09 | Anthony Thomas C. | Magnetic memory with structures that prevent disruptions to magnetization in sense layer |
| JP3551884B2 (ja) | 2000-03-13 | 2004-08-11 | 日本ビクター株式会社 | 薄膜電流センサ |
| JP4356253B2 (ja) | 2000-06-22 | 2009-11-04 | ソニー株式会社 | 磁気トンネル効果型磁気ヘッドの製造方法 |
| JP4309075B2 (ja) * | 2000-07-27 | 2009-08-05 | 株式会社東芝 | 磁気記憶装置 |
| JP2003197875A (ja) * | 2001-12-28 | 2003-07-11 | Toshiba Corp | 磁気記憶装置 |
| JP4157707B2 (ja) * | 2002-01-16 | 2008-10-01 | 株式会社東芝 | 磁気メモリ |
| TWI266443B (en) * | 2002-01-16 | 2006-11-11 | Toshiba Corp | Magnetic memory |
| JP3993522B2 (ja) * | 2002-03-29 | 2007-10-17 | 株式会社東芝 | 磁気記憶装置の製造方法 |
| JP3959335B2 (ja) * | 2002-07-30 | 2007-08-15 | 株式会社東芝 | 磁気記憶装置及びその製造方法 |
| US6621730B1 (en) * | 2002-08-27 | 2003-09-16 | Motorola, Inc. | Magnetic random access memory having a vertical write line |
| JP3906172B2 (ja) | 2003-03-11 | 2007-04-18 | 株式会社東芝 | 磁気ランダムアクセスメモリおよびその製造方法 |
| JP4095498B2 (ja) * | 2003-06-23 | 2008-06-04 | 株式会社東芝 | 磁気ランダムアクセスメモリ、電子カードおよび電子装置 |
-
2003
- 2003-03-11 JP JP2003065055A patent/JP3906172B2/ja not_active Expired - Fee Related
- 2003-09-29 US US10/671,743 patent/US6947314B2/en not_active Expired - Fee Related
-
2005
- 2005-08-30 US US11/213,855 patent/US7277318B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004273918A (ja) | 2004-09-30 |
| US6947314B2 (en) | 2005-09-20 |
| US20040179393A1 (en) | 2004-09-16 |
| US7277318B2 (en) | 2007-10-02 |
| US20050281079A1 (en) | 2005-12-22 |
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Legal Events
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|
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|
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| TRDD | Decision of grant or rejection written | ||
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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