KR20080070597A - 자기 저항 소자 및 자기 메모리 - Google Patents

자기 저항 소자 및 자기 메모리 Download PDF

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KR20080070597A
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히사노리 아이까와
마사또시 요시까와
나오하루 시모무라
마사히꼬 나까야마
스미오 이께가와
게이지 호소따니
마꼬또 나가미네
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가부시끼가이샤 도시바
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Abstract

자기 저항 소자는, 제1 면과, 제1 면으로부터 반대측에 배치된 제2 면을 구비하고, 가변 자화 방향을 갖는 자화 자유층; 자화 자유층의 제1 면측에 배치되고, 고정된 자화 방향을 갖는 자화 고정층; 자화 자유층과 자화 고정층 사이에 배치된 제1 터널 장벽층; 자화 자유층의 제2 면상에 배치된 제2 터널 장벽층; 및 자화 자유층으로부터 제2 터널 장벽층의 반대측의 면상에 배치된 비자기층을 포함한다. 자화 자유층의 자화 방향은 자화 고정층과 비자기층 간에 전류를 인가함으로써 변할 수 있고, 제1 터널 장벽층과 제2 터널 장벽층 간의 저항 비율은 1:0.25 내지 1:4의 범위에 있다.
자기 저항 소자, 터널 장벽층, 자화 고정층, 자화 자유층, 자화 방향

Description

자기 저항 소자 및 자기 메모리{MAGNETORESISTIVE ELEMENT AND MAGNETIC MEMORY}
본 발명은 전반적으로 자기 저항 소자(magnetoresistive element) 및 자기 메모리에 관한 것이다.
최근에는, 새로운 원리에 기반해 정보를 기록하는 많은 고체 상태 메모리들이 제안되고 있다. 이러한 고체 상태 메모리들 중에서, 터널링 자기 저항 효과를 이용하는 자기 저항 RAM(MRAM)이 고체 상태 자기 메모리로서 주목받고 있다. MRAM은 MTJ(Magnetic Tunnel Junction) 소자 각각의 자화 상태에 따라 데이터를 저장하는 것을 특징으로 한다.
각각의 MTJ 소자 부근에 제공되는 배선을 통해 흐르는 전류에 의해 야기되는 자계에서 MTJ 소자 각각의 저장층의 자화 방향을 바꿈으로써 기록을 행하는 MRAM에서는, MTJ 소자의 사이즈가 작아짐에 따라 원칙적으로 MTJ 소자 각각의 보자력(Hc)은 커진다. 따라서, MTJ 소자 각각의 사이즈가 작아짐에 따라, 배선을 통해 흐르는 전류에 의해 유도되는 자계를 강화하는 것이 필요하다. 이에 따라, 고밀도 메모리를 제조하는 것이 어려워진다.
이러한 문제점을 극복하기 위해, 스핀 운동량 전달(spin momentum transfer: SMT)을 통해 MTJ 소자 각각의 저장층의 자화 방향을 바꿈으로써 기록하게 하는 MRAM이 제안되었다(미국 특허 제6,256,223, C. Slonczewski, "Current-driven excitation of magnetic multilayers", JOURNAL OF MAGNETISM AND MAGNETIC MATERIALS, VOLUME 159, 1996, pp. L1-L7, 및 L. Berger, "Emission of spin waves by a magnetic multilayer traversed by a current", PHYSICAL REVIEW B, VOLUME 54, NUMBER 13, 1996, pp. 9353-9358을 참조하기 바란다).
스핀 운동량 전달(이하에서는, 스핀 주입으로 지칭됨)을 통한 자화 반전에서는, 자화 반전에 필요한 전류(Ic)가 MTJ 소자의 자기 이방성 에너지(KuV)에 의해 결정된다. 따라서, MTJ 소자의 영역이 줄어들면, 스핀 주입을 통한 자화 반전에 필요한 주입 전류(Ic)가 줄어들 수 있다. 전류에 의해 유도되는 자계를 이용하여 기록하는 전술한 방법과 비교하여 보면, MTJ 소자의 사이즈가 작아짐에 따라 기록 전류도 작아진다. 이에 따라, 우수한 확장성을 기대할 수 있다.
그러나, MTJ 소자의 스핀 주입 효율은 현재 그다지 높지 않으며, 자화 반전에 필요한 전류(Ic)는 더 낮아질 것이 요망된다.
따라서, MTJ 소자가 고밀도 메모리에 이용될 때에는, 메모리 구조가 간결하여야 할 뿐만 아니라 간결한 제조 공정이 필요하며, 또한 그 전류는 더 낮아져야 할 것이다.
본 발명은 이러한 환경하에서 이루어졌으며, 그 목적은 자화 반전시의 역 전류를 더 줄일 수 있는 자기 저항 소자, 및 이러한 자기 저항 소자를 포함하는 자기 메모리를 제공하는 것이다.
본 발명의 일 측면에 따른 자기 저항 소자는, 제1 면과, 상기 제1 면으로부터 반대측에 배치된 제2 면을 구비하고, 가변 자화 방향을 갖는 자화 자유층; 상기 자화 자유층의 상기 제1 면측에 배치되고, 고정된 자화 방향을 갖는 자화 고정층; 상기 자화 자유층과 상기 자화 고정층 사이에 배치된 제1 터널 장벽층; 상기 자화 자유층의 상기 제2 면상에 배치된 제2 터널 장벽층; 및 상기 자화 자유층으로부터 상기 제2 터널 장벽층의 반대측의 면상에 배치된 비자기층을 포함하며, 상기 자화 자유층의 자화 방향은 상기 자화 고정층과 상기 비자기층 간에 전류를 인가함으로써 변할 수 있고, 상기 제1 터널 장벽층과 상기 제2 터널 장벽층 간의 저항 비율은 1:0.25 내지 1:4의 범위에 있다.
본 발명의 제2 측면에 따른 자기 저항 소자는, 제1 면과, 상기 제1 면으로부터 반대측에 배치된 제2 면을 구비하고, 가변 자화 방향을 갖는 자화 자유층; 상기 자화 자유층의 상기 제1 면측에 배치되고, 고정된 자화 방향을 갖는 자화 고정층; 상기 자화 자유층과 상기 자화 고정층 사이에 배치된 제1 터널 장벽층; 상기 자화 자유층의 상기 제2 면상에 배치된 제2 터널 장벽층; 및 상기 자화 자유층으로부터 상기 제2 터널 장벽층의 반대측의 면상에 배치된 비자기층을 포함하며, 상기 자화 자유층의 자화 방향은 상기 자화 고정층과 상기 비자기층 간에 전류를 인가함으로써 변할 수 있고, 상기 제1 터널 장벽층과 상기 제2 터널 장벽층이 동일한 물질로 이루어지고, 서로 동일한 영역을 갖는 터널 접합부를 가질 때, 상기 제2 터널 장벽층과 상기 제1 터널 장벽층 간의 막 두께 차이는 0.14nm이거나 또는 그보다 작다.
본 발명의 제3 측면에 따른 자기 메모리는, 제1 및 제2 측면 중 어느 하나에 따른 자기 저항 소자; 상기 자기 저항 소자의 한쪽 단부에 접속되어 있는 제1 배선; 및 상기 자기 저항 소자의 다른 쪽 단부에 접속되어 있는 제2 배선을 포함한다.
(제1 실시예)
본 발명의 제1 실시예에 따른 자기 저항 소자에 대해 설명하기 전에, 이러한 제1 실시예에 따른 자기 저항 소자를 구현하는 일련의 과정에 대해 설명한다.
먼저, 제1 참조예로서, 본 발명자들이 제조한 제1 자기 저항 소자(50)가 도 2에 도시되어 있다. 이 자기 저항 소자(50)는, 하부 전극(2); 20nm의 막 두께로 하부 전극(2) 상에 형성되고, PtMn으로 이루어진 반강자성층(4); 반강자성층(4) 상에 형성되고, 2nm의 막 두께를 갖는 CoFe층, 0.6nm의 막 두께를 갖는 Ru층, 및 2nm의 막 두께를 갖는 CoFe층으로 구성된 적층 구조를 갖는 자화 고정층(magnetization pinned layer : 6); 1nm의 막 두께로 자화 고정층(6) 상에 형성되고, MgO로 이루어진 터널 장벽층(8); 2nm의 막 두께로 터널 장벽층(8) 상에 형성되고, CoFe로 이루어진 자화 자유층(magnetization free layer)(저장층)(10); 5nm의 막 두께로 자화 자유층(10) 상에 형성되고, Ta로 이루어진 캡층(도시되지 않음); 및 캡층 상에 형성되는 상부 전극(14)을 포함한다. 반강자성층(4)은 자화 고정층(6)의 자화 방향을 고정시킨다. 도 2에 도시되어 있는 제1 자기 저항 소자(50)에서는, 전류가 하부로부터 상부로 인가되거나, 전자들이 자화 자유층으로부터 자화 고정층으로 움직이게 될 때 얻어지는 역 전류가 보통은 높다.
도 3은 인가 전압에 대한 자기 저항 비율(MR)의 의존 관계를 나타내고, 도 4는 인가 전압에 대한 저항(R)의 의존 관계를 나타내는 것으로, 자기 저항 소자(50)의 자화 고정층(6)의 자화 방향은 자화 자유층(10)의 자화 방향과 반대이거나, 자 기 저항 소자(50)는 역평행(AP) 상태이다. 인가된 전압은, 전류가 상부 전극(14)으로부터 하부 전극(2)으로 흐르게 될 때, 포지티브 전압이고, 전류가 하부 전극(2)으로부터 상부 전극(14)으로 흐르게 될 때, 네거티브 전압이다. 도 3에서 볼 수 있는 바와 같이, 자기 저항 비율(MR)은, 인가된 전압의 절대값이 0V로부터 증가함에 따라, 극단적으로 감소한다. 이는, 도 4에 도시된 바와 같이, 0V로부터 인가되는 전압으로 인해 AP 상태에서의 저항이 감소하기 때문이다.
본 발명자들이 살펴본 바로는, AP 상태에서의 전압 인가로 인한 저항값의 감소는 다음과 같이 야기된다. 자화 고정층으로부터의 전자들이 도 5에 도시된 바와 같이 터널 장벽층을 통과한 후, 이 전자들은 전달 목적지인 자화 자유층에 에너지를 생성하고, 이 에너지가 자화 자유층에 교란을 일으킨다. 그 결과, 자화 방향이 교란되고, 그 저항값이 작아진다. 도 6은, 세로축이 전류 I를 2차 미분(d2I/dV2)함으로써 얻어지는 값을 나타내고, 가로축이 전압 V를 나타내는 그래프이다. 도 6에서의 실선은 시먼스 방정식(Simmons' equation)에 따라 얻어지는 값을 나타내고 있다. 시먼스 방정식은 2개의 금속 전극에 의해 샌드위치된 터널 장벽층을 갖는 장치의 I-V 특성으로부터 얻어진다. 시먼스 방정식에 의해 결정되는 특성과 비교하여 보면, 도 2에 도시되어 있는 자기 저항 소자(50)가 0.08V 근방에서 최대점을 갖는다는 것을 볼 수 있다. 이는, 전압이 0V로부터 증가하여 0.08V에 도달할 때까지 교란이 커진다는 것을 나타낸다. 따라서, 0.1V 또는 그보다 높은 전압을 인가함으로써 생성되는 터널링 전자들이 자기 물질의 자화에 교란을 일으킨다. 장치의 자 기층이 금속으로 이루어져 있기 때문에, 그 전압 대부분이 터널 장벽층에 인가된다.
다음으로, 본 발명자들은, 제2 참조예로서, 터널 장벽층의 막 두께가 1.0nm 대신에 0.6nm인 것을 제외하면, 도 2에 도시되어 있는 제1 자기 저항 소자와 동일한 제2 자기 저항 소자를 제조하였다. 이 제2 자기 저항 소자는 약 100nm×150nm의 사이즈를 갖게 공정 처리되었다. 전류가 제2 자기 저항 소자에 인가되는 동안, 자화 자유층의 자화 방향에 평행한 외부 자계가 변했고, 자화 자유층의 보자력(Hc)을 측정 및 평가하였다. 도 7은 이러한 측정 및 평가 결과를 나타내고 있다.
도 7에서는, 전류가 자화 고정층으로부터 자화 자유층으로 흐르는 방향이 포지티브 방향이다. 그래프 g1은, 전자들이 자화 고정층으로부터 자화 자유층으로 주입된 후, 자화 자유층의 자화 방향이 자화 고정층에 대해 평행 방향으로부터 역평행 방향으로 변할 때 관찰되는 스위칭 자계(switching magnetic field)를 나타내고 있다. 그래프 g2는, 전자들이 자화 고정층으로부터 자화 자유층으로 주입된 후, 자화 자유층의 자화 방향이 역평행 방향으로부터 평행 방향으로 변할 때 관찰되는 스위칭 자계를 나타내고 있다. 그래프 g3은, 전자들이 자화 자유층으로부터 자화 고정층으로 주입된 후, 자화 자유층의 자화 방향이 평행 방향으로부터 역평행 방향으로 변할 때 관찰되는 스위칭 자계를 나타내고 있다. 그래프 g4는, 전자들이 자화 자유층으로부터 자화 고정층으로 주입된 후, 자화 자유층의 자화 방향이 역평행 방향으로부터 평행 방향으로 변할 때 관찰되는 스위칭 자계를 나타내고 있다.
도 7에서 볼 수 있는 바와 같이, 터널 장벽층을 통해 전자들이 자화 자유층으로 주입되는 경우, 자화 자유층의 보자력(Hc)(동일한 전류값에 대해 그래프 g1이 나타내는 스위칭 자계와 그래프 g2가 나타내는 스위칭 자계 간의 차이)은 전류의 크기(전류의 절대값)가 커짐에 따라 약 67 Oe/mA의 비율로 감소한다. 반면에, 드리프팅 방식으로 상부 전극으로부터 자화 자유층으로 전자들이 주입되는 경우에는, 자화 자유층의 보자력(Hc)(동일한 전류값에 대해 그래프 g3이 나타내는 스위칭 자계와 그래프 g4가 나타내는 스위칭 자계 간의 차이)은 전류의 크기(전류의 절대값)가 커짐에 따라 약 28 Oe/mA의 비율로 감소한다. 이러한 현상을 면밀히 살펴보면, 전자들이 터널 장벽층을 통해 주입되는 경우, 자화 자유층의 자화(매그논)는, 터널 장벽에 인가되는 전압이 실온의 에너지(약 0.025eV)보다 상당히 큰 에너지인 경우, 터널 장벽층을 통해 자화 자유층에 주입되는 전자들이 생성하는 에너지에 의해 교란된다는 점을 볼 수 있다.
전술한 바와 같이, 전자들이 자화 자유층을 교란하는 효과를 나타내기 위한 에너지는 0.1eV 이상이어야 하며, 역 전류는 자화 자유층을 교란하는 전자들의 효과를 전술한 스핀 운동량 전달에 의해 반전된 에너지에 추가함으로써 줄어들 수 있다.
따라서, 본 발명의 제1 실시예에 따른 자기 저항 소자는 자화 자유층 위 아래에 터널 장벽층을 갖도록 설계된다. 보다 구체적으로 말하면, 도 1에 도시된 바와 같이, 제1 실시예의 자기 저항 소자(1)는, 하부 전극(2); 20nm의 막 두께로 하 부 전극(2) 상에 형성되고, PtMn으로 이루어진 반강자성층(4); 반강자성층(4) 상에 형성되고, 예를 들어, 2nm의 막 두께를 갖는 CoFe층, 0.6nm의 막 두께를 갖는 Ru층, 및 2nm의 막 두께를 갖는 CoFe층으로 구성된 적층 구조를 갖는 자화 고정층(6); 0.7nm의 막 두께로 자화 고정층(6) 상에 형성되고, MgO로 이루어진 제1 터널 장벽층(8); 2nm의 막 두께로 제1 터널 장벽층(8) 상에 형성되고, CoFe로 이루어진 자화 자유층(저장층)(10); 0.55nm의 막 두께로 자화 자유층(10) 상에 형성되고, 알루미나로 이루어진 제2 터널 장벽층(12); 5nm의 막 두께로 제2 터널 장벽층(12) 상에 형성되고, Ta로 이루어진 캡층(도시되지 않음); 및 캡층 상에 형성되는 상부 전극(14)을 포함한다.
전술한 바와 같이, 제1 실시예의 자기 저항 소자는 자화 자유층의 양쪽에 터널 장벽층을 갖는다. 따라서, 터널 장벽층을 통해 높은 에너지의 전자들이 포지티브와 네거티브 전류 방향 모두로 자화 자유층에 주입될 수 있다. 그 결과, 자화 반전시의 역 전류가 더 줄어들 수 있다.
제1 실시예의 자기 저항 소자의 구조는 듀얼-핀(dual-pin) 자기 저항 소자의 구조와 유사하다. 듀얼-핀 자기 저항 소자는 제1 자화 고정층, 제1 터널 장벽층, 자화 자유층, 제2 터널 장벽층, 및 제2 자화 고정층 순서대로 적층된 적층 구조를 갖는다. 즉, 듀얼-핀 자기 저항 소자는, 제2 자화 고정층이 제2 터널 장벽층(12)과 상부 전극(14) 사이에 배치된 것을 제외하면, 제1 실시예와 동일한 구조를 갖는다.
도 2에 도시되어 있는 종래의 단일-핀 자기 저항 소자에 비해, 듀얼-핀 자기 저항 소자는, 제1 자화 고정층으로부터 제2 자화 고정층으로 전류가 흐르게 될 때, 더 작은 기록 전류를 갖는다. 그러나, 이러한 듀얼-핀 자기 저항 소자에서는, 상부 및 하부 터널 장벽층의 자기 저항 효과가 서로의 저항 변화를 상쇄한다. 따라서, 듀얼-핀 자기 저항 소자는 제1 실시예의 자기 저항 소자보다 작은 직렬 자기 저항 효과를 가지며, 출력이 낮다는 문제점을 갖는다. 자기 저항 효과의 크기는 제조 공정에 따라 변하며, 그 결과, 자기 저항 소자에서의 저항 변화가 커진다. 또한, 듀얼-핀 자기 저항 소자는 제1 실시예의 자기 저항 소자보다 많은 수의 적층 막을 가지므로, 듀얼-핀 자기 저항 소자를 제조하는데 더 오랜 시간이 필요하다.
하부 전극(2)과 도 9에 도시되어 있는 플러그(45)(후술함)를 전기적으로 접속시키는 연장 전극이 하부 전극(2)과 플러그(45) 사이에 배치되면, 제1 실시예의 자기 저항 소자는 자기 메모리에서의 메모리 소자로 이용될 수 있다.
(제2 실시예)
이제, 도 8 내지 도 13을 참조하여, 본 발명의 제2 실시예에 따른 자기 메모리에 대해 설명한다. 도 8에 도시된 바와 같이, 제2 실시예의 자기 메모리는 매트릭스 형태로 배열된 복수의 메모리 셀을 갖는다. 각각의 메모리 셀은 자기 저항 소자(1A), 선택 트랜지스터(20), 각 열에 배치된 비트 라인(BL)과 소스 라인(SL), 및 각 행에 배치된 워드 라인(WL)을 갖는다. 자기 저항 소자(1A)의 한쪽 단부는 대응하는 열의 비트 라인(BL)에 접속되어 있고, 다른 쪽 단부는 동일한 메모리 셀의 선택 트랜지스터(20)의 드레인에 접속되어 있다. 선택 트랜지스터(20)의 게이트는 대응하는 행의 워드 라인(WL)에 접속되어 있다. 동일한 열의 2개의 인접하는 메모리 셀들의 선택 트랜지스터(20)의 소스는 서로 접속되어 있으며, 대응하는 열의 소스 라인(SL)에 접속되어 있다.
도 9는 제2 실시예에 따른 자기 메모리의 자기 저항 소자(1A)의 단면도이다. 도 10은 자기 저항 소자(1A)의 정면도이다.
선택 트랜지스터(20) 등이 기판(40) 상에 형성되고, 플러그(45)는 한쪽 단부가 선택 트랜지스터(20)에 접속되게 배치되어 있다. 자기 저항 소자(1A)는, 하부 전극(2), 플러그(45)의 다른 쪽 단부에 접속되어 있는 하부 전극(2) 상에 형성된 반강자성층(4), 반강자성층(4) 상에 형성된 자화 고정층(6), 자화 고정층(6) 상에 형성된 제1 터널 장벽층(8), 제1 터널 장벽층(8) 상에 형성된 자화 자유층(저장층)(10), 자화 자유층(10) 상에 형성된 제2 터널 장벽층(12), 제2 터널 장벽층(12) 상에 형성된 캡층(도시되지 않음), 및 캡층 상에 형성된 상부 전극(14)을 포함한다. 자화 자유층(10)으로부터 상부 전극(14)으로 적층된 막들은, 하부 전극(2)으로부터 제1 터널 장벽층(8)으로 적층된 막들보다 작은 막 평면적(film plane area)을 갖는다. 상부 전극(14)은 대응하는 비트 라인(BL)에 접속되어 있다. 제2 실시예에서는, 자화 자유층(10)과 플러그(45)의 중앙을 연결하는 선이, 도 10에 도시된 바와 같이, 비트 라인(BL) 또는 자화 고정층(6)의 세로축 방향에 평행하게 진행한다.
제2 실시예에 따른 자기 저항 소자(1A)는 다음과 같은 방식으로 형성된다.
먼저, 선택 트랜지스터(20) 등이 기판(40) 상에 형성되고, 플러그(45)는 한쪽 단부가 선택 트랜지스터(20)에 접속되게 배치된다. 이어서, 다음의 막들, 즉 플러그(45)의 다른 쪽 단부에 접속되어 있는 하부 전극(2)으로서 10nm 두께의 Ta층; 반강자성층(4)으로서 20nm 두께의 PtMn층; 2nm 두께의 CoFe층, 0.6nm 두께의 Ru층, 및 2nm 두께의 CoFe층으로 구성된 자화 고정층(6)으로서 적층 막; 제1 터널 장벽층(8)으로서 0.7nm 두께의 MgO층; 자화 자유층(10)으로서 2nm 두께의 CoFe층; 제2 터널 장벽층(12)으로서 0.55nm 두께의 알루미나층; 캡층으로서 5nm 두께의 Ta층(도시되지 않음); 및 상부 전극(14)으로서 60nm 두께의 Ta층이 차례로 적층된다. 알루미나층(12)은 0.42nm 두께의 Al막을 성막한 후, Al을 진공에서 산소 라디컬로 산화함으로써 형성된다. 자화 고정층(6)의 자화를 고정하기 위해, 330℃의 자계에서 어닐링이 수행된다.
다음으로, 도 11a에 도시된 바와 같이, 상부 전극(14)으로부터 자화 자유층(10)으로의 막들이 포토리소그래피 기법에 의해 100nm×150nm의 사전설정된 형태로 형성된다. 이때, 자화 자유층의 세로 방향은, 도 10에 도시된 바와 같이, 자화 고정층의 자화 고정 방향에 평행하게 되어 있다. 이어서, 30nm 두께의 SiN막이 보호막(16)으로서 성막되고, 보호막(16)으로부터 하부 전극(2)으로의 막들이 포토리소그래피 기법에 의해 사전설정된 형태로 형성된다. 가능한 많이 자화 고정층(6)의 자기 이방성을 증가시키기 위해, 하부 전극(2)의 세로 방향 또한 자화 고정층(6)의 자화 방향에 평형하게 되어 있으며, 모양 이방성(shape anisotropy)이 이용된다. 자화 고정층(6)의 이방성을 강화함으로써, 자화 고정층(6)에서의 자화 교란은 억제될 수 있으며, 역 전류가 더 줄어들 수 있다.
다음으로, 도 11b에 도시된 바와 같이, SiO2로 이루어진 절연막(도시되지 않음)이 전체 표면상의 층간 절연막으로서 성막된다. 그 후, CMP(화학 기계적 연마)에 의한 평탄화가 수행되어 상부 전극(14)의 상면을 노출시킨다. 10nm 두께의 Ti층, 400nm 두께의 Al층, 10nm 두께의 Ti층, 및 10nm 두께의 TiN층이 비트 라인으로서 이 순서대로 적층되고, 적층된 막은 사전설정된 형태로 형성되어 비트 라인(BL)을 형성한다(도 11c 참조). 그 후, 자기 저항 소자, 결합용 전극 등을 보호하기 위한 보호막이 형성된다.
제2 실시예에서는, 제1 터널 장벽층(8)의 영역에 의해 보정(normalize)된 저항이 10Ω/㎛2이고, 제2 터널 장벽층(12)의 영역에 의해 보정된 저항이 10Ω/㎛2이다.
참고로, 도 12는 터널 장벽층의 재료가 MgO 및 알루미나(Al2O3)인 경우에 터널 장벽층의 영역 보정에 의해 보정된 저항 Ra(Ω/㎛2)와 두께(nm) 간의 관계를 나타내고 있다. 여기에서는, 계면에서의 자기 물질의 산화 등의 영향으로 인해 작은 변화가 있다. 특히, Al이 성막된 후, Al2O3가 산화를 통해 Al2O3로 이루어진 터널 장벽층을 형성한다. 따라서, 그 결과로서 생기는 층의 특성이 전술한 바와 같이 산화 조건에 따라 크게 변한다. 한편, MgO로 이루어진 터널 장벽층은 MgO를 직접 성막하여 형성되므로 비교적 안정적이다.
제2 실시예에 따른 자기 저항 소자의 경우에는, 기록에 필요한 전압이 포지 티브 또는 네거티브 전압에 상관없이 약 0.4V이다. 판독이 상당히 효과적인 속도로 행해지면, 자기 저항 소자에 인가될 전압은 회로의 용량 시간 상수 및 감도로 인해 0.1V 또는 그보다 높게 설정될 필요가 있다. 반면에, 기록 및 판독이 동일한 전류 경로를 통해 수행되기 때문에, 전압값이 자기 저항 소자들 간에 변하더라도, 판독용 전압보다 적어도 3배 높은 전압에서 기록을 행하도록 구조를 설계할 필요가 있다. 이런 식으로, 자기 저항 소자에 의한 부적절한 기록이 판독시에 방지될 수 있다. 이러한 면에서, 기록 전압은 0.4V 이상일 필요가 있다.
기록이 0.4V의 기록 전압에서 행해질 때, 제1 터널 장벽층(8)과 제2 터널 장벽층(12) 간의 저항 비율은 1:0.25 내지 1:4의 범위일 필요가 있으며, 교란을 증가시키기 위해 인가될 0.08 이상의 전압(도 6 참조)은 2개의 터널 장벽층에 배분된다. 도 12에 도시되어 있는 그래프에 따라 이를 계산하면, 2개의 터널 장벽층 간의 막 두께 차이는, 터널 장벽층(8 및 12)이 동일한 물질로 이루어지고, 동일한 영역의 터널 접합부를 갖는 경우(예를 들어, 제1 실시예의 자기 저항 소자의 경우)에 0.14nm 이하로 설정된다. 0.14nm의 값은 다음과 같이 얻어진다. MgO의 Ra(Ω/㎛2)와 막 두께 d 간의 관계는 도 12에 따라 다음의 근사 표현으로 표현된다 :
Log(Ra) = 4.18×d - 2.09
또는 Ra = 104.18×d - 2.09
여기서, 저항 비율은 2개의 터널 접합부가 동일한 영역을 갖는 경우의 Ra 비율이다. 제1 터널 장벽층(8)의 막 두께가 d1이고, 제2 터널 장벽층(12)의 막 두께 가 d2이면, 다음과 같이 표현될 수 있다 :
104.18× d1 -2.09/104.18× d2 -2.09 = 1/4
또는 104.18×( d1 - d2 ) = 1/4
또는 d1 - d2 ≒ 0.14
제1 실시예의 자기 저항 소자와 같이, 제2 실시예의 자기 저항 소자(A1)는 자화 자유층의 양쪽에 터널 장벽층을 갖는다. 따라서, 포지티브 및 네거티브 전류 방향 모두에서 터널 장벽층을 통해 높은 에너지의 전자들이 자화 자유층에 주입될 수 있다. 그 결과, 자화 반전시 발생되는 역 전류가 더 줄어들 수 있다.
제2 실시예에서, 자화 자유층(10)과 플러그(45)의 중앙점을 연결하는 선은, 전술한 바와 같이, 비트 라인(BL) 또는 하부 전극(2)의 세로축 방향에 평행하게 진행한다(도 10 참조). 그러나, 도 13의 정면도에 도시되어 있는 바와 같이, 자화 자유층(10)과 플러그(45)의 중앙점을 연결하는 선은, 비트 라인(BL) 또는 자화 고정층(6)의 세로축 방향(자화 고정층(6)의 자화 방향)에 대해 기울어져 있으며, 자화 고정층(6)과 하부 전극(2)을 통해 흐르는 전류에 의해 유도되는 자계는 자화 자유층(10)의 자화 반전을 용이하게 할 수 있다. 예컨대, 도 13에 도시되어 있는 구조에서, 포지티브 전압은 비트 라인(BL)에 인가되고, 전류는 자기 저항 소자(1A)를 통해 비트 라인(BL)으로부터 플러그(45)로 흐르게 된다. 이런 식으로, 도 13에서 두꺼운 화살표로 표시되는 방향으로 전류가 흐른다. 이러한 전류에 의해 하부 전극(2) 상에 유도되는 자계의 방향이 도 13에서 가는 화살표로 표시되어 있다. 스 핀 운동량 전달을 통해 반전을 일으키는 파워가 기본적으로 자기 저항 소자 내에서 발생하는 불규칙적인 힘이기 때문에, 이러한 파워는 효과적으로 이용될 수 없다라고 알려져 있다. 따라서, 자화 자유층(10)의 자화 방향에 직각인 자계 성분은 가는 화살표로 표시된 방향의 자계에 의해 유도된다. 이러한 자계 성분은 자화 자유층(10)의 자화 방향에 직각인 자계에 기여하고, 반전시의 그 방향은 정렬되고, 그 역 전류는 줄어들 수 있다. 이때, 자화 자유층(10)의 자화 방향에 직각인 자계에 기여하는 것이 중요하다. 본 발명자들이 수행한 실험에 의하면, 하부 트랜지스터에 연결하기 위해, 자기 저항 소자의 중앙점(도 13에서의 자화 자유층(10)의 중앙점)과 플러그(45)의 중앙점을 연결하는 선은, 도 13에 도시된 바와 같이, 자화 고정층의 자화 방향에 대해 바람직하게 0°에서 45°기울어져 있다. 이러한 방식으로 제조되는 자기 저항 소자는 보다 작은 역 전류와 변화를 가지며, 메모리로서 우수한 조건에서 동작할 수 있다.
(제3 실시예)
이제, 도 14a 내지 도 17b를 참조하여 본 발명의 제3 실시예에 따른 자기 메모리에 대해 설명한다. 제3 실시예의 자기 메모리는 제2 실시예의 자기 메모리와 동일한 기초 구조를 가지므로, 다른 점에 대해서만 설명한다. 제3 실시예는 제2 실시예와 상당히 다른 두 가지 점을 가지고 있다. 첫 번째는, MgO가 각각의 자기 저항 소자의 제2 터널 장벽층(12)의 재료로 이용된다는 점이다. 두 번째는, 자기 저항 소자가 소형화된다는 점이다.
자화 자유층(10)의 성막까지의 프로시저는 제2 실시예의 프로시저와 동일하 다. 2nm 두께의 CoFe층이 자화 자유층으로서 성막된 후, 0.6nm 두께의 MgO층이 제2 터널 장벽층(13)으로서 성막된다. 이어서, 캡층이 제2 실시예와 동일한 방식으로 성막되고, 15nm 두께의 Ta층이 제1 상부 전극(14)으로서 적층된다. 일반적으로, 금속 미세 제조는, 반응 제품이 자기 저항 소자의 측벽 등에 부착되고, 가늘어진 부분이 형성되어 RIE(반응성 이온 에칭)에 의한 처리 동안 각 소자의 크기를 증가시키기 때문에 어려운 일이다. 따라서, 미세 제조되게 Ta막의 막 두께를 최소화하는 것이 중요하다. 자화 고정층(6)의 자계를 고정하기 위한 자계 어닐링은 360℃에서 수행된다.
이어서, 상부 전극(14)으로부터 자화 자유층(10)으로의 막들이 포토리소그래피 기법에 의해 40nm×60nm의 크기로 형성된다. 그 후, 도 14a에 도시된 바와 같이, 20nm 두께의 SiN층이 보호막(16)으로서 성막되고, 20nm 두께의 SiO2층이 층간 절연막(도시되지 않음)으로서 성막된다. 제3 실시예에서는, 제1 상부 전극(14)과 제1 터널 장벽층(8) 사이에 형성된 스텝 h가 15nm의 높이이고, 평탄화 공정 후에, 제1 상부 전극(14)의 상면을 노출시키도록 스텝 h보다 2배 이상의 두께를 갖는 절연막이 형성되는 것이 바람직하다. 성막된 막들의 막 두께가 커지면, 제1 상부 전극(14)의 상면을 노출시키는데 필요한 연마량이 커지고, 수율은 제조시의 불충분하거나 과도한 연마 혹은 변화로 인해 감소한다. 이러한 문제점에 대처하기 위해, SiN 및 SiO2의 총 막 두께는 스텝 h의 2배 또는 그보다 조금 더 크다.
이어서, CMP에 의한 평탄화가 수행된다. 그러나, 연마 속도는 고정밀도를 요하는 제3 실시예에서의 연마에 적합하지 않은 SiO2용의 통상의 슬러리에서도 높다. 따라서, SiO2, Ta 및 SiN 연마 속도가 Ta용의 슬러리와 실질적으로 동일하기 때문에, 제3 실시예에서의 연마에 Ta용의 슬러리가 이용된다. 제3 실시예에서, SiO2 연마 속도는 약 20nm/분이다. 따라서, 연마는 상부 전극(14)의 상면을 노출시키도록 약 1.5분 동안 행해진다(도 14b 참조).
그 후, 80nm 두께의 Ta층이 도 14c에 도시된 바와 같이 제2 상부 전극(15)으로서 성막되고, 제2 상부 전극(15)은 포토리소그래피 기법에 의해 사전설정된 형태로 형성된다. 제2 상부 전극(15)이 마스크 역할을 하여, 하부 전극(2) 아래에 제거용 에칭이 수행되고, 하부 전극(2)은 자기 정렬 방식의 사전설정된 형태로 형성된다. 이런 식으로, 제3 실시예에 따른 자기 저항 소자(1B)가 형성된다(도 15a 참조).
이어서, 층간 절연막(18)이 도 15b에 도시된 바와 같이 성막되고, 제2 상부 전극(15)의 상면은 CMP에 의해 노출된다. 그 후, 10nm 두께의 Ti층, 400nm 두께의 Al층, 10nm 두께의 Ti층, 및 10nm 두께의 TiN층이 적층된다. 이러한 층들은 그 후 사전설정된 형태로 형성되어 비트 라인(BL)을 생성한다.
제2 실시예의 두 번째 핵심은, 상부 전극(14)이 자화 자유층(10)의 크기를 줄이도록 얇게 형성되고, CMP에 의해 제1 상부 전극(14)을 노출시키는 프로시저는 어떠한 다른 공정도 없거나 하부 전극(2)의 공정 전에 수행되어야 한다는 점에 있다. 필요하다면, 그 밖의 프로시저를 수정할 수 있다. 예컨대, 제2 상부 전 극(15)의 상면은 CMP에 의한 평탄화 대신에 층간 절연막에 비아를 형성함으로써 노출될 수도 있다. 비아는 자화 자유층(10)보다 큰 사이즈를 갖도록 설계된 제2 상부 전극(15)에 이른다.
전술한 방식으로 형성된 자기 저항 소자의 특성에 대해 검토한다. 도 16에 도시된 바와 같이, 비트 라인으로부터 플러그로 전류가 흐르게 되는 경우(포지티브 전류가 흐르게 되는 경우), 제3 실시예에 따른 자기 저항 소자(1B)의 특성(실선으로 표시됨)은 제2 실시예에 따른 자기 저항 소자(1A)의 특성보다 작은 양의 역 전류를 보인다. 본 발명자들이 더 살펴본 바로는, 이러한 현상은 자화 자유층 위의 제2 터널 장벽층(13)에 사용된 MgO에 의해 발생된다.
조사 보고서(W. H. Butler 등의 PHYSICAL REVIEW B, VOLUME 63, 054416)에 개시된 바와 같이, CoFe 기반 자기층과 MgO층이 적층된 경우, 전자들이 공급되는 자기 물질에서의 주 스핀 방향이 터널링 목적지에서의 자기 물질의 주 스핀 방향과 동일하다면, 전자 터널 전달율이 높다(도 17a 참조). 그러나, 터널링 목적지가 비자기 물질인 경우에 달성될 수 있는 효과에 대해서는 이 조사 보고서에서 논의되고 있지 않다. 한편, 제3 실시예에 따라 수행된 실험에 의하면, 전자들이 공급되는 자기층에서의 주 전자 스핀의 전달율은, 도 17b에 도시된 바와 같이, 터널링 목적지가 비자기 물질이더라도, 높다는 것을 새롭게 증명하다.
전술한 현상에서는, 자기 물질이 비자기 금속 물질과 접촉할 때, 자기 물질 및 비자기 물질은 스핀 전자들을 서로 교환한다. 그 결과, 계면 부근의 자기 물질의 스핀 극성 비율은 낮아질 수 있고, 자기 물질로부터 이동하는 스핀의 극성 비율 또한 낮아질 수 있다. 금속에 비해, MgO는 높은 저항을 갖고(적은 수의 전자들을 교환), 정렬된 결정 시스템을 갖는다. 따라서, MgO는 계면 부근에서 자기 물질을 저하시키지 않으며, 높은 극성 비율을 갖는 전자들을 자기 물질로부터 방출하는데 적합하다.
제3 실시예의 구조에서는, 자화 자유층(10)에서 큰 교란을 일으키는 에너지를 갖고 반대 방향의 스핀을 갖는 전자들이 자화 고정층(6)으로부터 자화 자유층(10)으로 주입되고, 터널 장벽층(13)은 MgO로 이루어지고, 자화 고정층(6)과 자화 자유층(10)의 자화 방향은 서로 역평행(반대)이며, 전류는 상부 전극(14)으로부터 하부 전극(2)으로 연장하는 방향으로 인가되거나, 전자들은 자화 고정층(6)으로부터 자화 자유층(10)으로 주입된다. 반전이 이루어질 때까지는, 주입된 전자들과 반대 스핀을 갖는 전자들이 주 전자들이다. 따라서, 자화 고정층(6)으로부터 주로 주입되는 전자들과 반대 스핀을 갖는 전자들은 MgO로 이루어진 터널 장벽층(13)을 통해 자화 자유층(10)으로부터 상부 전극(14)으로 선택적으로 통과하게 된다. 그 결과, 자화 자유층(10)의 자화는, 자화 고정층(6)으로부터의 반대 방향의 에너지-보유 스핀의 주입과, 상부 전극(14)으로의 자화 자유층(10)의 주 스핀의 전달에 의해 반전된다. 이러한 효과를 극대화하기 위해, 터널 장벽층(13)의 MgO는 바람직하게 <100> 방향으로 방향이 맞춰져야 한다.
전술한 바와 같이, 제3 실시예에 따르면, 자화 반전시의 역 전류가 더 줄어들 수 있다. 또한, 제2 실시예의 구조와 같이, 도 13에 도시되어 있는 구조는 적은 변화만을 일으키고, 메모리로서 우수한 조건으로 동작할 수 있다.
(제4 실시예)
이제, 도 18을 참조하여, 본 발명의 제4 실시예에 따른 자기 저항 소자에 대해 설명한다. 제1 내지 제3 실시예에 따른 자기 저항 소자들 각각에서는, 자화 고정층(6)과 자화 자유층(10)의 자화 방향이 막 평면에 대해 평행하다. 한편, 제4 실시예의 자기 저항 소자에서는, 막 평면에 수직한 방향으로 자화된, 소위, 수직 자화 물질이 자화 고정층(6A)과 자화 자유층(10A)에 이용된다. 따라서, 제4 실시예의 자기 저항 소자는, 하부 전극(2), 자화 고정층(6A), 제1 터널 장벽층(8), 자화 자유층(10A), 제2 터널 장벽층(13), 및 상부 전극(14)을 포함한다. 제4 실시예의 자기 저항 소자는 반강자성층을 포함하지 않는다는 점에서 제1 내지 제3 실시예에 따른 자기 저항 소자와 다르다.
제4 실시예의 자기 저항 소자는 다음의 방식으로 제조된다. 먼저, 선택 트랜지스터 등이 기판상에 형성된다. 이어서, 다음의 막들, 즉 하부 전극(2)으로서 10nm 두께의 Ta막; CrTi 기반 합금으로 이루어진 20nm 두께의 버퍼층(도시되지 않음); 자화 고정층(6A)으로서 5nm 두께의 FePt층; 제1 터널 장벽층(8)으로서 0.7nm 두께의 MgO층; 자화 자유층(10A)으로서 1nm 두께의 Fe층과 3nm 두께의 FePt층의 적층막; 및 제2 터널 장벽층(13)으로서 0.6nm 두께의 MgO층이 적층된다. 80nm 두께의 Ti층이 캡층과 상부 전극(14)으로서 적층된 후, 자화 고정층과 자화 자유층을 수직한 방향으로 자화시키기 위해 400℃에서 어닐링이 수행된다. 따라서, 자기 저항 소자는 제1 내지 제3 실시예와 동일한 방식으로 완성된다. 자화 방향이 제4 실시예에서 막 평면에 수직하기 때문에, 자화 고정층(6A)의 자화 방향을 고정시키는 자기 물질이 존재하지 않는다. 따라서, 자화 고정층(6A)의 자화는 고정되지 않는다. 그러나, 보자력에서의 차이를 두기 위해, 자화 자유층(10A)에 대한 자화 고정층(6A)의 "이지(easy)" 자화 방향에서의 보자력은 Hc이고, "하드(hard)" 자화 방향에서의 보자력은 Hk이다.
제1 실시예의 자기 저항 소자와 같이, 제4 실시예의 자기 저항 소자는 자화 자유층의 양쪽에 터널 장벽층을 갖는다. 따라서, 터널 장벽층을 통해 포지티브 및 네거티브 방향 모두로 높은 에너지의 전자들이 자화 자유층에 주입될 수 있으며, 자화 반전시에 발생되는 역 전류가 더 줄어들 수 있다.
(제5 실시예)
다음으로, 본 발명의 제5 실시예에 따른 자기 저항 소자에 대해 설명한다. 제5 실시예의 자기 저항 소자는 수직 자화 물질이 자화 고정층(6A)과 자화 자유층(10A)에 이용된다는 점에서 제4 실시예의 자기 저항 소자와 다르다. 제5 실시예의 자기 저항 소자는 다음의 구조를 갖는다. 먼저, 선택 트랜지스터 등이 기판상에 형성되고, 다음의 막들, 즉 하부 전극으로서 10nm 두께의 Ta막; TbCoFe 기반 합금으로 이루어진 10nm 두께의 자화 고정층; 계면층으로서 1nm 두께의 Co층; 제1 터널 장벽층으로서 0.7nm 두께의 MgO층; 자화 자유층으로서 1nm 두께의 Co층과 3nm 두께의 TbCoFe층의 적층막; 및 제2 터널 장벽층으로서 0.6nm 두께의 MgO층이 적층된다. 80nm 두께의 Ti층이 캡층 및 상부 전극으로서 적층된 후, 자기 저항 소자가 제4 실시예와 동일한 방식으로 완성된다.
제1 실시예의 자기 저항 소자와 같이, 제5 실시예의 자기 저항 소자 또한 자 화 자유층의 양쪽에 터널 장벽층을 갖는다. 따라서, 터널 장벽층을 통해 포지티브 및 네거티브 방향 모두에서 높은 에너지의 전자들이 자화 자유층에 주입될 수 있으며, 자화 반전시에 발생되는 역 전류가 더 줄어들 수 있다.
(제6 실시예)
다음으로, 본 발명의 제6 실시예에 따른 자기 저항 소자에 대해 설명한다. 제6 실시예의 자기 저항 소자에서는, 스핀 토크를 발생시키는 제1 터널 장벽층이 큰 영역을 갖는다. CoFe(B) 또는 NiFe 등의 소프트 자기 물질로 이루어진 자화 자유층(저장층)을 갖는 스핀-주입 자기 저항 소자의 경우, 스위칭 전류는 자기 저항 소자의 열적 요동에 대한 내력을 나타내는 열적 요동 인덱스에 비례한다. 따라서, 자기 저항 소자에 필요한 열적 요동 인덱스가 결정되면, 그 전류는 자동적으로 결정된다.
터널 장벽층의 내력을 유지하기 위해, 터널 장벽층에서의 전류 밀도는 가능한 한 낮아야 한다. 전류량이 고정되면, 터널 장벽층은 높은 신뢰성을 달성하도록 큰 영역을 가져야 한다. 그러나, 종래의 방법에 의하면, 각각의 터널 장벽층의 영역은 자기 물질의 영역과 동일하다. 동일한 열적 요동 인덱스를 유지하면서(또는 스위칭 전류를 유지하면서) 그 영역을 증가시키기 위해서는, 자기 물질의 막 두께를 줄이는 것이 필요하다. 자화 고정층과 자화 자유층의 자화 방향이 자기 물질의 모양에 의해 유도되는 모양 이방성에 의해 영향을 받기 때문에, 자기 물질의 모양 또한 제한된다. 본 발명자들이 이용하는 바와 같이, CoFe로 이루어진 자기 물질인 경우에는, 막 두께가 1.5nm보다 작을 때 바람직한 모양 이방성이 발생되지 않으며, 양호한 히스테리 특성이 얻어지지 않는다.
제6 실시예는 이러한 문제점을 해결하기 위해 설계되었다. 이제, 도 19a 내지 21을 참조하여, 제6 실시예의 자기 저항 소자를 제조하는 방법에 대해 설명한다.
먼저, 도 19a에 도시된 바와 같이, 선택 트랜지스터 등이 기판(도시되지 않음) 상에 형성되고, 다음의 막들, 즉 Ta로 이루어진 10nm 두께의 하부 전극(2); PtMn으로 이루어진 20nm 두께의 반강자성층(4); 2nm 두께의 CoFe층, 0.6nm 두께의 Ru층, 및 2nm 두께의 CoFe층으로 구성된 적층 구조를 갖는 자화 고정층(6); MgO로 이루어진 0.8nm 두께의 제1 터널 장벽층(8); CoFe로 이루어진 1.5nm 두께의 제1 자화 자유층(101), NiFe로 이루어진 6nm 두께의 제2 자화 자유층(102); CoFe로 이루어진 1nm 두께의 계면층(도시되지 않음); 및 MgO로 이루어진 0.6nm 두께의 제2 터널 장벽층(13)이 이 순서대로 형성된다. 이어서, Ta로 이루어진 60nm 두께의 상부 전극(14)이 형성된다. 그 후, 자화 고정층(6)의 자화 방향이 고정되고, 자화 고정층(6)과 제1 터널 장벽층(8) 사이의 계면에서 CoFe층의 결정성을 증가시키기 위해 360℃의 자계에서 어닐링이 행해진다.
상부 전극(14)으로부터 제2 자화 자유층(102)으로의 막들은 포토리소그래피 기법에 의해 30nm×100nm의 사전설정된 형태로 형성된다(도 19b 참조). 이어서, 30nm 두께의 SiN막이 도 19c에 도시된 바와 같이 보호막(20)으로서 성막된다. 그 후, 보호막(20)으로부터 제1 자화 자유층(101)으로의 막들이 포토리소그래피 기법에 의해 사전설정된 형태로 형성된다.
이어서, 30nm 두께의 SiN막이 도 20a에 도시된 바와 같이 보호막(22)으로서 성막되고, 보호막(22)으로부터 하부 전극(2)으로의 막들이 포토리소그래피 기법에 의해 사전설정된 형태로 형성된다.
그 후, SiO2로 이루어진 층간 절연막(24)이 도 20b에 도시된 바와 같이 형성되고, 상부 전극(14)의 상면을 노출시키도록 CMP에 의한 평탄화가 행해진다. 이어서, 도 20c에 도시된 바와 같이, 10nm 두께의 Ti층, 400nm 두께의 Al층, 10nm 두께의 Ti층 및 10nm 두께의 TiN층이 비트 라인(BL)으로서 적층된다. 적층된 막들은 그 후 사전설정된 형태로 형성되어 자기 저항 소자를 완성한다.
도 21은 제6 실시예의 제1 자화 자유층(101)과 제2 자화 자유층(102)의 정면도이다. 제1 자화 자유층(101)은 모양 이방성을 유도하게 하는 종횡비를 갖는다. 또한, 제2 자화 자유층(102)은 충분한 모양 이방성을 제공하도록 3 이상의 종횡비를 바람직하게 갖는다. 또한, 제1 자화 자유층(101) 및 제2 자화 자유층(102)은 실질적으로 동일한 자화 모멘트를 갖도록 설계되어야 한다. 제6 실시예에서는, 제1 자화 자유층(101)의 자화 모멘트가 1000 emu/cc이고, (계면층의 자화 모멘트를 포함하는) 제2 자화 자유층(102)의 자화 모멘트가 800 emu/cc이다. 따라서, 그 비율은 약 17:15이다. 이 경우, 제1 자화 자유층(101)은 중간값 등을 가지지 않으며, 안정된 스핀 반전이 행해질 수 있다. 또한, 제1 자화 자유층(101)과 제2 자화 자유층(102) 간의 영역 비율이 4.8이기 때문에, 제1 터널 장벽층(8)에 필요한 전류 밀도는, 제1 자화 자유층(101)과 제2 자화 자유층(102)이 동일한 막-평면 영역을 갖는 경우의 전류 밀도의 1/4.8이다. 따라서, 높은 신뢰성이 달성된다.
제6 실시예에서, MgO로 이루어진 제1 터널 장벽층(8)은 0.8nm의 막 두께, 약 17.9Ω/㎛2의 Ra, 및 약 0.0127㎛2의 영역을 갖는다. MgO로 이루어진 제2 터널 장벽층(13)은 0.6nm의 막 두께, 약 2.6Ω/㎛2의 Ra, 및 약 0.00236㎛2의 영역을 갖는다. 따라서, 제1 및 제2 터널 장벽층(8 및 13)의 저항값은 제각기 1409Ω 및 1101Ω이다. 이에 따라, 제1 및 제2 터널 장벽층(8 및 13) 간의 저항값 비율은 1:0.25 내지 1:4의 범위 내인 1:0.79이다.
제1 실시예의 자기 저항 소자와 같이, 제6 실시예의 자기 저항 소자는 자화 자유층의 양쪽에 터널 장벽층을 갖는다. 따라서, 터널 장벽층을 통해 포지티브 및 네거티브 방향 모두에서 높은 에너지의 전자들이 자화 자유층에 주입될 수 있으며, 자화 반전시에 발생되는 역 전류가 더 줄어들 수 있다.
(제7 실시예)
이제, 도 22a 내지 도 23c를 참조하여, 본 발명의 제7 실시예에 따른 자기 저항 소자에 대해 설명한다.
제7 실시예의 자기 저항 소자에서는, 자화 자유층의 열적 요동에 대한 내력 이 소프트 자기 특성을 갖는 막으로부터 얻어진다. 제4 및 제5 실시예에서는, 이러한 물질의 큰 수직 자기 이방성 특성이 이용되어 소형 장치에서의 열적 요동에 대한 내력을 유지하였다. 소프트 자기 물질이 이용되는 경우, 자기 특성은 그 모양을 조절함으로써 제어될 수 있으며, 막 품질의 변화에 의해 영향을 받지 않는 매우 균일한 장치들이 제조될 수 있다. 소프트 자기 특성을 갖는 큰 막으로부터 큰 자기 이방성을 얻기 위해서는, 모양 이방성을 이용하기 위해 최대 볼륨을 가지고, 높은 종횡비(세로 길이(도면 공간에 수직한 방향으로의 길이)와 가로 길이(도면 공간의 수평 방향에서의 길이) 간의 비율)를 갖는 큰 사이즈가 바람직하게 유지되어야 하며, 스틱과 같은 모양이 바람직하게 형성된다. 제7 실시예에서는, 자화 자유층이 다음의 제조 방법에 의해 스틱과 같은 형태로 형성되어 자기 저항 소자를 생성한다.
먼저, 도 22a에 도시된 바와 같이, 선택 트랜지스터 등이 기판상에 형성된다. 이어서, 다음의 막들, 즉 Ta로 이루어진 10nm 두께의 하부 전극(2); PtMn으로 이루어진 20nm 두께의 반강자성층(4); 2nm 두께의 CoFe층, 0.6nm 두께의 Ru층, 및 2nm 두께의 CoFe층으로 구성된 적층 구조를 갖는 자화 고정층(6); MgO로 이루어진 0.7nm 두께의 제1 터널 장벽층(8); CoFe로 이루어진 1.5nm 두께의 제1 자화 자유층(10)이 이 순서대로 적층된다. 이어서, SiN으로 이루어진 30nm 두께의 보호막(26)이 도 22b에 도시된 바와 같이 성막되고, 이 보호막(26)의 표면은 포토리소그래피 기법에 의해 30nm×100nm의 홈과 같은 부분을 갖도록 형성된다. 이때, CoFe로 이루어지고, 베이스로서 노출된 제1 자화 자유층(10)의 산화는 레지스트 제 거 프로시저에서는 피해야 한다.
도 22c에 도시된 바와 같이, 홈은 스퍼터링 등에 의해 NiFe로 채워지고, 도 22d에 도시된 바와 같이, NiFe는 CMP에 의해 스틱과 같은 형태의 모양을 갖게 형성된다. 이때, 스틱과 같은 형태의 모양을 갖는 NiFe막(28)의 막 두께는 CMP에 의해 20nm로 조절된다. 스틱과 같은 형태의 모양을 갖는 이러한 NiFe막(28)은 제2 자화 자유층 역할을 하고, 제1 자화 자유층(10)보다 작은 폭("하드" 자화 방향(도면 공간의 수평 방향)에서의 길이)을 갖는다.
이어서, CoFe로 이루어진 1.5nm 두께의 계면층(30), MgO로 이루어진 0.6nm 두께의 제2 터널 장벽층(13), 및 Ta로 이루어진 80nm 두께의 상부 전극(14)이 도 23a에 도시된 바와 같이 이 순서대로 성막된다. 그 후, 도 23b에 도시된 바와 같이,상부 전극(14)으로부터 하부 전극(2)으로의 막들이 사전설정된 형태로 형성된다.
SiO2로 이루어진 층간 절연막(32)이 형성된 후, 도 23c에 도시된 바와 같이, 층간 절연막(32)은 CMP에 의해 평탄화되어 상부 전극(14)의 상면을 노출시킨다. 이어서, 10nm 두께의 Ti층, 400nm 두께의 Al층, 10nm 두께의 Ti층, 및 10nm 두께의 TiN층이 이 순서대로 성막된다. 이러한 층들은 그 후 사전설정된 형태로 형성되어 비트 라인(BL)을 생성하고, 자기 저항 소자를 완성한다.
제1 실시예의 자기 저항 소자와 같이, 제7 실시예의 자기 저항 소자는 자화 자유층 양쪽에 터널 장벽층을 갖는다. 따라서, 터널 장벽층을 통해 포지티브 및 네거티브 방향 모두에서 높은 에너지의 전자들이 자화 자유층에 주입될 수 있으며, 자화 반전시 발생되는 역 전류가 더 줄어들 수 있다.
제2 및 제3 실시예의 임의의 자기 메모리에서의 자기 저항 소자로서 제4 내지 제7 실시예의 임의의 자기 저항 소자를 이용하는 것도 물론 가능하다.
당업자들이라면 본 발명의 추가 이점과 변형례를 쉽게 알 수 있을 것이다. 따라서, 본 발명은 광의의 측면에서 본 명세서에서 설명되고 개시된 대표적인 실시예들과 특정 세부 사항에 국한되지는 않는다. 또한, 당업자들이라면, 다음의 청구범위와 그 균등물에 의해 규정되는 바와 같은 본 발명의 일반 개념의 사상과 범주를 벗어나지 않고서 다양한 수정을 행할 수 있을 것이다.
도 1은 제1 실시예에 따른 자기 저항 소자의 단면도.
도 2는 제1 참조예의 제1 자기 저항 소자의 단면도.
도 3은 제1 자기 저항 소자의 MR의 바이어스 의존 관계를 나타내는 도면.
도 4는 인가 전압에 대한 제1 자기 저항 소자의 저항 의존 관계를 나타내는 도면.
도 5는 제1 자기 저항 소자의 동작을 설명하는 에너지 대역도.
도 6은 인가 전압에 대한 제1 자기 저항 소자의 전류값의 2차 미분 계수의 의존 관계를 나타내는 도면.
도 7은 제2 참조예의 제2 자기 저항 소자의 스위칭 자계와 전류 간의 관계를 나타내는 도면.
도 8은 본 발명의 제2 실시예에 따른 자기 메모리의 회로도.
도 9는 제2 실시예에 따른 자기 메모리의 메모리 셀의 단면도.
도 10은 제2 실시예에 따른 자기 메모리의 메모리 셀의 정면도.
도 11a 내지 도 11c는 제2 실시예에 따라 자기 메모리를 제조하는 프로시저를 나타내는 단면도.
도 12는 터널 장벽층 재료에서의 차이로 인한 영역 보정 저항에서의 차이를 나타내는 도면.
도 13은 제2 실시예의 변형례에 따른 자기 메모리의 정면도.
도 14a 내지 도 14c는 제3 실시예에 따라 자기 메모리를 제조하는 프로시저 를 나타내는 단면도.
도 15a 및 도 15b는 제3 실시예에 따라 자기 메모리를 제조하는 프로시저를 나타내는 단면도.
도 16은 제2 및 제3 실시예의 자기 메모리의 기록 특성을 나타내는 도면.
도 17a 및 도 17b는 제3 실시예에 따른 자기 메모리의 효과를 나타내는 에너지 대역도.
도 18은 제4 실시예에 따른 자기 저항 소자의 단면도.
도 19a 내지 도 19c는 제6 실시예에 따른 자기 저항 소자를 제조하는 프로시저를 나타내는 단면도.
도 20a 내지 도 20c는 제6 실시예에 따른 자기 저항 소자를 제조하는 프로시저를 나타내는 단면도.
도 21은 제6 실시예에 따른 자기 저항 소자의 제1 및 제2 자화 자유층의 정면도.
도 22a 내지 도 22d는 제7 실시예에 따른 자기 저항 소자를 제조하는 프로시저를 나타내는 단면도.
도 23a 내지 도 23c는 제7 실시예에 따른 자기 저항 소자를 제조하는 프로시저를 나타내는 단면도.

Claims (24)

  1. 자기 저항 소자로서,
    제1 면과, 상기 제1 면으로부터 반대측에 배치된 제2 면을 구비하고, 가변 자화 방향을 갖는 자화 자유층;
    상기 자화 자유층의 상기 제1 면측에 배치되고, 고정된 자화 방향을 갖는 자화 고정층;
    상기 자화 자유층과 상기 자화 고정층 사이에 배치된 제1 터널 장벽층;
    상기 자화 자유층의 상기 제2 면상에 배치된 제2 터널 장벽층; 및
    상기 자화 자유층으로부터 상기 제2 터널 장벽층의 반대측의 면상에 배치된 비자기층을 포함하며,
    상기 자화 자유층의 자화 방향은 상기 자화 고정층과 상기 비자기층 간에 전류를 인가함으로써 변할 수 있고,
    상기 제1 터널 장벽층과 상기 제2 터널 장벽층 간의 저항 비율은 1:0.25 내지 1:4의 범위에 있는 자기 저항 소자.
  2. 제1항에 있어서,
    상기 제2 터널 장벽층은 <100> 방향으로 배향된 MgO로 이루어지는 자기 저항 소자.
  3. 제1항에 있어서,
    상기 제1 터널 장벽층은 <100> 방향으로 배향된 MgO로 이루어지는 자기 저항 소자.
  4. 제1항에 있어서,
    상기 자화 고정층과 상기 자화 자유층의 자화 방향은 상기 제1 면에 평행한 자기 저항 소자.
  5. 제1항에 있어서,
    상기 제1 터널 장벽층으로부터 상기 자화 고정층의 반대측에 배치되고, 상기 자화 고정층의 자화 방향을 고정시키는 반강자성층을 더 포함하는 자기 저항 소자.
  6. 제1항에 있어서,
    상기 자화 고정층과 상기 자화 자유층의 자화 방향은 상기 제1 면에 수직한 자기 저항 소자.
  7. 제1항에 있어서,
    상기 자화 자유층은, 상기 제1 터널 장벽층 측에 배치된 제1 소프트 자기층, 및 상기 제2 터널 장벽층 측에 배치된 제2 소프트 자기층을 포함하며, 상기 제2 소프트 자기층은 상기 제1 소프트 자기층보다 작은 막 평면적(film plane area)을 갖 는 자기 저항 소자.
  8. 제1항에 있어서,
    상기 자화 자유층은, 상기 제1 터널 장벽층 측에 배치된 제1 소프트 자기층, 및 상기 제2 터널 장벽층 측에 배치된 제2 소프트 자기층을 포함하며, 상기 제2 소프트 자기층은 하드(hard) 자화 방향에서 상기 제1 소프트 자기층보다 짧은 자기 저항 소자.
  9. 자기 저항 소자로서,
    제1 면과, 상기 제1 면으로부터 반대측에 배치된 제2 면을 구비하고, 가변 자화 방향을 갖는 자화 자유층;
    상기 자화 자유층의 상기 제1 면측에 배치되고, 고정된 자화 방향을 갖는 자화 고정층;
    상기 자화 자유층과 상기 자화 고정층 사이에 배치된 제1 터널 장벽층;
    상기 자화 자유층의 상기 제2 면상에 배치된 제2 터널 장벽층; 및
    상기 자화 자유층으로부터 상기 제2 터널 장벽층의 반대측의 면상에 배치된 비자기층을 포함하며,
    상기 자화 자유층의 자화 방향은 상기 자화 고정층과 상기 비자기층 간에 전류를 인가함으로써 변할 수 있고,
    상기 제1 터널 장벽층과 상기 제2 터널 장벽층이 동일한 물질로 이루어지고, 서로 동일한 영역을 갖는 터널 접합부를 가질 때, 상기 제2 터널 장벽층과 상기 제1 터널 장벽층 간의 막 두께 차이는 0.14nm이거나 또는 그보다 작은 자기 저항 소자.
  10. 제9항에 있어서,
    상기 제2 터널 장벽층은 <100> 방향으로 배향된 MgO로 이루어지는 자기 저항 소자.
  11. 제9항에 있어서,
    상기 제1 터널 장벽층은 <100> 방향으로 배향된 MgO로 이루어지는 자기 저항 소자.
  12. 제9항에 있어서,
    상기 자화 고정층과 상기 자화 자유층의 자화 방향은 상기 제1 면에 평행한 자기 저항 소자.
  13. 제9항에 있어서,
    상기 제1 터널 장벽층으로부터 상기 자화 고정층의 반대측에 배치되고, 상기 자화 고정층의 자화 방향을 고정시키는 반강자성층을 더 포함하는 자기 저항 소자.
  14. 제9항에 있어서,
    상기 자화 고정층과 상기 자화 자유층의 자화 방향은 상기 제1 면에 수직한 자기 저항 소자.
  15. 제9항에 있어서,
    상기 자화 자유층은, 상기 제1 터널 장벽층 측에 배치된 제1 소프트 자기층, 및 상기 제2 터널 장벽층 측에 배치된 제2 소프트 자기층을 포함하며, 상기 제2 소프트 자기층은 상기 제1 소프트 자기층보다 작은 막 평면적을 갖는 자기 저항 소자.
  16. 제9항에 있어서,
    상기 자화 자유층은, 상기 제1 터널 장벽층 측에 배치된 제1 소프트 자기층, 및 상기 제2 터널 장벽층 측에 배치된 제2 소프트 자기층을 포함하며, 상기 제2 소프트 자기층은 하드 자화 방향에서 상기 제1 소프트 자기층보다 짧은 자기 저항 소자.
  17. 자기 메모리로서,
    제1항에 따른 자기 저항 소자;
    상기 자기 저항 소자의 한쪽 단부에 접속되어 있는 제1 배선; 및
    상기 자기 저항 소자의 다른 쪽 단부에 접속되어 있는 제2 배선을 포함하는 자기 메모리.
  18. 제17항에 있어서,
    상기 자기 저항 소자의 다른 쪽 단부와 상기 제2 배선 사이에 배치된 선택 트랜지스터를 더 포함하는 자기 메모리.
  19. 제18항에 있어서,
    상기 자기 저항 소자의 다른 쪽 단부와 상기 선택 트랜지스터 사이에 배치되고, 상기 제1 면에 수직하게 연장하는 접속 유닛을 더 포함하며,
    상기 자화 자유층의 중앙과 상기 접속 유닛의 중앙을 연결하는 직선은, 상기 자기 저항 소자가 상기 자화 자유층의 제1 면에 평행한 면상으로 돌출(project)될 때, 상기 자화 고정층의 자화 방향에 대해 기울어져 있는 자기 메모리.
  20. 제19항에 있어서,
    상기 직선은, 상기 자화 고정층의 자화 방향에 대해 45℃ 또는 그보다 작은 각도로 기울어져 있는 자기 메모리.
  21. 자기 메모리로서,
    제9항에 따른 자기 저항 소자;
    상기 자기 저항 소자의 한쪽 단부에 접속되어 있는 제1 배선; 및
    상기 자기 저항 소자의 다른 쪽 단부에 접속되어 있는 제2 배선을 포함하는 자기 메모리.
  22. 제21항에 있어서,
    상기 자기 저항 소자의 다른 쪽 단부와 상기 제2 배선 사이에 배치된 선택 트랜지스터를 더 포함하는 자기 메모리.
  23. 제22항에 있어서,
    상기 자기 저항 소자의 다른 쪽 단부와 상기 선택 트랜지스터 사이에 배치되고, 상기 제1 면에 수직하게 연장하는 접속 유닛을 더 포함하며,
    상기 자화 자유층의 중앙과 상기 접속 유닛의 중앙을 연결하는 직선은, 상기 자기 저항 소자가 상기 자화 자유층의 상기 제1 면에 평행한 면상으로 돌출될 때, 상기 자화 고정층의 자화 방향에 대해 기울어져 있는 자기 메모리.
  24. 제23항에 있어서,
    상기 직선은, 상기 자화 고정층의 자화 방향에 대해 45℃ 또는 그보다 작은 각도로 기울어져 있는 자기 메모리.
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