JP5201539B2 - 磁気ランダムアクセスメモリ - Google Patents

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Description

本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。特に、本発明は、スピン注入方式に基づくＭＲＡＭに関する。
本出願は、２００７年３月２９日に出願された日本国特許出願２００７−０８６５６７及び２００７年１０月１５日に出願された日本国特許出願２００７−２６７７６５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
ＭＲＡＭは、高集積・高速動作の観点から有望な不揮発性メモリである。ＭＲＡＭにおいては、ＴＭＲ（Tunnel MagnetoResistance）効果などの「磁気抵抗効果」を示す磁気抵抗素子が利用される。その磁気抵抗素子には、例えばトンネルバリヤ層が２層の強磁性体層で挟まれた磁気トンネル接合（MTJ; Magnetic Tunnel Junction）が形成される。その２層の強磁性体層は、磁化の向きが固定されたピン層（磁化固定層）と、磁化の向きが反転可能なフリー層（磁化自由層）から構成される（例えば、Ｒｏｙ Ｓｃｈｅｕｅｒｌｅｉｎ ｅｔ ａｌ．，“Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ”，２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ，ｐｐ．１２８−１２９を参照）。
ピン層とフリー層の磁化の向きが“反平行”である場合のＭＴＪの抵抗値（Ｒ＋ΔＲ）は、磁気抵抗効果により、それらが“平行”である場合の抵抗値（Ｒ）よりも大きくなることが知られている。ＭＲＡＭは、このＭＴＪを有する磁気抵抗素子をメモリセルとして用い、その抵抗値の変化を利用することによってデータを不揮発的に記憶する。メモリセルに対するデータの書き込みは、フリー層の磁化の向きを反転させることによって行われる。
ＭＲＡＭに対するデータの書き込み方法として、従来、アステロイド方式が知られている（例えば、Ｍ． Ｄｕｒｌａｍ ｅｔ ａｌ．，“Ｎｏｎｖｏｌａｔｉｌｅ ＲＡＭ ｂａｓｅｄ ｏｎ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ Ｅｌｅｍｅｎｔｓ”，２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ，ｐｐ．１３０−１３１を参照）。アステロイド方式によれば、メモリセルサイズにほぼ反比例して、フリー層の磁化を反転させるために必要な反転磁界が大きくなる。つまり、メモリセルが微細化されるにつれて、書き込み電流が増加する傾向にある。
微細化に伴う書き込み電流の増加を抑制することができる書き込み方式として、「スピン注入方式」が提案されている（例えば、Ｙａｇａｍｉ ａｎｄ Ｓｕｚｕｋｉ，Ｒｅｓｅａｒｃｈ Ｔｒｅｎｄｓ ｉｎ Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｍａｇｎｅｔｉｚａｔｉｏｎ Ｓｗｉｔｃｈｉｎｇ，日本応用磁気学会誌，Ｖｏｌ．２８，Ｎｏ．９，２００４を参照）。スピン注入（spin transfer）方式によれば、強磁性導体にスピン偏極電流（spin-polarized current）が注入され、その電流を担う伝導電子のスピンと導体の磁気モーメントとの間の直接相互作用によって磁化が反転する（以下、「スピン注入磁化反転：Spin Transfer Magnetization Switching」と参照される）。スピン注入磁化反転の概略を、図１を参照することによって説明する。
図１において、磁気抵抗素子は、フリー層１０１、ピン層１０３、及びフリー層１０１とピン層１０３に挟まれた非磁性層であるトンネルバリヤ層１０２を備えている。ここで、磁化の向きが固定されたピン層１０３は、フリー層１０１よりも厚くなるように形成されており、スピン偏極電流を作る機構（スピンフィルター）としての役割を果たす。フリー層１０１とピン層１０３の磁化の向きが平行である状態は、データ“０”に対応付けられ、それらが反平行である状態は、データ“１”に対応付けられている。
図１に示されるスピン注入磁化反転は、ＣＰＰ（Current Perpendicular to Plane）方式により実現され、書き込み電流は膜面に垂直に注入される。具体的には、データ“０”からデータ“１”への遷移時、電流はピン層１０３からフリー層１０１へ流れる。この場合、スピンフィルターとしてのピン層１０３と同じスピン状態を有する電子が、フリー層１０１からピン層１０３に移動する。そして、スピントランスファー（スピン角運動量の授受）効果により、フリー層１０１の磁化が反転する。一方、データ“１”からデータ“０”への遷移時、電流の方向は逆転し、電流はフリー層１０１からピン層１０３へ流れる。この場合、スピンフィルターとしてのピン層１０３と同じスピン状態を有する電子が、ピン層１０３からフリー層１０１に移動する。スピントランスファー効果により、フリー層１０１の磁化が反転する。
このように、スピン注入磁化反転では、スピン電子の移動によりデータの書き込みが行われる。膜面に垂直に注入されるスピン偏極電流の方向により、フリー層１０１の磁化の向きを規定することが可能である。ここで、書き込み（磁化反転）の閾値は電流密度に依存することが知られている。従って、メモリセルサイズが縮小されるにつれ、磁化反転に必要な書き込み電流が減少する。メモリセルの微細化に伴って書き込み電流が減少するため、スピン注入磁化反転は、ＭＲＡＭの大容量化の実現にとって重要である。
特開２００５−１５０３０３号公報に記載された磁気抵抗素子は、第１の強磁性層／トンネル障壁層／第２の強磁性層の３層構造を含む強磁性トンネル接合を有する。第１の強磁性層の保持力は、第２の強磁性層の保磁力より大きい。第２の強磁性層の端部の磁化は、第２の強磁性層の磁化容易軸方向と直交する成分を持つ方向に固着されている。
特開２００５−１９１０３２号公報に記載された磁気記憶装置は、磁化固定層／トンネル絶縁層／磁化自由層の積層構造を有する。磁化自由層は、トンネル絶縁層及び磁化固定層と重なる接合部、接合部の両端に隣接するくびれ部、及びくびれ部に隣接形成された一対の磁化固定部を有する。一対の磁化固定部には、互いに反対向きの固定磁化が付与されている。データ書き込み時、磁化自由層の接合部、一対のくびれ部及び一対の磁化固定部を貫通する書き込み電流が流れる。その書き込み電流の方向に応じて、磁壁が一対のくびれ部間を移動する。
特開２００６−７３９３０号公報に記載された磁気メモリ素子は、第１の磁性層と、中間層と、第２の磁性層とを有する。情報は、第１の磁性層と、第２の磁性層との磁化の方向で記録される。第１の磁性層内には、互いに反平行磁化となる磁区とそれらの磁区を隔てる磁壁が定常的に形成される。第１の磁性層内を平面的に流れる電流により、磁壁が、第１の磁性層内を移動する。
本発明の１つの目的は、書き込み電流を低減することができるスピン注入方式のＭＲＡＭを提供することにある。
本発明の一実施の形態によれば、スピン注入方式の磁気ランダムアクセスメモリが提供される。その磁気ランダムアクセスメモリは、磁気抵抗素子と、その磁気抵抗素子に電流を供給する電流供給部と、を備える。磁気抵抗素子は、磁化方向が反転可能な第１領域を含む第１磁性体層と、磁化方向が第１領域の磁化容易軸方向と平行に固定される第２磁性体層と、第１磁性体層と第２磁性体層に挟まれた非磁性体層と、を有する。第１磁性体層の第１領域の少なくとも一端には、磁壁が形成される。第２磁性体層は、第１領域の少なくとも一部と上記一端の少なくとも一部にオーバーラップするように形成される。
第１領域の磁化方向を反転させる際、電流供給部は、第１磁性体層と第２磁性体層との間に書き込み電流を流す。スピントランスファーにより、第１磁性体層の第１領域の磁化方向が反転する。ここで、上述の磁壁は、磁化容易軸方向と異なる方向の磁化を含んでいるため、他の部分よりもスピントルクを受け易い。つまり、磁壁の位置では磁化反転が起こり易い。磁壁の位置で磁化反転が起こると、隣接する位置に新たな磁壁が形成される。この繰り返しにより、磁壁は、第１領域の一端から他端へ通り抜けていく。これにより、第１領域の磁化方向が反転する。
このように、第１磁性体層がスピントルクを受け易い磁壁を有している。従って、磁壁が存在しない場合と比較して、第１磁性体層の第１領域の磁化はより反転しやすくなる。つまり、第１磁性体層においてスピン注入磁化反転が起こりやすくなる。従って、書き込み電流を低減し、消費電力を削減することが可能となる。
図１は、スピン注入方式によるデータ書き込みを説明するための図である。 図２は、本発明の実施の形態に係る磁気抵抗素子（メモリセル）の構造を概略的に示す側面図である。 図３は、本発明の実施の形態に係るスピン注入方式によるデータ書き込みを説明するための図である。 図４は、本発明の実施の形態における磁壁の移動を説明するための平面図である。 図５は、本発明の実施の形態の効果を説明するための図である。 図６は、本発明の第１の実施の形態に係る磁気抵抗素子のフリー層の構造を示す平面図である。 図７は、第１の実施の形態に係る磁気抵抗素子の構造を示す平面図及び断面図である。 図８は、第１の実施の形態に係るＭＲＡＭの回路構成を概略的に示すブロック図である。 図９は、第１の実施の形態に係る磁気抵抗素子の変形例を示す平面図である。 図１０は、第１の実施の形態に係る磁気抵抗素子の他の変形例を示す平面図である。 図１１は、本発明の第２の実施の形態に係る磁気抵抗素子の構造を示す平面図である。 図１２は、第２の実施の形態に係る磁気抵抗素子の構造を示す平面図及び断面図である。 図１３は、第２の実施の形態に係るＭＲＡＭの回路構成を概略的に示すブロック図である。 図１４は、第２の実施の形態に係る磁気抵抗素子の変形例を示す平面図である。 図１５は、第２の実施の形態に係る磁気抵抗素子の他の変形例を示す平面図である。 図１６Ａは、第２の実施の形態に係る磁気抵抗素子の製造方法の一例を示す断面図である。 図１６Ｂは、第２の実施の形態に係る磁気抵抗素子の製造方法の一例を示す断面図である。 図１７は、第３の実施の形態に係るＭＲＡＭの回路構成を概略的に示すブロック図である。 図１８は、本発明の第４の実施の形態に係る磁気抵抗素子のフリー層の構造を示す平面図である。 図１９は、第４の形態における磁壁移動を説明するための平面図である。 図２０は、第４の実施の形態に係る磁気抵抗素子の変形例を示す平面図である。 図２１は、第４の実施の形態に係る磁気抵抗素子の他の変形例を示す平面図である。 図２２は、本発明の第５の実施の形態に係る磁気抵抗素子の構造を示す平面図である。 図２３は、第５の実施の形態に係るＭＲＡＭの回路構成を概略的に示すブロック図である。 図２４は、本発明の第６の実施の形態に係る磁気抵抗素子のフリー層の構造を示す平面図である。 図２５は、第６の実施の形態に係る磁気抵抗素子の変形例を示す平面図である。 図２６は、本発明の第７の実施の形態に係る磁気抵抗素子の構造を示す平面図である。 図２７は、本発明の第８の実施の形態に係る磁気抵抗素子の一例を示す側面図である。 図２８は、第８の実施の形態に係る磁気抵抗素子の他の例を示す側面図である。 図２９は、本発明の第９の実施の形態に係る磁気抵抗素子の一例を示す側面図である。 図３０は、第９の実施の形態に係る磁気抵抗素子の他の例を示す側面図である。 図３１は、第９の実施の形態に係る磁気抵抗素子の更に他の例を示す側面図である。 図３２は、本発明の第１０の実施の形態に係る磁気抵抗素子の構造を示す平面図及び断面図である。
添付図面を参照して、本発明の実施の形態に係る磁気抵抗素子及びその磁気抵抗素子をメモリセルとして用いるＭＲＡＭを説明する。
まず、本実施の形態に係る磁気抵抗素子の基本構造及び原理を説明する。図２は、本実施の形態に係る磁気抵抗素子（メモリセル）１の構造を概略的に示している。磁気抵抗素子１は、フリー層１０、非磁性体層２０、ピン層３０を備えている。フリー層１０及びピン層３０は、自発磁化を有する磁性体層である。非磁性体層２０は、例えば薄いトンネル絶縁膜であり、フリー層１０（第１磁性体層）とピン層３０（第２磁性体層）に挟まれている。これらフリー層１０、非磁性体層２０、及びピン層３０により、ＭＴＪが構成されている。
図２において、フリー層１０、非磁性体層２０、及びピン層３０の積層方向が、“Ｚ方向”と定義されている。各層は、Ｚ方向に直交するＸＹ面に平行に形成されている。
フリー層１０は、磁化方向が反転可能な磁化反転領域１１を含んでいる。図２において、その磁化反転領域１１の磁化容易軸方向は、Ｘ方向に平行である。つまり、磁化反転領域１１の磁化は、＋Ｘ方向あるいは−Ｘ方向に向くことが許される。一方、ピン層３０の磁化方向は、少なくともデータ読み書き時、上記磁化容易軸方向（Ｘ方向）と平行に固定される。例えば図２に示されるように、ピン層３０の磁化方向は、−Ｘ方向に固定される。ピン層３０の磁化は、デバイス製造時に固定されてもよいし、データ読み書き時に固定されてもよい。
ピン層３０は、フリー層１０の磁化反転領域１１の少なくとも一部にオーバーラップするように形成されている。磁化反転領域１１の磁化方向が−Ｘ方向の場合、すなわち、磁化反転領域１１とピン層３０の磁化方向が「平行」である場合、磁気抵抗素子１の抵抗値は比較的小さい。一方、磁化反転領域１１の磁化方向が＋Ｘ方向の場合、すなわち、磁化反転領域１１とピン層３０の磁化方向が「反平行」である場合、磁気抵抗素子１の抵抗値は比較的大きい。例えば、平行状態はデータ“０”に対応付けられ、反平行状態はデータ“１”に対応付けられる。
更に、フリー層１０は、磁壁ＤＷを有している。例えば図２に示されるように、データ“０”の場合、磁化反転領域１１の一端である位置Ｂ１に磁壁ＤＷが形成される。一方、データ“１”の場合、磁化反転領域１１の他端である位置Ｂ２に磁壁ＤＷが形成される。磁壁ＤＷを形成するための手段は、後述される。図２で示される磁気抵抗素子１（メモリセル）は、フリー層１０中の磁壁ＤＷの位置によりデータを記憶していると言える。尚、フリー層１０の磁壁ＤＷの態様は、図２に示された例に限られない。重要なのは、フリー層１０が少なくとも１つの磁壁ＤＷを有していることである。そして、ピン層３０は、磁壁ＤＷの位置Ｂ１、Ｂ２の少なくとも一部にオーバーラップするように形成される。このオーバーラップは、ピン層３０の端部が磁壁ＤＷの形成位置Ｂ１、Ｂ２と揃っている場合も含む。
次に、図３を参照して、磁気抵抗素子１に対するデータ書き込みを説明する。本実施の形態に係るデータ書き込みは、ＣＰＰ（Current Perpendicular to Plane）方式のスピン注入磁化反転により実現される。つまり、書き込み電流は、非磁性体層２０を通してフリー層１０とピン層３０との間に流される。そして、スピントランスファー効果により、フリー層１０の磁化反転領域１１の磁化方向が反転する。
具体的には、データ“０”からデータ“１”への遷移時、書き込み電流ＩＷ１が、ピン層３０からフリー層１０へ流れる。この場合、ピン層３０と同じスピン状態を有する電子が、フリー層１０からピン層３０に移動する。スピントランスファー効果により、フリー層１０の磁化反転領域１１の磁化は反転し、＋Ｘ方向に向く。一方、データ“１”からデータ“０”への遷移時、書き込み電流ＩＷ２が、フリー層１０からピン層３０へ流れる。この場合、ピン層３０と同じスピン状態を有する電子が、ピン層３０からフリー層１０に移動する。スピントランスファー効果により、フリー層１０の磁化反転領域１１の磁化は反転し、−Ｘ方向に向く。
図４を参照して、本実施の形態に係るデータ書き込みを更に詳しく説明する。図４は、フリー層１０の位置Ｂ２周辺を拡大して示す平面図である。ピン層３０の位置及び磁化も点線で示されている。データ“１”状態において、磁壁ＤＷは位置Ｂ２に存在している。データ“１”からデータ“０”への遷移時、−Ｘ方向のスピン電子が、ピン層３０からフリー層１０へ注入される。上述の通り、ピン層３０は、磁化反転領域１１と磁壁ＤＷの位置Ｂ２の少なくとも一部にオーバーラップしている。従って、スピン電子は、磁化反転領域１１と磁壁ＤＷの位置Ｂ２に注入される。
このとき、−Ｘ方向と直交する磁化が、−Ｘ方向のスピン電子からスピントルクを最も受け易い。図４に示されるように、磁壁ＤＷ内には、磁化容易軸方向（Ｘ方向）と直交するＹ方向の磁化成分が存在している。従って、磁壁ＤＷ内の磁化は、他の部分の磁化よりもスピントルクを受け易い。すなわち、スピン電子がフリー層１０に注入されると、まず、磁壁ＤＷの位置の磁化が−Ｘ方向に向く。結果として、図４に示される位置Ｂ３に、新たな磁壁ＤＷが形成される。これは、磁壁ＤＷが位置Ｂ２から位置Ｂ３に移動したように見える。
更にスピン電子が注入されると、磁壁ＤＷの位置が更に−Ｘ方向に変わる。この繰り返しで、磁壁ＤＷが−Ｘ方向に連続的に移動していく。このように、磁化反転領域１１の磁化反転は、磁壁ＤＷの初期位置Ｂ２で開始し、その初期位置Ｂ２から−Ｘ方向に進行していく。それに伴い、磁壁ＤＷが磁化反転領域１１中を−Ｘ方向に移動していく。磁壁ＤＷが磁化反転領域１１を通り抜けることにより、磁化反転領域１１全体の磁化方向が反転する。データ“１”からデータ“０”への遷移も同様である。
以上に説明されたように、本実施の形態によれば、フリー層１０はスピントルクを受け易い磁壁ＤＷを有している。従って、磁壁ＤＷが存在しない場合と比較して、磁化反転領域１１の磁化はより反転しやすくなる。つまり、フリー層１０においてスピン注入磁化反転が起こりやすくなる。従って、書き込み電流ＩＷ１、ＩＷ２を低減し、消費電力を削減することが可能となる。
本願発明者は、シミュレーションにより、書き込み電流の低減を実証した。図５は、そのシミュレーションで用いられたフリー層の構造を示す平面図である。図５中、楕円形部Ａ１は、従来のフリー層に相当する。磁壁を形成するために、その楕円形部Ａ１に、磁化方向が−Ｘ方向に固定された長方形部Ａ２が接続されている。楕円形部Ａ１の磁化方向が＋Ｘ方向に設定されると、楕円形部Ａ１と長方形部Ａ２との境界に磁壁が形成される。楕円形部Ａ１の磁化を反転させるために必要な書き込み電流値は、次の通りである。比較のため、従来のフリー層の場合、すなわち、フリー層が楕円形部Ａ１だけを有している場合、書き込み電流値は“１”であるとする。本実施の形態のフリー層の場合、すなわち、フリー層が楕円形部Ａ１と長方形部Ａ２を有している場合、書き込み電流値は“０．２７”であった。このように、フリー層が磁壁を有していることにより、書き込み電流が低減されることが実証された。
磁気抵抗素子１（メモリセル）のデータ読み出し方法は、例えば次の通りである。再度図２を参照して、データ読み出し時、フリー層１０とピン層３０との間に所定の電圧が印加され、読み出し電流が流される。その読み出し電流の大きさ、あるいは、その読み出し電流に応じた読み出し電圧の大きさは、磁気抵抗素子１の抵抗値に依存して変動する。従って、読み出し電流あるいは読み出し電圧を所定の基準値と比較することによって、磁気抵抗素子１に記録されているデータを判別することができる。尚、読み出し電流の大きさは、磁化反転領域１１の磁化を反転させない程度に設計される。
以下、本発明の様々な実施の形態を詳しく説明する。
１．第１の実施の形態
１−１．構造
図６は、第１の実施の形態におけるフリー層１０の平面形状を示している。本実施の形態において、フリー層１０は、磁化反転領域１１に加えて、磁化固定領域１２、１３を有している。磁化固定領域１２は磁化反転領域１１の一端Ｂ１に接続され、磁化固定領域１３は磁化反転領域１１の他端Ｂ２に接続されている。磁化反転領域１１の磁化容易軸はＸ方向に沿っており、磁化固定領域１２、１３の磁化容易軸はＹ方向に沿っている。つまり、磁化反転領域１１と磁化固定領域１２、１３は、Ｕ字形状に配置されている。
磁化固定領域１２、１３の磁化は共に、Ｙ方向に平行な同じ方向に固定される。ここで、固定とは、データに依らず磁化方向がほぼ変わらないことを意味する。図６では、磁化固定領域１２、１３の磁化方向は、共に−Ｙ方向に固定されている。例えば、デバイス製造時、５００Ｏｅ程度の大きさで−Ｙ方向の外部磁場を印加することにより、磁化固定領域１２、１３の磁化方向を固定することができる。
磁化反転領域１１の磁化方向が−Ｘ方向の場合（データ“０”）、磁壁ＤＷが、磁化反転領域１１と磁化固定領域１２との境界Ｂ１に形成される。一方、磁化反転領域１１の磁化方向が＋Ｘ方向の場合（データ“１”）、磁壁ＤＷが、磁化反転領域１１と磁化固定領域１３との境界Ｂ２に形成される。
データ書き込み時、磁壁ＤＷは、書き込み電流の方向に応じて、境界Ｂ１とＢ２との間を移動する。このとき、磁化固定領域１２、１３の磁化方向が固定されているため、磁壁ＤＷは、磁化固定領域１２、１３には侵入しにくい。つまり、磁壁ＤＷの移動は、磁化反転領域１１の両端である境界Ｂ１、Ｂ２でほぼ停止する。磁壁ＤＷの磁化固定領域１２、１３への侵入を防止するため、磁化固定領域１２、１３の幅を磁化反転領域１１の幅より広くしてもよい。または、十分な磁気異方性が得られるように、磁化固定領域１２、１３のアスペクト比が大きく設計されてもよい。
尚、磁壁ＤＷのエネルギーは、磁性体の断面積が小さくなる程、小さくなる。従って、図６に示されるように、磁化反転領域１１は中央部が太くなるように形成されていると好適である。つまり、境界Ｂ１、Ｂ２での磁化反転領域１１の断面積は、境界Ｂ１、Ｂ２間での断面積より小さいことが好適である。これにより、磁壁ＤＷのエネルギーは、境界Ｂ１、Ｂ２において極小となり、磁壁ＤＷが境界Ｂ１、Ｂ２において最も安定化する。熱擾乱で磁壁ＤＷが多少移動したとしても、磁壁ＤＷは、元の位置Ｂ１、Ｂ２に戻る。
ピン層３０（図示されない）は、少なくとも磁化反転領域１１の一部と境界Ｂ１、Ｂ２にオーバーラップするように形成される。例えば、本実施の形態において、ピン層３０の平面形状は、図６で示されたフリー層１０の平面形状とほぼ同じである。
図７は、本実施の形態に係る磁気抵抗素子１の平面構造及び断面構造の一例を示している。断面構造としては、図中の線Ａ−Ａ’に沿ったものと、線Ｂ−Ｂ’に沿ったものが示されている。図７を参照して、本実施の形態に係る磁気抵抗素子１の製造方法の一例を説明する。
トランジスタや配線等が形成された半導体基板上に、層間絶縁膜４０が形成される。その層間絶縁膜４０中には、下部配線４１が形成される。次に、全面に層間絶縁膜４２が形成され、その層間絶縁膜４２を貫通するスルーホールが形成される。そのスルーホール中に、シードとなるＴａ膜４３（２０ｎｍ）がスパッタリングにより成膜される。更に、陽極酸化によりＣｕ膜４４（１μｍ）が形成された後、ＣＭＰ（Chemical Mechanical Polishing）が行われる。その結果、スルーホール中にＣｕプラグが形成される。
次に、全面にＴａ膜４５（２０ｎｍ）が形成される。Ｔａ膜４５上に、フリー層１０となるＮｉＦｅ膜４６（１．５ｎｍ）が形成される。ＮｉＦｅ膜４６上に、トンネル絶縁膜２０となるＭｇＯ膜４７（１ｎｍ）が形成される。ＭｇＯ膜４７上に、ピン層３０となるＣｏＦｅ膜４８（５ｎｍ）が形成される。更に、ピン層３０の磁化を固定するための反強磁性体層として、ＰｔＭｎ膜４９（２０ｎｍ）が形成される。ＰｔＭｎ膜４９上に、Ｔａ膜５０（２０ｎｍ）が形成される。次に、アニーリング処理（温度：２７５℃、磁場：１Ｔ程度、時間：３０分）が行われ、ピン層３０の磁化方向が設定される。本例では、ピン層３０の磁化方向は−Ｘ方向に設定される。
次に、フォトリソグラフィ技術により、所定のパターンを有するレジストマスクが作成される。そのレジストマスクを用いたＲＩＥ（Reactive Ion Etching）により、Ｔａ膜５０が、所望の平面形状に加工される。レジストマスクが除去された後、Ｔａ膜５０をマスクとして用いることによりミリング及びＲＩＥが実施され、ＰｔＭｎ膜４９及びＣｏＦｅ膜４８が所望の平面形状に加工される。その後、酸化防止のため、ＳｉＮ膜５１（１０ｎｍ）が全面に成膜される。
次に、膜４８〜５０の側壁をＳｉＮ膜５１で保護したまま、ＭｇＯ膜４７、ＮｉＦｅ膜４６及びＴａ膜４５が、所望の平面形状に加工される。その後、酸化防止のため、ＳｉＮ膜５２（２０ｎｍ）が全面に成膜される。更に、ＣＶＤ（Chemical Vapor Deposition）により層間絶縁膜５３（４００ｎｍ）が全面に形成される。ＣＭＰが実施された後、一部の領域の層間絶縁膜５３とＳｉＮ膜５２がＲＩＥにより除去され、Ｔａ膜５０に達するスルーホールが形成される。上述の同様の方法で、そのスルーホール中にＣｕプラグ５４が形成される。そして、そのＣｕプラグ５４につながるように、上部配線５５が形成される。
図７では、下部配線４１は、Ｃｕプラグを介して、フリー層１０の磁化固定領域１３に接続されている。一方、上部配線５５は、Ｃｕプラグ５４等を介してピン層３０に接続されている。データ書き込み及びデータ読み出し時、これら下部配線４１及び上部配線５５を用いることにより、フリー層１０とピン層３０との間に電流が流される。
１−２．回路構成及び動作
図８は、本実施の形態に係るＭＲＡＭ６０の回路構成を概略的に示している。ＭＲＡＭ６０は、アレイ状に配置された複数の磁気抵抗素子（メモリセル）１、ワード線制御回路７１、電位印加回路７２、ビット線制御回路７３、セレクト回路８０、基準電位発生回路８１、及び差動増幅型のセンスアンプ８２を備えている。
各々の磁気抵抗素子１の下部配線４１は、第１ビット線ＢＬ１に接続され、上部配線５５は、選択トランジスタＴＲを介して第２ビット線ＢＬ２に接続されている。選択トランジスタＴＲのソース／ドレインの一方は、磁気抵抗素子１に接続され、他方は第２ビット線ＢＬ２に接続されている。また、選択トランジスタＴＲのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬは、ワード線制御回路７１に接続されている。第１ビット線ＢＬ１は、電位印加回路７２に接続されている。第２ビット線ＢＬ２は、ビット線制御回路７３とセレクト回路８０に接続されている。ワード線ＷＬの延在方向と、ビット線ＢＬ１、ＢＬ２の延在方向とは、互いに直角である。
データ書き込み動作は次の通りである。ワード線制御回路７１は、対象となるワード線ＷＬを駆動し、選択トランジスタＴＲをＯＮにする。また、電位印加回路７２とビット線制御回路７３は、対象となる第１ビット線ＢＬ１と第２ビット線ＢＬ２との間に所定の電位差を印加する。その結果、磁気抵抗素子１のフリー層１０とピン層３０との間に、書き込み電流（例えば５００μＡ）が流れる。書き込みデータに応じて、電位印加回路７２とビット線制御回路７３は、書き込み電流の方向を制御する。これらワード線制御回路７１、電位印加回路７２、及びビット線制御回路７３は、磁気抵抗素子１に電流を供給する「電流供給部７０」を構成していると言える。
データ読み出し動作は次の通りである。ワード線制御回路７１は、対象となるワード線ＷＬを駆動し、選択トランジスタＴＲをＯＮにする。電位印加回路７２は、対象となる第１ビット線ＢＬ１の電位を０Ｖに設定する。ビット線制御回路７３は、対象となる第２ビット線ＢＬ２から磁気抵抗素子１を通して第１ビット線ＢＬ１に、所定の読み出し電流（例えば２０μＡ）を流す。この時、磁気抵抗素子１の抵抗値によって、第２ビット線ＢＬ２の電位は変わる。例えば、第２ビット線ＢＬ２の電位は、データ“０”状態の時に０．２１Ｖとなり、データ“１”状態の時に０．４１Ｖとなる。セレクト回路８０は、対象となる第２ビット線ＢＬ２とセンスアンプ８２とを接続する。また、基準電位発生回路８１は、基準電位（例えば０．３Ｖ）をセンスアンプ８２に出力する。センスアンプ８２は、第２ビット線ＢＬ２の電位と基準電位とを比較することにより、磁気抵抗素子１の抵抗値、すなわち、メモリセル１に記録されているデータをセンスすることができる。尚、データ読み出し時に磁化反転が発生しないように、読み出し電流は上記書き込み電流よりも小さく設定される。
１−３．変形例
ピン層３０は、フリー層１０と同じ平面形状を有している必要はない。図９に示されるように、ピン層３０は、磁化反転領域１１、磁化固定領域１２、１３、境界Ｂ１、Ｂ２の一部だけを覆っていてもよい。この場合、書き込み電流の総量を低減することができる。また、磁化固定領域１２、１３を流れる書き込み電流を小さくすることができる。
また、ビット線方向に並ぶ複数の磁気抵抗素子１のそれぞれのフリー層１０の電位は共通であるため、それらフリー層１０を連結させることができる。例えば、各磁気抵抗素子１のフリー層１０がＵ字形状を有し、且つ、ピン層３０がフリー層１０の一部だけを覆う場合、図１０に示されるような配置が可能である。図１０では、ビット線方向に隣接する磁気抵抗素子１間で、磁化固定領域１２あるいは磁化固定領域１３が共通化されている。これにより、メモリセルの集積度が向上する。尚、図１０では、隣接するフリー層１０に磁壁ＤＷが侵入しないように、隣接するフリー層１０（磁化反転領域１１）間にくびれ部１４が形成されている。
２．第２の実施の形態
２−１．構造
図１１は、本発明の第２の実施の形態に係る磁気抵抗素子１の構造を示す平面図である。本実施の形態において、第１の実施の形態と同じ構成には同じ符号が付され、重複する説明は適宜省略される。
本実施の形態によれば、ピン層３０は、複数の磁性体に分割される。例えば図１１において、ピン層３０は、第１の磁性体３０−１、第２の磁性体３０−２、及び第３の磁性体３０−３から構成されている。第１の磁性体３０−１は、フリー層１０の磁化反転領域１１の一部にオーバーラップしている。第２の磁性体３０−２は、磁化反転領域１１と磁化固定領域１２との境界Ｂ１にオーバーラップしている。第３の磁性体３０−３は、磁化反転領域１１と磁化固定領域１３との境界Ｂ２にオーバーラップしている。第１の磁性体３０−１は、境界Ｂ１、Ｂ２とオーバーラップしていない。
第１の磁性体３０−１と第２の磁性体３０−２と間には、ギャップ３１が形成されている。また、第１の磁性体３０−１と第３の磁性体３０−３との間にも、ギャップ３１が形成されている。ギャップ３１の幅は、例えば０．２５μｍ程度である。磁壁ＤＷに連続的にスピン電子が供給されるように、磁壁ＤＷの延在方向とギャップ３１の延在方向は異なっていることが好ましい。
図１２は、既出の図７に対応する図であり、本実施の形態に係る磁気抵抗素子１の平面構造及び断面構造の一例を示している。断面構造としては、図中の線Ａ−Ａ’に沿ったものだけが示されている。図１２を参照して、本実施の形態に係る磁気抵抗素子１の製造方法の一例を説明する。
第１の実施の形態と同様に、膜４５〜５０が形成された後、アニーリング処理が実施される。次に、フォトリソグラフィ技術により、所定のパターンを有するレジストマスクが作成される。その所定のパターンは、ピン層３０を構成する３つの磁性体３０−１〜３０−３の平面形状に対応しており、ギャップ３１に対応して０．２５μｍ程度のスリットを有している。そのレジストマスクを用いることによりミリング及びＲＩＥが実施され、Ｔａ膜５０、ＰｔＭｎ膜４９及びＣｏＦｅ膜４８が所望の平面形状に加工される。これにより、３つの磁性体（ピン層）３０−１〜３０−３が作成される。
レジストマスクが除去された後、第１の実施の形態と同様に、ＭｇＯ膜４７、ＮｉＦｅ膜４６及びＴａ膜４５が、所望の平面形状に加工される。ＳｉＮ膜５２及び層間絶縁膜５３が全面に形成された後、３つのピン層３０−１〜３０−３のそれぞれに対応して３つのＣｕプラグ５４が形成される。そして、３つのＣｕプラグ５４のそれぞれにつながるように、第１上部配線５５−１、第２上部配線５５−２、及び第３上部配線５５−３が形成される。
２−２．回路構成及び動作
図１３は、本実施の形態に係るＭＲＡＭ６０の回路構成を概略的に示している。ＭＲＡＭ６０は、アレイ状に配置された複数の磁気抵抗素子（メモリセル）１、ワード線制御回路７１、電位印加回路７２、ビット線制御回路７３、データ線制御回路７４、セレクト回路８０、基準電位発生回路８１、及び差動増幅型のセンスアンプ８２を備えている。
各々の磁気抵抗素子１の下部配線４１は、第１ビット線ＢＬ１に接続されている。第１の磁性体３０−１につながる第１上部配線５５−１は、第１選択トランジスタＴＲ１を介して第２ビット線ＢＬ２に接続されている。第１選択トランジスタＴＲ１のゲートは、データ線ＤＬに接続されている。第２の磁性体３０−２につながる第２上部配線５５−２及び第３の磁性体３０−３につながる第３上部配線５５−３は、第２選択トランジスタＴＲ２を介して第３ビット線ＢＬ３に接続されている。第２選択トランジスタＴＲ２のゲートは、ワード線ＷＬに接続されている。ワード線ＷＬは、ワード線制御回路７１に接続されている。データ線ＤＬは、データ線制御回路７４に接続されている。第１ビット線ＢＬ１は、電位印加回路７２に接続されている。第２ビット線ＢＬ２は、ビット線制御回路７３とセレクト回路８０に接続されている。第３ビット線ＢＬ３は、ビット線制御回路７３に接続されている。ワード線ＷＬとデータ線ＤＬの延在方向と、ビット線ＢＬ１〜ＢＬ３の延在方向とは、互いに直角である。
データ書き込み動作は次の通りである。データ線制御回路７４は、対象となるデータ線ＤＬを駆動し、第１選択トランジスタＴＲ１をＯＮにする。また、ワード線制御回路７１は、対象となるワード線ＷＬを駆動し、第２選択トランジスタＴＲ２をＯＮにする。また、電位印加回路７２とビット線制御回路７３は、対象となる第１ビット線ＢＬ１と第２ビット線ＢＬ２及び第３ビット線ＢＬ３との間に所定の電位差を印加する。その結果、フリー層１０と第１〜第３の磁性体３０−１〜３０−３の全てとの間に、書き込み電流（例えば１ｍＡ）が流れる。磁壁ＤＷは、第１の磁性体３０−１で覆われた領域と第２の磁性体３０−２で覆われた領域との間で受け渡され、また、第１の磁性体３０−１で覆われた領域と第３の磁性体３０−３で覆われた領域との間で受け渡される。
尚、フリー層１０と第１の磁性体３０−１との間に流れる書き込み電流の方向と、フリー層１０と第２及び第３の磁性体３０−２、３０−３との間に流れる書き込み電流の方向は同じである。書き込みデータに応じて、電位印加回路７２とビット線制御回路７３は、書き込み電流の方向を制御する。ワード線制御回路７１、電位印加回路７２、ビット線制御回路７３、及びデータ線制御回路７４は、磁気抵抗素子１に電流を供給する「電流供給部７０」を構成していると言える。
データ読み出し動作は次の通りである。データ線制御回路７４は、対象となるデータ線ＤＬを駆動し、第１選択トランジスタＴＲ１をＯＮにする。第２選択トランジスタＴＲ２はＯＦＦのままである。電位印加回路７２は、対象となる第１ビット線ＢＬ１の電位を０Ｖに設定する。ビット線制御回路７３は、対象となる第２ビット線ＢＬ２から磁気抵抗素子１を通して第１ビット線ＢＬ１に、所定の読み出し電流（例えば２０μＡ）を流す。読み出し電流は、フリー層１０と第１の磁性体３０−１との間だけを流れ、第２及び第３の磁性体３０−２、３０−３には流れない。第１の実施の形態と同様に、セレクト回路８０は、対象となる第２ビット線ＢＬ２とセンスアンプ８２とを接続する。そして、センスアンプ８２は、第２ビット線ＢＬ２の電位と基準電位とを比較し、データをセンスする。
このように、データ読み出し時、境界Ｂ１やＢ２に重なる磁性体３０−２、３０−３とフリー層１０との間に、読み出し電流は流れない。つまり、境界Ｂ１あるいはＢ２で安定している磁壁ＤＷと磁性体３０−２や３０−３との間でスピントランスファーは発生しない。このため、データ読み出し時の誤書き込みが抑制される。また、第１の実施の形態と比較して、読み出し電流をより大きくすることができる。その場合、磁気抵抗素子１の抵抗値を小さくしても十分にデータをセンスできる。従って、磁気抵抗素子１のサイズを縮小することも可能である。
尚、本実施の形態においても、図１０で示されたような複数の磁気抵抗素子１の配置が可能である。
２−３．変形例
図１４は、本実施の形態に係る磁気抵抗素子１の変形例を示す平面図である。図１４において、ピン層３０を構成する３つの磁性体３０−１〜３０−３は、フリー層１０の側端部まで覆っている。特に、フリー層１０の磁化反転領域１１は、ギャップ３１の部分を除いて、ピン層３０によって完全に覆われている。この場合、スピン電子の注入効率が向上するという効果が得られる。
図１５は、本実施の形態に係る磁気抵抗素子１の変形例を示す平面図である。図１５において、ピン層３０を構成する３つの磁性体３０−１〜３０−３は、フリー層１０の端部まで覆っている。つまり、フリー層１０は、ギャップ３１の部分を除いて、ピン層３０によって完全に覆われている。この場合も、スピン電子の注入効率が向上するという効果が得られる。
図１６Ａ及び図１６Ｂは、ギャップ３１を狭くするための加工方法を説明するための断面図である。図１２で示された方法と同様に、膜４５〜５０が形成される。その後更に、図１６Ａに示されるように、ＳｉＮ膜９０（２０ｎｍ）及びＳｉＯ２膜９１（２００ｎｍ）が全面に成膜される。その後、ピン層の磁化方向を固定するためのアニーリング処理が実施される。
次に、フォトリソグラフィ技術により、フリー層１０の平面形状のパターンを有するレジストマスクが形成される。そのレジストマスクを用いたＲＩＥにより、ＳｉＯ２膜９１が加工される。そのレジストマスクが除去された後、ＳｉＯ２膜９１をマスクとして用いたミリングにより、ＳｉＮ膜９０からＴａ膜４５までが加工される（図１６Ａ参照）。
次に、ＳｉＯ２膜９１及びＳｉＮ膜９０が除去された後、図１６Ｂに示されるように、ＳｉＮ膜９２（２０ｎｍ）が全面に成膜される。更に、ＳｉＯ２膜９３（２００ｎｍ）が全面に成膜される。続いて、フォトリソグラフィ技術により、３つの磁性体３０−１〜３０−３の平面形状に対応したパターンを有するレジストマスクが作成される。そのレジストマスクを用いたＲＩＥにより、ＳｉＯ２膜９３が加工される。その結果、開口部９４が形成される。その後、レジストマスクは除去される。
次に、ＳｉＯ２膜９５（２０ｎｍ）が全面に成膜される。この時、ＳｉＯ２膜９５は、ＳｉＯ２膜９３の側壁に成膜されるため、開口部９４のサイズが縮小する。その後、ミリング処理が実施され、開口部９４下のＭｇＯ膜４７が露出するまで、Ｔａ膜５０、ＰｔＭｎ膜４９及びＣｏＦｅ膜４８が加工される。これにより、３つの磁性体３０−１〜３０−３が作成される。この時形成されるギャップ３１は、開口部９４に相当する。上述の通り、開口部９４のサイズは縮小されているため、ギャップ３１の幅も狭くなる。従って、ギャップ３１下の磁化反転領域１１において、磁壁ＤＷの受け渡しがスムーズに行われる。
以上に説明された加工方法は、３つの磁性体３０−１〜３０−３のパターンに依らず適用可能である。
３．第３の実施の形態
図１７は、第３の実施の形態に係るＭＲＡＭ６０の回路構成を概略的に示している。図１３で示された第２の実施の形態に係る回路構成と比較して、図１７で示された回路構成は、第２選択トランジスタＴＲ２及び第３ビット線ＢＬ３を有していない。第２の磁性体３０−２につながる第２上部配線５５−２及び第３の磁性体３０−３につながる第３上部配線５５−３は、ワード線ＷＬに接続されている。その他の構成は、第２の実施の形態と同様である。
データ書き込み動作は次の通りである。データ線制御回路７４は、対象となるデータ線ＤＬを駆動し、第１選択トランジスタＴＲ１をＯＮにする。電位印加回路７２とビット線制御回路７３は、対象となる第１ビット線ＢＬ１と第２ビット線ＢＬ２との間に所定の電位差を印加する。また、ワード線制御回路７１と電位印加回路７２は、対象となるワード線ＷＬと第１ビット線ＢＬ１との間に所定の電位差を印加する。例えば、全ての第１ビット線ＢＬ１に、電位０．５Ｖが印加される。また、対象となるワード線ＷＬと第２ビット線ＢＬ２に、電位０Ｖあるいは電位１Ｖが印加される。対象以外のワード線ＷＬと第２ビット線ＢＬ２には、第１ビット線ＢＬ１と同じ電位０．５Ｖが印加される。
その結果、対象となる磁気抵抗素子１において、フリー層１０と第１〜第３の磁性体３０−１〜３０−３の全てとの間に、書き込み電流（例えば１ｍＡ）が流れる。これにより、第２の実施の形態と同様に、磁化反転が実現される。
電位０Ｖあるいは電位１Ｖが印加された対象ワード線ＷＬには、対象外の磁気抵抗素子１もつながっている。そのような磁気抵抗素子１においては、フリー層１０と第２、第３の磁性体３０−２、３０−３との間に電流が流れる。しかしながら、フリー層１０と第１の磁性体３０−１との間には電流は流れない。従って、磁壁ＤＷは、境界Ｂ１と境界Ｂ２との間を移動することはない。すなわち、対象外の磁気抵抗素子１にはデータ書き込みは行われない。
データ読み出し動作は、第２の実施の形態と同様である。
本実施の形態によれば、第２の実施の形態の回路構成から、第２選択トランジスタＴＲ２と第３ビット線ＢＬ３が省かれる。従って、メモリセルの微細化が可能となる。本実施の形態に係る回路構成は、ＭＲＡＭ６０の大容量化の観点から好適である。
４．第４の実施の形態
４−１．構造
図１８は、第４の実施の形態における磁気抵抗素子１のフリー層１０の平面形状を示している。本実施の形態において、フリー層１０は、磁化反転領域１１と１つの磁化固定領域１２を有している。磁化固定領域１２は磁化反転領域１１の一端Ｂ１に接続されている。磁化反転領域１１の磁化容易軸はＸ方向に沿っており、磁化固定領域１２の磁化容易軸はＹ方向に沿っている。図１８において、フリー層１０はＴ字形状を有しており、磁化反転領域１１と磁化固定領域１２は一端Ｂ１においてほぼ直交している。
磁化固定領域１２の磁化は、Ｙ方向に平行な方向に固定される。図１８では、磁化固定領域１２の磁化方向は、＋Ｙ方向に固定されている。例えば、デバイス製造時、５００Ｏｅ程度の大きさで＋Ｙ方向の外部磁場を印加することにより、磁化固定領域１２の磁化方向を固定することができる。
磁化反転領域１１の磁化方向が−Ｘ方向である場合がデータ“０”に対応し、それが＋Ｘ方向である場合がデータ“１”に対応する。いずれの場合も、磁壁ＤＷは、磁化反転領域１１と磁化固定領域１２との境界Ｂ１に形成される。つまり、本実施の形態において、磁壁ＤＷは、境界Ｂ１に定常的に存在する。磁壁ＤＷのエネルギーが境界Ｂ１で極小となるように、フリー層１０の断面積は、境界Ｂ１から磁化反転領域１１の所定の位置まで連続的に増加していることが好適である。これにより、磁壁ＤＷが境界Ｂ１において安定化する。
ピン層３０（図示されない）は、少なくとも磁化反転領域１１の一部と境界Ｂ１にオーバーラップするように形成される。例えば、本実施の形態において、ピン層３０の平面形状は、図１８で示されたフリー層１０の平面形状とほぼ同じである。
本実施の形態に係る磁気抵抗素子１の断面構造や製造方法は、第１の実施の形態と同様である。
４−２．回路構成及び動作
本実施の形態に係るＭＲＡＭ６０の回路構成は、図８で示された第１の実施の形態に係る回路構成と同様である。書き込み動作や読み出し動作も、第１の実施の形態と同様である。
図１９は、本実施の形態における磁壁ＤＷの移動を説明するための平面図である。例として、データ“１”からデータ“０”への遷移の場合を説明する。スピン電子が注入されると、磁壁ＤＷが存在する境界Ｂ１から磁化反転が開始する。よって、境界Ｂ１近傍の磁化反転領域１１の磁化方向が、＋Ｘ方向から−Ｘ方向に反転する。すると、磁化反転領域１１中に、磁化方向が−Ｘ方向に反転した領域と、未だ＋Ｘ方向のままの領域が存在することになる。すなわち、磁化反転領域１１中に新たな磁壁ＤＷ’が現れる。この時、境界Ｂ１には磁壁ＤＷが存在したままである。
更にスピン電子が注入されると、上述の磁壁ＤＷ’が、磁化反転領域１１中を−Ｘ方向に移動していく。そして、磁壁ＤＷ’は、磁化反転領域１１の他端に到達すると、消滅する。このように、本実施の形態によれば、磁壁ＤＷが境界Ｂ１に存在したままで、磁壁ＤＷ’が磁化反転領域１１を通り抜ける。これにより、磁化反転領域１１の磁化方向が反転する。データ“０”からデータ“１”への遷移の場合も同様である。
本実施の形態によれば、磁壁ＤＷをトラップする場所を２箇所設ける必要がない。１つの磁化固定領域１２で磁化反転が実現される。従って、メモリセルの微細化が可能となる。これは、ＭＲＡＭ６０の大容量化の観点から好ましい。
４−３．変形例
ピン層３０は、フリー層１０と同じ平面形状を有している必要はない。図２０に示されるように、ピン層３０は、磁化反転領域１１、磁化固定領域１２、及び境界Ｂ１の一部だけを覆っていてもよい。この場合、書き込み電流の総量を低減することができる。また、磁化固定領域１２を流れる書き込み電流を小さくすることができる。
また、ビット線方向に並ぶ複数の磁気抵抗素子１のそれぞれのフリー層１０の電位は共通であるため、それらフリー層１０を連結させることができる。例えば、各磁気抵抗素子１のフリー層１０がＴ字形状を有し、且つ、ピン層３０がフリー層１０の一部だけを覆う場合、図２１に示されるような配置が可能である。図２１では、ビット線方向に隣接する磁気抵抗素子１間で、磁化固定領域１２が共通化されている。これにより、メモリセルの集積度が向上する。
５．第５の実施の形態
５−１．構造
第１の実施の形態と第２の実施の形態との関係と同様に、第４の実施の形態におけるピン層３０を複数の磁性体に分割することができる。図２２は、本発明の第５の実施の形態に係る磁気抵抗素子１の構造を示す平面図である。本実施の形態において、第４の実施の形態と同じ構成には同じ符号が付され、重複する説明は適宜省略される。
本実施の形態によれば、ピン層３０は、複数の磁性体に分割される。例えば図２２において、ピン層３０は、第１の磁性体３０−１と第２の磁性体３０−２から構成されている。第１の磁性体３０−１は、フリー層１０の磁化反転領域１１の一部にオーバーラップしている。第２の磁性体３０−２は、磁化反転領域１１と磁化固定領域１２との境界Ｂ１にオーバーラップしている。第１の磁性体３０−１は、境界Ｂ１とオーバーラップしていない。
第１の磁性体３０−１と第２の磁性体３０−２と間には、ギャップ３１が形成されている。ギャップ３１の幅は、例えば０．２５μｍ程度である。磁壁ＤＷ’に連続的にスピン電子が供給されるように、磁壁ＤＷ’の延在方向とギャップ３１の延在方向は異なっていることが好ましい。
本実施の形態に係る磁気抵抗素子１の断面構造や製造方法は、第２の実施の形態と同様である。
５−２．回路構成及び動作
図２３は、本実施の形態に係るＭＲＡＭ６０の回路構成を概略的に示している。本実施の形態に係る回路構成は、図１３で示された第２の実施の形態に係る回路構成とほぼ同様である。但し、第２選択トランジスタＴＲ２は、第２の磁性体３０−２につながる第２上部配線５５−２だけに接続されている。つまり、第２の磁性体３０−２だけが、第２選択トランジスタＴＲ２を介して第３ビット線ＢＬ３に接続されている。他の回路構成は、第２の実施の形態と同様である。
データ書き込み動作は、第２の実施の形態と同様である。書き込み電流は、フリー層１０と第１、第２の磁性体３０−１、３０−２の全てとの間に流れる。磁壁ＤＷ’は、第１の磁性体３０−１で覆われた領域と第２の磁性体３０−２で覆われた領域との間で受け渡される。
データ読み出し動作は、第２の実施の形態と同様である。読み出し電流は、フリー層１０と第１の磁性体３０−１との間だけを流れ、境界Ｂ１に重なる第２の磁性体３０−２には流れない。つまり、境界Ｂ１で安定している磁壁ＤＷと第２の磁性体３０−２との間でスピントランスファーは発生しない。このため、データ読み出し時の誤書き込みが抑制される。また、第４の実施の形態と比較して、読み出し電流をより大きくすることができる。その場合、磁気抵抗素子１の抵抗値を小さくしても十分にデータをセンスできる。従って、磁気抵抗素子１のサイズを縮小することも可能である。
尚、本実施の形態においても、図２１で示されたような複数の磁気抵抗素子１の配置が可能である。また、図１７で示されたようなＭＲＡＭ６０の回路構成も可能である。
６．第６の実施の形態
図２４は、第６の実施の形態に係る磁気抵抗素子１のフリー層１０の平面形状を示している。第１の実施の形態において、フリー層１０はＵ字形状を有していたが、本実施の形態では、フリー層１０は直線形状を有している。具体的には、磁化固定領域１２は磁化反転領域１１の一端Ｂ１に接続され、磁化固定領域１３は磁化反転領域１１の他端Ｂ２に接続されている。磁化反転領域１１、磁化固定領域１２、１３の磁化容易軸は、全てＸ方向に沿っている。
磁化固定領域１２、１３の磁化は、Ｘ方向に沿って逆向きに固定される。図２４では、磁化固定領域１２の磁化方向は＋Ｘ方向に固定され、磁化固定領域１３の磁化方向は−Ｘ方向に固定されている。磁化反転領域１１の磁化方向が−Ｘ方向の場合（データ“０”）、磁壁ＤＷが、磁化反転領域１１と磁化固定領域１２との境界Ｂ１に形成される。一方、磁化反転領域１１の磁化方向が＋Ｘ方向の場合（データ“１”）、磁壁ＤＷが、磁化反転領域１１と磁化固定領域１３との境界Ｂ２に形成される。
データ書き込み時、磁壁ＤＷは、書き込み電流の方向に応じて、境界Ｂ１とＢ２との間を移動する。磁壁ＤＷのエネルギーが境界Ｂ１、Ｂ２で極小となるように、境界Ｂ１、Ｂ２の位置にくびれ部１５が設けてある。つまり、境界Ｂ１、Ｂ２での磁化反転領域１１の断面積は、境界Ｂ１、Ｂ２間での断面積より小さい。これにより、磁壁ＤＷが境界Ｂ１とＢ２において安定化する。
ピン層３０（図示されない）は、少なくとも磁化反転領域１１の一部と境界Ｂ１、Ｂ２にオーバーラップするように形成される。例えば、ピン層３０の平面形状は、図２４で示されたフリー層１０の平面形状とほぼ同じである。
本実施の形態に係る磁気抵抗素子１の断面構造や製造方法は、第１の実施の形態と同様である。尚、磁化固定領域１２、１３の磁化方向の固定は、例えば、磁性体を用いた静磁結合や交換結合により実現される。あるいは、次の方法でも実現される。素子の形成後、フリー層１０全体に対して、その延在方向（例えば＋Ｘ方向）に着磁を行う。次に、一方の磁化固定領域１３だけにスピン注入を行い、その磁化固定領域１３の磁化を−Ｘ方向に反転させる。磁化固定領域１３だけにスピン注入を行うための手段としては、様々考えられる。例えば、磁化固定領域１３にオーバーラップするように、磁化固定処理用のピン層が独立して設けられるとよい。その磁化固定処理用のピン層と磁化固定領域１３との間に電流を流すことにより、磁化固定領域１３の磁化を反転させ、磁壁ＤＷを形成することができる。
また、本実施の形態に係るＭＲＡＭ６０の回路構成は、図８で示された第１の実施の形態に係る回路構成と同様である。書き込み動作や読み出し動作も、第１の実施の形態と同様である。
図２５は、本実施の形態に係る磁気抵抗素子１の変形例を示す平面図である。図２５において、ピン層３０は、磁化反転領域１１、磁化固定領域１２、１３、境界Ｂ１、Ｂ２の一部だけを覆っている。この場合、磁化固定領域１２、１３を流れる書き込み電流を小さくすることができる。また、図２５に示されるように、複数の磁気抵抗素子１のそれぞれのフリー層１０を連結させることもできる。その場合、隣接する磁気抵抗素子１間で、磁化固定領域１２あるいは磁化固定領域１３が共通化される。これにより、メモリセルの集積度が向上する。
７．第７の実施の形態
第１の実施の形態と第２の実施の形態との関係と同様に、第６の実施の形態におけるピン層３０を複数の磁性体に分割することができる。図２６は、本発明の第７の実施の形態に係る磁気抵抗素子１の構造を示す平面図である。本実施の形態において、第６の実施の形態と同じ構成には同じ符号が付され、重複する説明は適宜省略される。
本実施の形態によれば、ピン層３０は、複数の磁性体に分割される。例えば図２６において、ピン層３０は、第１の磁性体３０−１、第２の磁性体３０−２、及び第３の磁性体３０−３から構成されている。第１の磁性体３０−１は、フリー層１０の磁化反転領域１１の一部にオーバーラップしている。第２の磁性体３０−２は、磁化反転領域１１と磁化固定領域１２との境界Ｂ１にオーバーラップしている。第３の磁性体３０−３は、磁化反転領域１１と磁化固定領域１３との境界Ｂ２にオーバーラップしている。第１の磁性体３０−１は、境界Ｂ１、Ｂ２とオーバーラップしていない。
第１の磁性体３０−１と第２の磁性体３０−２と間には、ギャップ３１が形成されている。また、第１の磁性体３０−１と第３の磁性体３０−３との間にも、ギャップ３１が形成されている。ギャップ３１の幅は、例えば０．２５μｍ程度である。磁壁ＤＷに連続的にスピン電子が供給されるように、磁壁ＤＷの延在方向とギャップ３１の延在方向は異なっていることが好ましい。
本実施の形態に係る磁気抵抗素子１の断面構造や製造方法は、第２の実施の形態と同様である。また、本実施の形態に係るＭＲＡＭ６０の回路構成は、第２の実施の形態あるいは第３の実施の形態に係る回路構成と同様である。書き込み動作や読み出し動作も、第２の実施の形態あるいは第３の実施の形態と同様である。
８．第８の実施の形態
フリー層１０の磁化固定領域の磁化方向は、既出の実施の形態で示されたものに限られない。例えば、図２７に示されるように、フリー層１０の磁化固定領域１２の磁化は、Ｚ方向に沿って固定されていてもよい。また、図２８に示されるように、磁化固定領域１２の磁化は、Ｙ方向に沿って固定されていてもよい。この場合、磁化方向が＋Ｘ方向あるいは−Ｘ方向である磁化反転領域１１に、磁化方向がＸ方向と異なる磁化固定領域１２が接する。これらの磁気的結合により、磁化反転領域１１の一端、すなわち、磁化反転領域１１と磁化固定領域１２との境界Ｂ１に磁壁ＤＷが形成される。尚、図２７及び図２８で示された例では、既出の第４や第５の実施の形態と同様に、磁壁ＤＷは、境界Ｂ１に定常的に存在する。回路構成や動作は、第４や第５の実施の形態と同様である。
９．第９の実施の形態
以上に説明された実施の形態において、フリー層１０やピン層３０として、面内磁化膜の代わりに、垂直磁化膜が用いられてもよい。垂直磁化膜は垂直磁気異方性を有しており、その磁化容易軸は膜面に対して垂直である。
図２９は、フリー層１０及びピン層３０として垂直磁化膜が用いられている例を示している。フリー層１０の磁化反転領域１１の磁化容易軸方向は、Ｚ方向に平行である。つまり、磁化反転領域１１の磁化は、＋Ｚ方向あるいは−Ｚ方向に向くことが許される。一方、ピン層３０の磁化方向は、磁化反転領域１１の磁化容易軸方向（Ｚ方向）と平行に固定される。例えば図２９に示されるように、ピン層３０の磁化方向は、＋Ｚ方向に固定される。磁化反転領域１１の磁化方向が＋Ｚ方向の場合（平行状態）は、データ“０”に対応付けられる。一方、磁化反転領域１１の磁化方向が−Ｚ方向の場合（反平行状態）は、データ“１”に対応付けられる。
更に、フリー層１０は、磁壁ＤＷを有している。具体的には、フリー層１０は、磁化反転領域１１に加えて、磁化固定領域１２、１３を有している。図２９では、磁化固定領域１２の磁化方向は−Ｚ方向に固定され、磁化固定領域１３の磁化方向は＋Ｚ方向に固定されている。従って、磁化反転領域１１の磁化方向が＋Ｚ方向の場合（データ“０”）、磁壁ＤＷが、磁化反転領域１１と磁化固定領域１２との境界Ｂ１に形成される。一方、磁化反転領域１１の磁化方向が−Ｚ方向の場合（データ“１”）、磁壁ＤＷが、磁化反転領域１１と磁化固定領域１３との境界Ｂ２に形成される。
尚、図２９で示される構造は、既出の第１〜第３、第６、第７の実施の形態に適用可能である。回路構成や動作は、第１〜第３、第６、第７の実施の形態と同様である。
また、フリー層１０の磁化固定領域の磁化方向は、図２９で示されたものに限られない。例えば、図３０に示されるように、フリー層１０の磁化固定領域１２の磁化は、Ｘ方向に沿って固定されていてもよい。また、図３１に示されるように、磁化固定領域１２の磁化は、Ｙ方向に沿って固定されていてもよい。この場合、磁化方向が＋Ｚ方向あるいは−Ｚ方向である磁化反転領域１１に、磁化方向がＺ方向と異なる磁化固定領域１２が接する。これらの磁気的結合により、磁化反転領域１１の一端、すなわち、磁化反転領域１１と磁化固定領域１２との境界Ｂ１に磁壁ＤＷが形成される。尚、図３０及び図３１で示された例では、既出の第４や第５の実施の形態と同様に、磁壁ＤＷは、境界Ｂ１に定常的に存在する。回路構成や動作は、第４や第５の実施の形態と同様である。
１０．第１０の実施の形態
図３２は、第１０の実施の形態に係る磁気抵抗素子１の平面構造及び断面構造の一例を示している。断面構造としては、図中の線Ａ−Ａ’に沿ったものが示されている。
本実施の形態によれば、ピン層３０とフリー層１０として垂直磁化膜（垂直磁化磁性体）が用いられる。また、既出の第５の実施の形態と同様に、ピン層３０は複数の磁性体に分割される。例えば、図３２において、ピン層３０は、第１の磁性体３０−１と第２の磁性体３０−２から構成されている。第１の磁性体３０−１は、フリー層１０の磁化反転領域１１の一部にオーバーラップしている。第２の磁性体３０−２は、磁化反転領域１１と磁化固定領域１２との境界Ｂ１にオーバーラップしている。第１の磁性体３０−１は、境界Ｂ１とオーバーラップしていない。
フリー層１０は、楕円形状のように、両端が細く、中央が太く、太さがなだらかに変化する形状をしている。第２の磁性体３０−２は、フリー層１０のもっとも太い部分にオーバーラップしている。
次に、図３２の断面図を参照して製造方法を説明する。トランジスタ、配線等が形成された半導体基板上の層間絶縁膜２００の一部に、配線２０１が形成される。次に、Ｔａ膜２０２（５ｎｍ）、反強磁性体としてのＰｔＭｎ膜２０３（２０ｎｍ）、及び磁性体としてのＣｏＦｅ膜２０４（３０ｎｍ）が成膜される。温度２７５℃、時間３０分、外部磁界１Ｔ程度の条件下でアニール処理が実施され、ＣｏＦｅ膜２０４の磁化方向がＹ方向に設定される。その後、膜２０２〜２０４が、一辺０．３μｍの四角形状にパターニングされる。全面に層間絶縁膜としてのＳｉＮ膜２０５（８０ｎｍ）が成膜された後、ＣＭＰが実施され、ＣｏＦｅ膜２０４の表面が露出する。
次に、Ｔａ膜２０６（０．４ｎｍ）が形成される。更に、垂直磁化フリー層１０としてのＣｏＰｔ膜２０７（２ｎｍ）、非磁性体層２０としてのＭｇＯ膜２０８（１ｎｍ）、垂直磁化ピン層３０としてのＣｏＰｔ膜２０９（２０ｎｍ）、及びＴａ膜２１０（５０ｎｍ）が、スパッタリング法で成膜される。続いて、レジストマスクを用いて、Ｔａ膜２１０が垂直磁化ピン層３０の所望の形状に加工される。レジストマスクが除去された後、Ｔａ膜２１０をマスクとして用いることにより、ＣｏＰｔ膜２０９が加工される。その結果、第１の磁性体３０−１と第２の磁性体３０−２が形成される。
次に、全面にＳｉＮ膜２１１（３０ｎｍ）がＣＶＤ法で形成される。続いて、フォトリソグラフィ技術により、ＳｉＮ膜２１１、ＭｇＯ膜２０８、ＣｏＰｔ膜２０７、及びＴａ膜２０６が、垂直磁化フリー層１０の所望の形状に加工される。
その後、層間絶縁膜としてＳｉＯ２膜２１２が成膜される。そのＳｉＯ２膜２１２中に、第１の磁性体３０−１と第２の磁性体３０−２のそれぞれにつながるビアが形成され、それぞれのビアにＣｕプラグ２１３が形成される。更に、それぞれのＣｕプラグ２１３上に、上部配線２１４が形成される。最後に、室温で、＋Ｚ方向の１Ｔ程度の磁界が印加され、垂直磁化ピン層３０としてのＣｏＰｔ膜２０９の磁化方向が＋Ｚ方向に設定される。
このようにして、磁気抵抗素子１が形成される。本実施の形態によれば、磁性体膜であるＣｏＦｅ膜２０４と垂直磁化フリー層１０としてのＣｏＰｔ膜２０７との磁気的結合により、位置Ｂ１に磁壁ＤＷが形成される。つまり、ＣｏＦｅ膜２０４によって垂直磁化フリー層１０に磁化固定領域１２が形成され、磁化反転領域１１と磁化固定領域１２との境界Ｂ１に磁壁ＤＷが形成される。
本実施の形態における回路構成は、第５の実施の形態と同様である。データ書き込みは、書き込み電流をフリー層１０と第２の磁性体３０−２との間に流すことにより行われる。磁壁ＤＷは、第２の磁性体３０−２で覆われた領域を移動し、フリー層１０のもっとも太い部分を越える。その先はフリー層１０が細くなる一方なので、磁壁ＤＷは磁壁形成エネルギーが低くなるフリー層端部に向かって進み、消滅する。このようにして、磁化反転領域１１の磁化方向が変化する。この間、第１の磁性体３０−１には書き込み電流は流されない。本実施の形態では、第５の実施の形態と同様に、境界Ｂ１に磁壁ＤＷが残る。書き込み電流の極性を変えることで、磁化方向を制御でき、データを書き分けることができる。データ読みだしは、第５の実施の形態と同様である。
尚、本実施の形態において、ＣｏＦｅ膜２０４の磁化方向は、Ｙ方向と平行であってもよいし、Ｘ方向と平行であってもよい。また、ＣｏＦｅ膜２０４は、複数層の磁性体から構成されてもよい。あるいは、ＣｏＦｅ膜２０４は、Ｒｕなどの非磁性体を介して互いに反強磁性結合する複数の磁性体からなる構造を有していてもよい。この場合、複数の磁性体層の厚さを調整することにより、ＣｏＦｅ膜２０４の磁化量が全体として相殺することができる。つまり、ＣｏＦｅ膜２０４の端部からの漏れ磁場を相殺し、データ記憶部への漏れ磁場の影響を抑制することができる。
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

Claims (20)

  1. 磁気抵抗素子と、
    前記磁気抵抗素子に電流を供給する電流供給部と
    を備え、
    前記磁気抵抗素子は、
    磁化方向が反転可能な第１領域を含む第１磁性体層と、
    磁化方向が前記第１領域の磁化容易軸方向と平行に固定される第２磁性体層と、
    前記第１磁性体層と前記第２磁性体層に挟まれた非磁性体層と
    を有し、
    前記第１磁性体層は、前記電流供給部による書き込み電流の供給が停止している間も磁壁を有しており、
    前記第１磁性体層の前記第１領域の少なくとも一端には、前記磁壁が形成され、
    前記第２磁性体層は、前記第１領域の少なくとも一部と前記一端の少なくとも一部にオーバーラップするように形成され、
    前記電流供給部は、前記第１領域の磁化方向を反転させる際、前記第１領域の前記少なくとも一部と前記一端の前記少なくとも一部にスピン電子が供給されるように、前記第１磁性体層と前記第２磁性体層との間に書き込み電流を流す
    磁気ランダムアクセスメモリ。
  2. 請求項１に記載の磁気ランダムアクセスメモリであって、
    前記第１磁性体層は更に、前記第１領域の一端に接続された第２領域を含み、
    前記第２領域の磁化方向は固定され、
    前記磁壁は、前記第１領域と前記第２領域との境界に定常的に形成される
    磁気ランダムアクセスメモリ。
  3. 請求項２に記載の磁気ランダムアクセスメモリであって、
    前記第１磁性体層の断面積は、前記境界から前記第１領域の所定の位置まで連続的に増加する
    磁気ランダムアクセスメモリ。
  4. 請求項２又は３に記載の磁気ランダムアクセスメモリであって、
    前記第２磁性体層は、前記第１領域と前記境界にオーバーラップするように形成される
    磁気ランダムアクセスメモリ。
  5. 請求項２又は３に記載の磁気ランダムアクセスメモリであって、
    前記第２磁性体層は、複数の磁性体を含み、
    前記複数の磁性体は、
    前記第１領域の一部にオーバーラップする第１の磁性体と、
    前記境界にオーバーラップする第２の磁性体と
    を含む
    磁気ランダムアクセスメモリ。
  6. 請求項５に記載の磁気ランダムアクセスメモリであって、
    前記第１領域の磁化方向を反転させる際、前記電流供給部は、前記第１磁性体層と前記第１の磁性体及び前記第２の磁性体の全てとの間に前記書き込み電流を流し、
    前記磁気抵抗素子の抵抗値を検出する際、前記電流供給部は、前記第１磁性体層と前記第１の磁性体との間だけに読み出し電流を流す
    磁気ランダムアクセスメモリ。
  7. 請求項２乃至６のいずれか一項に記載の磁気ランダムアクセスメモリであって、
    前記第１領域と前記第２領域は、前記境界において直交する
    磁気ランダムアクセスメモリ。
  8. 請求項７に記載の磁気ランダムアクセスメモリであって、
    更に、前記磁気抵抗素子と同じ構造を有する他の磁気抵抗素子を備え、
    前記磁気抵抗素子の前記第２領域と前記他の磁気抵抗素子の前記第２領域は共通である
    磁気ランダムアクセスメモリ。
  9. 請求項１に記載の磁気ランダムアクセスメモリであって、
    前記第１磁性体層は更に、
    前記第１領域の一端に接続された第２領域と、
    前記第１領域の他端に接続された第３領域と
    を含み、
    前記第２領域及び前記第３領域の磁化方向は固定され、
    前記磁壁は、前記第１領域と前記第２領域との第１境界あるいは前記第１領域と前記第３領域との第２境界に形成され、且つ、前記第１境界と前記第２境界との間を移動する
    磁気ランダムアクセスメモリ。
  10. 請求項９に記載の磁気ランダムアクセスメモリであって、
    前記境界での前記第１領域の断面積は、前記境界以外での前記第１領域の断面積より小さい
    磁気ランダムアクセスメモリ。
  11. 請求項９又は１０に記載の磁気ランダムアクセスメモリであって、
    前記第２磁性体層は、前記第１領域と前記境界にオーバーラップするように形成される
    磁気ランダムアクセスメモリ。
  12. 請求項９又は１０に記載の磁気ランダムアクセスメモリであって、
    前記第２磁性体層は、複数の磁性体を含み、
    前記複数の磁性体は、
    前記第１領域の一部にオーバーラップする第１の磁性体と、
    前記第１領域と前記第２領域との境界にオーバーラップする第２の磁性体と、
    前記第１領域と前記第３領域との境界にオーバーラップする第３の磁性体と
    を含む
    磁気ランダムアクセスメモリ。
  13. 請求項１２に記載の磁気ランダムアクセスメモリであって、
    前記第１領域の磁化方向を反転させる際、前記電流供給部は、前記第１磁性体層と前記第１の磁性体、前記第２の磁性体及び前記第３の磁性体の全てとの間に前記書き込み電流を流し、
    前記磁気抵抗素子の抵抗値を検出する際、前記電流供給部は、前記第１磁性体層と前記第１の磁性体との間だけに読み出し電流を流す
    磁気ランダムアクセスメモリ。
  14. 請求項９乃至１３のいずれか一項に記載の磁気ランダムアクセスメモリであって、
    前記第１磁性体層の前記第１領域、前記第２領域、及び前記第３領域は、Ｕ字形状に配置される
    磁気ランダムアクセスメモリ。
  15. 請求項１４に記載の磁気ランダムアクセスメモリであって、
    更に、前記磁気抵抗素子と同じ構造を有する他の磁気抵抗素子を備え、
    前記磁気抵抗素子の前記第２領域と前記他の磁気抵抗素子の前記第２領域は共通である
    磁気ランダムアクセスメモリ。
  16. 請求項１乃至１５のいずれか一項に記載の磁気ランダムアクセスメモリであって、
    前記第１磁性体層の前記第１領域の磁化方向は、前記第１磁性体層の面方向とほぼ平行である
    磁気ランダムアクセスメモリ。
  17. 請求項１乃至１５のいずれか一項に記載の磁気ランダムアクセスメモリであって、
    前記第１磁性体層の前記第１領域の磁化方向は、前記第１磁性体層の面方向とほぼ垂直である
    磁気ランダムアクセスメモリ。
  18. 請求項１乃至１７のいずれか一項に記載の磁気ランダムアクセスメモリであって、
    前記第１磁性体層に形成される前記磁壁が、前記第１磁性体層の面方向とほぼ平行な磁化方向の磁性体と前記第１磁性体層の面方向とほぼ垂直な磁化方向の磁性体との磁気的結合により形成される
    磁気ランダムアクセスメモリ。
  19. 請求項１８に記載の磁気ランダムアクセスメモリであって、
    前記第１磁性体層の面方向とほぼ平行な磁化方向の前記磁性体は、非磁性体を介して互いに反強磁性結合する複数の磁性体からなる構造を有する
    磁気ランダムアクセスメモリ。
  20. 請求項１９に記載の磁気ランダムアクセスメモリであって、
    前記第１磁性体層の面方向とほぼ平行な磁化方向の前記磁性体の磁化量が全体として相殺されている
    磁気ランダムアクセスメモリ。
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