JP2017059595A - 磁気メモリ - Google Patents

Abstract

【課題】集積度の向上が可能な磁気メモリを提供する。【解決手段】実施形態によれば、磁気メモリは、第１磁性層と導電層とを含む構造体と、第２、第３磁性層と、中間層と、第１、第２電極と、回路素子とを含む。第２磁性層と導電層との間に第１磁性層が配置される。中間層は、第１、第２磁性層との間に設けられる。第１電極は、構造体１の第１部分と電気的に接続される。第２電極は、構造体の第２部分と電気的に接続される。第３磁性層は、構造体と絶縁されてる。回路素子は、第１電極と接続された第１導電形の第１半導体層と、第２磁性層と電気的に接続された第１導電形の第２半導体層と、第１、第２半導体層と電気的に接続された第２導電形の第３半導体層とを含む。第３磁性層の少なくとも一部は、第１、第２部分を結ぶ方向に対して交差する方向において、第１、第２部分との間の領域の少なくとも一部と重なる。【選択図】図１

Description

本発明の実施形態は、磁気メモリに関する。

スピン軌道相互作用を起源とするトルクを用いた３端子型の磁気ランダムアクセスメモリ（ＭＲＡＭ:Magnetic Random Access Memory）が提案されている。磁気メモリにおいて、集積度の向上が望まれている。

特開２００４−２８８８４４号公報

本発明の実施形態は、集積度の向上が可能な磁気メモリを提供する。

本発明の実施形態によれば、磁気メモリは、第１磁性層と導電層とを含む構造体と、第２磁性層と、中間層と、第１電極と、第２電極と、第３磁性層と、回路素子とを含む。前記第２磁性層と前記導電層との間に前記第１磁性層が配置される。前記中間層は、前記第１磁性層と前記第２磁性層との間に設けられる。前記第１電極は、前記構造体の第１部分と電気的に接続される。前記第２電極は、前記構造体の第２部分と電気的に接続される。前記第３磁性層は、前記構造体と絶縁されて設けられる。前記回路素子は、前記第１電極と電気的に接続された第１導電形の第１半導体層と、前記第２磁性層と電気的に接続された第１導電形の第２半導体層と、前記第１半導体層および前記第２半導体層と電気的に接続された第２導電形の第３半導体層とを含む。前記第３磁性層の少なくとも一部は、前記第１部分と前記第２部分とを結ぶ方向に対して交差する方向において、前記第１部分と前記第２部分との間の領域の少なくとも一部と重なる。

第１実施形態に係る磁気メモリを示す模式的断面図である。 第１実施形態に係る磁気メモリの一部の特性を示す模式図である。 第１実施形態に係る磁気メモリの動作を示す模式図である。 第１実施形態に係る磁気メモリの動作を示す模式図である。 第１実施形態に係る磁気メモリの動作を示す模式図である。 図６（Ａ）〜図６（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図７（Ａ）〜図７（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図８（Ａ）〜図８（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図９（Ａ）〜図９（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図１０（Ａ）〜図１０（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図１１（Ａ）〜図１１（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図１２（Ａ）〜図１２（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図１３（Ａ）〜図１３（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図１４（Ａ）〜図１４（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図１５（Ａ）〜図１５（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図１６（Ａ）〜図１６（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図１７（Ａ）〜図１７（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図１８（Ａ）〜図１８（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図１９（Ａ）〜図１９（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図２０（Ａ）〜図２０（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図２１（Ａ）〜図２１（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図２２（Ａ）〜図２２（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 図２３（Ａ）〜図２３（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。 第３実施形態に係る磁気メモリを示す模式的断面図である。 第３実施形態に係る磁気メモリの動作を示す模式図である。 第３実施形態に係る磁気メモリの動作を示す模式図である。 第３実施形態に係る磁気メモリの動作を示す模式図である。 第３実施形態の第１変形例に係る磁気メモリを示す模式的断面図である。 第３実施形態に第２変形例に係る磁気メモリを示す模式的断面図である。 第３実施形態に第３変形例に係る磁気メモリを示す模式的断面図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、第１実施形態に係る磁気メモリを示す模式的断面図である。
図１に示すように、第１実施形態に係る磁気メモリ１００は、構造体１を含む。構造体１は、第１磁性層２と導電層３とを含む。構造体１の第１部分１ａ上には、第１電極４ａが設けられている。構造体１の第２部分１ｂ上には、第２電極４ｂが設けられている。第２部分１ｂは、第１部分１ａから離れている。図１の例では、第１部分１ａは第１磁性層２上にあるが、本実施形態において、第１部分１ａは、導電層３上にあってもよいし、第１磁性層２および導電層３上にあってもよい。第２部分１ｂは、導電層３上にあってもよいし、第１磁性層２および導電層３上にあってもよい。導電層３は、非磁性である。導電層３は、例えば、スピン軌道相互作用が大きい導電物を含む。このような導電物としては、例えば、タンタル（Ｔａ）およびプラチナ（Ｐｔ）を挙げることができる。

本明細書で、１つの方向をＸ方向とする。Ｘ方向に対して垂直な１つの方向をＹ方向とする。Ｘ方向及びＹ方向に対して直交する方向をＺ方向とする。
磁気メモリ１００は、例えば、半導体基板上に形成される。例えば、半導体基板の主面をＸＹ平面とする。図１においては、半導体基板は省略されている。

構造体１の第１磁性層２上には、絶縁層５が設けられている。第１磁性層２は、第１部分１ａと第２部分１ｂとの間の第３部分１ｃを有する。本実施形態では、絶縁層５は、第１磁性層２の第３部分１ｃ上に設けられている。絶縁層５上には第２磁性層６が設けられている。絶縁層５は、第１磁性層２と第２磁性層６とによって挟まれている。第１磁性層２、絶縁層５、および第２磁性層６は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を形成する。磁気メモリ１００のメモリセルＭＣは、第１磁性層２、絶縁層５、および第２磁性層６を含む。このようなメモリセルＭＣは、例えば、ＭＴＪ記憶素子である。

第２磁性層６は参照層である。参照層（第２磁性層６）の磁化の向きは、例えば、「上向き」か「下向き」かのいずれか１つの方向に固定されている。本実施形態では、参照層（第２磁性層６）の磁化の向きは上向き方向に固定されている。図１の例では、磁化の向きは、Ｚ方向に沿っている。実施形態において、磁化の方向は、Ｚ方向と交差しても良く、任意である。磁化の向きについて、便宜的に、「上向き」または「下向き」として、説明する。

第１磁性層２は磁気記録層である。磁気記録層（第１磁性層２）の磁化の向きＭは「上向き」か「下向き」のいずれか１つの方向に可変である。図１には磁化の向きＭが「上向き」の場合が示されている。磁気記録層（第１磁性層２）の磁化の向きＭが「上向き」、参照層（第２磁性層６）の磁化の向きが「上向き」である状態は平行状態である。平行状態はＭＴＪの抵抗値が低い。反対に、磁気記録層（第１磁性層２）の磁化の向きＭが「下向き」、参照層（第２磁性層６）の磁化の向きが「上向き」である状態は反平行状態である。反平行状態はＭＴＪの抵抗値が高い。メモリセルＭＣは、ＭＴＪの抵抗値に応じて情報（データ）を記録する。

構造体１の導電層３側には、第３磁性層７が設けられている。第３磁性層７の少なくとも一部は、第１部分１ａと第２部分１ｂとを結ぶ方向に対して交差する方向において、第１部分１ａと第２部分１ｂとの間の領域の少なくとも一部と重なる。第３磁性層７は、構造体１上に、構造体１から絶縁された状態で設けられる。第３磁性層７は、強磁性である。第３磁性層７の磁化の向きは、固定されている。本実施形態では、第３磁性層７の磁化の向きは、Ｘ方向に沿う。第３磁性層７は、第１磁性層（磁気記録層）２および導電層３に対してバイアス磁界Ｍｂｉａｓを与える。バイアス磁界Ｍｂｉａｓは、情報を書き込む際、第１磁性層２の磁化の向きを反転させるために利用される。第３磁性層７は、第１磁性層（磁気記録層）２に、例えば、平行状態から反平行状態に反転させやすくなる磁界を与える。導電層３に電流を流すと、導電層３中にスピン流が発生する。導電層３中にスピン流が発生すると、導電層３から第１磁性層（磁気記録層）２にスピンが注入される。導電層３から注入されたスピンが「上向き」か「下向き」かによって、第１磁性層（磁気記録層）２の磁化の向きＭが決定される。導電層３から注入されるスピンの向きは、導電層３に流す電流の向きで決定できる。磁気メモリ１００は、情報の書き込みに際し、導電層３から第１磁性層（磁気記録層）２にスピンを注入する。このような書き込み方式は、例えば、スピン注入方式である。

第１電極４ａは、第２電極４ｂに、並列回路１１０を介して接続される。並列回路１１０は、導電層３による第１抵抗部ｒ１と、第１磁性層２による第２抵抗部ｒ２とを含む。第１抵抗部ｒ１の抵抗値は、第２抵抗部ｒ２の抵抗値よりも低い。

磁気メモリ１００は、回路素子１２０を含む。回路素子１２０は、第１導電形の第１半導体層８、第１導電形の第２半導体層９、および第２導電形の第３半導体層１０を含む。第１半導体層８は、第１電極４ａと電気的に接続されている。第２半導体層９は、第２磁性層６と電気的に接続されている。第３半導体層１０は、第１半導体層８および第２半導体層９と電気的に接続されている。本実施形態では、第１半導体層８および第２半導体層９はｐ形であり、第３半導体層１０はｎ形である。第１半導体層８および第２半導体層９はダイオードのアノードである。第３半導体層１０はダイオードのカソードである。回路素子１２０は、ダイオードＤ１、Ｄ２を含む。ダイオードＤ１のカソードは、ダイオードＤ２のカソードに接続される。本実施形態では、ダイオードＤ１、Ｄ２のカソードどうしを接続しているが、ダイオードＤ１、Ｄ２のアノードどうしを接続するようにしてもよい。ダイオードＤ１、Ｄ２は、例えば、ツェナーダイオードである。

磁気メモリ１００は、第１配線１３０ａ、第２配線１３０ｂ、第１外部端子１４０ａ、および第２外部端子１４０ｂを含む。第１外部端子１４０ａは、第１配線１３０ａと電気的に接続されている。第１配線１３０ａは、第２磁性層６および第２半導体層９と電気的に接続されている。第２外部端子１４０ｂは、第２配線１３０ｂと電気的に接続されている。第２配線１３０ｂは、第２電極４ｂと電気的に接続されている。第１外部端子１４０ａおよび第２外部端子１４０ｂは、磁気メモリ１００の外部にある図示せぬ外部回路に接続可能な端子である。外部回路の一例は、磁気メモリ１００に対する情報読み出しおよび情報書き込み等を制御する制御装置を含む回路である。

以下、磁気メモリ１００の動作の例を説明する。
図２は、第１実施形態に係る磁気メモリの一部の特性を示す模式図である。
図２は、回路素子１２０の電流−電圧特性を示している。
図２に示すように、回路素子１２０は、正しきい値Ｖｔｈ、および負しきい値−Ｖｔｈを持つ。第１配線１３０ａと第２配線１３０ｂとの間に与えられる電圧を“配線間電圧Ｖ”とする。配線間電圧Ｖが“−Ｖｔｈ＜Ｖ＜Ｖｔｈ”の範囲にあり、かつ、“Ｖ＜|Ｖｔｈ|”であるとき、回路素子１２０には電流Ｉが流れない。

配線間電圧Ｖが“Ｖｔｈ≦Ｖ”であるとき、回路素子１２０には、第１配線１３０ａから第２配線１３０ｂに向かって電流Ｉが流れる。配線間電圧Ｖが“Ｖ≦−Ｖｔｈ”であるとき、回路素子１２０には、第２配線１３０ｂから第１配線１３０ａに向かって電流Ｉが流れる。

（読み出し動作）
読み出し動作は、配線間電圧Ｖｒを“Ｖｒ＜|Ｖｔｈ|”として行う。使用する外部端子は、例えば、第１外部端子１４０ａおよび第２外部端子１４０ｂである。読み出し動作のとき、第１外部端子１４０ａおよび第２外部端子１４０ｂに第１電位差が与えられる。配線間電圧Ｖｒは、第１電位差に基づいて、“Ｖｒ＜|Ｖｔｈ|”に設定される。

図３は、第１実施形態に係る磁気メモリの動作を示す模式図である。
図３は、磁気メモリ１００の読み出し動作Ｒ／Ｏを例示している。
図３には、第１配線１３０ａに正電位を与え、第２配線１３０ｂに第１配線１３０ａよりも低い電圧、例えば、接地電位（０Ｖ）を与えた場合が示されている。配線間電圧Ｖｒは“０Ｖ≦Ｖｒ＜Ｖｔｈ”とされる。この場合には、電流Ｉが、メモリセルＭＣを介して第１配線１３０ａから第２配線１３０ｂに向かって流れる。電流Ｉの値は、メモリセルＭＣの抵抗値に応じて変化する。メモリセルＭＣの抵抗値が低いと電流Ｉの値は大きくなり、メモリセルＭＣの抵抗値が高いと電流Ｉの値は小さくなる。メモリセルＭＣに記録されていた情報は、電流Ｉの値の大小に基づいて、例えば、“１”であるのか“０”であるのかが判断される。

磁気メモリ１００は、メモリセルＭＣの電圧降下を、配線間電圧Ｖｒよりも高くすることができる。この場合には、電流Ｉは流れない。メモリセルＭＣに記録されていた情報は、電流Ｉが流れるか流れないかに基づいて、例えば、“１”であるのか“０”であるのかが判断される。

図３に示した読み出し動作Ｒ／Ｏの例では、第２配線１３０ｂの電位を、第１配線１３０ａよりも低くした。しかしながら、第２配線１３０ｂの電位は、第１配線１３０ａよりも高くすることもできる。この場合には、電流Ｉが、メモリセルＭＣを介して第２配線１３０ｂから第１配線１３０ａに向かって流れる。具体的には、第２配線１３０ｂに正電位を与え、第１配線１３０ａに０Ｖを与える。あるいは、第２配線１３０ｂに０Ｖを与え、第１配線１３０ａに負電位を与える。この場合にも、情報が“１”であるのか“０”であるのかは、電流Ｉの値の大小、又は電流Ｉが流れるか流れないかに基づいて判断される。

（書き込み動作）
書き込み動作は、配線間電圧Ｖｗを、書き込む情報に応じて“Ｖｔｈ≦Ｖｗ”、又は“−Ｖｗ≦−Ｖｔｈ”として行う使用する外部端子は、例えば、第１外部端子１４０ａおよび第２外部端子１４０ｂである。書き込み動作のとき、第１外部端子１４０ａおよび第２外部端子１４０ｂに第２電位差が与えられる。配線間電圧Ｖｗは、第２電位差に基づいて、“Ｖｔｈ≦Ｖｗ”、又は“−Ｖｗ≦−Ｖｔｈ”に設定される。

図４は、第１実施形態に係る磁気メモリの動作を示す模式図である。
図４は、磁気メモリ１００の書き込み動作Ｗ／Ｏを例示している。図４には、配線間電圧Ｖｗを“Ｖｔｈ≦Ｖｗ”とする場合が示されている。
図４に示す状態は、例えば、第１配線１３０ａに正しきい値Ｖｔｈ以上の正電位を与え、第２配線１３０ｂに接地電位（０Ｖ）を与えることで得られる。電流Ｉは、回路素子１２０を介して第１配線１３０ａから第２配線１３０ｂに向かって流れる。この際、導電層３には、電流Ｉが第１電極４ａから第２電極４ｂに向かって流れる。これにより、導電層３から第１磁性層２にスピンが注入される。例えば、第１磁性層２の磁化の向きは「上向き」となり、メモリセルＭＣには平行状態に対応した情報が書き込まれる。

図５は、第１実施形態に係る磁気メモリの動作を示す模式図である。
図５は、磁気メモリ１００の書き込み動作Ｗ／Ｏを例示している。図５には、配線間電圧Ｖｗを“−Ｖｗ≦−Ｖｔｈ”とする場合が示されている。
図５に示す状態は、例えば、第１配線１３０ａに接地電位（０Ｖ）を与え、第２配線１３０ｂに正しきい値Ｖｔｈ以上の正電位を与えることで得られる。又は、図５に示す状態は、第１配線１３０ａに負しきい値−Ｖｔｈ以下の負電位を与え、第２配線１３０ｂに接地電位（０Ｖ）を与えることで得られる。電流Ｉは、回路素子１２０を介して第２配線１３０ｂから第１配線１３０ａに向かって流れる。この際、導電層３には、電流Ｉが第２電極４ａから第１電極４ａに向かって流れる。これにより、導電層３から第１磁性層２に図４に示した状態と逆向きのスピンが注入される。例えば、第１磁性層２の磁化の向きは「下向き」となり、メモリセルＭＣには反平行状態に対応した情報が書き込まれる。

磁気メモリ１００に読み出し動作Ｒ／Ｏをさせるとき、例えば、第１外部端子１４０ａおよび第２外部端子１４０ｂには第１電位差が与えられる。磁気メモリ１００は、第１電位差に基づいて、読み出し動作Ｒ／Ｏを行う。

磁気メモリ１００に書き込み動作Ｗ／Ｏをさせるときにも、例えば、第１外部端子１４０ａおよび第２外部端子１４０ｂに第２電位差が与えられる。磁気メモリ１００は、第２電位差に基づいて、書き込み動作Ｗ／Ｏを行う。

このため、磁気メモリ１００は、読み出し動作Ｒ／Ｏと書き込み動作Ｗ／Ｏとで、外部端子を使い分けなくてもよい。したがって、読み出し動作Ｒ／Ｏと書き込み動作Ｗ／Ｏとで外部端子を使い分ける磁気メモリに比較して、第１の実施形態に係る磁気メモリ１００は、外部端子数を削減できる。

第３磁性層７の少なくとも一部は、第１部分１ａと第２部分１ｂとを結ぶ方向に対して交差する方向において、第１部分１ａと第２部分１ｂとの間の領域の少なくとも一部と重なる。このため、磁気メモリ１００は、構造体１の第１部分１ａと第２部分１ｂとの間の第２磁性層２に、例えば、複数の情報を記録することができる。

さらに、第１配線１３０ａは、読み出し動作Ｒ／Ｏが行われるときだけでなく、書き込み動作Ｗ／Ｏが行われるときにも電位が与えられる。このため、メモリセルＭＣが集積されるメモリセルアレイにおいては、読み出し動作Ｒ／Ｏ用の配線と、書き込み動作Ｗ／Ｏ用の配線と、を別に設けなくてもよい。したがって、メモリセルアレイ内に、読み出し動作Ｒ／Ｏ用の配線と書き込み動作Ｗ／Ｏ用の配線とが設けられている磁気メモリに比較して、磁気メモリ１００は、メモリセルアレイの集積度を向上できる。

メモリセルＭＣには、より高いＴＭＲ比が求められる。これにより、磁気メモリ１００の設計・製造マージンが拡大する。高いＴＭＲ比を得るために、高抵抗状態と低抵抗状態とで抵抗値の差は拡大される。しかし、高抵抗状態における抵抗値を高めすぎると、書き込み動作Ｗ／Ｏ中にメモリセルＭＣに電流が流れ難くなり、メモリセルＭＣの書き込み特性が低下する。

このような事情に対して、磁気メモリ１００は、書き込み動作Ｗ／Ｏ中に、メモリセルＭＣに電流を流さない。このため、書き込み動作Ｗ／Ｏ中にメモリセルＭＣに電流を流す場合に比較して、書き込み特性を低下させずに、高抵抗状態における抵抗値を高めることができる。したがって、磁気メモリ１００においては、設計・製造マージンを拡大できる。

磁気メモリ１００においては、メモリセルＭＣの抵抗値に関わらずに、配線間電圧Ｖｗが、回路素子１２０の正しきい値Ｖｔｈ以上、又は負しきい値−Ｖｔｈ以上になれば、情報を書き込むことができる。このため、書き込み動作Ｗ／Ｏの際に与えられる配線間電圧Ｖｗで導通しないような値に、メモリセルＭＣの抵抗値を高めることが可能である。

このように、第１実施形態に係る磁気メモリ１００によれば、集積度の向上が可能な磁気メモリを提供できる。さらに、例えば、外部端子数の削減が可能となる。さらに、例えば、設計・製造マージンの拡大が可能となる。

（第２実施形態）
第２実施形態は、第１実施形態に係る磁気メモリ１００を、メモリセルアレイに集積する場合の一例に関する。
図６（Ａ）〜図２３（Ｃ）は、第２実施形態に係る磁気メモリの製造工程を示す模式図である。
図（Ａ）は平面図である。図（Ｂ）は図（Ａ）中のＢ−Ｂ断面に沿う断面図である。図（Ｃ）は、図（Ａ）中のＣ−Ｃ線に沿う断面図である。

図６（Ａ）〜図６（Ｃ）に示すように、第１絶縁膜５０は、図示せぬ基板、例えば、シリコン基板上に形成されている。第１絶縁膜５０上に、第１電極４ａとなる導電体を形成する。次いで、例えば、フォトリソグラフィ法を用いて、導電体をパターニングする。これにより、Ｙ方向に延びる第１電極４ａを、第１絶縁膜５０上に形成する。

図７（Ａ）〜図７（Ｃ）に示すように、第２絶縁膜５１を、第１絶縁膜５０および第１電極４ａ上に形成する。

図８（Ａ）〜図８（Ｃ）に示すように、第２絶縁膜５１上に、第２絶縁膜５１に対してエッチング選択性がとれる絶縁物を形成する。次いで、例えば、フォトリソグラフィ法を用いて、絶縁物をパターニングする。これにより、例えば、円筒状の第３絶縁膜５２を、第２絶縁膜５１上に形成する。第３絶縁膜５２は、第１電極４ａの上方に形成される。

図９（Ａ）〜図９（Ｃ）に示すように、強磁性層７ａを、第２絶縁膜５１および第３絶縁膜５２上に形成する。

図１０（Ａ）〜図１０（Ｃ）に示すように、強磁性層７ａを、異方性エッチングする。これにより、リング状の第３磁性層７を、第３絶縁膜５２の側壁上に形成する。

図１１（Ａ）〜図１１（Ｃ）に示すように、第４絶縁膜５３を、第２絶縁膜５１、第３絶縁膜５２、および第３磁性層７上に形成する。

図１２（Ａ）〜図１２（Ｃ）に示すように、例えば、フォトリソグラフィ法を用いて、第４絶縁膜５３をパターニングする。これにより、開孔部５４を、第４絶縁膜５３に形成する。開孔部５４は、第１電極４ａに対して形成される。第１電極４ａは、開孔部５４の底部において露出する。

図１３（Ａ）〜図１３（Ｃ）に示すように、第１導電形の半導体層８を、第２絶縁膜５１および第１電極４ａ上に形成する。第１導電形の半導体層８は、例えば、ｐ型シリコン層である。次いで、第２導電形の半導体層１０を、第１導電形の半導体層８上に形成する。第２導電形の半導体層１０は、例えば、ｎ型シリコン層である。次いで、第１導電形の半導体層９を、第２導電形の半導体層１０上に形成する。第１導電形の半導体層９は、例えば、ｐ型シリコン層である。

図１４（Ａ）〜図１４（Ｃ）に示すように、例えば、フォトリソグラフィ法を用いて、第１導電形の半導体層８、第２導電形の半導体層１０、および第１導電形の半導体層９をパターニングする。これにより、回路素子１２０を、第１電極４ａ上に形成する。

図１５（Ａ）〜図１５（Ｃ）に示すように、第５絶縁膜５５を、第１電極４ａ、第４絶縁膜５３、および回路素子１２０上に形成する。

図１６（Ａ）〜図１６（Ｃ）に示すように、第５絶縁膜５５上に、第２電極４ｂとなる導電体を形成する。次いで、例えば、フォトリソグラフィ法を用いて、導電体をパターニングする。これにより、Ｘ方向に延びる第２電極４ｂを、第５絶縁膜５５上に形成する。

図１７（Ａ）〜図１７（Ｃ）に示すように、例えば、フォトリソグラフィ法を用いて、第２電極４ｂ、第５絶縁膜５５、第４絶縁膜５３、第３絶縁膜５２、第２絶縁膜５１、第１電極４ａ、および第１絶縁膜５０をパターニングする。これにより、例えば、図１６（Ａ）〜図１６（Ｃ）に示した構造体に、メモリホール５６が形成される。メモリホール５６は、リング状の第３磁性層７の内側に形成される。メモリホール５６の内壁には、第２電極４ｂ、第５絶縁膜５５、第４絶縁膜５３、第３絶縁膜５２、第２絶縁膜５１、第１電極４ａ、および第１絶縁膜５０が露呈する。第３磁性層７は、メモリホール５６による空間に第３絶縁膜５２を介して向き合う。

図１８（Ａ）〜図１８（Ｃ）に示すように、導電層３を、第２電極４ｂおよび第５絶縁膜５５上に形成する。導電層３は、メモリホール５６の内壁上にも形成される。導電層３は、メモリホール５６内において、第２電極４ｂ、第５絶縁膜５５、第４絶縁膜５３、第３絶縁膜５２、第２絶縁膜５１、第１電極４ａ、および第１絶縁膜５０に接する。次いで、第１磁性層２を、導電層３上に形成する。

図１９（Ａ）〜図１９（Ｃ）に示すように、例えば、フォトリソグラフィ法を用いて、第１磁性層２および導電層３をパターニングする。これにより、磁性層２および導電層３を含む構造体１を、第２電極４ｂ上に形成する。構造体１は、１つのメモリホール５６に対して、例えば、１つ形成される。

図２０（Ａ）〜図２０（Ｃ）に示すように、例えば、斜め蒸着法（Oblique vapor deposition）を用いて、構造体１、第２電極４ｂ、および第５絶縁膜５５上に、絶縁層５および第２磁性層６を形成する。斜め蒸着法は、絶縁層５および第２磁性層６を形成するための蒸着材料５７を、図２０（Ａ）〜図２０（Ｃ）に示す構造体上に、Ｚ方向に対して傾けて照射する。これにより、絶縁層５および第２磁性層６は、メモリホール５６の内壁にも形成される。絶縁層５および第２磁性層６が、メモリホール５６の内壁に形成される深さは、蒸着材料５７の傾斜角度と、メモリホール５６の径とで自己整合的に決定される。したがって、絶縁層５および第２磁性層６は、エッチング工程を経ることなく、メモリホール５６の内壁の途中まで形成することができる。本実施形態では、蒸着材料５７の傾斜角度を、絶縁層５および第２磁性層６の端部が第４絶縁膜５３上に位置するように設定した。しかしながら、絶縁層５および第２磁性層６の端部は、第５絶縁膜５５、又は第３絶縁膜５２、又は第２絶縁膜５１上にあってもよい。さらに、斜め蒸着法を用いて絶縁層５および第２磁性層６を形成している間、図２０（Ａ）〜図２０（Ｃ）に示す構造体は回転される。このため、絶縁層５および第２磁性層６は、メモリホール５６の内壁を一周するように形成される。

図２１（Ａ）〜図２１（Ｃ）に示すように、例えば、フォトリソグラフィ法を用いて、絶縁層５および第２磁性層６をパターニングする。絶縁層５および第２磁性層６は、構造体１上から、構造体１上から回路素子１２０の上方にかけて残される。これにより、第１磁性層２、絶縁層５、および第２磁性層６を含むメモリセルＭＣが形成される。

図２２（Ａ）〜図２２（Ｃ）に示すように、例えば、フォトリソグラフィ法を用いて、第２磁性層６、絶縁層５、および第５絶縁膜５５をパターニングする。これにより、例えば、図２１（Ａ）〜（Ｃ）に示した構造体に、コンタクトホール５８が形成される。コンタクトホール５８は、回路素子１２０に対して形成される。コンタクトホール５８の底には、回路素子１２０の第２半導体層９が露呈する。

図２３（Ａ）〜図２３（Ｃ）に示すように、図２２（Ａ）〜図２２（Ｃ）に示した構造体上に、第１配線１３０ａとなる導電体膜を形成する。次いで、例えば、フォトリソグラフィ法を用いて、導電体膜をパターニングする。これにより、第１配線１３０ａを、第２磁性層６および第２半導体層９上に形成する。第１配線１３０ａは、コンタクトホール５８を介して第２磁性層６および第２半導体層９と電気的に接続される。第２配線１３０ｂは、図２３（Ａ）〜図２３（Ｃ）には図示されない箇所において、第２電極４ｂと電気的に接続されればよい。

図２３（Ａ）〜図２３（Ｃ）に示すように、第１の実施形態に係る磁気メモリ１００を、メモリセルアレイに集積する場合には、例えば、構造体１（構造体１の延在方向）をＺ方向に沿って設けることがよい。構造体１をＺ方向に沿って設けることで、構造体１をＸＹ平面に沿って設けた場合に比較して、メモリセルＭＣを、メモリセルアレイ内に、より高密度に集積することができる。構造体１をＺ方向に沿って設けるためには、例えば、Ｚ方向に延びるメモリホール５６をメモリセルアレイ内に設ける。構造体１は、例えば、メモリホール５６によって得られた空間の内部に設ける。構造体１は、例えば、メモリホール５６の内壁に沿う。したがって、構造体１はＺ方向に沿って設けられる。

第２実施形態に係る磁気メモリは、例えば、以下の構成を有する。
図２３（Ａ）〜図２３（Ｃ）に示すように、第１絶縁膜５０上には、第１電極４ａが設けられている。第１電極４ａ上には、第２絶縁膜５１が設けられている。第２絶縁膜５１上には、円筒状の第３絶縁膜５２が設けられている。円筒状の第３絶縁膜５２の側壁には、第３磁性層７が設けられている。第２絶縁膜５１、円筒状の第３絶縁膜５２、および第３磁性層７上には、第４絶縁膜５３が設けられている。第４絶縁膜５３、第３絶縁膜５２、第２絶縁膜５１には、開孔部５４が設けられている。開孔部５４は、第１電極４ａに達する。開孔部５４内には、回路素子１２０が設けられている。第４絶縁膜５３、第１電極４ａ、および回路素子１２０上には、第５絶縁膜５５が設けられている。第５絶縁膜５５上には、第２電極４ｂが設けられている。第２電極４ａ、第５絶縁膜５５、第４絶縁膜５３、第３絶縁膜５２、第２絶縁膜５１、第１電極４ａ、および第１絶縁膜５０には、メモリホール５６が設けられている。メモリホール５６の内壁には、構造体１が設けられている。構造体１は、第１磁性層２と導電層３とを含む。第１磁性層２上には、絶縁層５が設けられている。絶縁層５上には、第２磁性層６が設けられている。第２磁性層６、絶縁層５、および第５絶縁膜５５には、コンタクト孔５８が設けられている。コンタクト孔５８は、回路素子１２０の第１導電形の第２半導体層９に達する。コンタクト孔５８には、第１配線１３０ａが設けられている。

回路素子１２０は、第１導電形の第１半導体層８と、第１導電形の第２半導体層９と、第２導電形の第３半導体層１０とを含む。第１半導体層８は、第１電極１ａ上に設けられている。第１半導体層８は、例えば、第１電極１ａ上に直接に設けられることで、第１電極１ａと電気的に接続される。第３半導体層１０は、第１半導体層８上に設けられている。第２半導体層９は、第３半導体層１０上に設けられている。第３半導体層１０は、第１半導体層８および第２半導体層９と電気的に接続される。第２半導体層９は、第１配線１３０ａを介して第２磁性層６と電気的に接続される。

第１電極４ａは、メモリホール５６の内部において、構造体１の第１部分１ａと電気的に接続される。第２の実施形態においては、第１部分１ａはリング状である。第１部分１ａは導電層３に設定されている。第２電極４ｂは、メモリホール５６の内部において、構造体１の第２部分１ｂと電気的に接続される。第２の実施形態においては、第２部分１ｂはリング状である。第２部分１ｂは導電層３に設定されている。

第２実施形態に係る磁気メモリは、第１実施形態に係る磁気メモリ１００の構造体１を、メモリホール５６の内壁に沿って設ける。そして、第１電極４ａと構造体１との電気的接点、および第２電極４ｂと構造体１との電気的接点を、メモリホール５６の内部に設ける。導電層３に対してバイアス磁界Ｍｂｉａｓを与える第３磁性層７についても、メモリホール５６の内部に設ける。

第２実施形態によれば、第１実施形態に係る磁気メモリ１００を、メモリセルアレイ内に、より高密度に集積できる。

（第３実施形態）
第３実施形態は、第１実施形態に係る磁気メモリ１００を、磁壁移動メモリに適用する場合の一例に関する。
図２４は、第３実施形態に係る磁気メモリを示す模式的断面図である。

第３実施形態に係る磁気メモリ３００は、図１に示した磁気メモリ１００に対して、第３電極４ｃを、さらに設けた例である。第３電極４ｃは、構造体１の第３部分１ｃ上に設けられている。第３電極４ｃには、第３配線１３０ｃが電気的に接続されている。第３配線１３０ｃは、第３外部端子１４０ｃと電気的に接続されている。

第３電極４ｃを構造体１に有した磁気メモリ３００は、第１磁性層２を磁気記録層とする磁壁移動メモリとして使用できる。磁壁６０は、第１磁性層２中に、第１磁性層２中を横断するように生じる。磁壁６０を移動させる際には、少なくとも第１磁性層２中に、第２電極４ｂから第３電極４ｃに向かう第１シフト電流Ｉｓｆ１を流す。又は少なくとも第１磁性層２中に、第３電極４ｃから第２電極４ｂに向かう第２シフト電流Ｉｓｆ２を流す。第１シフト電流Ｉｓｆ１および第２シフト電流Ｉｓｆ２は、第１磁性層２中を磁壁６０を貫通して流れる。第１シフト電流Ｉｓｆ１を流した場合には、磁壁６０は、例えば、紙面右側にシフトする。第２シフト電流Ｉｓｆ２を流した場合には、磁壁６０は、例えば、紙面左側にシフトする。

第１磁性層２には、例えば、磁壁６０によって磁区６１が設定される。磁区６１は、第１磁性層２に複数設けられてもよい。１つの磁壁６０の左右で磁化の向きを変えるだけでもよい。この場合、絶縁層５の下方において、第１磁性層２中に生じた磁壁６０を、左側か右側かのいずれかにシフトさせる。これにより情報“１”、情報“０”を記憶することができる。

しかし、第１磁性層２に磁壁６０によって区切られた磁区６１を設定すると、例えば、２以上の複数の情報（データ）を、第１磁性層２に記録できる。図２４には、第１磁性層２に、４つの磁区６１ａ、６１ｂ、６１ｃ、および６１ｄを設定した例を示す。この場合、４つの情報を、第１磁性層２に記録できる。

磁気メモリ３００は、例えば、磁壁移動メモリである。磁気メモリ３００は、読み出しヘッド６２および書き込みヘッド６３を含む。
読み出しヘッド６２は、第１磁性層２、絶縁層５、および第２磁性層６を含む。第２磁性層６の磁化の向きは、第１実施形態と同様に固定されている。本実施形態では“上向き”に固定されている。

書き込みヘッド６３は、第１磁性層２、導電層３、および第３磁性層７を含む。第３磁性層７は、第１磁性層２の磁化の向きを反転させるためのバイアス磁界を、第１磁性層２および導電層３に与える。

以下、磁気メモリ３００の読み出し動作Ｒ／Ｏ、シフト動作、および書き込み動作Ｗ／Ｏの例を説明する。
（読み出し動作）
読み出し動作Ｒ／Ｏは、配線間電圧Ｖｒを“Ｖｒ＜|Ｖｔｈ|”として行う。

図２５は、第３実施形態に係る磁気メモリの動作を示す模式図である。
図２５は、磁気メモリ３００の読み出し動作Ｒ／Ｏを例示している。
図２５に示すように、読み出し動作Ｒ／Ｏは、第１実施形態に係る磁気メモリ１００と同様である。配線間電圧Ｖｒを“Ｖｒ＜|Ｖｔｈ|”とする。磁気記録層（第１磁性層２）に記録されていた情報は、読み出しヘッド６２に流れる電流Ｉの値の大小に応じて、例えば“１”であるのか“０”であるのかが判断される。あるいは読み出しヘッド６２に電流Ｉが流れるか流れないかで、例えば“１”であるのか“０”であるのかが判断される。使用する外部端子は、第１外部端子１４０ａおよび第２外部端子１４０ｂである。

（書き込み動作）
書き込み動作Ｗ／Ｏは、配線間電圧Ｖｗを、書き込む情報に応じて“Ｖｔｈ≦Ｖｗ”又は“−Ｖｗ≦−Ｖｔｈ”として行う。

図２６は、第３実施形態に係る磁気メモリの動作を示す模式図である。
図２６は、磁気メモリ３００の書き込み動作Ｗ／Ｏを例示している。
図２６に示すように、書き込み動作Ｗ／Ｏは、第１実施形態に係る磁気メモリ１００と同様である。配線間電圧Ｖｗを、書き込む情報に応じて“Ｖｔｈ≦Ｖｗ”又は“−Ｖｗ≦−Ｖｔｈ”とする。“Ｖｔｈ≦Ｖｗ”は、第１配線１３０ａの電位を第２配線１３０ｂよりも高くした場合である。“−Ｖｗ≦−Ｖｔｈ”は、第１配線１３０ａの電位を第２配線１３０ｂよりも低くした場合である。第２配線１３０ｂの電位を、例えば接地電位（例えば０Ｖ）に固定し、第１配線１３０ａの電位を、書き込む情報に応じて正電位又は負電位とする。あるいは第２配線１３０ｂの電位と第１配線１３０ａの電位とを、書き込む情報に応じて入れ換える。これにより、書き込みヘッド６３において、磁区６１ａ〜６１ｄのいずれかに導電層３からスピンが注入され、磁化の向きが決定される。磁化の向きは、導電層３に流れる電流Ｉの向きで決定される。

（シフト動作）
シフト動作は、配線間電圧Ｖｓｆを、情報をシフトさせる方向に応じて“Ｖｗ＜Ｖｓｆ”、又は“−Ｖｓｆ＜−Ｖｗ”として行う。配線間電圧Ｖｓｆは、第２配線１３０ｂと第３配線１３０ｃとの間の電圧である。使用する外部端子は、第２外部端子１４０ｂおよび第３外部端子１４０ｃである。例えば、シフト動作のとき、第２外部端子１４０ｂおよび第３外部端子１４０ｃに第３電位差が与えられる。配線間電圧Ｖｓｆは、第３電位差に基づいて、“Ｖｗ＜Ｖｓｆ”、又は“−Ｖｓｆ＜−Ｖｗ”に設定される。

図２７は、第３実施形態に係る磁気メモリの動作を示す模式図である。
図２７は、磁気メモリ３００のシフト動作Ｓ／Ｏを例示している。図２７には、配線間電圧Ｖｓｆを“Ｖｗ＜Ｖｓｆ”とする場合が示されている。
“Ｖｗ＜Ｖｓｆ”は、第３配線１３０ｃの電位を第２配線１３０ｂよりも高くした場合である。“−Ｖｓｆ＜−Ｖｗ”は、第３配線１３０ｃの電位を第２配線１３０ｂよりも低くした場合である。シフト動作Ｓ／Ｏでは、例えば、第２配線１３０ｂの電位を接地電位（例えば０Ｖ）に固定し、第３配線１３０ｃの電位を、情報をシフトさせる方向に応じて正電位又は負電位とする。あるいは第２配線１３０ｂの電位と第３配線１３０ｃの電位とを、情報をシフトさせる方向に応じて入れ換える。

“Ｖｗ＜Ｖｓｆ”のとき、第１シフト電流Ｉｓｆ１が、第３電極４ｃから第２電極４ｂに向かって、第１磁性層２および導電層３を介して流れる（図２７参照）。第１シフト電流Ｉｓｆ１が第１磁性層２に磁壁６０を貫通して流れることで、磁壁６０は、第３電極４ｃ側から第２電極４ｂ側へとシフトする。磁区６１ａ〜６１ｄは、第３電極４ｃから第２電極４ｂに向かってシフトする。

“−Ｖｓｆ＜Ｖｗ”のとき、逆向きの第２シフト電流Ｉｓｆ２が、第２電極４ｂから第３電極４ｃに向かって、第１磁性層２および導電層３を介して流れる（第２シフト電流Ｉｓｆ２は、特に図示せず）。第２シフト電流Ｉｓｆ２が第１磁性層２に磁壁６０を貫通して流れることで、磁壁６０は、第２電極４ｂ側から第３電極４ｃ側へとシフトする。磁区６１ａ〜６１ｄは、第２電極４ｂから第３電極４ｃに向かってシフトする。

配線間電圧Ｖｓｆおよび−Ｖｓｆは、例えば、パルス状に与えられる。配線間電圧Ｖｓｆおよび−Ｖｓｆがパルス状に与えられている間、第１シフト電流Ｉｓｆ１および第２シフト電流Ｉｓｆ２が流れる。磁壁は、第１シフト電流Ｉｓｆ１および第２シフト電流Ｉｓｆ２が流れている間、移動する。１パルスで磁壁６０が移動する距離は、例えば、磁区６１ａ〜６１ｄの１つ分の距離である。ただし、１パルスで磁壁６０が移動する距離は、これに限られることはない。

図２７には、読み出しヘッド６２および書き込みヘッド６３に磁区６１ｂがある場合が示されている。読み出しヘッド６２および書き込みヘッド６３に磁区６１ｂから磁区６１ｃをシフトさせたい場合には、例えば、配線間電圧Ｖｓｆの１パルスを、与える。これにより、読み出しヘッド６２および書き込みヘッド６３には、磁区６１ｃがシフトされる。読み出しヘッド６２および書き込みヘッド６３に磁区６１ｂから磁区６１ａをシフトさせたい場合には、例えば、配線間電圧−Ｖｓｆの１パルスを与える。これにより、読み出しヘッド６２および書き込みヘッド６３には、磁区６１ａがシフトされる。

シフト動作Ｓ／Ｏでは、磁区６１ａ〜６１ｄのうち、読み出したい情報を記録している磁区を、読み出しヘッド６２へシフトさせる。また、磁区６１ａ〜６１ｄのうち、情報を書き込みたい磁区を、書き込みヘッド６３にシフトさせる。

シフト動作Ｓ／Ｏの間、第１シフト電流Ｉｓｆ１、および第２シフト電流Ｉｓｆ２は、第１磁性層２だけでなく導電層３にも流れる。導電層３に電流が流れることは、書き込み動作Ｗ／Ｏと同様である。異なるところは、第１磁性層２において磁壁６０が移動しているか、停止しているかである。磁壁６０が移動していれば、導電層３に電流が流れたとしても、第１磁性層２へのスピン注入は抑制される。

言い換えれば、書き込み動作Ｗ／Ｏの間は、磁壁６０を停止させる。これにより、第１磁性層２へのスピン注入を促進する。シフト動作Ｓ／Ｏの間は、磁壁６０を移動させる。これにより、第１磁性層２へのスピン注入を抑制する。磁壁６０を停止させたままなのか、移動させるのかは、第１磁性層２に流す電流の大きさで制御できる。

このような第３実施形態に係る磁気メモリ３００によれば、情報の書き込み方式をスピン注入方式とした磁壁移動メモリ（以下スピン注入磁壁移動メモリという）が提供される。

磁気メモリ３００においても、読み出し動作Ｒ／Ｏが、第１外部端子１４０ａおよび第２外部端子１４０ｂに与えられた第１電位差に基づいて行われる。書き込み動作Ｗ／Ｏは、第１外部端子１４０ａおよび第２外部端子１４０ｂに与えられた第２電位差に基づいて行われる。このため、読み出し動作Ｒ／Ｏと書き込み動作Ｗ／Ｏとで、外部端子を使い分けなくてもよい。したがって、スピン注入磁壁移動磁気メモリの外部端子数を削減できる。

磁気メモリ３００は、第１実施形態と同様に、メモリセルアレイ内に書き込み専用の配線が不要である。したがって、スピン注入磁壁移動メモリにおいて、メモリセルアレイの集積度を向上できる。

磁気メモリ３００は、書き込み動作Ｗ／Ｏ中に読み出しヘッド６２に電流を流さない。このため、書き込み特性を低下させずに、読み出しヘッド６２のＭＴＪ素子の抵抗値を高めることができる。したがって、スピン注入磁壁移動メモリにおいて、その設計・製造マージンを拡大できる。

以下、第３実施形態の変形例について説明する。
（第３実施形態：第１変形例）
図２８は、第３実施形態の第１変形例に係る磁気メモリを示す模式的断面図である。
図２８に示すように、第１変形例に係る磁気メモリ３０１は、読み出しヘッド６２を、第１電極４ａと第３電極４ｃとの間の領域に設けた例である。絶縁層５は、構造体１のうち、構造体１の第４部分１ｄ上に設けられている。第４部分１ｄは、第１電極４ａと第３電極４ｃとの間にある。

このように、読み出しヘッド６２は、必ずしも第１電極４ａと第２電極４ｂとの間の領域に設けられなくてもよい。

（第３実施形態：第２変形例）
図２９は、第３実施形態の第２変形例に係る磁気メモリを示す模式的断面図である。
図２９に示すように、第２変形例に係る磁気メモリ３０２は、第１変形例に係る磁気メモリ３０１と同様に、読み出しヘッド６２を、第１電極４ａと第３電極４ｃとの間の領域に設けている。異なるところは、読み出しヘッド６２と第１電極４ａとの間の領域を、格納領域６４とすることである。格納領域６４は、シフト動作Ｓ／Ｏによって、複数の磁区６１ａ〜６１ｄがシフトされる領域である。このように、磁気メモリ３０２は、格納領域６４を含む。格納領域６４は、読み出しヘッド６２と第１電極４ａとの間に設けられている。

さらに、磁気メモリ３０２においては、書き込みヘッド６３が格納領域６４から離れた部分に設けられている。このため、読み出し動作Ｒ／Ｏ中は、複数の磁区６１ａ〜６１ｄが書き込みヘッド６３にシフトしてくることがない。このため、複数の磁区６１ａ〜６１ｄは、第３磁性層７の磁界の影響を受け難い。

書き込み動作Ｗ／Ｏ中には、複数の磁区６１ａ〜６１ｄは、書き込み領域６５にシフトしてくる。磁気メモリ３０２においては、書き込み領域６５は、第１電極４ａと第２電極４ｂとの間の領域に設定されている。

このように、格納領域６４を、読み出しヘッド６２と第１電極４ａとの間に設定するようにしてもよい。この場合、書き込みヘッド６３は、格納領域６４から離すようにすることが、情報保持の観点から好ましい。

（第３実施形態：第３変形例）
図３０は、第３実施形態の第３変形例に係る磁気メモリを示す模式的断面図である。
図３０に示すように、第３変形例に係る磁気メモリ３０３は、書き込みヘッド６３に含まれた第３磁性層７を、導電層３側に代えて、第１磁性層２側に設けた例である。

例えば、書き込みヘッド６３が、読み出しヘッド６２から離れて設けられている場合には、第３磁性層７は、第１磁性層２側に設けることができる。

実施形態によれば、集積度の向上が可能な磁気メモリを提供できる。

以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、磁気メモリに含まれた、第１磁性層２、導電層３、絶縁層５、第２磁性層６、および第３磁性層７などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することができる。本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施形態として上述した磁気メモリを基にして、当業者が適宜設計変更して実施し得る全ての磁気記憶素子および不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…構造体、 １ａ…第１部分、 １ｂ…第２部分、 １ｃ…第３部分、 １ｄ…第４部分、 ２…第１磁性層、 ３…導電層、 ４ａ…第１電極、 ４ｂ…第２電極、 ４ｃ…第３電極、 ５…絶縁層、 ６…第２磁性層、 ７…第３磁性層、 ７ａ…強磁性層、 ８…第１導電形の第１半導体層、 ９…第１導電形の第２半導体層、 １０…第２導電形の第３半導体層、 ５０…第１絶縁膜、 ５１…第２絶縁膜、 ５２…第３絶縁膜、 ５３…第４絶縁膜、 ５４…開孔部、 ５５…第５絶縁膜、 ５６…メモリホール、 ５７…蒸着材料、 ５８…コンタクトホール、 ６０…磁壁、 ６１ａ〜６１ｄ…磁区、 ６２…読み出しヘッド、 ６３…書き込みヘッド、 ６４…格納領域、 ６５…書き込み領域、 １００…磁気メモリ、 １１０…並列回路、 １２０…回路素子、 １３０ａ…第１配線、 １３０ｂ…第２配線、 １３０ｃ…第３配線、 １４０ａ…第１外部端子、 １４０ｂ…第２外部端子、 １４０ｃ…第３外部端子、 ３００…磁気メモリ、 ３０１…磁気メモリ、 ３０２…磁気メモリ、 ３０３…磁気メモリ、 ＭＣ…メモリセル、 ｒ１…第１抵抗部、 ｒ２…第２抵抗部、 Ｄ１…ダイオード、 Ｄ２…ダイオード

Claims (16)

1. 第１磁性層と導電層とを含む構造体と、
   第２磁性層であって、前記第２磁性層と前記導電層との間に前記第１磁性層が配置される、前記第２磁性層と、
   前記第１磁性層と前記第２磁性層との間に設けられた中間層と、
   前記構造体の第１部分と電気的に接続された第１電極と、
   前記構造体の第２部分と電気的に接続された第２電極と、
   前記構造体と絶縁されて設けられた第３磁性層と、
   回路素子であって、
   前記第１電極と電気的に接続された第１導電形の第１半導体層と、
   前記第２磁性層と電気的に接続された第１導電形の第２半導体層と、
   前記第１半導体層および前記第２半導体層と電気的に接続された第２導電形の第３半導体層とを含む、前記回路素子と、
   を備え、
   前記第３磁性層の少なくとも一部は、前記第１部分と前記第２部分とを結ぶ方向に対して交差する方向において、前記第１部分と前記第２部分との間の領域の少なくとも一部と重なる、磁気メモリ。
2. 前記導電層による第１抵抗部と、前記第１磁性層による第２抵抗部であって前記第１抵抗部と並列に接続された前記第２抵抗部と、を含む並列回路により、前記第１電極は、前記第２電極と接続された、請求項１記載の磁気メモリ。
3. 前記第１抵抗部の抵抗値は、前記第２抵抗部の抵抗値よりも低い、請求項２記載の磁気メモリ。
4. 前記導電層は、非磁性である、請求項１〜３のいずれか１つに記載の磁気メモリ。
5. 前記第３磁性層は、前記第１磁性層に磁界を加える、請求項１〜４のいずれか１つに記載の磁気メモリ。
6. 前記第２磁性層および前記第２半導体層と電気的に接続された第１配線と、
   前記第２電極と電気的に接続された第２配線と、
   をさらに備えた、請求項１〜５のいずれか１つに記載の磁気メモリ。
7. 前記回路素子は、正しきい値電圧Ｖｔｈおよび負しきい値電圧−Ｖｔｈを持ち、
   読み出し動作のとき、
   前記第１配線と前記第２配線との間の電圧Ｖｒは、
   Ｖｒ＜|Ｖｔｈ|
   であり、
   書き込み動作のとき、
   前記第１配線と前記第２配線との間の電圧Ｖｗは、
   Ｖｔｈ≦Ｖｗ、又は−Ｖｗ≦−Ｖｔｈ
   である、請求項６記載の磁気メモリ。
8. 第１外部端子と、
   第２外部端子と、
   をさらに備え、
   前記第１外部端子は、前記第１配線と電気的に接続され、
   前記第２外部端子は、前記第２配線と電気的に接続され、
   前記読み出し動作のとき、前記第１外部端子および前記第２外部端子に第１電位差が与えられ、
   前記書き込み動作のとき、前記第１外部端子および前記第２外部端子に第２電位差が与えられる、請求項７記載の磁気メモリ。
9. 前記構造体の第３部分と電気的に接続された第３電極をさらに備えた、請求項１〜８のいずれか１つに記載の磁気メモリ。
10. 前記第３電極と電気的に接続された第３配線をさらに備えた、請求項９記載の磁気メモリ。
11. 第１情報および第２情報が、前記第１磁性層に書き込まれる、請求項１０記載の磁気メモリ。
12. 前記第１磁性層は、第１磁区と、第２磁区とを含み、
    前記第１情報は前記第１磁区に書き込まれ、前記第２情報は前記第２磁区に書き込まれる、請求項１１記載の磁気メモリ。
13. 前記第１磁性層中を、前記第１磁区および前記第２磁区がシフトする、請求項１２記載の磁気メモリ。
14. 第３外部端子をさらに備え、
    前記第３外部端子は、前記第３配線と電気的に接続され、
    前記第１磁区および前記第２磁区の前記シフトの際に、前記第２外部端子および前記第３外部端子に第３電位差が与えられる、請求項１３記載の磁気メモリ。
15. 前記構造体は、前記第１電極と前記第３電極との間の領域を含み、
    前記第１磁区および前記第２磁区は、前記構造体の前記領域内をシフトする、請求項１３または１４に記載の磁気メモリ。
16. 前記構造体の前記領域は、前記第３磁性層から離れている、請求項１５記載の磁気メモリ。

Images