JP2010219098A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】可変抵抗素子の特性バラツキを低減することで、動作マージンを大きくすることが可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、メモリ領域に配置され、かつ抵抗値の変化に応じてデータを記憶し、かつ第１の配線ＳＬに一端が電気的に接続され、第２の配線に他端が電気的に接続された複数の可変抵抗素子２３と、メモリ領域に配置され、かつ可変抵抗素子２３と同じ材料からなり、かつ電気的に絶縁された複数のダミー素子２８とを含む。ＭＴＪ素子２３及びダミー素子２８を合わせた素子アレイは、格子状の密集パターンを有している。すなわち、ＭＴＪ積層膜を加工する際のレジストパターンを格子状の密集パターンによって形成する。そして、このレジストパターンを用いてＭＴＪ積層膜を加工することで、ＭＴＪ素子２３とダミー素子２８とを合わせた素子アレイを格子状の密集パターンに配置する。
【選択図】図２

Description

本発明は、半導体記憶装置及びその製造方法に係り、例えば可変抵抗素子を記憶素子として用いた半導体記憶装置に関する。

近年、記憶素子として抵抗変化素子を利用した半導体メモリ、例えば磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）が注目され開発が行われている。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用してメモリセルに“１”または“０”情報を蓄積させることでメモリ動作を行うデバイスであり、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるという特長を持つため、ＳＲＡＭ（static random access memory）、ＰＳＲＡＭ（Pseudo SRAM）、ＤＲＡＭ（dynamic random access memory）などを置き換え可能なメモリデバイスの候補の一つとして位置付けられている。

磁気抵抗効果のうち、トンネル磁気抵抗（ＴＭＲ: tunneling magnetoresistive）効果を示す素子を用いたＭＲＡＭが数多く報告されている。ＴＭＲ効果素子としては、２枚の強磁性層とこれらに挟まれた非磁性層とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子を使用するのが一般的である。

ＭＲＡＭの書き込みは、例えば、ＭＴＪ素子に直接に書き込み電流を流し、この書き込み電流の向きによって、ＭＴＪ素子の磁化配列、すなわち抵抗値を変化させる。このような、いわゆるスピン注入による書き込み方式では、ＭＴＪ素子を微細化するほど、書き込み電流を低減することが可能となる。

ところが、ＭＴＪ素子を微細化する際、ＭＴＪ素子に形状バラツキが発生する。この形状バラツキに起因してＭＴＪ素子の磁気特性バラツキが大きくなり、書き込み或いは読み出し時におけるＭＲＡＭの動作マージンが小さくなってしまう。

また、この種の関連技術として、磁気抵抗素子に磁場を印加する配線の電流密度を低減することで、半導体記憶装置の信頼性を向上する技術が開示されている（特許文献１）。

特開２００４−１１９４７８号公報

本発明は、可変抵抗素子の特性バラツキを低減することで、動作マージンを大きくすることが可能な半導体記憶装置及びその製造方法を提供する。

本発明の一態様に係る半導体記憶装置は、メモリ領域に配置され、かつ抵抗値の変化に応じてデータを記憶し、かつ第１の配線に一端が電気的に接続され、第２の配線に他端が電気的に接続された複数の可変抵抗素子と、前記メモリ領域に配置され、かつ前記可変抵抗素子と同じ材料からなり、かつ電気的に絶縁された複数のダミー素子とを具備する。

本発明の一態様に係る半導体記憶装置の製造方法は、絶縁層内に複数のコンタクトプラグを形成する工程と、前記絶縁層及び前記複数のコンタクトプラグ上に、可変抵抗材料、電極材料を順に堆積する工程と、前記電極材料上に、隣接するレジストの間隔が同じになるように配列された複数のレジストからなるレジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記電極材料、及び前記可変抵抗材料をエッチングし、前記コンタクトプラグに電気的に接続された複数の可変抵抗素子と、前記絶縁層上に配置されたダミー素子とを形成する工程とを具備する。

本発明によれば、可変抵抗素子の特性バラツキを低減することで、動作マージンを大きくすることが可能な半導体記憶装置及びその製造方法を提供することができる。

本発明の第１の実施形態に係る理想的なＭＴＪ素子パターンのレイアウト。 第１の実施形態に係るＭＲＡＭの構成を示す平面図。 図２に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図。 図２に示したＢ−Ｂ´線に沿ったＭＲＡＭの断面図。 図２に示したＣ−Ｃ´線に沿ったＭＲＡＭの断面図。 １個のＭＴＪ素子２３の構成を示す断面図。 第１の実施形態に係るＭＲＡＭの製造工程を示す断面図。 図７に続くＭＲＡＭの製造工程を示す断面図。 図８に続くＭＲＡＭの製造工程を示す断面図。 図９に続くＭＲＡＭの製造工程を示す断面図。 図１０に続くＭＲＡＭの製造工程を示す断面図。 図１１に続くＭＲＡＭの製造工程を示す断面図。 図１２に続くＭＲＡＭの製造工程を示す断面図。 図１３に続くＭＲＡＭの製造工程を示す断面図。 図１４に続くＭＲＡＭの製造工程を示す断面図。 図１５に続くＭＲＡＭの製造工程を示す断面図。 図１６に続くＭＲＡＭの製造工程を示す断面図。 図１７に続くＭＲＡＭの製造工程を示す断面図。 本発明の第２の実施形態に係るＭＲＡＭの構成を示す平面図。 図１９に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図。 図１９に示したＣ−Ｃ´線に沿ったＭＲＡＭの断面図。 本発明の第３の実施形態に係る理想的なＭＴＪ素子パターンのレイアウト。 第３の実施形態に係るＭＲＡＭの構成を示す平面図。 図２３に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図。 図２３に示したＢ−Ｂ´線に沿ったＭＲＡＭの断面図。

以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
抵抗変化型メモリとしては、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistive random access memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：phase-change random access memory）など様々な種類のメモリを使用することが可能である。本実施形態では、抵抗変化型メモリとしてＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ）効果を利用するＭＴＪ素子を記憶素子（可変抵抗素子）として備え、このＭＴＪ素子の磁化状態により情報を記憶する。

一般的に、ＭＲＡＭを構成するメモリセルは、１個のＭＴＪ素子及び１個のトランジスタによって構成される。この場合、ワード線が延びるＹ方向に隣接する２個のＭＴＪ素子間は、配線１本分のスペースであり、密なパターンになる。一方、ビット線が延びるＸ方向に隣接する２個のＭＴＪ素子間は、２個のトランジスタやコンタクトプラグなどが配置されるため、粗なパターンになる。すなわち、ＭＴＪ素子のＸ方向のパターンは孤立に近くなる。

リソグラフィによるパターン形成は、孤立パターンに比べ、規則性のある密集パターンの方が解像したパターンの寸法制御性が高い傾向にあり、ＭＴＪ素子の抵抗バラツキを抑えたいＭＲＡＭにとって、孤立パターンは不利となる。

図１に理想的なＭＴＪ素子パターンのレイアウトを示す。図１のレイアウトは、Ｘ方向及びＹ方向それぞれにおいて素子の間隔が等しい格子状の密集パターンである。Ｘ方向における素子間の距離をＤａ、Ｙ方向における素子間の距離をＤｂとすると、Ｄａ＝Ｄｂである。このような密集パターンは、隣接するＭＴＪ素子の距離が近く、素子配列が均一なため、周りからの光の干渉の影響等が均一化されやすく、サイズのそろったパターン形成がしやすい。また、レジストプロファイルも垂直になりやすく、素子の形状バラツキが小さくなる。

図２は、図１の理想的なパターンをＭＲＡＭに適用した例であり、このＭＲＡＭの構成を示す平面図である。図３は、図２に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図である。図４は、図２に示したＢ−Ｂ´線に沿ったＭＲＡＭの断面図である。図５は、図２に示したＣ−Ｃ´線に沿ったＭＲＡＭの断面図である。なお、図２は、ＭＲＡＭのメモリ領域の平面図である。

図１の理想的なパターンをＭＲＡＭに適用した場合、記憶素子として使用されず、かつＭＴＪ素子と同じ構造を有するダミー素子がワード線ＷＬ間に配置されることになるが、このダミー素子の上下の連絡がない場合、ＭＲＡＭの動作上、特に問題は生じない。

Ｐ型半導体基板１１は、表面領域に素子分離絶縁層１２を具備し、素子分離絶縁層１２が形成されていない領域が素子を形成する活性領域（素子領域）ＡＡとなる。素子分離絶縁層１２は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。ＳＴＩ１２としては、例えばシリコン酸化物（ＳｉＯ_２）が用いられる。

各活性領域ＡＡは、長手方向がＸ方向の例えば長方形であり、これが複数個Ｘ方向に等間隔を空けて（ワード線２本分空けて）配列されている。また、Ｙ方向に隣接する２個の活性領域ＡＡは、ワード線２本分だけＸ方向にずらして配置される。換言すると、Ｘ方向に並んだ複数の活性領域ＡＡを一行とすると、隣接する２行分の活性領域ＡＡは、ジグザグに配列されている。各活性領域ＡＡには、２個の選択トランジスタ１３が設けられており、従って、活性領域ＡＡは、２本のワード線ＷＬと交差している。

選択トランジスタ１３は、例えば、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなる。すなわち、活性領域ＡＡ内には、互いに離間して第１及び第２の拡散領域（ソース／ドレイン領域）１６及び１７が設けられている。第１及び第２のソース／ドレイン領域１６及び１７はそれぞれ、半導体基板１１内に高濃度のＮ型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入して形成されたＮ^＋型拡散領域により構成される。ソース／ドレイン領域１６及び１７間の活性領域ＡＡ上には、ゲート絶縁膜１４を介して、Ｙ方向に延在するゲート電極１５が設けられている。ゲート電極１５は、ワード線ＷＬとして機能する。このようにして、第１の選択トランジスタ１３が構成される。同じ活性領域ＡＡに設けられる第２の選択トランジスタ１３は、ソース／ドレイン領域１７を共有するようにして、第１の選択トランジスタ１３と直列に接続されている。

２個の選択トランジスタ１３に共有されるソース／ドレイン領域１７上には、コンタクトプラグ１８が設けられている。コンタクトプラグ１８上には、Ｙ方向に延在する引き出し配線１９が設けられている。引き出し配線１９の端部には、コンタクトプラグ２０が設けられている。コンタクトプラグ２０上には、Ｘ方向に延在する第１の配線（ソース線ＳＬ）が設けられている。

一方、ソース／ドレイン領域１６上には、コンタクトプラグ２１が設けられている。コンタクトプラグ２１上には、下部電極２２が設けられている。下部電極２２上には、ＭＴＪ素子２３が設けられている。ＭＴＪ素子２３の平面形状については特に制限されず、円、楕円、正方形、或いはその他の多角形などの形状を有する。また、多角形の角が丸くなった形状、或いは角が欠けた形状であってもよい。

ＭＴＪ素子２３上には、コンタクト層２４が設けられている。コンタクト層２４上には、上部電極２５が設けられている。上部電極２５上には、コンタクトプラグ２６が設けられている。コンタクトプラグ２６上には、Ｘ方向に延在する第２の配線（ビット線ＢＬ）が設けられている。なお、図３及び図４から明らかなように、ビット線ＢＬは、最上層として、ＭＴＪ素子２３の上方、かつソース線ＳＬ間に配置されているが、図２のレイアウト図では、ＭＴＪ素子やダミー素子のレイアウトが容易に理解できるようにビット線ＢＬの図示を省略している。半導体基板１１とビット線ＢＬとの間は、層間絶縁層３０で満たされている。層間絶縁層３０としては、例えばシリコン酸化物（ＳｉＯ_２）が用いられる。

Ｘ方向に隣接する２個のＭＴＪ素子２３間には、ダミー素子２８が設けられている。ダミー素子２８は、ＭＴＪ素子２３と同じ高さに配置されており、層間絶縁層３０内に孤立して配置されている。すなわち、ダミー素子２８は、いずれの配線にも電気的に接続されておらず、電気的に絶縁されている。また、図２に示すように、全てのダミー素子２８は、ＭＴＪ素子２３が配置されるメモリ領域内に配置されている。

ダミー素子２８は、下部電極２７及び上部電極２９に挟まれている。ダミー素子２８は、ＭＴＪ素子２３と同じ積層構造を有しており、すなわち、ＭＴＪ素子２３と同じ材料によって構成されている。また、下部電極２７及び上部電極２９はそれぞれ、ＭＴＪ素子２３を挟む下部電極２２及びコンタクト層２４と同じ材料で構成されている。ダミー素子２８の平面形状は、ＭＴＪ素子２３のそれと同じである。また、ダミー素子２８のサイズは、ＭＴＪ素子２３のそれより小さい。

ところで、ＭＴＪ素子アレイは、ストライプ状に配置され、ストライプを構成する各ラインは、Ｙ方向に並んだ複数のＭＴＪ素子２３から構成されている。ダミー素子アレイもまたストライプ状に配置され、ストライプを構成する各ラインは、Ｙ方向に並んだ複数のダミー素子２８から構成されている。また、ＭＴＪ素子２３のラインとダミー素子２８のラインとは、Ｘ方向に沿って交互に配置されている。さらに、ＭＴＪ素子２３とダミー素子２８とを合わせた素子アレイは、図１に示す格子状の密集パターンである。

図６は、１個のＭＴＪ素子２３の構成を示す断面図である。なお、ダミー素子２８の層構造も、図６のＭＴＪ素子２３と同じである。

ＭＴＪ素子２３は、下部電極２２、固定層（参照層ともいう）２３Ａ、中間層（非磁性層）２３Ｂ、記録層（自由層ともいう）２３Ｃ、コンタクト層２４（図示せず）、上部電極２５が順に積層された積層構造を有する。なお、固定層２３Ａと記録層２３Ｃとは、積層順序が逆であってもよい。コンタクト層２４、下部電極２２、及び上部電極２５はそれぞれ、導電体からなる。

記録層２３Ｃは、磁化（或いはスピン）の方向が可変である（反転する）。固定層２３Ａは、磁化の方向が不変である（固着している）。「固定層２３Ａの磁化方向が不変」とは、記録層２３Ｃの磁化方向を反転するために使用される磁化反転電流を固定層２３Ａに流した場合に、固定層２３Ａの磁化方向が変化しないことを意味する。従って、ＭＴＪ素子２３において、固定層２３Ａとして反転電流の大きな磁性層を用い、記録層２３Ｃとして固定層２３Ａよりも反転電流の小さい磁性層を用いることによって、磁化方向が可変の記録層２３Ｃと磁化方向が不変の固定層２３Ａとを備えたＭＴＪ素子２３を実現できる。スピン偏極電子により磁化反転を引き起こす場合、その反転電流は減衰定数、異方性磁界、及び、体積に比例するため、これらを適切に調整して、記録層２３Ｃと固定層２３Ａとの反転電流に差を設けることができる。また、固定層２３Ａの磁化を固定する方法としては、固定層２３Ａに隣接して反強磁性層（図示せず）を設け、固定層２３Ａと反強磁性層との交換結合によって固定層２３Ａの磁化方向を固定することができる。

記録層２３Ｃ及び固定層２３Ａの容易磁化方向は、膜面（或いは積層面）に対して垂直であってもよいし（以下、垂直磁化という）、膜面に対して平行であってもよい（以下、面内磁化という）。垂直磁化の磁性層は、膜面に垂直方向の磁気異方性を有しており、面内磁化の磁性層は、面内方向の磁気異方性を有している。垂直磁化型を用いた場合は、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。

記録層２３Ｃ及び固定層２３Ａは、高い保磁力を持つ磁性材料から構成され、具体的には、１×１０^６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を有することが好ましい。中間層２３Ｂは、非磁性体からなり、具体的には、絶縁体、半導体、金属などを用いることが可能である。中間層２３Ｂは、これに絶縁体或いは半導体を用いた場合はトンネルバリア層と呼ばれ、金属を用いた場合はスペーサ層と呼ばれる。

なお、固定層２３Ａ及び記録層２３Ｃの各々は、図示するような単層に限定されず、複数の磁性層からなる積層構造であってもよい。また、固定層２３Ａ及び記録層２３Ｃの各々は、第１の磁性層／非磁性層／第２の磁性層の３層からなり、第１及び第２の磁性層の磁化方向が反平行状態となるように磁気結合（交換結合）した反強磁性結合構造であってもよいし、第１及び第２の磁性層の磁化方向が平行状態となるように磁気結合（交換結合）した強磁性結合構造であってもよい。

また、ＭＴＪ素子２３は、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のＭＴＪ素子２３は、第１の固定層、第１の中間層、記録層、第２の中間層、第２の固定層が順に積層された積層構造を有する。このようなダブルジャンクション構造は、スピン注入による記録層２３Ｃの磁化反転を制御しやすいという利点がある。

ＭＴＪ素子２３へのデータの書き込みは、ＭＴＪ素子２３に書き込み電流を供給するスピン注入方式によって行われる。また、データに応じて書き込み電流の向き変えることで、ＭＴＪ素子２３を低抵抗状態、或いは高抵抗状態に設定する。

固定層２３Ａと記録層２３Ｃとの磁化方向が平行となる平行状態（低抵抗状態）の時は、ＭＴＪ素子２３の抵抗値は最も小さくなり、この場合を “０”データと規定する。一方、固定層２３Ａと記録層２３Ｃとの磁化方向が反平行となる反平行状態（高抵抗状態）の時は、ＭＴＪ素子２３の抵抗値は最も大きくなり、この場合を “１”データと規定する。

データの読み出しは、ＭＴＪ素子２３に読み出し電流を供給することで行われる。平行状態の抵抗値をＲ０、反平行状態の抵抗値をＲ１とすると、“（Ｒ１−Ｒ０）／Ｒ０”で定義される値を磁気抵抗比（ＭＲ比）と呼ぶ。磁気抵抗比はＭＴＪ素子２３を構成する材料やプロセス条件によって異なるが、数１０％から数１００％程度の値を取り得る。このＭＲ比に起因する読み出し電流の大きさを検知することで、ＭＴＪ素子２３に記憶された情報の読み出しを行なう。読み出し動作時にＭＴＪ素子２３に流す読み出し電流は、スピン注入により記録層２３Ｃの磁化が反転する電流よりも十分小さい電流値に設定する。

（製造方法）
次に、第１の実施形態に係るＭＲＡＭの製造方法について図面を参照しつつ説明する。

図７に示すように、Ｐ型半導体基板１１に、素子分離絶縁層１２及び活性領域ＡＡを形成する。続いて、周知の方法によって、活性領域ＡＡに、一個の拡散領域１７を共有する２個の選択トランジスタ１３を形成する。続いて、デバイス全面に、層間絶縁層３０を堆積する。

続いて、拡散領域１７上かつ層間絶縁層３０内に、コンタクトプラグ１８を形成する。続いて、コンタクトプラグ１８上に、Ｙ方向に延在する引き出し配線１９を形成する。その後、層間絶縁層３０を積み増す。続いて、隣接トランジスタに共有されない側の拡散領域１６上かつ層間絶縁層３０内に、コンタクトプラグ２１を形成する。コンタクトプラグ２１の上面は、引き出し配線１９の上面より高くなっている。

続いて、図８に示すように、デバイス全面に、下部電極２２、ＭＴＪ積層膜２３、コンタクト層２４を順次堆積する。下部電極２２及びコンタクト層２４としては、例えばタンタル（Ｔａ）が用いられる。

続いて、図９に示すように、リソグラフィ工程によって、コンタクト層２４上に、図１と同じパターンを有し、かつ格子状に配列された複数のレジスト３１からなるレジストパターンを形成する。複数のレジスト３１の各々は、ＭＴＪ素子２３と同じ平面形状を有する。また、レジストパターンは、上記で説明したように本来必要のない、コンタクトプラグ１８の上方や、ＳＴＩ１２の上方にもレジストが残るように形成される。よって、コンタクトプラグ２１上には、ＭＴＪ素子２３が形成され、それ以外の領域には、ダミー素子２８が形成されることになる。

続いて、図１０に示すように、例えばＲＩＥ（Reactive Ion Etching）法によって、レジスト３１をマスクとして用いて、コンタクト層２４及びＭＴＪ積層膜２３を加工する。このエッチング工程は、まず、ＲＩＥ法によって、レジスト３１をマスクとして用いてコンタクト層２４を加工し、レジスト３１を剥離した後、再度ＲＩＥ法によって、コンタクト層２４をハードマスクとして用いてＭＴＪ積層膜２３を加工する。これにより、図１に示す格子状のパターンを有し、かつ複数のＭＴＪ素子２３及び複数のダミー素子２８からなる素子アレイが形成される。

続いて、図１１に示すように、ＭＴＪ素子２３及びダミー素子２８を埋めるように、デバイス全面に層間絶縁層３０を堆積し、この層間絶縁層３０をＣＭＰ（Chemical Mechanical Polishing）法によって平坦化する。続いて、図１２に示すように、コンタクト層２４の上部が露出するまで、層間絶縁層３０をエッチバックする。続いて、図１３に示すように、デバイス全面に、上部電極２５を堆積する。これにより、上部電極２５とコンタクト層２４とが電気的に接続される。上部電極２５としては、例えばタンタル（Ｔａ）が用いられる。

続いて、図１４に示すように、リソグラフィ工程によって、上部電極２５上かつＭＴＪ素子２３形成予定領域のみに、複数のレジスト３２を形成する。複数のレジスト３２の各々は、所望の上部電極２５と同じ平面形状を有する。この時、ダミー素子２８の上方には、レジスト３２が形成されない。

続いて、図１５に示すように、例えばＲＩＥ法によって、レジスト３２をマスクとして用いて、上部電極２５及び下部電極２２を加工する。このエッチング工程は、まず、ＲＩＥ法によって、レジスト３２をマスクとして用いて上部電極２５を加工し、レジスト３２を剥離した後、再度ＲＩＥ法によって、上部電極２５をハードマスクとして用いて下部電極２２を加工する。この時、レジスト３２が形成されていない領域の上部電極２５及びダミー素子２８は、エッチングにさらされることになる。この場合、ダミー素子２８は、その膜厚が厚い、及び上部電極２９がハードマスクとして使用される材料からなるため、メモリ領域にパターン及び材料が部分的に残存する。また、エッチングにさらされることにより、ダミー素子２８は、ＭＴＪ素子２３よりもサイズが小さくなる。

続いて、図１６に示すように、エッチングによってできた段差を層間絶縁層３０で埋め込み、この層間絶縁層３０をＣＭＰ法によって平坦化する。この時、ＭＴＪ素子２３間にダミー素子２８を配置したことで素子間のアスペクト比が小さくなっている。このため、層間絶縁層３０の平坦化が容易となり、ＣＭＰ工程によってディッシングが発生するのを防ぐことができる。

続いて、図１７に示すように、引き出し配線１９上かつ層間絶縁層３０内にコンタクトプラグ２０を形成する。続いて、コンタクトプラグ２０上かつ層間絶縁層３０上に、ソース線ＳＬとなる導電材料を堆積する。そして、リソグラフィ及びＲＩＥ法によって、この導電材料を加工し、Ｘ方向に延在するソース線ＳＬを形成する。

続いて、図１８に示すように、デバイス全面に、層間絶縁層３０を堆積する。続いて、上部電極２５上かつ層間絶縁層３０内にコンタクトプラグ２６を形成する。続いて、図３に示すように、コンタクトプラグ２６上かつ層間絶縁層３０上に、ビット線ＢＬとなる導電材料を堆積する。そして、リソグラフィ及びＲＩＥ法によって、この導電材料を加工し、Ｘ方向に延在するビット線ＢＬを形成する。このようにして、第１の実施形態に係るＭＲＡＭが製造される。

以上詳述したように第１の実施形態では、ＭＲＡＭは、メモリ領域に、ＭＴＪ素子２３と、このＭＴＪ素子２３と同じ層構造を有するダミー素子２８とを備えている。そして、ＭＴＪ素子２３及びダミー素子２８を合わせた素子アレイは、図１に示す格子状の密集パターンを有している。すなわち、ＭＴＪ積層膜を加工する際のレジストパターンを格子状の密集パターンによって形成する。そして、このレジストパターンを用いてＭＴＪ積層膜を加工することで、ＭＴＪ素子２３とダミー素子２８とを合わせた素子アレイを格子状の密集パターンに配置する。

従って第１の実施形態によれば、ＭＴＪ積層膜を加工する際のレジストパターンが横方向及び縦方向ぞれぞれの間隔が同じ格子状の密集パターンであり、隣のレジストとの距離が均一なため、周りからの光の干渉の影響等が均一化されて、サイズの揃ったレジストを形成することができる。また、レジストプロファイルも垂直に近くなり、レジストの形状バラツキが小さくなる。よって、このレジストパターンを用いて形成されたＭＴＪ素子２３の形状バラツキを低減することができる。この結果、ＭＴＪ素子２３の磁気特性バラツキを小さくできるため、書き込み或いは読み出し時における動作マージンの大きいＭＲＡＭを構成することができる。

また、従来、Ｘ方向に隣接するＭＴＪ素子２３間は絶縁層で埋め込まれるが、本実施形態では、これらＭＴＪ素子２３間にダミー素子２８が配置されている。Ｘ方向に隣接するＭＴＪ素子２３間にダミー素子２８が配置されない場合、この間隔が大きくなるため、アスペクト比が大きくなり、絶縁層の平坦化時にディッシングが発生する。ところが、本実施形態では、隣接素子間（すなわち、ＭＴＪ素子２３及びダミー素子２８間）のアスペクト比を小さくできるため、絶縁層を堆積時にその上面が平坦に近くなる分、その後のＣＭＰ工程によって、絶縁層を平坦化することができる。その結果、デバイスが平坦化されるため、リソグラフィ工程におけるレジストの形状バラツキを低減することができる。

また、ダミー素子２８がＭＴＪ素子２３と同じ磁性層で構成されているため、ダミー素子２８は、隣接セルからの漏れ磁場やその他の外部磁場をブロックすることができる。これにより、ＭＴＪ素子２３に印加される外部磁場を低減することができ、ＭＴＪ素子２３の磁気特性の劣化、及び磁気特性バラツキを低減することができる。

（第２の実施形態）
第２の実施形態は、第１の実施形態の他の構成例であり、活性領域ＡＡをＴ字形に形成することによって、活性領域ＡＡとソース線ＳＬとを１個のコンタクトプラグで電気的に接続するようにしている。ＭＴＪ素子２３及びダミー素子２８の配列及び構成は、第１の実施形態と同じである。

図１９は、本発明の第２の実施形態に係るＭＲＡＭの構成を示す平面図である。図２０は、図１９に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図である。図２１は、図１９に示したＣ−Ｃ´線に沿ったＭＲＡＭの断面図である。

各活性領域ＡＡは、Ｔ字形であり、具体的には、Ｘ方向に延在する延在部と、この延在部の中央からＹ方向に突出した凸部とから構成されている。Ｘ方向に隣接する複数の活性領域ＡＡは、等間隔を空けて（ワード線２本分空けて）配列されている。また、Ｙ方向に隣接する２個の活性領域ＡＡは、ワード線２本分だけＸ方向にずらして配置される。換言すると、Ｘ方向に並んだ複数の活性領域ＡＡを一行とすると、隣接する２行分の活性領域ＡＡは、ジグザグに配列されている。各活性領域ＡＡには、２個の選択トランジスタ１３が設けられている。

２個の選択トランジスタ１３に共有されるソース／ドレイン領域１７上には、コンタクトプラグ１８が設けられている。コンタクトプラグ１８上には、Ｘ方向に延在する第１の配線（ソース線ＳＬ）が設けられている。よって、第２の実施形態のＭＲＡＭは、第１の実施形態で示した引き出し配線１９が不要である。

その他の構成は、第１の実施形態と同じである。なお、図２０及び図２１から明らかなように、ビット線ＢＬは、最上層として、ＭＴＪ素子２３の上方、かつソース線ＳＬ間に配置されているが、図１９のレイアウト図では、ＭＴＪ素子やダミー素子のレイアウトが容易に理解できるようにビット線ＢＬの図示を省略している。

第２の実施形態に係るＭＲＡＭの製造方法は、活性領域ＡＡの形状、及びソース線ＳＬのレベルが異なる以外は、第１の実施形態と同じである。第２の実施形態で示したようにＭＲＡＭを構成した場合でも、第１の実施形態と同じ効果を得ることができる。

（第３の実施形態）
第３の実施形態は、第１の実施形態と異なるＭＴＪ素子パターンを採用した例である。図２２に理想的なＭＴＪ素子パターンのレイアウトを示す。図２２のレイアウトは、菱形の密集パターンであり、具体的には、近接する４個のＭＴＪ素子が菱形を形成しており、隣り合う２個の菱形が１つの辺を共有するようにして複数の菱形が密集している。

４個のＭＴＪ素子によって形成される菱形は、それの４つの辺の長さが等しい。すなわち、これら４つの辺に対応するＭＴＪ素子間の間隔は等しくなっている。図２２において、第１のＭＴＪ素子と、この第１のＭＴＪ素子の斜め下の第２のＭＴＪ素子との距離をＤａ、第１のＭＴＪ素子と、この第１のＭＴＪ素子の斜め上の第３のＭＴＪ素子との距離をＤｂとすると、Ｄａ＝Ｄｂである。また、望ましくは、近接する３個のＭＴＪ素子は、正三角形を形成する。この場合は、菱形を形成する４個のＭＴＪ素子は、互いの間隔が全て等しくなる。

このような密集パターンは、隣接するＭＴＪ素子の距離が近く、素子配列が均一なため、周りからの光の干渉の影響等が均一化されやすく、サイズのそろったパターン形成がしやすい。また、レジストプロファイルも垂直になりやすく、素子の形状バラツキが小さくなる。

図２３は、図２２の理想的なパターンをＭＲＡＭに適用した例であり、このＭＲＡＭの構成を示す平面図である。図２４は、図２３に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図である。図２５は、図２３に示したＢ−Ｂ´線に沿ったＭＲＡＭの断面図である。

図２２の理想的なパターンをＭＲＡＭに適用した場合、記憶素子として使用されず、かつＭＴＪ素子と同じ構造を有するダミー素子がワード線ＷＬ間に配置されることになるが、このダミー素子の上下の連絡がない場合、ＭＲＡＭの動作上、特に問題は生じない。

Ｐ型半導体基板１１には、素子分離絶縁層１２によって分離された複数の活性領域（素子領域）ＡＡが設けられている。各活性領域ＡＡは、長手方向がＸ方向の例えば長方形であり、これが複数個Ｙ方向に等間隔を空けて配列されている。また、Ｙ方向に隣接する複数の活性領域ＡＡは、ジグザグに配列されている。各活性領域ＡＡには、２個の選択トランジスタ１３が設けられており、従って、活性領域ＡＡは、２本のワード線ＷＬと交差している。

２個の選択トランジスタ１３に共有されるソース／ドレイン領域１７上には、コンタクトプラグ１８が設けられている。コンタクトプラグ１８上には、Ｘ方向に延在し、かつジグザグ形（或いは、波形）に形成された第１の配線（ソース線ＳＬ）が設けられている。

ソース／ドレイン領域１６上には、コンタクトプラグ２１が設けられている。コンタクトプラグ２１上には、下部電極２２が設けられている。下部電極２２上には、ＭＴＪ素子２３が設けられている。ＭＴＪ素子２３上には、コンタクト層２４が設けられている。コンタクト層２４上には、上部電極２５が設けられている。上部電極２５上には、コンタクトプラグ２６が設けられている。コンタクトプラグ２６上には、Ｘ方向に延在し、かつジグザグ形（或いは、波形）に形成された第２の配線（ビット線ＢＬ）が設けられている。半導体基板１１とビット線ＢＬとの間は、層間絶縁層３０で満たされている。

ビット線ＢＬ及びソース線ＳＬは、同じレベルの配線層に形成されている。なお、ＭＴＪ素子２３及びダミー素子２８のレイアウトに関する理解が容易になるように、図２３のビット線ＢＬ及びソース線ＳＬを細いラインで示しているが、実際には、図２４及び図２５に示すように、ビット線ＢＬ及びソース線ＳＬはそれぞれ所定の配線幅を有している。

同じ活性領域ＡＡを交差する２本のワード線ＷＬ間には、ダミー素子２８が設けられている。ダミー素子２８は、ＭＴＪ素子２３と同じ高さに配置されており、層間絶縁層３０内に孤立して配置されている。すなわち、ダミー素子２８は、いずれの配線にも電気的に接続されておらず、電気的に絶縁されている。また、図２３に示すように、全てのダミー素子２８は、ＭＴＪ素子２３が配置されるメモリ領域内に配置されている。

ダミー素子２８は、下部電極２７及び上部電極２９に挟まれている。ダミー素子２８は、ＭＴＪ素子２３と同じ積層構造を有している。下部電極２７及び上部電極２９はそれぞれ、ＭＴＪ素子２３を挟む下部電極２２及びコンタクト層２４と同じ材料で構成されている。また、ダミー素子２８のサイズは、ＭＴＪ素子２３のそれより小さい。

ところで、ＭＴＪ素子アレイは、ストライプ状に配置され、ストライプを構成する各ラインは、Ｙ方向に並んだ複数のＭＴＪ素子２３から構成されている。ダミー素子アレイもまた、ストライプ状に配置され、ストライプを構成する各ラインは、Ｙ方向に並んだ複数のダミー素子２８から構成されている。また、ＭＴＪ素子２３とダミー素子２８とを合わせた素子アレイは、図２２に示す菱形の密集パターンである。

第３の実施形態の主要部であるＭＴＪ素子２３及びダミー素子２８に関する製造方法では、図２２に示す菱形の密集パターンをレジストパターンとして使用する。そして、このレジストパターンを用いて第１の実施形態と同じ製造方法を用いて、ＭＴＪ素子２３及びダミー素子２８を形成する。その他の製造工程においても、活性領域ＡＡの配置、及びソース線ＳＬのレベルが異なること以外は、第１の実施形態で示した製造方法を第３の実施形態に適用することができる。

以上詳述したように第３の実施形態では、メモリ領域に、ＭＴＪ素子２３と、このＭＴＪ素子２３と同じ層構成を有するダミー素子２８とを備えている。そして、ＭＴＪ素子２３及びダミー素子２８を合わせた素子アレイは、図２２に示す菱形の密集パターンを有している。すなわち、ＭＴＪ積層膜を加工する際のレジストパターンを菱形の密集パターンによって形成する。そして、このレジストパターンを用いてＭＴＪ積層膜を加工することで、ＭＴＪ素子２３とダミー素子２８とを合わせた素子アレイを菱形の密集パターンに配置する。

従って第３の実施形態によれば、ＭＴＪ素子２３の形状バラツキを低減することができる。この結果、ＭＴＪ素子２３の磁気特性バラツキを小さくできるため、書き込み或いは読み出し時における動作マージンの大きいＭＲＡＭを構成することができる。その他の効果は、第１の実施形態と同じである。

［実施例］
前述したように、本発明の抵抗変化型メモリとしては、ＭＲＡＭ以外の様々なメモリ、具体的には、ＲｅＲＡＭ及びＰＲＡＭを用いることが可能である。

ＲｅＲＡＭを構成する可変抵抗素子は、下部電極、上部電極、及びこれらに挟まれた記録層を備えている。記録層は、電圧又は電流が印加されることにより、少なくとも２値以上の抵抗値を、少なくとも室温にて双安定状態として取り得る。この２つの安定な抵抗値を書き込み及び読み出すことにより、少なくとも２値のメモリ動作を実現する。

ＰＲＡＭを構成する可変抵抗素子は、下部電極、ヒーター層、記録層、上部電極が順に積層されて構成される。記録層は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。これら結晶状態及び非晶質状態の抵抗値を書き込み及び読み出すことにより、少なくとも２値のメモリ動作を実現する。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＡＡ…活性領域、１１…Ｐ型半導体基板、１２…素子分離絶縁層、１３…選択トランジスタ、１４…ゲート絶縁膜、１５…ゲート電極、１６，１７…拡散領域、１８，２０，２１，２６…コンタクトプラグ、１９…引き出し配線、２２…下部電極、２３…ＭＴＪ素子、２３Ａ…固定層、２３Ｂ…中間層、２３Ｃ…記録層、２４…コンタクト層、２５…上部電極、２７…下部電極、２８…ダミー素子、２９…上部電極、３０…層間絶縁層、３１，３２…レジスト。

Claims (5)

1. メモリ領域に配置され、かつ抵抗値の変化に応じてデータを記憶し、かつ第１の配線に一端が電気的に接続され、第２の配線に他端が電気的に接続された複数の可変抵抗素子と、
   前記メモリ領域に配置され、かつ前記可変抵抗素子と同じ材料からなり、かつ電気的に絶縁された複数のダミー素子と、
   を具備することを特徴とする半導体記憶装置。
2. 前記可変抵抗素子及び前記ダミー素子からなるアレイは、隣接する素子の間隔が同じになるように配列されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記可変抵抗素子及び前記ダミー素子からなるアレイは、格子状に配列されることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記ダミー素子のサイズは、前記可変抵抗素子のそれより小さいことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 絶縁層内に複数のコンタクトプラグを形成する工程と、
   前記絶縁層及び前記複数のコンタクトプラグ上に、可変抵抗材料、電極材料を順に堆積する工程と、
   前記電極材料上に、隣接するレジストの間隔が同じになるように配列された複数のレジストからなるレジストパターンを形成する工程と、
   前記レジストパターンをマスクとして、前記電極材料、及び前記可変抵抗材料をエッチングし、前記コンタクトプラグに電気的に接続された複数の可変抵抗素子と、前記絶縁層上に配置されたダミー素子とを形成する工程と、
   を具備することを特徴とする半導体記憶装置の製造方法。

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