JP2015170852A - 不揮発性記憶装置 - Google Patents
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Abstract
【課題】3次元構造のReRAMで、隣接するメモリセル間の干渉を抑制することができる不揮発性記憶装置を提供する。【解決手段】実施形態によれば、第1配線は、互いに交差する第1方向と第2方向に複数配置され、前記第1方向および前記第2方向に垂直な第3方向に延在する。第2配線は、前記第2方向に延在し、前記第1配線の前記第3方向に所定の間隔をおいて設けられる。前記第1配線の端部にNチャネル型の電界効果型トランジスタが設けられる。メモリセルは、前記第1配線と前記第2配線とが交差する位置に配置される。また、前記メモリセルは、前記第1配線側で抵抗率が大きく、前記第2配線側で抵抗率が小さい抵抗変化層によって構成される。【選択図】図4
Description
本発明の実施形態は、一般的に、不揮発性記憶装置に関する。
複数の抵抗状態を保持することが可能な抵抗変化層をメモリ素子に用いた抵抗変化型メモリ(Resistive Random Access Memory:以下、ReRAMという)が知られている。従来では、基板に対して垂直に配置され、基板側の端部に選択トランジスタを有するビット線の側面に抵抗変化層(variable resistive layer)を介して複数のワード線が高さ方向に配置されたnR−1Tr型のストリングが、基板上にマトリックス状に配置された3次元構造のReRAMが提案されている。
3次元構造のReRAMでは、極性の異なる電圧パルスによって、一方の極性の電圧パルスでメモリ素子を高抵抗状態へと変化させ、他方の極性の電圧パルスでメモリ素子を低抵抗状態へと変化させるバイポーラ型の抵抗変化層が用いられる。また、近年では、抵抗変化層が、第1抵抗変化層と、第1抵抗変化層よりも低抵抗の第2抵抗変化層と、が積層された構造を有するReRAMが提案されている。
しかし、従来の3次元構造のReRAMでは、選択トランジスタを有するビット線の側面に抵抗変化層を介して複数のワード線が高さ方向に配置されたnR−1Tr型の構造で、一本のビット線に対して複数のメモリセルが接続されているため隣接するメモリセル間の干渉抑制が重要である。隣接メモリセル間の干渉抑制のためには、各メモリセル内にフィラメントを確実に形成することが望まれるが、そのための抵抗変化層の最適な構成は明らかではない。
また、ビット線とワード線との間に配置される抵抗変化層について、その方向性について規定されていない。そのため、従来の3次元構造のReRAMのメモリ素子に構造をそのまま適用しても、動作が安定化したReRAMを得ることができない。
本発明の一つの実施形態は、3次元構造のReRAMで、隣接するメモリセル間の干渉を抑制することができる不揮発性記憶装置を提供することを目的とする。
実施形態によれば、不揮発性記憶装置は、複数の第1配線と、複数の第2配線と、メモリセルと、選択トランジスタと、を有する。前記第1配線は、互いに交差する第1方向と第2方向に複数配置され、前記第1方向および前記第2方向に垂直な第3方向に延在する。前記第2配線は、前記第2方向に延在し、前記第1配線の前記第3方向に所定の間隔をおいて設けられる。前記メモリセルは、前記第1配線と前記第2配線とが交差する位置に前記第1配線と前記第2配線の間に挟持されるように配置される。前記選択トランジスタは、前記第1配線の端部に設けられる。前記選択トランジスタは、Nチャネル型の電界効果型トランジスタである。また、前記メモリセルは、印加された電気信号に応じて抵抗状態が変化し、前記第1配線側で抵抗率が大きく、前記第2配線側で抵抗率が小さい抵抗変化層によって構成される。
以下に添付図面を参照して、実施形態にかかる不揮発性記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性記憶装置の断面図、上面図および斜視図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。
(第1の実施形態)
図1は、第1の実施形態による不揮発性記憶装置の主要部の一例を示す図である。不揮発性記憶装置は、メモリセルアレイ11、行デコーダ12、列デコーダ13、上位ブロック14、電源15、および制御回路16を有する。
図1は、第1の実施形態による不揮発性記憶装置の主要部の一例を示す図である。不揮発性記憶装置は、メモリセルアレイ11、行デコーダ12、列デコーダ13、上位ブロック14、電源15、および制御回路16を有する。
メモリセルアレイ11は、互いに交差する複数のワード線WLおよびビット線BL、並びにこれらの各交差部に配置されたメモリセルMCを有する。行デコーダ12は、アクセス(データ消去/書き込み/読み出し)時にワード線WLを選択する。列デコーダ13は、アクセス時にビット線BLを選択し、アクセス動作を制御するドライバを含む。
上位ブロック14は、メモリセルアレイ11中のアクセス対象となるメモリセルMCを選択する。上位ブロック14は、行デコーダ12、列デコーダ13に対して、それぞれ行アドレス、列アドレスを与える。電源15は、データ消去/書き込み/読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ12および列デコーダ13に供給する。制御回路16は、外部からのコマンドに従い、上位ブロック14にアドレスを送付するなど制御を行い、また、電源15の制御を行う。
図2は、メモリセルアレイの回路図の一例を示す図であり、図3は、メモリセルアレイの積層構造の一例を示す斜視図である。なお、図2において、X方向、Y方向およびZ方向は互いに直交し、X方向は紙面垂直方向である。また、図2に示す構造は、X方向に繰り返し設けられている。
メモリセルアレイ11は、図2に示されるように、上述したワード線WL、ビット線BL、およびメモリセルMC以外に、選択トランジスタSTr、グローバルビット線GBL、および選択ゲート線SGを有する。
ワード線WL1〜WL4は、図2および図3に示されるように、所定ピッチをもってZ方向に配列され、X方向に延在する。ビット線BLは、X方向およびY方向にマトリクス状に配列され、Z方向に延在する。メモリセルMCは、これらワード線WLとビット線BLが交差する箇所に配置される。したがって、メモリセルMCは、X、Y、Z方向に3次元マトリクス状に配列される。メモリセルMCは、図2に示されるように、抵抗変化素子VRを含む。
選択トランジスタSTrは、図2に示されるように、ビット線BLの一端とグローバルビット線GBLとの間に設けられる。グローバルビット線GBLは、X方向に所定ピッチをもって並び、Y方向に延在する。1本のグローバルビット線GBLは、Y方向に一列に配列された複数の選択トランジスタSTrの一端に共通接続されている。
また、Y方向に隣接して配列された2つの選択トランジスタSTrのゲート電極は共通接続することができる。選択ゲート線SGは、Y方向に所定ピッチをもって並び、X方向に延在する。1本の選択ゲート線SGは、X方向に一列に配列された複数の選択トランジスタSTrのゲート電極に共通接続されている。なお、Y方向に隣接して配列された2つの選択トランジスタSTrのゲート電極を分離して、2つの選択トランジスタSTrをそれぞれ独立に動作させることもできる。
つぎに、第1の実施形態によるメモリセルアレイ11の積層構造について説明する。図4は、図3のA−A断面図の一例であり、図5は、図3の上面図の一例である。なお、図3および図5において層間絶縁膜の図示は省略している。
メモリセルアレイ11は、図3および図4に示されるように、基板20上に積層された選択トランジスタ層30およびメモリ層40を有する。選択トランジスタ層30は選択トランジスタSTrとして機能し、メモリ層40はメモリセルMCとして機能する。
選択トランジスタ層30は、図3および図4に示されるように、導電層31、層間絶縁膜32、導電層33、および層間絶縁膜34を有する。これら導電層31、層間絶縁膜32、導電層33、および層間絶縁膜34は、基板20に対して垂直なZ方向に積層されている。導電層31はグローバルビット線GBLとして機能し、導電層33は選択ゲート線SGおよび選択トランジスタSTrのゲートとして機能する。
導電層31は、基板20に対して平行なX方向に所定ピッチをもって並び、Y方向に延在するストライプ形状を有している(図5参照)。複数の導電層31の間には、図3では図示が省略されているが、層間絶縁膜が形成されている。
層間絶縁膜32は、導電層31の上面を覆うように形成され、導電層31と選択ゲート線SG(導電層33)との間を電気的に絶縁させる役割を有している。導電層33は、Y方向に所定ピッチをもって並び、X方向に延在するストライプ形状に形成されている(図5参照)。層間絶縁膜34は、導電層33の側面および上面を覆うように堆積されている。たとえば、導電層31,33はポリシリコンにより構成される。層間絶縁膜32,34は酸化シリコン(SiO2)により構成される。
また、選択トランジスタ層30は、図3および図4に示されるように、たとえば柱状の半導体層35、およびゲート絶縁層36を有する。半導体層35は選択トランジスタSTrのボディ(チャネル)として機能し、ゲート絶縁層36は選択トランジスタSTrのゲート絶縁膜として機能する。なお、第1の実施形態では、選択トランジスタ層30は、Nチャネル型の電界効果型トランジスタによって構成される。
半導体層35は、XおよびY方向にマトリクス状に配置され、Z方向に延在する。また、半導体層35は、導電層31の上面に接し、ゲート絶縁層36を介して導電層33のY方向の側面に接する。そして、半導体層35は、Z方向の下方から上方へ、積層されたN+型半導体層35a、P−型半導体層35bおよびN+型半導体層35cを有する。
N+型半導体層35aは、図3および図4に示されるように、そのY方向の側面にてゲート絶縁層36を介して層間絶縁膜32に接する。P−型半導体層35bは、そのY方向の側面にてゲート絶縁層36を介して導電層33の側面に接する。N+型半導体層35cは、そのY方向の側面にてゲート絶縁層36を介して層間絶縁膜34に接する。N+型半導体層35a,35cはN+型の不純物を注入されたポリシリコンにより構成され、P−型半導体層35bはP−型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層36はたとえば酸化シリコン(SiO2)により構成される。なお、半導体層35と後述する導電層43との間、および半導体層35と導電層31との間には、バリアメタル層が形成されていてもよい(図4では、図示は省略されている)。
メモリ層40は、図3および図4に示されるように、Z方向に交互に積層された層間絶縁膜41a〜41d,51、および導電層42a〜42dを有する。導電層42a〜42dは、それぞれワード線WL1〜WL4として機能する。導電層42a〜42dは、Z方向から見た場合、それぞれX方向に対向する一対の櫛歯形状を有する(図5参照)。すなわち、Y方向においては、一対の櫛歯形状の導電層のうちの一方に属するワード線WLiR(i=1〜4)と、他方に属するワード線WLiLとが交互に形成される(図2参照)。この櫛歯形状の導電層を採用することにより、ワード線WLに接続するコンタクトの数を減らすことができる。なお、層間絶縁膜41a〜41d,51はたとえば酸化シリコン(SiO2)にて構成され、導電層42a〜42dはたとえばW,Ti,WN,TiN、p型またはn型のポリシリコンなどの導電性を有する半導体材料などにて構成される。
また、メモリ層40は、図3および図4に示されるように、たとえば柱状の導電層43、およびX方向に配列する複数の柱状の導電層43のY方向両側側面に共有されるように設けられる抵抗変化素子構成層44と、を有する。導電層43はビット線BLとして機能する。抵抗変化素子構成層44は、導電層43と導電層42a〜42dとで挟まれる領域において、抵抗変化素子VRとして機能する。
抵抗変化素子構成層44は、印加する電圧の極性(方向)によって、高抵抗状態と低抵抗状態とを切り替えることができる抵抗変化材料によって構成される。この抵抗変化材料として、たとえば、Al,Ti,Hf,Zr,Nb,Taの少なくとも1つの元素を含む金属酸化物を含む材料が用いられる。第1の実施形態による抵抗変化素子構成層44は、ローカルビット線となる導電層43側で抵抗率が大きく、ワード線WLとなる導電層42a〜42d側で抵抗率が小さい材料が使用される。具体的には、抵抗変化素子構成層44が、ローカルビット線となる導電層43側に設けられる第1抵抗変化層441と、ワード線WLとなる導電層42a〜42d側に設けられる第2抵抗変化層442と、からなるいわゆる2層構造であることが望ましい。
第1抵抗変化層441は、絶縁膜によって構成される、第1抵抗変化層441として、たとえば、シリコン酸化物、酸化アルミニウムなどの金属酸化物またはシリコン窒化物、窒化アルミニウムなどの金属窒化物などが用いられる。なお、第1抵抗変化層441の膜厚は3nm以下であることが望ましい。第1抵抗変化層441の膜厚を3nm以下とすることで、ローカルビット線(導電層43)とワード線WLとなる導電層42a〜42dとの間の距離を短くすることができる。その結果、隣接するワード線WLにまでフィラメントが形成される可能性を低下させることができ、ワード線WLごとに確実にフィラメントを形成することができる。
第2抵抗変化層442は、第1抵抗変化層441に比して抵抗率が小さく、金属酸化物によって構成される。第2抵抗変化層442として、たとえば、Al,Ti,Hf,Zr,Nb,Taの少なくとも1つの元素を含む金属酸化物が用いられる。これらの金属酸化物は、該金属酸化物材料の化学量論比に比して酸素の組成が少なくなっている。
抵抗変化素子構成層44は、第1閾値電圧よりも大きな正の電圧が印加されると低抵抗状態に遷移し、この状態で第2閾値電圧よりも小さな負の電圧が印加されると高抵抗状態に遷移する。そして、第1閾値電圧と第2閾値電圧との間の電圧が印加された場合には、抵抗値は変化せず、低抵抗状態または高抵抗状態が維持される。
また、抵抗変化素子構成層44は、他の場合には、第1閾値電圧よりも小さな負の電圧が印加されると低抵抗状態に遷移し、この状態で第2閾値電圧よりも大きな正の電圧が印加されると高抵抗状態に遷移する。そして、第1閾値電圧と第2閾値電圧との間の電圧が印加された場合には、抵抗値は変化せず、低抵抗状態または高抵抗状態が維持される。
このように、抵抗変化素子構成層44は、いわゆるバイポーラ型の動作をする材料によって構成することができる。なお、第1の実施形態では、ワード線WLとなる導電層42a〜42dとローカルビット線となる導電層43との間にフォーミング処理でフィラメントが生じ、フィラメントのローカルビット線(導電層43)側との界面付近(第1抵抗変化層441)に抵抗変化動作(スイッチ動作)を行うスイッチ領域が形成される。スイッチ領域では、高抵抗状態と低抵抗状態との切り替えが行われる。このような構造とするために、第2抵抗変化層442は、スイッチ領域が主に形成される第1抵抗変化層441に比して、酸素欠損度が大きくなるように構成されることが望ましい。
また、第1抵抗変化層441のバンドギャップは、第2抵抗変化層442のバンドギャップよりも大きいことが望ましい。これは、ワード線WL(導電層42a〜42d)に、ビット線(導電層43)に対して正の電圧を印加した場合に、第1抵抗変化層441に電圧がかかり、フィラメント(スイッチ領域)を形成しやすくするためである。
導電層43は、XおよびY方向にマトリクス状に配置され、その下端において半導体層35の上面に接するとともにZ方向に柱状に延在する。X方向に並ぶ半導体層43の間には、図3では図示が省略されているが、層間絶縁膜が形成されている。
抵抗変化素子構成層44は、導電層43のY方向の側面と層間絶縁膜41a〜41dのY方向の側面との間に設けられる。また、抵抗変化素子構成層44は、導電層43のY方向の側面と導電層42a〜42dのY方向の側面との間に設けられる。ここでは、第1抵抗変化層441がビット線BLとなる導電層43側に配置され、第2抵抗変化層442がワード線WLとなる導電層42a〜42d側に配置される。また、第1抵抗変化層441は、ローカルビット線となる導電層43に沿って、導電層42a〜42dと層間絶縁膜41a〜41d,51の積層体の側壁に形成される。導電層43はたとえばポリシリコンにより構成される。
つぎに、このような構造の不揮発性記憶装置におけるフォーミング動作、セット動作、リセット動作、リード動作について簡単に説明する。図6は、第1の実施形態による不揮発性記憶装置の動作の概要を説明する図である。
作製直後の不揮発性記憶装置のメモリセルMCを構成する抵抗変化素子構成層44は、絶縁体の状態、すなわち高抵抗状態にある。そこで、抵抗変化素子構成層44にフィラメントを形成するフォーミング動作が行われる。図6(a)に示されるように、フォーミング動作では、選択メモリセルMCが接続されるビット線BLをたとえば接地電位GNDとし、選択メモリセルMCが接続されるワード線WLに、ビット線BLに対して正のフォーミング電圧Vformingを印加する。なお、非選択ワード線WLには、たとえばVforming/2を印加する。また、選択メモリセルMCが接続されるローカルビット線LBLのNチャネル型の選択トランジスタにオン電圧を印加し、選択トランジスタを導通状態とする。これによって、抵抗変化素子構成層44には、フィラメントが形成され、第1抵抗変化層441付近には、主に抵抗変化が行われるスイッチ領域が形成される。その結果、抵抗変化素子構成層44は低抵抗状態になる。この後、メモリセルMCを、低抵抗状態から高抵抗状態に変化させるリセット動作、あるいは高抵抗状態から低抵抗状態に変化させるセット動作が行われることになる。
図6(b)に示されるように、ある選択メモリセルMCを高抵抗状態から低抵抗状態に変化させるセット動作を実行する場合においては、選択メモリセルMCが接続されるビット線BLをたとえば接地電位GNDとし、選択メモリセルMCが接続されるワード線WLに、ビット線BLに対して正のセット電圧Vsetを印加する。なお、非選択ワード線WLには、たとえばVset/2を印加する。また、選択メモリセルMCが接続されるローカルビット線LBLのNチャネル型の選択トランジスタにオン電圧を印加し、選択トランジスタを導通状態とする。これによって、選択メモリセルMCのスイッチ領域からワード線WLに向かって酸素イオンO2-が押しやられ、フィラメントのスイッチ領域中で還元反応が発生する。その結果、スイッチ領域の抵抗が減少し、低抵抗状態へと移行すると考えられる。
図6(c)は、メモリセルの電圧−電流特性とセット時における選択トランジスタの負荷曲線を示す図である。この図に示されるように、選択トランジスタの負荷曲線は、L1となる。第1象限の負荷曲線L1は、印加する電圧に対して流れる電流量が大きく変化する領域L11と、印加する電圧に対して流れる電流量があまり変化しない領域L12と、を有する。選択トランジスタの負荷曲線L1は、選択トランジスタをオン状態にしたときのものである。
メモリセルMCに対してセット処理を行う場合に、ワード線WLに正の電圧を印加すると、セット電圧Vsetで高抵抗状態から低抵抗状態への変化が起こる。このとき、メモリセルMCの電圧−電流特性を示す曲線L3は、選択トランジスタの負荷曲線L1の領域L12と交わり、セット処理時に流れる電流量は、選択トランジスタによって制限されることになる。さらに、メモリセルMCの電圧−電流特性を示す曲線L3は、選択トランジスタの負荷曲線L1の領域L12(飽和領域)で交わるため、低電流でばらつきの少ない動作を実現することができる。これは、フォーミング処理でも同様である。
図6(d)に示されるように、ある選択メモリセルMCを低抵抗状態から高抵抗状態に変化させるリセット動作を実行する場合においては、選択メモリセルMCが接続されるビット線BLをたとえば接地電位GNDとし、選択メモリセルMCが接続されるワード線WLに、ビット線BLに対して負のリセット電圧Vresetを印加する。なお、その他の非選択ワード線WLには、例えば、リセット電圧Vresetの半分の電圧Vreset/2を印加する。また、選択メモリセルMCが接続されるローカルビット線LBLのNチャネル型の選択トランジスタにオン電圧を印加し、選択トランジスタを導通状態とする。これによって、選択メモリセルMCのスイッチ領域に酸素イオンO2-が引き寄せられ、フィラメントのスイッチ領域中で酸化反応が発生する。その結果、スイッチ領域の抵抗が増大し、高抵抗状態へと移行すると考えられる。
また、メモリセルMCの状態を読み出すリード動作においては、そのメモリセルMCが接続されるローカルビット線LBLに対応する選択グローバルビット線GBLにリード電圧Vreadを印加し、その他の非選択グローバルビット線GBLには、たとえば0Vを印加する。また、選択メモリセルMCが接続される選択ワード線WLにはたとえば0Vを印加する一方、その他の非選択ワード線WLには、リード電圧Vreadの半分の電圧Vread/2を印加する。そして、ローカルビット線LBLが接続される選択トランジスタSTrを選択的に導通させ、その他の選択トランジスタは非導通状態に維持する。これにより、選択メモリセルMCにのみリード電圧Vreadが印加され、リード動作が行われる。
第1の実施形態では、基板に対して垂直に配置され、基板側の端部に選択トランジスタを有するビット線の側面に抵抗変化素子構成層44を介して複数のワード線が高さ方向に配置されたnR−1Tr型のストリングが、基板上にマトリックス状に配置された3次元構造の不揮発性記憶装置において、選択トランジスタをNチャネル型の電界効果型トランジスタで構成した。抵抗変化素子構成層44は、抵抗率が大きい、抵抗変化に寄与するスイッチ領域が形成される絶縁膜からなる第1抵抗変化層441と、抵抗率が小さい第2抵抗変化層442と、が積層されたバイレイヤ構造を有する。ここで、第1抵抗変化層441はビット線側に配置され、第2抵抗変化層442はワード線側に配置されるようにした。これによって、安定した低電流動作が可能な2層構造の極性依存性と、セット動作時に選択トランジスタの飽和領域で電流制限できる方向性と、を合わせることが可能になる。その結果、フォーミング処理時またはセット処理時に安定して電流制限を行うことができ、かつ安定に動作するバイレイヤ構造を有する3次元のnR−1Tr構造を提供することができる。また、セット処理時に、低電流でばらつきの少ない駆動動作を実現することができる。
(第2の実施形態)
図7は、第2の実施形態によるメモリセルアレイの構造の一例を示す図であり、図3のA−A断面図の一例である。メモリセルアレイ11は、第1の実施形態の図3および図4で説明したものと同様の構成を有する。ただし、第2の実施形態では、選択トランジスタは、Pチャネル型の電界効果型トランジスタによって構成される。すなわち、半導体層35は、Z方向の下方から上方へ積層されたP+型半導体層35d、N−型半導体層35eおよびP+型半導体層35fを有する。
図7は、第2の実施形態によるメモリセルアレイの構造の一例を示す図であり、図3のA−A断面図の一例である。メモリセルアレイ11は、第1の実施形態の図3および図4で説明したものと同様の構成を有する。ただし、第2の実施形態では、選択トランジスタは、Pチャネル型の電界効果型トランジスタによって構成される。すなわち、半導体層35は、Z方向の下方から上方へ積層されたP+型半導体層35d、N−型半導体層35eおよびP+型半導体層35fを有する。
P+型半導体層35dは、図3および図7に示されるように、そのY方向の側面にてゲート絶縁層36を介して層間絶縁膜32に接する。N−型半導体層35eは、そのY方向の側面にてゲート絶縁層36を介して導電層33の側面に接する。P+型半導体層35fは、そのY方向の側面にてゲート絶縁層36を介して層間絶縁膜34に接する。P+型半導体層35d,35fはP+型の不純物を注入されたポリシリコンにより構成され、N−型半導体層35eはN−型の不純物を注入されたポリシリコンにより構成される。
また、第2の実施形態による抵抗変化素子構成層44は、ローカルビット線となる導電層43側で抵抗率が小さく、ワード線WLとなる導電層42a〜42d側で抵抗率が大きい材料が使用される。具体的には、抵抗変化素子構成層44が、ローカルビット線(導電層43)側に設けられる第1抵抗変化層443と、ワード線WL(導電層42a〜42d)側に設けられる第2抵抗変化層444と、からなるバイレイヤ構造であることが望ましい。
第1抵抗変化層443は、第2抵抗変化層444に比して抵抗率が低く、金属酸化物によって構成される。第1抵抗変化層443として、たとえば、Al,Ti,Hf,Zr,Nb,Taの少なくとも1つの元素を含む金属酸化物が用いられる。これらの金属酸化物は、該金属酸化物材料の化学量論比に比して酸素の組成が少なくなっている。
第2抵抗変化層444は、絶縁膜によって構成される。第2抵抗変化層444として、たとえば、シリコン酸化物、酸化アルミニウムなどの金属酸化物またはシリコン窒化物、窒化アルミニウムなどの金属窒化物などが用いられる。なお、第2抵抗変化層444の膜厚は3nm以下であることが望ましい。第2抵抗変化層444の膜厚を3nm以下とすることで、ローカルビット線となる導電層43とワード線WLとなる導電層42a〜42dとの間の距離を短くすることができる。その結果、隣接するワード線WLにまでフィラメントが形成される可能性を低下させることができ、ワード線WLごとに確実にフィラメントを形成することができる。
抵抗変化素子構成層44は、第1閾値電圧よりも大きな正の電圧が印加されると高抵抗状態に遷移し、この状態で第2閾値電圧よりも小さな負の電圧が印加されると低抵抗状態に遷移する。そして、第1閾値電圧と第2閾値電圧との間の電圧が印加された場合には、抵抗値は変化せず、低抵抗状態または高抵抗状態が維持される。
また、抵抗変化素子構成層44は、他の場合には、第1閾値電圧よりも小さな負の電圧が印加されると高抵抗状態に遷移し、この状態で第2閾値電圧よりも大きな正の電圧が印加されると低抵抗状態に遷移する。そして、第1閾値電圧と第2閾値電圧との間の電圧が印加された場合には、抵抗値は変化せず、低抵抗状態または高抵抗状態が維持される。
このように、抵抗変化素子構成層44は、いわゆるバイポーラ型の動作をする材料によって構成することができる。なお、第2の実施形態では、ワード線WLとなる導電層42a〜42dとローカルビット線となる導電層43との間にフォーミング処理でフィラメントが生じ、フィラメントのワード線WL(導電層42a〜42d)側との界面付近(第2抵抗変化層444)に抵抗変化動作(スイッチ動作)を行うスイッチ領域が形成される。スイッチ領域では、高抵抗状態と低抵抗状態との切り替えが行われる。このような構造とするために、第1抵抗変化層443は、スイッチ領域が主に形成される第2抵抗変化層444に比して、酸素欠損度が大きくなるように構成されることが望ましい。
また、第2抵抗変化層444のバンドギャップは、第1抵抗変化層443のバンドギャップよりも大きいことが望ましい。これは、ワード線WL(導電層42a〜42d)に、ビット線(導電層43)に対して負の電圧を印加した場合に、第2抵抗変化層444に電圧がかかり、フィラメントを形成しやすくするためである。なお、第1の実施形態と同一の構成要素には同一の符号を付してその説明を省略している。
つぎに、このような構造の不揮発性記憶装置におけるフォーミング動作、セット動作、リセット動作、リード動作について簡単に説明する。図8は、第2の実施形態による不揮発性記憶装置の動作の概要を説明する図である。
作製直後の不揮発性記憶装置のメモリセルMCを構成する抵抗変化素子構成層44は、絶縁体の状態、すなわち高抵抗状態にある。そこで、抵抗変化素子構成層44にフィラメントを形成するフォーミング動作が行われる。図8(a)に示されるように、フォーミング動作では、選択メモリセルMCが接続されるビット線BLをたとえば接地電位GNDとし、選択メモリセルMCが接続されるワード線WLに、ビット線BLに対して負のフォーミング電圧Vformingを印加する。なお、非選択ワード線WLには、たとえばVforming/2を印加する。また、選択メモリセルMCが接続されるローカルビット線LBLのPチャネル型の選択トランジスタにオン電圧を印加し、選択トランジスタを導通状態とする。その結果、抵抗変化素子構成層44には、フィラメントが形成され、第2抵抗変化層444付近には、主に抵抗変化が行われるスイッチ領域が形成される。これによって、抵抗変化素子構成層44は低抵抗状態になる。この後、メモリセルMCを、低抵抗状態から高抵抗状態に変化させるリセット動作、あるいは高抵抗状態から低抵抗状態に変化させるセット動作が行われることになる。
図8(b)に示されるように、ある選択メモリセルMCを高抵抗状態から低抵抗状態に変化させるセット動作を実行する場合においては、選択メモリセルMCが接続されるビット線BLをたとえば接地電位GNDとし、選択メモリセルMCが接続されるワード線WLに、ビット線BLに対して負のセット電圧Vsetを印加する。なお、非選択ワード線WLには、たとえばVset/2を印加する。また、選択メモリセルMCが接続されるローカルビット線LBLのPチャネル型の選択トランジスタにオン電圧を印加し、選択トランジスタを導通状態とする。これによって、選択メモリセルMCのスイッチ領域からビット線BL側に向かって酸素イオンO2-が押しやられ、フィラメントのスイッチ領域中で還元反応が発生する。その結果、スイッチ領域の抵抗が減少し、低抵抗状態へと移行すると考えられる。
図8(c)は、メモリセルの電圧−電流特性とセット時における選択トランジスタの負荷曲線を示す図である。この図に示されるように、選択トランジスタの負荷曲線は、第3象限でL5となる。第3象限の負荷曲線L5は、印加する電圧に対して流れる電流量が大きく変化する領域L51と、印加する電圧に対して流れる電流量があまり変化しない領域(飽和領域)L52と、を有する。選択トランジスタの負荷曲線L5は、選択トランジスタをオン状態にしたときのものである。
メモリセルMCに対してセット処理を行う場合に、ワード線WLに負の電圧を印加すると、セット電圧Vsetで高抵抗状態から低抵抗状態への変化が起こる。このとき、メモリセルMCの電圧−電流特性を示す曲線L6は、選択トランジスタの負荷曲線L5の領域L52と交わり、セット処理時に流れる電流量は、選択トランジスタによって制限されることになる。さらに、メモリセルMCの電圧−電流特性を示す曲線は、選択トランジスタの負荷曲線L5の領域L52(飽和領域)で交わるため、低電流でばらつきの少ない動作を実現することができる。これは、フォーミング処理でも同様である。
図8(d)に示されるように、ある選択メモリセルMCを低抵抗状態から高抵抗状態に変化させるリセット動作を実行する場合においては、選択メモリセルMCが接続されるビット線BLをたとえば接地電位GNDとし、選択メモリセルMCが接続されるワード線WLに、ビット線BLに対して正のリセット電圧Vresetを印加する。なお、その他の非選択ワード線WLには、例えば、リセット電圧Vresetの半分の電圧Vreset/2を印加する。また、選択メモリセルMCが接続されるローカルビット線LBLのPチャネル型の選択トランジスタにオン電圧を印加し、選択トランジスタを導通状態とする。これによって、選択メモリセルMCのスイッチ領域に酸素イオンO2-が引き寄せられ、フィラメントのスイッチ領域中で酸化反応が発生する。その結果、スイッチ領域の抵抗が増大し、高抵抗状態へと移行すると考えられる。
また、メモリセルMCの状態を読み出すリード動作においては、そのメモリセルMCが接続されるローカルビット線LBLに対応する選択グローバルビット線GBLにリード電圧Vreadを印加し、その他の非選択グローバルビット線GBLには、たとえば0Vを印加する。また、選択メモリセルMCが接続される選択ワード線WLにはたとえば0Vを印加する一方、その他の非選択ワード線WLには、例えば、リード電圧Vreadの半分の電圧Vread/2を印加する。そして、当該ローカルビット線LBLが接続される選択トランジスタSTrを選択的に導通させ、その他の選択トランジスタは非導通状態に維持する。これにより、選択メモリセルMCにのみリード電圧Vreadが印加され、リード動作が行われる。
第2の実施形態では、基板に対して垂直に配置され、基板側の端部に選択トランジスタを有するビット線の側面に抵抗変化素子構成層44を介して複数のワード線が高さ方向に配置されたnR−1Tr型のストリングが、基板上にマトリックス状に配置された3次元構造の不揮発性記憶装置において、選択トランジスタをPチャネル型の電界効果型トランジスタで構成した。抵抗変化素子構成層44は、抵抗率が小さい第1抵抗変化層443と、抵抗率が大きい、抵抗変化に寄与するスイッチ領域が形成される絶縁膜からなる第2抵抗変化層444と、が積層されたバイレイヤ構造を有する。このように、絶縁膜(第2抵抗変化層444)を挿入することにより、隣接するワード線WLにまでフィラメントが形成される可能性を低下させることができ、ワード線WLごとに確実にフィラメントを形成することができるという効果を有する。
また、第1抵抗変化層443はビット線側に配置され、第2抵抗変化層444はワード線側に配置されるようにした。これによって、安定した低電流動作が可能なバイレイヤ構造の極性依存性と、セット処理時に選択トランジスタの飽和領域で電流制限できる方向性と、を合わせることが可能になる。その結果、フォーミング処理時またはセット処理時に安定して電流制限を行うことができ、かつ安定に動作するバイレイヤ構造を有する3次元のnR−1Tr構造を提供することができる。さらに、セット処理時に、低電流でばらつきの少ない駆動動作を実現することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
11 メモリセルアレイ、12 行デコーダ、13 列デコーダ、14 上位ブロック、15 電源、16 制御回路、20 基板、30 選択トランジスタ層、31,33,42a〜42d,43 導電層、32,34,41a〜41d,51 層間絶縁膜、35 半導体層、35a,35c N+型半導体層、35b P−型半導体層、35d,35f P+型半導体層、35e N−型半導体層、36 ゲート絶縁層、40 メモリ層、44 抵抗変化素子構成層、441〜444 抵抗変化層、BL ビット線、GBL グローバルビット線、LBL ローカルビット線、MC メモリセル、SG 選択ゲート線、STr 選択トランジスタ、VR 抵抗変化素子、WL ワード線。
Claims (11)
- 互いに交差する第1方向と第2方向に複数配置され、前記第1方向および前記第2方向に垂直な第3方向に延在する複数の第1配線と、
前記第2方向に延在し、前記第1配線の前記第3方向に所定の間隔をおいて設けられる複数の第2配線と、
前記第1配線と前記第2配線とが交差する位置に前記第1配線と前記第2配線の間に挟持されるように配置されるメモリセルと、
前記第1配線の端部に設けられる選択トランジスタと、
を備え、
前記選択トランジスタは、Nチャネル型の電界効果型トランジスタであり、
前記メモリセルは、印加された電気信号に応じて抵抗状態が変化し、前記第1配線側で抵抗率が大きく、前記第2配線側で抵抗率が小さい抵抗変化層によって構成されることを特徴とする不揮発性記憶装置。 - 前記抵抗変化層は、前記第1配線と前記第2配線との間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する材料によって構成されることを特徴とする請求項1に記載の不揮発性記憶装置。
- コントローラをさらに備え、
前記コントローラは、前記抵抗変化層にフィラメントを形成するフォーミング動作時に前記第1配線に対して前記第2配線に正のフォーミング電圧を印加できることを特徴とする請求項2に記載の不揮発性記憶装置。 - 前記抵抗変化層は、前記第1配線側に配置される第1層と、前記第2配線側に配置され、前記第1層に比して酸素欠損度が大きい第2層と、からなる2層構造を有することを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記第1層のバンドギャップは、第2層のバンドギャップに比して大きいことを特徴とする請求項4に記載の不揮発性記憶装置。
- 互いに交差する第1方向と第2方向に複数配置され、前記第1方向および前記第2方向に垂直な第3方向に延在する複数の第1配線と、
前記第2方向に延在し、前記第1配線の前記第3方向に所定の間隔をおいて設けられる複数の第2配線と、
前記第1配線と前記第2配線とが交差する位置に前記第1配線と前記第2配線の間に挟持されるように配置されるメモリセルと、
前記第1配線の端部に設けられる選択トランジスタと、
を備え、
前記選択トランジスタは、Pチャネル型の電界効果型トランジスタであり、
前記メモリセルは、印加された電気信号に応じて抵抗状態が変化し、前記第1配線側で抵抗率が小さく、前記第2配線側で抵抗率が大きい抵抗変化層によって構成されることを特徴とする不揮発性記憶装置。 - 前記抵抗変化層は、前記第1配線と前記第2配線との間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する材料によって構成されることを特徴とする請求項6に記載の不揮発性記憶装置。
- コントローラをさらに備え、
前記コントローラは、前記抵抗変化層にフィラメントを形成するフォーミング動作時に前記第1配線に対して前記第2配線に負のフォーミング電圧を印加できることを特徴とする請求項7に記載の不揮発性記憶装置。 - 前記抵抗変化層は、前記第1配線側に配置される第1層と、前記第2配線側に配置され、前記第1層に比して酸素欠損度が小さい第2層と、からなる2層構造を有することを特徴とする請求項6に記載の不揮発性記憶装置。
- 前記第2層のバンドギャップは、第1層のバンドギャップに比して大きいことを特徴とする請求項9に記載の不揮発性記憶装置。
- 前記第3方向に隣接する前記第2配線間には層間絶縁膜が配置され、
前記抵抗変化層は、前記第2配線と前記層間絶縁膜との積層体の前記第1方向の側面に設けられることを特徴とする請求項5または10に記載の不揮発性記憶装置。
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