JP2019169570A - 記憶装置 - Google Patents
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Abstract
【課題】接触抵抗の低減した記憶装置を提供する。【解決手段】実施形態の記憶装置は、基板と、第１の方向に伸長する複数の絶縁層と、第１の方向に伸長し、第１の方向に交差し基板に対して垂直である第２の方向に沿って複数の絶縁層と交互に積層された複数の第１の導電層と、第２の方向に伸長する第２の導電層と、第２の導電層と複数の第１の導電層の間に設けられた記録層と、第２の導電層に電気的に接続された第１のトランジスタと、第１のトランジスタと、第１の方向及び第２の方向に交差し基板に平行な第３の方向に隣り合って設けられた第２のトランジスタと、第２のトランジスタ上に設けられた第１絶縁物と、を備える記憶装置である。【選択図】図３
Description
実施形態は、記憶装置に関する。
大容量の不揮発性メモリとして、従来のフローティングゲート型ＮＡＮＤフラッシュメモリに代わる、２端子の抵抗変化型メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
抵抗変化型メモリの抵抗変化層としては種々の材料が提案されている。
大容量メモリアレイでは、ビット線及びワード線と呼ばれる金属配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線ＢＬとワード線ＷＬに電圧を印加することで行う。
実施形態の目的は、特性の安定した記憶装置を提供することにある。
実施形態の記憶装置は、基板と、第１の方向に伸長する複数の絶縁層と、第１の方向に伸長し、第１の方向に交差し基板に対して垂直である第２の方向に沿って複数の絶縁層と交互に積層された複数の第１の導電層と、第２の方向に伸長する第２の導電層と、第２の導電層と複数の第１の導電層の間に設けられた記録層と、第２の導電層に電気的に接続された第１のトランジスタと、第１のトランジスタと、第１の方向及び第２の方向に交差し基板に平行な第３の方向に隣り合って設けられた第２のトランジスタと、第２のトランジスタ上に設けられた第１絶縁物と、を備える記憶装置である。
以下、図面を用いて実施の形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
実施形態の記憶装置は、基板と、第１の方向に伸長する複数の絶縁層と、第１の方向に伸長し、第１の方向に交差し基板に対して垂直である第２の方向に沿って複数の絶縁層と交互に積層された複数の第１の導電層と、第２の方向に伸長する第２の導電層と、第２の導電層と複数の第１の導電層の間に設けられた記録層と、第２の導電層に電気的に接続された第１のトランジスタと、第１のトランジスタと、第１の方向及び第２の方向に交差し基板に平行な第３の方向に隣り合って設けられた第２のトランジスタと、第２のトランジスタ上に設けられた第１絶縁物と、を備える記憶装置である。
図１は、本実施形態の記憶装置１００のブロック図である。図２は、メモリセルアレイ１０１の等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
本実施形態の記憶装置１００は、抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。抵抗変化型メモリは、電圧の印加に伴う記録層の抵抗変化を利用してデータを記憶する。
また、本実施形態のメモリセルアレイ１０１は、メモリセルが立体的に配置された三次元構造を備える。三次元構造を備えることにより、記憶装置１００の集積度が向上する。
図１に示すように、記憶装置１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。
また、図２に示すように、メモリセルアレイ１０１内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
メモリセルアレイ１０１は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｘ方向に垂直に交差するｚ方向に伸長する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
ｘ方向は第１の方向、ｘ方向に垂直に交差するｚ方向は第２の方向、ｘ方向及びｚ方向に垂直に交差するｙ方向は第３の方向の具体例である。
複数のワード線ＷＬは、ローデコーダ回路１０３に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路１０４に接続される。複数のビット線ＢＬとセンスアンプ回路１０４との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。グローバルビット線ＧＢＬは、第３の導電層の一例である。
ローデコーダ回路１０３は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、センスアンプ回路１０４は、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、制御回路１０６などの回路は、電子回路である。例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
図３は、実施形態の記憶装置１００の模式図である。
図４は、実施形態の記憶装置１００の模式図である。
図３は、実施形態の記憶装置１００の、ｙｚ平面における模式断面図である。図４は、実施形態の記憶装置１００について、ｘｙ平面において第１のトランジスタ４０、第１のダミートランジスタ４２、第２のダミートランジスタ４４、第２の導電層１４の配置を示した模式図である。なお、第１のダミートランジスタ４２及び第２のダミートランジスタは、ビット線ＢＬに接続されていないトランジスタである。なお図４において、基板８、絶縁物６２、ストッパ７６、複数の絶縁層１０ａ、１０ｂ、１０ｃ及び１０ｄ、複数の第１の導電層１２ａ、１２ｂ及び１２ｃ、第１絶縁物３４、第２絶縁物３２、および記録層５０の記載は省略している。
基板８は、例えば単結晶半導体の基板であるＳｉ（シリコン）基板、Ｇｅ（ゲルマニウム）基板、化合物半導体の基板であるＧａＡｓ（ヒ化ガリウム）基板、ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化珪素）基板等である。なお、基板８は、例えばＳｉＯ２（酸化シリコン）基板等の絶縁体基板であっても良い。基板８は、ｘｙ平面に対して平行に設けられている。
複数の絶縁層１０ａ、１０ｂ、１０ｃ及び１０ｄは、基板８上に設けられ、基板８面に対して平行なｘ方向に伸長している。
複数の絶縁層１０ａ、１０ｂ、１０ｃ及び１０ｄは、例えば酸化物、酸窒化物又は窒化物を含む。複数の絶縁層１０ａ、１０ｂ、１０ｃ及び１０ｄは、例えば酸化シリコン（ＳｉＯ）である。
複数の第１の導電層１２ａ、１２ｂ及び１２ｃは、ｘ方向に伸長している。複数の第１の導電層１２ａ、１２ｂ及び１２ｃは、ｚ方向に沿って複数の絶縁層１０ａ、１０ｂ、１０ｃ及び１０ｄと交互に積層されている。
第２の導電層１４ａ及び第２の導電層１４ｂ（第４の導電層１４ｂ）は、ｚ方向に伸長し、複数の絶縁層１０ａ、１０ｂ、１０ｃ及び１０ｄ、及び複数の第１の導電層１２ａ、１２ｂ及び１２ｃを貫通している。
複数の第１の導電層１２ａ、１２ｂ及び１２ｃ、及び第２の導電層１４ａ及び１４ｂは、導電層である。複数の第１の導電層１２ａ、１２ｂ及び１２ｃ、及び第２の導電層１４ａ及び１４ｂは、例えば、金属層である。複数の第１の導電層１２ａ、１２ｂ及び１２ｃ、及び第２の導電層１４ａ及び１４ｂは、例えば、タングステン、窒化チタン、又は、銅を含む。複数の第１の導電層１２ａ、１２ｂ及び１２ｃ、及び第２の導電層１４ａ及び１４ｂは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
なお、複数の絶縁層１０、複数の第１の導電層１２及び複数の第２の導電層１４の数は、上記のものに限定されない。
記録層５０は、第２の導電層１４ａと、複数の第１の導電層１２ａ、１２ｂ及び１２ｃ、及び複数の絶縁層１０ａ、１０ｂ、１０ｃ及び１０ｄの間に設けられている。また、記録層５０は、第２の導電層１４ｂと、複数の第１の導電層１２ａ、１２ｂ及び１２ｃ、及び複数の絶縁層１０ａ、１０ｂ、１０ｃ及び１０ｄの間に設けられている。
記録層５０は、抵抗状態の変化によってデータを記憶する機能を備える。また、記録層５０は、電圧又は電流の印加によってデータの書き換えが可能である。記録層５０は、電圧又は電流の印加によって高抵抗状態（リセット状態）と抵抗状態（セット状態）との間を遷移する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。
記録層５０は、第１の記録層５２を有する。また、記録層は、第１の記録層５２と第２の導電層１４ａの間及び第１の記録層５２と第２の導電層１４ｂの間に設けられた第２の記録層５４を有する。
第１の記録層５２は、例えばシリコン又はゲルマニウムを含む。第１の記録層５２は、例えばシリコン、シリコンゲルマニウム又はゲルマニウムである。第１の記録層５２は、例えばアモルファスシリコンである。第１の記録層５２の膜厚は、良好な膜質を得るため３．５ｎｍ以上が好ましく、動作電圧の増加を抑制するため１０ｎｍ以下であることが好ましい。
第２の記録層５４は、酸化チタン、酸化タングステン又は酸化ニオブを含む。第２の記録層５４の膜厚は、良好な結晶性を得るため例えば６ｎｍ以上であることが好ましい。
なお、記録層５０は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５合金等のカルコゲナイドを含む層であっても良い。
図３中、破線で示された部分が、１個のメモリセルＭＣに対応する。
第１のトランジスタ４０ａ１（第１のトランジスタ）、第１のトランジスタ４０ｂ１（第４のトランジスタ）、第１のトランジスタ４０ｃ１（第５のトランジスタ）、第１のトランジスタ４０ｄ１、第１のトランジスタ４０ａ２、第１のトランジスタ４０ｂ２（第６のトランジスタ）、第１のトランジスタ４０ｃ２、第１のトランジスタ４０ｄ２、第１のトランジスタ４０ａ３、第１のトランジスタ４０ｂ３、第１のトランジスタ４０ｃ３、第１のトランジスタ４０ｄ３、第１のトランジスタ４０ａ４、第１のトランジスタ４０ｂ４、第１のトランジスタ４０ｃ４及び第１のトランジスタ４０ｄ４と、第１のダミートランジスタ４２ａ１（第３のトランジスタ）、第１のダミートランジスタ４２ｂ１、第１のダミートランジスタ４２ａ２、第１のダミートランジスタ４２ｂ２、第１のダミートランジスタ４２ａ３、第１のダミートランジスタ４２ｂ３、第１のダミートランジスタ４２ａ４及び第１のダミートランジスタ４２ｂ４と、第２のダミートランジスタ４４ａ１、第２のダミートランジスタ４４ｂ１（第２のトランジスタタ）、第２のダミートランジスタ４４ａ２、第２のダミートランジスタ４４ｂ２、第２のダミートランジスタ４４ａ３、第２のダミートランジスタ４４ｂ３、第２のダミートランジスタ４４ａ４及び第２のダミートランジスタ４４ｂ４は、基板８と絶縁層１０の間に設けられている。
第１のトランジスタ４０ａ１、４０ｂ１、４０ｃ１及び４０ｄ１は、第１のダミートランジスタ４２ａ１及び４２ｂ１と、第２のダミートランジスタ４４ａ１及び４４ｂ１の間に設けられている。第１のトランジスタ４０ａ２、４０ｂ２、４０ｃ２及び４０ｄ２は、第１のダミートランジスタ４２ａ２及び４２ｂ２と、第２のダミートランジスタ４４ａ２及び４４ｂ２の間に設けられている。第１のトランジスタ４０ａ３、４０ｂ３、４０ｃ３及び４０ｄ３は、第１のダミートランジスタ４２ａ３及び４２ｂ３と、第２のダミートランジスタ４４ａ３及び４４ｂ３の間に設けられている。第１のトランジスタ４０ａ４、４０ｂ４、４０ｃ４及び４０ｄ４は、第１のダミートランジスタ４２ａ４及び４２ｂ４と、第２のダミートランジスタ４４ａ４及び４４ｂ４の間に設けられている。
さらに具体的には、図３に示されるように、第２のダミートランジスタ４４ｂ１（第２のトランジスタ）は、ｙ方向で第１のトランジスタ４０ａ１（第１のトランジスタ）に隣り合って設けられている。第１のトランジスタ４０ａ１（第１のトランジスタ）は、ｙ方向で第２のダミートランジスタ４４ｂ１（第２のトランジスタ）と第１のダミートランジスタ４２ａ１（第３のトランジスタ）の間に設けられている。第１のトランジスタ４０ｂ１（第４のトランジスタ）は、ｙ方向で第１のトランジスタ４０ａ１（第１のトランジスタ）と隣り合い、第１のトランジスタ４０ａ１（第１のトランジスタ）と第１のダミートランジスタ４２ａ１（第３のトランジスタ）の間に設けられている。第１のトランジスタ４０ｃ１（第５のトランジスタ）は、ｙ方向で第１のトランジスタ４０ｂ１（第４のトランジスタ）と隣り合い、第１のトランジスタ４０ｂ１（第４のトランジスタ）と第１のダミートランジスタ４２ａ１（第３のトランジスタ）の間に設けられている。第１のトランジスタ４０ｂ２（第６のトランジスタ）は、ｘ方向で第１のトランジスタ４０ｂ１（第４のトランジスタ）と隣り合って設けられている。
第１のトランジスタ４０ａ１は、第２の導電層１４ａに電気的に接続されている。第１のトランジスタ４０ｃ１は、第２の導電層１４ｂに電気的に接続されている。第１のトランジスタ４０ｂ２は、第２の導電層１４ｃ（第５の導電層１４ｃ）に電気的に接続されている。第１のトランジスタ４０ｄ２は、第２の導電層１４ｄに電気的に接続されている。第１のトランジスタ４０ａ３は、第２の導電層１４ｅに電気的に接続されている。第１のトランジスタ４０ｃ３は、第２の導電層１４ｆに電気的に接続されている。第１のトランジスタ４０ｂ４は、第２の導電層１４ｇに電気的に接続されている。第１のトランジスタ４０ｄ４は、第２の導電層１４ｈに電気的に接続されている。
図４に示したｘｙ平面内での配置において、第２の導電層１４ｂは、第２の導電層１４ａにｙ方向で並んで設けられている。
第２の導電層１４ｃは、ｙ方向において、第２の導電層１４ａと第２の導電層１４ｂの間に設けられている。一方、第２の導電層１４ｃは、ｘ方向において、第２の導電層１４ａ及び第２の導電層１４ｂからずれて設けられている。すなわち、第２の導電層１４ｃは、ｘ方向において、第２の導電層１４ａと第２の導電層１４ｂの間に設けられていない。
第２の導電層１４ｄは、ｙ方向において、第２の導電層１４ｃに並んで設けられている。そして、第２の導電層１４ｂは、ｙ方向において、第２の導電層１４ｃと第２の導電層１４ｄの間に設けられている。一方、第２の導電層１４ｂは、ｘ方向において、第２の導電層１４ｃ及び第２の導電層１４ｄからずれて設けられている。
第２の導電層１４ｆは、ｙ方向において、第２の導電層１４ｃと第２の導電層１４ｄの間に設けられている。一方、第２の導電層１４ｆは、ｘ方向において、第２の導電層１４ｃ及び第２の導電層１４ｄからずれ、第２の導電層１４ｂに並んで設けられている。
第２の導電層１４ｅは、ｘ方向において、第２の導電層１４ａに並んで設けられている。また、第２の導電層１４ｅは、ｙ方向において、第２の導電層１４ｆに並んで設けられている。
第２の導電層１４ｇは、ｙ方向において、第２の導電層１４ｅと第２の導電層１４ｆの間に設けられている。一方、第２の導電層１４ｇは、ｘ方向において、第２の導電層１４ｃに並んで設けられており、第２の導電層１４ｅと第２の導電層１４ｆの間に設けられていない。
第２の導電層１４ｈは、ｘ方向において、第２の導電層１４ｄに並んで設けられている。また、第２の導電層１４ｈは、ｙ方向において第２の導電層１４ｇと並んで設けられている。
第１のトランジスタ４０、第１のダミートランジスタ４２、第２のダミートランジスタ４４は、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）である。
第１のトランジスタ４０は、図２に示した選択トランジスタＳＴである。
例えば窒化チタンを含みトランジスタのゲート電極として機能するゲートメタル７４が、第１のトランジスタ４０、第１のダミートランジスタ４２、第２のダミートランジスタ４４に設けられている。
絶縁層１０ａと第１のトランジスタ４０、第１のダミートランジスタ４２、第２のダミートランジスタ４４の間には、窒化シリコンを含むストッパ７６が設けられている。また、第１のトランジスタ４０、第１のダミートランジスタ４２及び第２のダミートランジスタ４４のそれぞれの間には、絶縁物６２が設けられている。
第１のトランジスタ４０、第１のダミートランジスタ４２、第２のダミートランジスタ４４のｎ型不純物濃度及びｐ型不純物濃度は、互いに等しいことが、製造を容易にするため好ましい。
第１絶縁物３４は、第２のダミートランジスタ４４ａ１、４４ｂ１、４４ａ２、４４ｂ２、４４ａ３、４４ｂ３、４４ａ４及び４４ｂ４の上に設けられている。
第１絶縁物３４は、ｘ方向及びｚ方向に伸長している。第１絶縁物３４は、例えば、複数の絶縁層１０及び複数の第１の導電層１２を貫通して設けられている。第１絶縁物３４は、絶縁物である。第１絶縁物３４は、例えば酸化シリコンである。
第２絶縁物３２は、第１のダミートランジスタ４２ａ１、４２ｂ１、４２ａ２、４２ｂ２、４２ａ３、４２ｂ３、４２ａ４及び４２ｂ４の上に設けられている。
第２絶縁物３２は、ｘ方向及びｚ方向に伸長している。第２絶縁物３２は、例えば、複数の絶縁層１０及び複数の第１の導電層１２を貫通して設けられている。第２絶縁物３２は、絶縁物である。第２絶縁物３２は、例えば酸化シリコンである。
なお、第２絶縁物３２または第１絶縁物３４の代わりに、例えば、メモリセルＭＣを駆動するための電気回路、その他の電気回路を設けても良い。また、例えば窒化物を含む補強材を設けても良い。
y方向における第１のダミートランジスタ４２又は第２のダミートランジスタ４４の長さは、y方向における第１のトランジスタ４０の長さよりも長いことが好ましい。ここで第１のダミートランジスタ４２の長さ、第２のダミートランジスタ４４の長さ及び第１のトランジスタ４０の長さとは、例えばチャネル幅である。
次に、実施形態の記憶装置１００の製造方法を記載する。
実施形態の記憶装置１００の製造方法は、第１のダミートランジスタ、第２のダミートランジスタ、及び第１のダミートランジスタと第２のダミートランジスタの間に設けられた第１のトランジスタの上に、複数の絶縁層と、複数の絶縁層のそれぞれの間に設けられた複数の犠牲層を形成し、第１のトランジスタの上に、複数の絶縁層及び複数の犠牲層を貫通する第１の穴を形成し、第１の穴内に記録層を形成し、第１の穴内に第１のトランジスタに電気的に接続された第２の導電層を形成し、第１のダミートランジスタ及び第２のダミートランジスタの上に、複数の絶縁層及び複数の犠牲層を貫通する複数の第２の穴を形成し、複数の犠牲層を除去し、複数の犠牲層が除去された部分に第１の導電層を形成し、複数の第２の穴内に絶縁物を形成する。
図５は、実施形態の記憶装置１００の製造方法の一部を示す模式図である。図５は、実施形態の記憶装置１００のトランジスタ（第１のトランジスタ４０、第１のダミートランジスタ４２、第２のダミートランジスタ４４）の製造方法を示す模式図である。なお、図５（ａ）ないし図５（ｆ）で上下方向にそれぞれ２個の図が示されているが、紙面に向かって上に示された図はｘｚ平面における製造工程の一部を示す模式図であり、紙面に向かって下に示された図はｙｚ平面における製造工程の一部を示す模式図である。
まず、図示しない基板８上に設けられた酸化膜６０上にバリアメタル６４ａを介してタングステン（Ｗ）を含む膜を形成する。次に、タングステン（Ｗ）を含む膜に、ｘ方向に伸長する複数の溝を形成する。次に、複数の溝内に、窒化チタン（ＴｉＮ）を含むバリアメタル６５を形成する。次に、バリアメタル６５が形成された溝内に、例えば酸化シリコン（ＳｉＯ）を含む絶縁物７１を形成する。タングステン（Ｗ）を含む膜の一部は、グローバルビット線ＧＢＬとなる。なお、酸化膜６０内には、図示しない配線が形成されていても良い（図５（ａ））。
次に、グローバルビット線ＧＢＬ、絶縁物７１及びバリアメタル６５上に、バリアメタル６４ｂ、ポリシリコン６８、バリアメタル６４ｃ、及び窒化シリコン（ＳｉＮ）を含むストッパ６６、を順に形成する（図５（ｂ））。
次に、絶縁物７１上に形成されたバリアメタル６４ｂの一部、ポリシリコン６８の一部、バリアメタル６４ｃの一部及びストッパ６６の一部を、リソグラフィ及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｉｎｇ：反応性イオンエッチング）により除去し、ｘ方向に伸長する溝を形成する。次に、溝内にバリアメタル６４ｄを形成した後に、例えば酸化シリコンを含む絶縁物６３を形成する（図５（ｃ））。
次に、絶縁物７１上に形成されたバリアメタル６４ｂの一部、ポリシリコン６８の一部、バリアメタル６４ｃの一部及びストッパ６６の一部を、リソグラフィ及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｉｎｇ：反応性イオンエッチング）により除去し、ｙ方向に伸長する溝７０を形成する（図５（ｄ））。
次に、バリアメタル６４ｂの側面に絶縁物６９を形成する。次に、絶縁物６９上に、除去されずに残っているバリアメタル６４ｂの一部、ポリシリコン６８の一部、バリアメタル６４ｃの一部及びストッパ６６の一部を覆うように、窒化チタンを含むゲートメタル７４を形成する（図５（ｅ））。
次に、ゲートメタル７４の上方の一部を除去する。次に、溝７０内に酸化シリコンを含む絶縁物６２を形成する。次に、ストッパ６６と絶縁物６２の一部を除去し、トランジスタ４１を得る（図５（ｆ））。トランジスタ４１は、（第１のトランジスタ４０、第１のダミートランジスタ４２、第２のダミートランジスタ４４）となる。
図６ないし図１０は、実施形態の記憶装置１００の製造方法において、製造途中の記憶装置を示す模式断面図である。なお、図５（ｆ）に記載されていた、酸化膜６０、バリアメタル６４ａ、ＧＢＬ、絶縁物６９、バリアメタル６４ｂ及びバリアメタル６４ｃの記載は省略する。
まず、第１のトランジスタ４０、第１のダミートランジスタ４２及び第２のダミートランジスタ４４の上に、窒化シリコンを含むストッパ７６を形成し、ストッパ７６内に導電性材料を含む接続部２４を形成する。次に、ストッパ７６及び接続部２４上に、ｘ方向に伸長する複数の絶縁層１０と、ｘ方向に伸長し複数の絶縁層１０のそれぞれの間に設けられた、例えば酸化物、酸窒化物又は窒化物を含む、複数の犠牲層７２を形成する（図６）。
次に、第１のトランジスタ４０上に、複数の絶縁層１０及び複数の犠牲層７２を貫通する第１の穴７８を形成する（図７）。
次に、第１の穴７８内に、記録層５０（第１の記録層５２及び第２の記録層５４）を形成する。次に、第１の穴内に、ｚ方向に伸長し、接続部２４を介して第１のトランジスタ４０に電気的に接続された第２の導電層１４（第２の導電層１４ａ及び第２の導電層１４ｂ）を形成する（図８）。
次に、第１のダミートランジスタ４２（第１のダミートランジスタ４２ａ１及び第１のダミートランジスタ４２ｂ１）及び第２のダミートランジスタ４４（第２のダミートランジスタ４４ａ１及び第２のダミートランジスタ４４ｂ１）の上に、複数の絶縁層１０及び複数の犠牲層７２を貫通する複数の第２の穴８０を形成する（図９）。
次に、複数の第２の穴８０を介したウエットエッチングにより、複数の犠牲層７２を除去する（図１０）。
次に、複数の犠牲層７２が除去された部分に、図示しないバリアメタルを形成した後に、例えば第２の穴８０を介してタングステンを導入し、第１の導電層１２を形成する。
次に、複数の第２の穴８０内に第２絶縁物３２及び第１絶縁物３４を形成し、実施形態の記憶装置１００を得る。
次に、実施形態の記憶装置１００の作用効果を記載する。
メモリセルＭＣ内においては、第２の導電層１４やメモリセルＭＣ以外のものを設ける場合がある。
例えば、第１の導電層１２を形成するために、犠牲層７２を形成した後に犠牲層７２を除去し、タングステンを導入して第１の導電層１２を形成する場合がある。この場合には、タングステンを導入するための第２の穴８０を、ｙ方向に一定の間隔で設けることが好ましい。第２の穴８０は、タングステン導入後に第１絶縁物３４又は第２絶縁物３２により埋められる。そのため、第２の穴８０の周囲にメモリセルＭＣは設けられない。従って、第２の穴８０の下に第１のダミートランジスタ４２、第２のダミートランジスタ４４といった、選択トランジスタＳＴは必ずしも設けられなくても良い。
しかし、第２の穴８０の下に選択トランジスタＳＴ（第１のダミートランジスタ４２、第２のダミートランジスタ４４）を設けない場合、第１のトランジスタ４０の形状にばらつきが生じることがある。形状のばらつきは、第２の穴８０により近い場所に設けられた第１のトランジスタ４０ａ１及び４０ｄ１に顕著に発生する。これにより、第１のトランジスタ４０ａ１及び４０ｄ１の特性が、他の第１のトランジスタ４０ｂ１及び４０ｃ１と異なってしまう。そのため、第１のトランジスタ４０ａ１及び４０ｄ１に接続されたメモリセルＭＣの動作が、第１のトランジスタ４０ｂ１及び４０ｃ１に接続されたメモリセルＭＣの動作と異なってしまう。
そこで、実施形態の記憶装置１００においては、第１のトランジスタ４０とｙ方向で隣接して設けられた第１のダミートランジスタ４２と、第２のダミートランジスタ４４であって、前記第１のトランジスタは前記第１のダミートランジスタ４２と前記第２のダミートランジスタ４４の間に設けられた、前記第２のダミートランジスタ４４と、を設ける。そして、第１のダミートランジスタ４２上に第２絶縁物３２が、また、第２のダミートランジスタ４４上に第１絶縁物３４が設けられるようにする。
第１のダミートランジスタ４２及び第２のダミートランジスタ４４を設けることにより、第１のトランジスタ４０ａ１及び４０ｄ１の形状を、他の第１のトランジスタ４０ｂ１及び４０ｃ１と同様にすることができる。これにより、第１のトランジスタ４０の特性ばらつきを抑制することが出来るため、特性の安定した記憶装置１００の提供が可能となる。
第１のダミートランジスタ４２が複数個、また第２のダミートランジスタ４４が複数個設けられていることにより、第１のトランジスタ４０の形状ばらつきをさらに抑制し、特性の安定した記憶装置１００の提供を可能にすることができる。
ｘ方向またはｙ方向における第１のダミートランジスタ４２又は第２のダミートランジスタ４４の長さを第１のトランジスタ４０の長さより長くすることにより、第１のダミートランジスタ４２又は第２のダミートランジスタ４４を安定して形成することが出来る。第１のダミートランジスタ４２又は第２のダミートランジスタ４４の長さを短くすると、形成中に倒れてしまうことがあるためである。これにより、第１のトランジスタ４０を安定して形成することが出来る。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
８ 基板
１０ 絶縁層
１２ 第１の導電層（ワード線）
１４ 第２の導電層（ビット線）
２４ 接続部
３２ 第２絶縁物
３４ 第１絶縁物
４０ 第１のトランジスタ
４２ 第１のダミートランジスタ
４４ 第２のダミートランジスタ
５０ 記録層
５２ 第１の記録層
５４ 第２の記録層
６０ 酸化膜
６２ 絶縁物
６４ バリアメタル
６６ ストッパ
６７ バリアメタル
６８ ポリシリコン
７０ 溝
７２ 犠牲材
７４ ゲートメタル
７６ ストッパ
７８ 第１の穴
８０ 第２の穴
１００ 記憶装置
１０１ メモリセルアレイ
１０２ ワード線ドライバ回路
１０３ ローデコーダ回路
１０４ センスアンプ回路
１０５ カラムデコーダ回路
１０６ 制御回路
ＭＣ メモリセル
ＷＬ ワード線
ＢＬ ビット線
ＧＢＬ グローバルビット線
１０ 絶縁層
１２ 第１の導電層（ワード線）
１４ 第２の導電層（ビット線）
２４ 接続部
３２ 第２絶縁物
３４ 第１絶縁物
４０ 第１のトランジスタ
４２ 第１のダミートランジスタ
４４ 第２のダミートランジスタ
５０ 記録層
５２ 第１の記録層
５４ 第２の記録層
６０ 酸化膜
６２ 絶縁物
６４ バリアメタル
６６ ストッパ
６７ バリアメタル
６８ ポリシリコン
７０ 溝
７２ 犠牲材
７４ ゲートメタル
７６ ストッパ
７８ 第１の穴
８０ 第２の穴
１００ 記憶装置
１０１ メモリセルアレイ
１０２ ワード線ドライバ回路
１０３ ローデコーダ回路
１０４ センスアンプ回路
１０５ カラムデコーダ回路
１０６ 制御回路
ＭＣ メモリセル
ＷＬ ワード線
ＢＬ ビット線
ＧＢＬ グローバルビット線
Claims (7)
- 基板と、
第１の方向に伸長する複数の絶縁層と、
前記第１の方向に伸長し、前記第１の方向に交差し前記基板に対して垂直である第２の方向に沿って前記複数の絶縁層と交互に積層された複数の第１の導電層と、
前記第２の方向に伸長する第２の導電層と、
前記第２の導電層と前記複数の第１の導電層の間に設けられた記録層と、
前記第２の導電層に電気的に接続された第１のトランジスタと、
前記第１のトランジスタと、前記第１の方向及び前記第２の方向に交差し前記基板に平行な第３の方向に隣り合って設けられた第２のトランジスタと、
前記第２のトランジスタ上に設けられた第１絶縁物と、
を備える記憶装置。 - 前記第２のトランジスタの前記第３の方向の幅は、前記第１のトランジスタの前記第３の方向の幅より広い請求項１記載の記憶装置。
- 前記第１絶縁物は前記第１の方向及び前記第２の方向に伸長する請求項１又は請求項２に記載の記憶装置。
- 第３のトランジスタと、
前記第３のトランジスタ上に設けられ、前記第１の方向及び前記第２の方向に伸長する第２絶縁物と、をさらに備え、
前記第１のトランジスタは前記第２のトランジスタと前記第３のトランジスタの間に設けられている請求項１ないし請求項３いずれか一項記載の記憶装置。 - 前記第３の方向に伸長し、前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタと電気的に接続された第３の導電層をさらに備え、
前記第１のトランジスタは、前記第２の導電層と前記第３の導電層との間に設けられている請求項４記載の記憶装置。 - 前記第１のトランジスタと前記第３の方向に隣り合い前記第１のトランジスタと前記第３のトランジスタの間に設けられた第４のトランジスタと、
前記第４のトランジスタと前記第３の方向に隣り合い前記第３のトランジスタと前記第４のトランジスタの間に設けられた第５のトランジスタと、
前記第５のトランジスタと電気的に接続され、前記第２の方向に伸長する第４の導電層と、
をさらに備える請求項５記載の記憶装置。 - 前記第４のトランジスタと前記第１の方向に隣り合う第６のトランジスタと、
前記第６のトランジスタと電気的に接続され、前記第２の方向に伸長し、前記第３の方向において前記第２の導電層と前記第４の導電層との間に設けられ、前記第１の方向に異なる位置に設けられた第５の導電層と、
をさらに備える請求項６に記載の記憶装置。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180911 |