CN108231786B - 垂直半导体装置 - Google Patents

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Abstract

提供了一种垂直半导体装置。垂直半导体装置包括：多个层间绝缘层图案，在基底上彼此间隔开并在垂直方向上被堆叠；多个导电层图案，布置在所述多个层间绝缘层图案之间并且均具有倒圆的端部，其中，导电层图案中的至少一个导电层图案被构造为从每个层间绝缘层图案的一个侧壁延伸并且包括焊盘区，焊盘区包括被构造为从至少一个导电层图案的表面突出的凸起焊盘部分；上层间绝缘层，覆盖多个层间绝缘层图案和多个导电层图案；接触插塞，被构造为穿透上层间绝缘层以与至少一个导电层图案的凸起焊盘部分接触。

Description

垂直半导体装置
本申请要求于2016年12月14日在韩国知识产权局提交的第10-2016-0170416号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体装置，更具体地，涉及一种垂直半导体装置。
背景技术
在与基底的表面垂直的方向上堆叠有存储器单元的垂直半导体装置可以包括连接布线，连接布线通过使包括在每个存储器单元中的导电层图案与接触插塞接触来形成，使得电信号独立地施加到每个存储器单元。因为半导体装置已经变得高度集成，所以难以在每个垂直地堆叠的导电层图案上与接触插塞形成连接布线。
发明内容
本公开提供了一种能够容易地在每个垂直地堆叠的导电层图案上与接触插塞形成连接布线的垂直半导体装置。
根据这里描述的主题的示例实施例的一方面，提供了一种垂直半导体装置，所述垂直半导体装置包括：多个层间绝缘层图案，在基底上彼此间隔开并在垂直方向上被堆叠；多个导电层图案，布置在多个层间绝缘层图案之间，并且每个导电层图案具有倒圆的端部，其中，多个导电层图案中的至少一个导电层图案被构造为从每个层间绝缘层图案的一个侧壁延伸出并且包括焊盘区，焊盘区包括被构造为从至少一个导电层图案的表面突出的凸起焊盘部分；上层间绝缘层，覆盖层间绝缘层图案和导电层图案；接触插塞，被构造为穿透上层间绝缘层以与至少一个导电层图案的凸起焊盘部分接触。
根据另一示例实施例，提供了一种垂直半导体装置，所述垂直半导体装置包括：垂直结构，被构造为位于单元块区的基底上在垂直方向上突出并且包括沟道层；多个导电层图案，被构造为在围绕垂直结构的同时延伸到连接区中，并且在垂直方向上通过层间绝缘层图案彼此间隔开的同时被堆叠；多个接触插塞，每个接触插塞与作为每层的导电层图案的边缘的焊盘区接触，其中，每个导电层图案的一端被倒圆，焊盘区包括从每个导电层图案的表面突出的凸起焊盘部分。
根据另一示例实施例，提供了一种垂直半导体装置，所述垂直半导体装置包括：多个导电层图案，在基底上以垂直结构堆叠，并在垂直方向上通过层间绝缘层图案彼此间隔开；多个接触插塞，每个接触插塞与相应的导电层图案的边缘处的焊盘区接触，其中，每个相应的导电层图案的一端被倒圆。
附图说明
通过下面结合附图的详细描述将更清楚地理解示例实施例，在附图中：
图1是根据示例实施例的垂直半导体装置的存储器单元阵列的等效电路图；
图2是根据示例实施例的垂直半导体装置的框图；
图3是根据示例实施例的垂直半导体装置的平面图；
图4A至图4C是图3的单元阵列区中的单元块区和连接区的布置的平面图；
图5是根据示例实施例的垂直半导体装置的连接区的局部剖视图；
图6A至图6F是示出制造图5的垂直半导体装置的连接区的方法的局部剖视图；
图7是根据示例实施例的垂直半导体装置的连接区的局部剖视图；
图8是根据示例实施例的垂直半导体装置的连接区的局部剖视图；
图9A至图9G是示出制造图7的垂直半导体装置的连接区的方法的局部剖视图；
图10是根据示例实施例的垂直半导体装置的局部透视图；
图11是图10的局部放大图；以及
图12是沿图10的线A-A'截取的根据示例实施例的垂直半导体装置的重要且局部的剖视图。
具体实施方式
现在将在下文中参照附图更充分地描述本公开，附图中示出了各种示例性实施例。然而，本发明可以以许多不同的形式来实现，并且不应该被解释为受限于这里所阐述的示例性实施例。这些示例性实施例仅是示例，许多实施例和变型是可能的并且不需要在这里提供细节。还应该强调的是，本公开提供了可替代的示例的细节，但替代物的这样的列表并不详尽。此外，各种示例性实施例之间的细节的任何一致性不应被解释为需要这样的细节，为这里所描述的每个特征列出每种可能的变化是不切实际的。在确定本发明的要求时，应参考权利要求的语言。
在附图中，为了清楚起见可以夸大层和区域的尺寸和相对尺寸。同样的标记始终指同样的元件。虽然不同的图示出了示例性实施例的变化，但这些图不必意图彼此相互排斥。相反，如将从下面的详细描述的内容看到的，当将附图和对它们的描述作为整体考虑时，不同的图中描绘和描述的特定特征可以与来自其它图的其它特征结合以获得各种实施例。
尽管可以使用诸如“一个实施例”或“某些实施例”的语言来引用这里描述的图，但是除非上下文如此指示，否则这些图及与之对应的描述并不意图与其它图或描述相互排斥。因此，某些图中的某些方面可以与其它图中的某些特征相同，和/或者某些图可以是具体的示例性实施例的不同表现或不同部分。
这里使用的术语仅是出于描述具体示例性实施例的目的，并不意图对本发明进行限制。如这里使用的，除非上下文另外明确指出，否则单数形式的“一个(种、者)”和“所述(该)”也意图包括复数形式。如在此使用的，术语“和/或”包括一个或更多个相关所列项的任意和全部组合，并且可以简写为“/”。
还将理解的是，当在本说明书中使用术语“包含”和/或“包括”及其变型时，说明存在所述特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其它特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
将理解的是，当元件被称作为“连接”或“结合”到另一元件或者“在”另一元件“上”时，该元件可以直接连接或直接结合到所述另一元件或者直接在所述另一元件上，或者可以存在中间元件。相反，当元件被称作为“直接连接”或“直接结合”到另一元件、或者被称作为“接触”另一元件或“与”另一元件“接触”时，不存在中间元件。应当以类似的方式解释用于描述元件之间关系的其它词语(例如，“位于……之间”与“直接位于……之间”、“相邻”与“直接相邻”等)。
为了易于描述，在这里可使用诸如“在……下面”、“在……下方”、“下”、“在……上方”和“上”等的空间相对术语来描述如图中示出的一个元件或特征与其它元件或特征的关系。将理解的是，空间相对术语意在包含除了在图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“下面”的元件随后将被定位为“在”所述其它元件或特征“上方”。因此，术语“在……下方”可包括上方和下方两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，并相应地解释这里使用的空间相对描述符。
此外，如这里使用的诸如“上方”和“下方”的这些空间相对术语具有它们的普通的广泛的意义，例如，即使当俯视两个元件时它们之间不叠置，元件A也可以在元件B上方(就像天空中的某物通常在地面上的某物的上方，即使不是直接地上方)。
图1是根据示例实施例的垂直半导体装置的存储器单元阵列的等效电路图。
更详细地，存储器单元阵列可以包括彼此串联连接的n个存储器单元MC1至MCn以及多个存储器单元串，多个存储器单元串包括串联连接到存储器单元MC1至MCn的两端的地选择晶体管GST和串选择晶体管SST。
彼此串联连接的n个存储器单元MC1至MCn可以连接到用于选择存储器单元MC1至MCn中的至少一些的字线WL1至WLm。地选择晶体管GST的栅极端子可以连接到地选择线GSL，其源极端子可以连接到共源极线CSL。同时，串选择晶体管SST的栅极端子可以连接到串选择线SSL，其源极端子可以连接到存储器单元MCn的漏极端子。图1示出了地选择晶体管GST和串选择晶体管SST连接到彼此串联连接的n个存储器单元MC1至MCn的结构。可选择地，可以将多个地选择晶体管GST或多个串选择晶体管SST连接到n个存储器单元MC1至MCn。
串选择晶体管SST的漏极端子可以连接到位线BL1至BLm。当信号通过串选择线SSL施加到串选择晶体管SST的栅极端子时，通过位线BL1至BLm施加的信号可以传输到彼此串联连接的n个存储器单元MC1至MCn，使得可以执行数据读取或写入操作。另外，可以通过将信号经地选择线GSL施加到地选择晶体管GST的栅极端子来执行用于去除存储在n个存储器单元MC1至MCn中的所有电荷的擦除操作，其中，地选择晶体管GST的源极端子连接到共源极线CSL。
图2是根据示例实施例的垂直半导体装置的框图。
更详细地，垂直半导体装置可以包括存储器单元阵列820、驱动电路830、读/写电路840和控制电路850。存储器单元阵列820可以包括多个存储器单元，多个存储器单元可以沿多个行和多个列布置。包括在存储器单元阵列820中的多个存储器单元可以通过字线WL、共源线CSL、串选择线SSL和地选择线GSL连接到驱动电路830，并且可以经由位线BL连接到读/写电路840。
在示例实施例中，沿同一行布置的多个存储器单元可以连接到同一条字线WL，沿同一列布置的多个存储器单元可以连接到同一条位线BL。包括在存储器单元阵列820中的多个存储器单元可以被划分为多个单元块。
每个单元块可以包括多条字线WL、多条串选择线SSL、多条地选择线GSL、多条位线BL和一条或更多条共源线CSL。驱动电路830和读/写电路840可以被控制电路850操作。
在示例实施例中，驱动电路830可以从外部接收地址信息，并且可以对接收的地址信息进行解码以选择连接到存储器单元阵列820的字线WL、共源线CSL、串选择线SSL和地选择线GSL中的至少一些。驱动电路830可以包括用于驱动字线WL、串选择线SSL和共源线CSL中的每条的电路。
读/写电路840可以根据从控制电路850接收的指令来选择连接到存储器单元阵列820的位线BL中的至少一些。读/写电路840可以读取与选择的位线BL中的至少一些连接的存储器单元中存储的数据，或者可以将数据写入与选择的位线BL中的至少一些连接的存储器单元中。读/写电路840可以包括诸如页缓冲器、输入/输出缓冲器、数据锁存器等的电路以执行上述操作。
控制电路850可以响应于从外部传输的控制信号CTRL来控制驱动电路830和读/写电路840的操作。当读取存储在存储器单元阵列820中的数据时，控制电路850可以控制驱动电路830的操作，以便将读取电压供应到存储待读取的数据的存储器单元的字线WL。当用于读取操作的读取电压供应到特定字线WL时，控制电路850可以控制读/写电路840来读取存储在存储器单元中的数据，所述存储器单元连接到供应有用于读取操作的读取电压的字线WL。
同时，当将数据写入到存储器单元阵列820时，控制电路850可以控制驱动电路830的操作，以将用于写入操作的写入电压供应到待写入数据的字线WL。当用于写入操作的写入电压供应到特定字线WL时，控制电路850可以控制读/写电路840，来将数据写入到存储器单元，所述存储器单元连接到供应有用于写入操作的写入电压的字线WL。
图3是根据本发明构思的示例实施例的垂直半导体装置的平面图，图4A至图4C是图3的单元阵列区中的单元块区和连接区的布置的平面图。
更详细地，如图3中所示，垂直半导体装置包括布置有存储器单元的单元阵列区CAR和布置有用于驱动存储器单元的电路的外围电路区PER。在一些示例实施例中，单元阵列区CAR和外围电路区PER可以在同一基底上彼此分隔开地形成。在一些示例实施例中，单元阵列区CAR可以垂直地堆叠在外围电路区PER的上侧上。
单元阵列区CAR可以包括多个单元块区CBL和连接区CR。每个单元块区CBL形成有存储器单元，连接区CR围绕单元块区CBL布置使得有利于布线与从存储器单元延伸出的导线(或导电层图案)连接。
如图4A至图4C中所示，连接区CR可以相邻于单元块区CBL的侧壁布置。例如，如图4A中所示，连接区CR可以布置在单元块区CBL的一侧处。如图4B中所示，连接区CR可以布置在单元块区CBL的两个面对的侧处以彼此面对。如图4C中所示，连接区CR可以布置为围绕单元块区CBL。
在垂直半导体装置的情况下，形成在单元块区CBL中的每个存储器单元可以在垂直方向上堆叠。包括在每个存储器单元中的垂直堆叠的导电层图案(或导线)通常分别具有施加到其的独立的电信号。导电层图案可以是如上所述的字线、串选择线或地选择线。为此，导电层图案具有水平地延伸到连接区CR的形状，延伸到连接区CR的部分可以形成为连接到各个接触插塞。
在下文中，虽然将描述垂直半导体装置的各种类型的连接区，但是下面的示例实施例不限于此。可以使用导电层图案(例如，与栅电极接触的接触插塞)来解释稍后在下面描述的连接区。
图5是示出根据示例实施例的垂直半导体装置300的连接区的局部剖视图。
更详细地，垂直半导体装置300可以设置有阶梯状的导电结构，其中，层间绝缘层图案12a至12f和导电层图案22a至22f在垂直的方向上重复地堆叠在基底10上。
基底10可以包括半导体材料，例如，第IV族半导体、第III-V族化合物半导体或第II-VI族氧化物半导体。例如，当基底10包括第IV族半导体时，基底10可以是硅基底。基底10也可以设置为体晶片或外延层。
堆叠的层间绝缘层图案12a至12f和导电层图案22a至22f的层数不限于此。层间绝缘层图案12a至12f中的每个可以包括从导电层图案22a至22f中的每个的侧壁凹陷的凹部27。当形成凹部27时，可以有利于防止导电层图案22a至22f之间的短路。
孔18可以穿过层间绝缘层图案12a至12f和导电层图案22a至22f而形成在单元块区CBL中。沟道层20可以形成在孔18中。因此，在基底10上包括沟道层20的垂直结构VCP可以形成在单元块区CBL中。
导电层图案22a至22f可以延伸到连接区CR中，同时围绕垂直结构VCP。如图4A至图4C中所示，连接区CR可以形成在单元块区CBL的一侧、另一侧或周边上。导电层图案22a至22f可以是如上所述的字线、串选择线或地选择线。
导电层图案22a至22f中的每个可以具有焊盘区PAR，在焊盘区域PAR中接触件形成在连接区CR中的至少一个边缘上。连接区CR的导电层图案22a至22f中的每个的一端可以被倒圆。可以通过稍后在下面描述的氧化工艺和离子注入工艺对导电层图案22a至22f中的每个的一端进行倒圆。
形成在垂直半导体装置300的下部处的导电层图案22a至22f可以比形成在垂直半导体装置300的上部处的导电层图案22a至22f横向突出得远。形成在下部处的导电层图案22a至22f可以比形成在上部处的导电层图案22a至22f横向延伸得远。
形成在下部处的导电层图案22a至22f中的每个可以形成有焊盘区PAR，焊盘区PAR从形成在上部处的层间绝缘层图案12a至12f中的每个的一个侧壁延伸。导电层图案22a至22f可以被构造为随着距基底10的距离的增加而在水平方向上变短。例如，随着导电层图案22a至22f距基底10越远，导电层图案22a至22f的水平距离可以变得越短，导电层图案22a至22f可以具有阶梯的形式。
焊盘区PAR可以包括从导电层图案22a至22f中的每个的表面突出的凸起焊盘部分28。凸起焊盘部分28在层间绝缘层图案12b至12f中的每个的一侧处沿水平方向延伸。凸起焊盘部分28的一端29a比形成在上部的层间绝缘层图案12b至12e延伸得远。凸起焊盘部分28可以由于凹部27而与形成在上部处的导电层图案22b至22f部分地叠置。凸起焊盘部分28可以占据被形成在上部处的导电层图案22b至22f暴露的整个部分。
凸起焊盘部分28的一端29a和另一端29b被倒圆。当与相邻的导电层图案22a至22f邻近的另一端29b是倒圆的时，凸起焊盘部分28可以防止相邻的导电层图案22a至22f之间的短路。凸起焊盘部分28可以通过稍后在下面描述的氧化工艺和离子注入工艺而形成在导电层图案22a至22f中的每个的表面上。导电层图案22a至22f可以包括金属材料。例如，包括在构成导电结构的导电层图案22a至22f中的金属材料可以包括钨、铝、铜等。
垂直半导体装置300可以包括覆盖导电结构的上层间绝缘层16。上层间绝缘层16可以形成为覆盖层间绝缘层图案12a至12f和导电层图案22a至22f。上层间绝缘层16可以填充形成在层间绝缘层图案12a至12f中的每个中的凹部27。垂直半导体装置300包括穿透上层间绝缘层16且暴露导电层图案22a至22f的上表面的一部分的接触孔30。接触插塞34可以形成在每个接触孔30中。接触插塞34包括金属材料。例如，包括在接触插塞34中的金属材料可以是钨、铝或铜等。
当构成垂直半导体装置300的导电层图案22a至22f中的每个的一端被倒圆时，可以防止相邻的导电层图案22a至22f之间的短路。此外，当垂直半导体装置300的焊盘区PAR包括如同在所描述的示例实施例中的凸起焊盘部分28时，能够防止接触插塞34中的在上部处的接触插塞34电连接到导电层图案22a至22d中的在下部处的导电层图案的短路现象。
例如，由于导电层图案22c上的凸起焊盘部分28，所以能够防止与上部处的导电层图案22c连接的接触插塞34电连接到下部处的导电层图案22b的短路现象。
图6A至图6F是示出制造图5的垂直半导体装置300的连接区的方法的局部剖视图。
更详细地，如图6A中所示，在基底10上顺序地且重复地堆叠层间绝缘层图案12a至12f和牺牲层图案14a至14f。可以通过在基底10上重复地堆叠层间绝缘层和牺牲层并随后执行光刻工艺和蚀刻工艺而使层间绝缘层图案12a至12f和牺牲层图案14a至14f具有阶梯的形式。可以多次执行光刻工艺和蚀刻工艺。
层间绝缘层图案12a至12f可以由氧化硅层形成。牺牲层图案14a至14f可以由相对于层间绝缘层图案12a至12f具有蚀刻选择性的材料形成。牺牲层图案14a至14f可以由诸如氮化硅层或多晶硅层的材料形成。可以通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的沉积工艺形成层间绝缘层图案12a至12f和牺牲层图案14a至14f。
随后，如图6B中所示，可以对层间绝缘层图案12b至12f中的每个的一端进行蚀刻以形成凹部27。在一些示例实施例中，可以不形成凹部27。可以将凹部27形成在牺牲层图案14b至14f中的每个的一端的下方。
可以通过对层间绝缘层图案12b至12f中的每个的一端进行各向同性地蚀刻来形成凹部27。由于凹部27是通过对层间绝缘层图案12b至12f中的每个的具有被外部地暴露的边缘部分的一端进行各向同性地蚀刻而形成，所以凹部27可以不形成在层间绝缘层图案12a的一部分中。例如，在层间绝缘层图案12b至12f的端部处的蚀刻的部分可以具有凹陷形状，并且可以具有倒弧的形状。
如图6C中所示，通过对阶梯状的牺牲层图案14a至14f的被外部地暴露的上表面和侧表面进行氧化而形成附加绝缘层40。可以通过热氧化牺牲层图案14a至14f的上表面和侧表面而形成附加绝缘层40。可以在牺牲层图案14a至14f的未被层间绝缘层图案12b至12f覆盖的上表面和侧表面上形成附加绝缘层40。可以通过氧化工艺将附加绝缘层40的一端倒圆。当附加绝缘层40的一端被倒圆时，可以在后续的工艺中使每个导电层图案的一端倒圆，以防止导电层图案之间的短路。
如图6D中所示，可以通过将杂质42离子注入到附加绝缘层40中来形成附加牺牲层44。附加牺牲层44可以是被注入有杂质的杂质掺杂层。附加牺牲层44可以是通过改变附加绝缘层40的物理性质而制成的材料层。与附加绝缘层40相比，附加牺牲层44可以是具有较高的蚀刻速率的材料层。
附加牺牲层44可以由于凹部27而与层间绝缘层图案12b至12f在水平方向上间隔开。如果必要，可以对层间绝缘层图案12b至12f中的每个的一端进行各向同性地蚀刻以使凹部27更深，从而防止后续的导电层图案之间的短路。
如图6E中所示，形成上层间绝缘层16以覆盖层间绝缘层图案12a至12f和牺牲层图案14a至14f。随后，通过去除牺牲层图案14a至14f和附加牺牲层44来形成沟槽46a至46f。沟槽46a至46f可以从牺牲层图案14a至14f的一端至另一端并排地定位。沟槽46a至46f可以在层间绝缘层图案12a至12f中的每个的一端处在水平方向上形成。
如图6F中所示，将导电层图案22a至22f形成为填充沟槽46a至46f，。尽管在一些实施例中导电层图案的顶部边缘或底部边缘中的仅一个可以被倒圆(即，图12)，但是如示出的导电层图案可以具有倒圆的或倒弧的顶部边缘和底部边缘。通过上述工艺，牺牲层图案14a至14f和附加牺牲层44被导电层图案22a至22f取代。导电层图案22a至22f中的每个的一端可以被倒圆。导电层图案22a至22f可以包括如上所述的凸起焊盘部分28。凸起焊盘部分28的一端29a和另一端29b被倒圆。凸起焊盘部分28可以是用于形成导电层图案22a至22f中的每个的其余部分(例如，平坦的水平部分)的材料的延伸部，并且可以与导电层图案22a至22f中的每个的其余部分一体地形成为单片结构的一部分。
如上所述，凸起焊盘部分28在层间绝缘层图案12b至12f中的每个的一侧处沿水平方向延伸。凸起焊盘部分28的一端29a比形成在垂直半导体装置300的下部处(例如，直接形成在导电层图案的紧下方)的相邻的层间绝缘层图案(12b至12e)延伸得远。凸起焊盘部分28可以由于凹部27而与形成在上部处的导电层图案22b至22f部分地叠置。凸起焊盘部分28可以占据被形成在上部处的导电层图案22b至22f(例如，紧邻的较高的导电层图案)暴露的整个部分。
此后，可以形成上层间绝缘层16，以覆盖层间绝缘层图案12a至12f和导电层图案22a至22f。随后，形成穿透上层间绝缘层16以与导电层图案22a至22f的凸起焊盘部分28接触的接触插塞34(如图5中所示)，因此，可以形成垂直半导体装置300的(图3和图4A至图4C的)连接区CR。如可以在例如图5中看出的，与例如导电层图案22a至22f的在与沟道层20的界面处的可形成尖角的边缘相比，导电层图案22a至22f的端部处的边缘可以是更倒圆的。
图7是根据示例实施例的垂直半导体装置400的连接区的局部剖视图。
更详细地，除了层间绝缘层图案52a至52f和导电层图案72a至72f不具有阶梯的形式而是倾斜的之外，垂直半导体装置400的连接区可以与图5的半导体装置300的连接区基本相同。在图7中，将着重对与图5不同的部分进行描述。
可以提供层间绝缘层图案52a至52f和导电层图案72a至72f在垂直方向上重复地堆叠在基底50上的导电结构。不限制堆叠的层间绝缘层图案12a至12f和导电层图案22a至22f的层数。层间绝缘层图案52c至52f中的每个可以包括凹部77，凹部77从导电层图案72a至72f中的每个的一个侧壁凹陷。当形成凹部77时，可以防止导电层图案72c至72f之间的短路。
为了方便起见，图7没有示出单元块区CBL。导电层图案72a至72f之中的导电层图案72b的边缘部分可以具有形成有接触件的焊盘区PAR。导电层图案72b可以是图1和图2的字线、串选择线或地选择线。导电层图案72b至72f中的每个的一端可以被倒圆，并且可以具有倒圆的边缘。导电层图案72b至72f中的每个的一端可以通过稍后在下面描述的氧化工艺和离子注入工艺被倒圆。
导电层图案72c至72f可以在基底50上具有不同的水平距离(例如，横向宽度)。在基底50上的导电层图案72b的水平距离d1可以比例如导电层图案72c和72f的水平距离d2和d3长。导电层图案72a和72b可以比形成在上部处的导电层图案72c至72f横向延伸得远。随着导电层图案72c至72f离基底50越远，横向水平距离可以从d2缩短至d3。
导电层图案72b可以形成有焊盘区PAR，焊盘区PAR从形成在上部处的层间绝缘层图案52c至52f之中的层间绝缘层图案52c的侧壁延伸。焊盘区PAR可以包括从导电层图案72b的表面突出的凸起焊盘部分78。
凸起焊盘部分78的一端79a和另一端79b被倒圆。当凸起焊盘部分78的另一端79b被倒圆时，可以防止相邻的导电层图案72c和凸起焊盘部分78之间的短路现象。凸起焊盘部分78可以通过如稍后在下面描述的氧化工艺和离子注入工艺形成在导电层图案72b的表面上。导电层图案72a至72f可以包括金属材料。包括在导电层图案72a至72f中的金属材料可以包括钨、铝或铜等。
垂直半导体装置400可以包括覆盖导电结构的上层间绝缘层76。上层间绝缘层76可以形成为覆盖层间绝缘层图案52a至52f和导电层图案72a至72f。上层间绝缘层76可以填充形成在层间绝缘层图案52a至52f中的每个中的凹部77。垂直半导体装置400包括贯穿上层间绝缘层76且暴露导电层图案72b的上表面的接触孔80。接触插塞84可以形成在接触孔80中。接触插塞84包括金属材料。包括在接触插塞84中的金属材料可以是钨、铝或铜等。
当构成垂直半导体装置400的导电层图案72b至72f中的每个的一端被倒圆时，可以防止相邻的导电层图案72b至72f之间的短路。此外，当垂直半导体装置400的焊盘区PAR包括凸起焊盘部分78时，能够防止上面的接触插塞84电连接到下面的导电层图案72a的短路现象。
图8是根据示例实施例的垂直半导体装置500的连接区的局部剖视图。
更详细地，除了层间绝缘层图案52c至52f和导电层图案72c至72f的水平距离d4彼此相等之外，垂直半导体装置500的连接区可以与图7的半导体装置400的(图3、图4A至图4C的)连接区CR基本相同。在图8中，将着重对与图7的示例实施例的差异进行描述。
可以提供层间绝缘层图案52a至52f和导电层图案72a至72f在垂直方向上重复地堆叠在基底50上的导电结构。层间绝缘层图案52c至52f中的每个可以包括从导电层图案72c至72f中的每个的一个侧壁凹陷的凹部77。
另外，导电层图案72b至72f可以在基底50上具有相同的水平距离d4。导电层图案72b的水平距离d1可以比导电层图案72c至72f的水平距离d4长。导电层图案72a和72b可以比形成在上部处的导电层图案72c至72f横向延伸得远。即使导电层图案72c至72f具有相同的水平距离d4，凹部77也可以防止导电层图案72c至72f之间的短路。
导电层图案72b可以形成有焊盘区PAR，焊盘区PAR从形成在上部处的层间绝缘层图案52c至52f之中的层间绝缘层图案52c的侧壁延伸。焊盘区PAR可以包括从导电层图案72b的表面突出的凸起焊盘部分78。因为凸起焊盘部分78的与导电层图案72c相邻的另一端79b被倒圆，所以凸起焊盘部分78可以防止凸起焊盘部分78和导电层图案72c之间短路。
图9A至图9G是示出制造图7的垂直半导体装置400的连接区的方法的局部剖视图。
更详细地，如图9A中所示，在基底50上形成具有倾斜部分64的层间绝缘层图案52a至52f和牺牲层图案62a至62f。可以通过在基底50上重复地堆叠层间绝缘层和牺牲层之后的光刻工艺来使层间绝缘层图案52a至52f和牺牲层图案62a至62f形成倾斜部分64。可以多次执行光刻工艺。
可以通过仅对层间绝缘层图案52a至52f和牺牲层图案62a至62f中的一些执行光刻工艺来形成倾斜部分64。例如，可以通过对层间绝缘层图案52c至52f和牺牲层图案62c至62f执行光刻工艺来使倾斜部分64暴露牺牲层图案62b的一部分。
层间绝缘层图案52a至52f可以由氧化硅层形成。牺牲层图案62a至62f可以由对于层间绝缘层图案52a至52f具有蚀刻选择性的材料形成。牺牲层图案62a至62f可以由诸如氮化硅层或多晶硅层的材料形成。层间绝缘层图案52a至52f和牺牲层图案62a至62f可以通过诸如CVD或ALD的沉积工艺形成。
如图9B中所示，通过对牺牲层图案62b至62f的被外部地暴露的上表面和侧表面进行氧化来形成附加绝缘层66。附加绝缘层66可以形成在牺牲层图案62b至62f的未被层间绝缘层图案52b至52f覆盖的上表面和侧表面上。附加绝缘层66没有覆盖层间绝缘层图案52b并且可以不形成在牺牲层图案62a的一个侧壁上。
可以通过对牺牲层图案62b至62f的暴露的上表面和侧表面进行热氧化来形成附加绝缘层66。可以通过氧化工艺对附加绝缘层66的一端进行倒圆。当附加绝缘层66的一端被倒圆时，后续工艺中的每个导电层图案的一端可以被倒圆，以防止导电层图案之间的短路。
随后，如图9C中所示，可以对层间绝缘层图案52c至52f中的每个的一端进行蚀刻以形成凹部77。除非必要，否则可以不形成凹部27。凹部77可以形成在牺牲层图案62c至62f中的每个的一端的下方。
可以通过对层间绝缘层图案52c至52f中的每个的一端进行各向同性地蚀刻来形成凹部77。在形成凹部77时也可以对牺牲层图案62b的一端进行蚀刻以增大牺牲层图案62c的一端和附加绝缘层66的一端之间的距离。通过上述工艺可以防止后续的导电层图案之间的短路。
如图9D中所示，可以通过将杂质67离子注入到附加绝缘层66中来形成附加牺牲层68。附加牺牲层68可以是被注入有杂质的杂质注入层。附加牺牲层68可以是通过改变附加绝缘层66的物理性质而制成的材料层。与附加绝缘层66相比，附加牺牲层68可以是具有较高的蚀刻速率的材料层。
如图9E中所示，形成上层间绝缘层76，以覆盖层间绝缘层图案52a至52f和牺牲层图案62a至62f。随后，如图9F中所示，通过去除牺牲层图案62a至62f和附加牺牲层68来形成沟槽69a至69f。沟槽69a至69f可以从层间绝缘层图案52a至52f中的每个的一端至另一端并排地定位。
如图9G中所示，形成导电层图案72a至72f以填充沟槽69a至69f。通过上述工艺，牺牲层图案62a至62f和附加牺牲层68被导电层图案72a至72f取代。可以使导电层图案72a至72f中的每个的一端倒圆。导电层图案72a至72f之中的导电层图案72b可以包括如上所述的凸起焊盘部分78。凸起焊盘部分78的一端79a和另一端79b被倒圆。通过取代工艺，可以使上层间绝缘层76形成为覆盖层间绝缘层图案52a至52f和导电层图案72a至72f。
随后，如图7中所示，形成贯穿上层间绝缘层76以与导电层图案72b的凸起焊盘部分78接触的接触插塞84，因此，可以形成垂直半导体装置400的(图3和图4A至图4C的)连接区CR。
在下文中，将对应用到具有位于外围电路区PER上的单元阵列区CAR的垂直半导体装置的示例实施例进行描述。然而，这仅是示例，示例实施例不限于此。
图10是根据示例实施例的垂直半导体装置600的局部透视图，图11是图10的部分'A'的局部的放大的图，图12是沿图10的线A-A'截取的根据示例实施例的垂直半导体装置600的重要且局部的剖视图。
更详细地，垂直半导体装置600可以包括来自布线结构680中的外围电路布线结构689，外围电路布线结构689在单元阵列区CAR一侧上电连接到外围电路。垂直半导体装置600可以包括具有第一区613a和第二区613b的基底613。垂直半导体装置600还可以包括形成在基底613的第一区613a上的外围电路栅极结构620以及第一层间绝缘层617和第二层间绝缘层619。
外围电路栅极结构620可以包括外围电路栅极绝缘层621、外围电路栅电极层622、外围电路间隔件624和源/漏区623。外围电路栅极结构620形成外围电路装置。半导体层615可以形成在第一层间绝缘层617和第二层间绝缘层619以及第二区613b上。
垂直半导体装置600可以包括在与半导体层615的上表面垂直的方向上布置的沟道层673、沿着沟道层673的外壁堆叠的多个绝缘层640以及多个栅电极层650。栅电极层650可以是上面参照图5描述的导电层图案22a至22f。
栅电极层650可以具有一端被倒圆且表面从栅电极层650突出的凸起焊盘部分692。凸起焊盘部分692可对应于图5的凸起焊盘部分28。垂直半导体装置600可以包括布置在多个栅电极层650和沟道层673之间的栅极绝缘层660，并且间隙填充绝缘层675可以布置在沟道层673中。
基底613可以具有在X轴方向(基底的水平方向)和Y轴方向(基底的水平方向)上延伸的上表面。在基底613的第一区613a的上表面上的外围电路栅极结构620可以形成外围电路区PER。即，外围电路区PER可以布置在单元阵列区CAR下方。基底613可以布置在半导体层615下方，基底613的第二区613b可以接触半导体层615。
电连接到外围电路栅极结构620的布线层625可以形成在基底613的第一区613a上。外围电路栅极结构620可以包括水平晶体管。基底613的第一区613a可以在与第一区613a的上表面垂直的方向上延伸，并且可以接触第二区613b的下表面。可以通过经蚀刻工艺等去除基底613的表面的一部分来设置第一区613a和第二区613b。
在第一区613a上形成外围电路栅极结构620之后，可以在外围电路栅极结构620上形成第一层间绝缘层617、第二层间绝缘层619和布线层625。第一层间绝缘层617和第二层间绝缘层619可以由高密度等离子体(HDP)氧化物层形成，以有效地填充外围电路栅极结构620之间的空间。在示例实施例中，非晶硅层(未示出)形成在第二层间绝缘层619上以接触第二区613b，由于第二区613b，非晶硅层可以经历单晶化。
沟道层673可以布置在半导体层615的上表面上，以在与半导体层615的上表面垂直的方向(Z轴方向)上延伸。虽然沟道层673可以形成为围绕内部间隙填充绝缘层675的环形，但是沟道层673可以根据示例实施例具有圆柱形状或棱柱形状而没有间隙填充绝缘层675。因此，垂直半导体装置600可以包括沟道层673和间隙填充绝缘层675，以形成垂直结构。
沟道层673可以在X轴方向和Y轴方向上彼此间隔开。沟道层673的布置可以根据示例实施例而改变，并且可以在至少一个方向上以例如Z字形形式布置。沟道层673彼此相邻并具有分离绝缘层607位于沟道层673之间的布置可以如示出的为对称的，但不限于此。
沟道层673可以在下表面处与半导体层615直接接触并电连接。沟道层673可以包括诸如多晶硅或单晶硅的半导体材料，半导体材料可以是未掺杂的材料或包括p型杂质或n型杂质的材料。多个栅电极层651至658(650)可以沿沟道层673的侧表面布置，并且在Z轴方向(基底的垂直方向)上远离半导体层615布置。
如上所述，多个栅电极层650中的每个可以形成地选择晶体管GST、多个存储器单元MC1至MCn和串选择晶体管SST的字线、串选择线和地选择线。栅电极层650可以延伸以形成字线WL1至WLn，并且可以公共地连接到在X轴方向和Y轴方向上布置的预定单元的相邻的存储器单元串。
在示例实施例中，存储器单元MC1至MCn的栅电极层652至657示出为布置成六个，但这仅是示例并且形成存储器单元MC1至MCn的栅电极层652至657的数目可以根据半导体芯片1100的容量来确定。
例如，形成存储器单元MC1至MCn的栅电极层652至657的数目可以为2n(n是自然数)。地选择晶体管GST的栅电极层651可以形成地选择线GSL。串选择晶体管SST的栅电极层658可以形成串选择线SSL。具体地，串选择晶体管SST的栅电极层658可以形成为在相邻的存储器单元串之间被划分以形成不同的串选择线SSL。
根据示例实施例，串选择晶体管SST的栅电极层658和地选择晶体管GST的栅电极层651均可以是两个或更多个，并且可以具有与存储器单元MC1至MCn的栅电极层652至657的结构不同的结构。
多个栅电极层650可以包括多晶硅材料或金属硅化物材料。金属硅化物材料可以是例如选自钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)的金属的硅化物材料。根据示例实施例，多个栅电极层650可以包括诸如W的金属材料。
多个绝缘层641至649(640)可以布置在多个栅电极层650之间。多个绝缘层640可以布置为在Z轴方向上彼此间隔开，并且布置为与多个栅电极层650类似地在Y轴方向上延伸。多个绝缘层640可以包括诸如氧化硅或氮化硅的绝缘材料。
栅极绝缘层660可以布置在多个栅电极层650和沟道层673之间。栅极绝缘层660可以包括从沟道层673顺序堆叠的隧道绝缘层662、电荷存储层664和阻挡绝缘层666。隧道绝缘层662可以通过使用F-N方法将电荷隧穿到电荷存储层664。隧道绝缘层662可以包括例如氧化硅、氧化铪、氧化铝、氧化锆或氧化钽等。
电荷存储层664可以是电荷捕获层或浮栅导电层。例如，电荷存储层664可以包括介电材料、量子点或纳米晶体。这里，量子点或纳米晶体可以包括例如金属或半导体的导体的微粒。电荷存储层664可以包括氮化硅、氮化硼、氮化硅硼或掺杂杂质的多晶硅。
阻挡绝缘层666可以包括具有高介电常数(高k)的介电材料。具有高k的介电材料指具有比氧化硅层的k的介电材料高的k的介电材料。阻挡绝缘层666可以包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆或氧化钽等的单层或堆叠的层。
漏区670可以设置在存储器单元串的上端处，以覆盖间隙填充绝缘层675的上表面并电连接到沟道层673。漏区670可以包括例如掺杂的多晶硅。漏区670可以用作串选择晶体管SST的漏区。
同时，地选择晶体管GST的在X轴方向上布置的源区605可以设置在存储器单元串的下端处。源区605可以与半导体层615的上表面相邻地在X轴方向上延伸，并且可以在Y轴方向上彼此分隔开预定距离。
例如，源区605可以对于每两个沟道层673一个接一个地在Y轴方向上布置，但不限于此。分离绝缘层607可以形成在源区605上。当源区605具有与半导体层615的导电类型相反的导电类型时，源区605可以用作相邻的地选择晶体管GST的源区，并且可以连接到共源极线CSL。
多个栅电极层650和多个绝缘层640可以形成为沿Y轴方向(基底的水平方向)以不同的长度延伸。示出了与栅电极层650中的至少一些和多个外围电路栅极结构620电连接的多个布线结构680。布线结构680可以包括形成在焊盘绝缘层690中的接触插塞681至688以及位于接触插塞681至688上的上布线层。由于栅电极层650上的凸起焊盘部分692，所以接触插塞681至687中的在上部处的接触插塞与栅电极层651至657中的在下部处的栅电极层之间不会发生短路。
例如，由于栅电极层654上的凸起焊盘部分692，所以能够防止与上部处的栅电极层654连接的接触插塞685电连接到下部处的栅电极层653的短路现象。
垂直半导体装置600可以具有外围电路区PER，外围电路区PER包括布置在单元阵列区CAR下方的外围电路栅极结构620和布线层625。因此，可以减小用于形成外围电路区PER的在X轴方向和Y轴方向上的区域，从而增大了垂直半导体装置600的集成密度并减小了芯片尺寸。
多个栅电极层650和多个绝缘层640可以沿Y轴方向以不同长度延伸，栅电极层650中的至少一些和多个外围电路栅极结构620可以电连接到布线结构680。
布线结构680的布线结构689可以是电连接到外围电路的外围电路布线结构。布线结构680的布线结构681至688可以是与单元阵列区CAR的存储器单元电连接的布线结构。
垂直半导体装置可以使层间绝缘层图案和导电层图案沿垂直方向重复地堆叠在基底上。导电层图案中的一些的一端被倒圆以防止相邻的导电层图案之间短路。
垂直半导体装置可以包括其中导电层图案中的一些从层间绝缘层图案的侧壁延伸的焊盘区。焊盘区可以包括从每个导电层图案的表面突出的凸起焊盘部分。因此，垂直半导体装置可以在凸起焊盘部分中容易地形成接触插塞。
虽然已经参照本发明构思的示例实施例具体地示出和描述了本发明构思，但是将理解的是，在不脱离所附权利要求书的精神和范围的情况下，可以在这里进行形式和细节上的各种变化。

Claims (40)

1.一种垂直半导体装置，所述垂直半导体装置包括：
多个层间绝缘层图案，在基底上彼此间隔开并在竖直方向上堆叠；
多个导电层图案，布置在所述多个层间绝缘层图案之间，其中，所述多个导电层图案中的第一导电层图案被构造为从相邻的层间绝缘层图案的一个侧壁延伸并且包括焊盘区，焊盘区包括被构造为从第一导电层图案的表面突出的凸起焊盘部分；
上层间绝缘层，覆盖所述多个层间绝缘层图案和所述多个导电层图案；以及
接触插塞，被构造为穿透上层间绝缘层以与第一导电层图案的凸起焊盘部分接触，
其中，凸起焊盘部分的第一端和凸起焊盘部分的与第一端相对的第二端被倒圆。
2.根据权利要求1所述的垂直半导体装置，其中，
与形成在第一导电层图案下面的相邻的层间绝缘层图案相比，凸起焊盘部分的第二端在第一导电层图案延伸所沿的水平方向上延伸较远，凸起焊盘部分被构造为从俯视图中占据被第二导电层图案暴露的整个部分，第二导电层图案形成为与第一导电层图案相邻且位于第一导电层图案上方。
3.根据权利要求1所述的垂直半导体装置，其中，
所述多个层间绝缘层图案中的一些包括从各个相邻的导电层图案的一端凹陷的凹部。
4.根据权利要求3所述的垂直半导体装置，其中，
每个凹部填充有上层间绝缘层。
5.根据权利要求1所述的垂直半导体装置，其中，
随着导电层图案在竖直方向上距基底越远，从垂直结构到导电层图案的端部的水平距离变得越小。
6.根据权利要求1所述的垂直半导体装置，其中，第一导电层图案的形成在焊盘区下面的一端被倒圆。
7.根据权利要求1所述的垂直半导体装置，其中，
凸起焊盘部分的第二端在第一导电层图案延伸所沿的水平方向上与凸起焊盘部分的第一端分离。
8.一种垂直半导体装置，所述垂直半导体装置包括：
垂直结构，位于单元块区的基底上在竖直方向上突出并且包括沟道层；
多个导电层图案，在竖直方向上通过层间绝缘层图案彼此间隔开的同时被堆叠；以及
接触插塞，与位于所述多个导电层图案中的第一导电层图案的边缘处的焊盘区接触，其中，
导电层图案的一端被倒圆，焊盘区包括从第一导电层图案的表面突出的凸起焊盘部分，
其中，层间绝缘层图案中的第一层间绝缘层图案还包括从相邻的导电层图案的侧壁凹陷的凹部。
9.根据权利要求8所述的垂直半导体装置，其中，
所述多个导电层图案是字线、串选择线或地选择线。
10.根据权利要求8所述的垂直半导体装置，其中，
凸起焊盘部分的一端和另一端被倒圆。
11.根据权利要求8所述的垂直半导体装置，其中，
导电层图案具有阶梯的形式，其中，随着导电层图案在竖直方向上距基底越远，从垂直结构到导电层图案的端部的水平距离变得越小。
12.根据权利要求8所述的垂直半导体装置，其中，
第一导电层图案的形成在焊盘区下面的一端被倒圆。
13.根据权利要求10所述的垂直半导体装置，其中，
凸起焊盘部分包括第一端和与第一端相对的第二端，凸起焊盘部分的第二端在第一导电层图案延伸所沿的水平方向上与凸起焊盘部分的第一端分离。
14.一种垂直半导体装置，所述垂直半导体装置包括：
导电层图案，在基底上在垂直方向上堆叠，并且在竖直方向上通过层间绝缘层图案彼此间隔开；以及
接触插塞，每个接触插塞与相应的导电层图案的边缘处的焊盘区接触，
其中，导电层图案的边缘包括在焊盘区中并且接触插塞穿过其的凸起焊盘部分，其中，凸起焊盘部分在导电层图案上的接触插塞的相对侧上被倒圆。
15.根据权利要求14所述的垂直半导体装置，其中，层间绝缘层图案具有从相邻的导电层图案的边缘凹陷的凹部。
16.根据权利要求14所述的垂直半导体装置，其中，导电层图案具有阶梯的形式，其中，随着导电层图案在竖直方向上距基底越远，从垂直结构到导电层图案的端部的水平距离变得越小。
17.根据权利要求14所述的垂直半导体装置，其中，导电层图案是字线、串选择线或地选择线。
18.根据权利要求14所述的垂直半导体装置，其中，导电层图案的形成在焊盘区下面的一端被倒圆。
19.根据权利要求14所述的垂直半导体装置，其中：
凸起焊盘部分包括第一端和与第一端相对的第二端，并且凸起焊盘部分的第二端在导电层图案延伸所沿的水平方向上与凸起焊盘部分的第一端分离。
20.根据权利要求14所述的垂直半导体装置，其中，接触插塞是多个接触插塞中的一个，所述多个接触插塞中的每个与位于相应的导电层图案的边缘处的焊盘区接触，并且
其中，每个导电层图案的一端被倒圆，并且每个焊盘区包括从它的相应的导电层图案的表面突出的凸起焊盘部分。
21.一种制造垂直半导体装置的方法，所述方法包括：
在基底上形成在竖直方向上通过多个层间绝缘层图案彼此间隔开的多个导电层图案，其中，所述多个导电层图案中的第一导电层图案从相邻的层间绝缘层图案的一个侧壁延伸并包括焊盘区，其中，焊盘区包括从第一导电层图案的表面突出的凸起焊盘部分，凸起焊盘部分的一端被倒圆；以及
形成与第一导电层图案的凸起焊盘部分接触的接触插塞。
22.根据权利要求21所述的方法，其中，凸起焊盘部分的另一端在第一导电层图案延伸所沿的水平方向上与凸起焊盘部分的所述一端分离，其中，凸起焊盘部分的所述另一端也被倒圆。
23.根据权利要求21所述的方法，其中，所述多个层间绝缘层图案中的一些层间绝缘层图案包括从相邻的导电层图案的一端凹陷的凹部。
24.根据权利要求21所述的方法，其中，所述多个导电层图案中的最上面的导电层图案的厚度比在最上面的导电层图案下方的具有凸起焊盘部分的第一导电层图案的厚度厚。
25.根据权利要求21所述的方法，其中，导电层图案具有倾斜部分，并且导电层图案中的下导电层图案包括第一导电层图案。
26.根据权利要求21所述的方法，其中，焊盘区形成在第一导电层图案的边缘处，并且第一导电层图案的在焊盘区下方的一下端被倒圆。
27.一种制造垂直半导体装置的方法，所述方法包括：
在基底上形成在竖直方向上以阶梯形式交替堆叠的多个层间绝缘层图案和多个牺牲层图案；
在被相邻的层间绝缘层图案暴露的牺牲层图案的表面和侧壁上形成附加牺牲层，其中，附加牺牲层的一端在牺牲层图案上被倒圆；
在层间绝缘层图案、牺牲层图案和附加牺牲层上形成上层间绝缘层；
去除牺牲层图案和附加牺牲层以形成沟槽；
用多个导电层图案填充沟槽，
其中，导电层图案包括从层间绝缘层图案的一个侧壁延伸的焊盘区，并且焊盘区包括从导电层图案的表面突出的凸起焊盘部分，凸起焊盘部分的一端被倒圆；以及
形成多个接触插塞，所述多个接触插塞被构造为穿透上层间绝缘层以与导电层图案的凸起焊盘部分接触。
28.根据权利要求27所述的方法，其中，附加牺牲层在与牺牲层图案上的所述一端相对的另一端处被倒圆。
29.根据权利要求28所述的方法，其中，附加牺牲层形成为在相邻的层间绝缘层图案的一个侧壁上水平延伸，并且
附加牺牲层的所述一端和所述另一端分别形成为水平地靠近或远离相邻的层间绝缘层图案的所述一个侧壁。
30.根据权利要求27所述的方法，其中，形成附加牺牲层的步骤包括：
形成在被层间绝缘层图案暴露的牺牲层图案上的一端处被倒圆的附加绝缘层；以及
将杂质注入到附加绝缘层中以形成蚀刻速率高于附加绝缘层的蚀刻速率的附加牺牲层。
31.根据权利要求30所述的方法，其中，形成附加绝缘层的步骤包括：对牺牲层图案的被层间绝缘层图案暴露的表面和侧壁进行氧化。
32.根据权利要求27所述的方法，所述方法还包括：在形成层间绝缘层图案和牺牲层图案之后，形成凹部，在凹部中，层间绝缘层图案的一端从相邻的牺牲层图案的一个侧壁向内凹陷。
33.根据权利要求27所述的方法，其中，通过对在相邻的牺牲层图案下面的层间绝缘层图案的一端进行各向同性地蚀刻来形成凹部。
34.根据权利要求27所述的方法，其中，凸起焊盘部分的另一端形成为在第一导电层图案延伸所沿的水平方向上与凸起焊盘部分的所述一端分离，凸起焊盘部分的所述另一端也被倒圆。
35.根据权利要求34所述的方法，其中，导电层图案的靠近凸起焊盘部分的所述一端的一下端被倒圆。
36.一种制造垂直半导体装置的方法，所述方法包括：
在基底上形成在竖直方向上交替堆叠的多个层间绝缘层图案和多个牺牲层图案；
光刻地蚀刻所述多个层间绝缘层图案中的一些和所述多个牺牲层图案中的一些，并暴露层间绝缘层图案和牺牲层图案的部分的表面和侧面以及所述多个牺牲层图案中的下牺牲层图案的表面；
在暴露的牺牲层图案的表面和侧面以及下牺牲层图案的所述表面上形成附加牺牲层，其中，附加牺牲层在下牺牲层图案上的一端处被倒圆；
在层间绝缘层图案、牺牲层图案、下牺牲层图案和附加牺牲层上形成上层间绝缘层；
去除牺牲层图案、下牺牲层图案和附加牺牲层，以在基底上形成沟槽；
用多个导电层图案填充沟槽，
其中，所述多个导电层图案中的通过去除下牺牲层图案而在沟槽中填充的导电层图案包括从相邻的层间绝缘层图案的一个侧壁延伸的焊盘区，其中，焊盘区包括从导电层图案的表面突出的凸起焊盘部分，凸起焊盘部分在一端处被倒圆；以及
形成接触插塞，接触插塞被构造为穿透上层间绝缘层以与导电层图案的凸起焊盘部分接触。
37.根据权利要求36所述的方法，其中，光刻地蚀刻所述多个层间绝缘层图案中的一些和所述多个牺牲层图案中的一些，以在基底上形成具有倾斜部分的层间绝缘层图案和牺牲层图案。
38.根据权利要求36所述的方法，其中，形成附加牺牲层的步骤包括：
在牺牲层图案上形成附加绝缘层，其中，附加绝缘层在下牺牲层图案上的一端处被倒圆；以及
将杂质注入到附加绝缘层中，以形成蚀刻速率高于附加绝缘层的蚀刻速率的附加牺牲层。
39.根据权利要求38所述的方法，其中，形成附加绝缘层的步骤包括对牺牲层图案和下牺牲层图案的表面和侧面进行氧化。
40.根据权利要求36所述的方法，所述方法还包括：在形成层间绝缘层图案和牺牲层图案之后，形成凹部，其中，层间绝缘层图案的一端被各向同性地蚀刻，以形成从相邻的牺牲层图案的一个侧壁向内凹陷的凹部。
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