KR20170018996A - 반도체 장치 - Google Patents

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KR20170018996A
KR20170018996A KR1020150112377A KR20150112377A KR20170018996A KR 20170018996 A KR20170018996 A KR 20170018996A KR 1020150112377 A KR1020150112377 A KR 1020150112377A KR 20150112377 A KR20150112377 A KR 20150112377A KR 20170018996 A KR20170018996 A KR 20170018996A
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들을 포함하는 게이트 적층물, 게이트 적층물을 관통하여 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들, 채널홀들 중 일부의 상단에 배치되며 제1 도전형 불순물을 포함하는 제1 채널 패드들, 및 채널홀들 중 일부의 상단에 배치되며 제2 도전형 불순물을 포함하는 제2 채널 패드들을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도가 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들을 포함하는 게이트 적층물, 상기 게이트 적층물을 관통하여 상기 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들, 상기 채널홀들 중 일부의 상단에 배치되며 제1 도전형 불순물을 포함하는 제1 채널 패드들, 및 상기 채널홀들 중 일부의 상단에 배치되며 제2 도전형 불순물을 포함하는 제2 채널 패드들을 포함할 수 있다.
일 예로, 상기 제1 채널 패드들 중 적어도 일부와 연결되는 제1 배선 라인, 및 상기 제2 채널 패드들과 연결되며, 상기 제1 배선 라인과 다른 전기적 신호가 인가되는 제2 배선 라인을 더 포함할 수 있다.
일 예로, 상기 제1 배선 라인과 상기 제2 배선 라인은 서로 다른 높이에 배치될 수 있다.
일 예로, 상기 제1 채널 패드들 중 상기 제1 배선 라인과 연결되지 않는 상기 제1 채널 패드들은 상기 제2 배선 라인에 연결될 수 있다.
일 예로, 상기 제1 채널 패드들 중 상기 제1 배선 라인과 연결되지 않는 상기 제1 채널 패드들과 연결되는 제3 배선 라인을 더 포함할 수 있다.
일 예로, 상기 제2 배선 라인과 상기 제3 배선 라인은 동일한 높이에 배치될 수 있다.
일 예로, 상기 채널홀들 중 인접하는 두 개의 상기 채널홀들의 일 측에 배치되어 상기 채널홀들을 서로 연결하는 홀 연결부를 더 포함할 수 있다.
일 예로, 상기 홀 연결부에 의해 연결되는 상기 채널홀들은 각각 상기 제1 채널 패드 및 상기 제2 채널 패드의 하부에 배치될 수 있다.
일 예로, 상기 홀 연결부는 상기 채널홀들의 사이에서 상기 기판의 상면에 수평하게 연장될 수 있다.
일 예로, 상기 게이트 적층물의 하부에 위치하며, 상기 채널홀들의 하부를 서로 연결하며 수평하게 연장되는 수평부를 더 포함할 수 있다.
일 예로, 상기 채널 영역은 상기 채널홀들로부터 상기 수평부로 연장되어 서로 연결될 수 있다.
일 예로, 상기 수평부는 상기 게이트 전극들을 따라 일 방향으로 연장되는 판 형상을 가질 수 있다.
일 예로, 상기 게이트 적층물의 양 단에 배치되며, 상기 게이트 적층물을 따라 일 방향으로 연장되는 분리 절연층을 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들을 포함하는 게이트 적층물, 상기 게이트 적층물을 관통하여 상기 기판에 수직하게 연장되는 채널홀들, 상기 채널홀들 중 적어도 일부와 연결되는 제1 배선 라인, 상기 채널홀들 중 적어도 일부와 연결되며, 상기 제1 배선 라인과 다른 방향으로 연장되는 제2 배선 라인, 및 상기 채널홀들 중 적어도 일부와 연결되며, 상기 제1 배선 라인과 다른 방향으로 연장되고 상기 제2 배선 라인과 다른 전기적 신호가 인가되는 제3 배선 라인을 포함할 수 있다.
일 예로, 상기 제1 및 상기 제3 배선 라인과 연결되는 상기 채널홀들의 상단에 배치되며 제1 도전형 불순물을 포함하는 제1 채널 패드들, 및 상기 제2 배선 라인과 연결되는 상기 채널홀들의 상단에 배치되며 제2 도전형 불순물을 포함하는 제2 채널 패드들을 더 포함할 수 있다.
메모리 셀 스트링과 동일한 형태의 채널홀을 이용한 소스 콘택 및 바디 콘택을 포함함으로써, 집적도 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 5는 도 4에서 채널홀들을 포함하는 일부 구성만을 도시하는 부분 사시도이다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 4의 'A' 영역에 대응되는 영역이 도시된다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 9a 내지 도 10b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도들이다.
도 11a 내지 도 11c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 12a 내지 도 12i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 13a 내지 도 13d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일부 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 수직 구조의 반도체 장치(100A)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 3을 참조하면, 반도체 장치(100)에 포함되는 메모리 셀 어레이 영역의 일부 구성 요소에 대한 개략적인 레이아웃을 나타내는 평면도가 도시된다. 반도체 장치(100)는, 게이트 적층물(GS), 게이트 적층물(GS)을 관통하여 배치되는 제1 내지 제3 채널홀들(CH1, CH2, CH3), 제1 채널홀들(CH1)의 상부에 배치되는 콘택 플러그들(CP), 제2 채널홀들(CH2)의 상부에 배치되는 제1 도전성 라인(CL1), 제3 채널홀들(CH3)의 상부에 배치되는 제2 도전성 라인(CL2), 및 콘택 플러그들(CP)의 상부에 배치되는 비트 라인들(BL)을 포함할 수 있다.
게이트 적층물(GS)은 도 2를 참조하여 상술한 메모리 셀 소자(MC1~MCn), 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)의 게이트 전극들을 포함할 수 있다. 게이트 적층물(GS)은 도시되지 않은 방향으로 적층된 복수의 메모리 셀 어레이의 트랜지스터들의 게이트 전극들을 포함할 수 있다. 게이트 적층물(GS)은 x 방향에서 인접한느 게이트 적층물(GS)과 소정 단위로 이격되어 배치될 수 있다. 또한, 게이트 적층물(GS)은 y 방향을 따라 연장될 수 있으며, 도시되지 않은 영역에서 주변 회로 영역의 회로들과 연결될 수 있다.
제1 내지 제3 채널홀들(CH1, CH2, CH3)은 게이트 적층물(GS)을 관통하며, 하나의 게이트 적층물(GS) 내에서 x 방향으로 복수 개가 나란히 배치되고 y 방향을 따라 서로 엇갈리도록 시프트되어 배치될 수 있다. 다만, 제1 내지 제3 채널홀들(CH1, CH2, CH3)의 배치는 실시예들에 따라 다양하게 변경될 수 있으며, 일 방향으로 배열된 제1 내지 제3 채널홀들(CH1, CH2, CH3)의 개수는 도시된 것에 한정되지 않는다.
반도체 장치(100)에서, 각각의 제1 채널홀들(CH1)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있다. 각각의 제1 채널홀들(CH1)은 상부의 콘택 플러그들(CP)에 의해 비트 라인들(BL)과 전기적으로 연결될 수 있다.
제2 채널홀들(CH2)은 상부의 제1 도전성 라인(CL1)과 연결될 수 있다. 제1 도전성 라인(CL1)은 도 1 및 도 2의 공통 소스 라인(CSL)으로 기능할 수 있으며, 제2 채널홀들(CH2)을 통해 공통 소스 라인(CSL)의 전기적 신호가 제1 채널홀들(CH1)에 전달될 수 있다.
제3 채널홀들(CH3)은 상부의 제2 도전성 라인(CL2)과 연결될 수 있다. 제2 도전성 라인(CL2)에는 반도체 장치(100)의 소거 동작 시, 소거 전압이 인가될 수 있으며, 이는 제3 채널홀들(CH3)을 통해 제1 채널홀들(CH1)에 전달될 수 있다.
제2 채널홀들(CH2) 및 제3 채널홀들(CH3)은 각각 제1 및 제2 도전성 라인들(CL1, CL2)의 일종의 콘택 플러그로 기능할 수 있으며, 서로 다른 전기적 신호가 인가될 수 있다. 제1 내지 제3 채널홀들(CH1, CH2, CH3)의 상대적인 배치 및 개수 등은 도면에 도시된 것에 한정되지 않는다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다. 도 4는 도 3의 평면도에 도시된 영역을 포함하는 영역을 나타내며, 이해를 돕기 위해 비트 라인(190)은 일부 절단하고 도시한다. 도 5는 도 4에서 채널홀들(CH)을 포함하는 일부 구성만을 도시하는 부분 사시도이다.
도 4 및 도 5를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 채널 영역(140)이 내부에 배치되는 채널홀들(CH), 채널홀들(CH)의 상단에 배치되는 채널 패드들(170), 기판(101) 상에 배치되며 채널 영역(140)이 수평하게 연장된 영역을 포함하는 수평부(SP), 수평부(SP) 외측의 수평 충전층(107), 및 채널 영역들(140)의 외측벽을 따라 적층된 복수의 층간 절연층들(120)과 복수의 게이트 전극들(130)을 포함할 수 있다. 채널 패드들(170)은 제1 내지 제3 채널 패드들(172, 174, 176)을 포함할 수 있다. 또한, 반도체 장치(100)는 게이트 유전층(150), 제1 및 제2 도전성 라인(182, 184), 콘택 플러그들(195) 및 비트 라인들(190)을 더 포함할 수 있다.
반도체 장치(100)에서, 각각의 제1 채널 패드들(172) 하부의 채널 영역(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
복수의 게이트 전극(131-137: 130)이 채널홀들(CH) 각각의 측면을 따라 기판(101)으로부터 수직한 방향에서 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 일부 실시예들에서, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-135)은 4개가 배열될 수 있으나, 이에 한정되지 않으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. x 방향에서 일직선 상에 배치되는 제1 채널 패드들(172) 하부의 메모리 셀 스트링들은 별도의 배선 구조에 의해 서로 다른 비트 라인(190)에 각각 연결될 수 있다. 일부 실시예들에서, 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)은 x 방향으로 일 열로 배치되는 제1 채널 패드들(172) 하부의 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수도 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137) 및 접지 선택 트랜지스터(GST)의 게이트 전극(131)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-135)과 동일하거나 상이한 구조를 가질 수도 있다.
일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 실시예에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 별도로 도시되지는 않았지만, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
복수의 층간 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널홀들(CH)은 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치되고, y 방향에서 서로 쉬프트되도록 배치될 수 있다. 즉, 채널홀들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널홀들(CH)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 다만, 채널홀들(CH)의 배치는 실시예에 따라 다양할 수 있으며, 도시된 형태에 한정되지 않는다.
기둥 형상의 채널 영역(140)이 기판(101)의 상면에 수직한 방향으로 연장되는 채널홀(CH) 내에 배치될 수 있다. 채널홀(CH) 내에서 채널 영역(140)은 내부의 제1 절연층(162)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 제1 절연층(162)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(140)은 하부에서 게이트 유전층(150)에 의해 기판(101)과 분리 및 절연될 수 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 예를 들어, 채널 영역(140)은 제3 채널 패드(176)와 동일한 도전형의 불순물을 포함할 수 있다.
게이트 유전층(150)은 채널홀(CH) 내에서 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 게이트 유전층(150)은 채널 영역(140)을 따라 기판(101) 상으로 수직하게 연장될 수 있다. 게이트 유전층(150)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 이에 대해서는, 하기에 도 6a 내지 도 6c를 참조하여 더욱 상세히 설명한다.
수평부(SP) 및 수평 충전층(107)은 기판(101) 상에서 게이트 전극들(130)과 층간 절연층들(120)의 게이트 적층물의 하부에 배치될 수 있다. 수평부(SP)는 채널홀들(CH)과 연결되며, 기판(101)의 상면에 평행한 층으로 배치되어 적어도 일부 채널홀들(CH) 사이에서 연결된 구조를 가질 수 있다. 수평부(SP)는 x 방향으로 인접한 두 개의 제2 절연층들(164)의 사이에 배치되는 채널홀들(CH) 사이에서 서로 연결되어 y 방향으로 연장될 수 있으나, 이에 한정되지는 않는다.
수평부(SP)는 도 5에 도시된 것과 같이, 채널 영역(140)이 배치되는 채널홀들(CH) 각각을 하부에서 둘러싸는 원형의 형상을 가지며 적어도 일부 채널홀들(CH)의 사이에서 서로 연결된 판 형상의 구조를 가질 수 있다. 다만, 수평부(SP)의 형상은 도 5에 도시된 것에 한정되지 않으며, 일부 실시예들에서 사각판의 형상을 가질 수도 있다. 이 경우, 수평부(SP) 측면의 수평 충전층(107)은 생략될 수도 있다.
수평부(SP)는 게이트 유전층(150) 및 채널 영역(140)의 일부로 이루어질 수 있다. 즉, 수평부(SP)는 채널 영역(140) 및 게이트 유전층(150)이 채널홀들(CH)로부터 수평 방향으로 연장되어 이루어질 수 있다. 수평부(SP)의 하면 및 측면에는 게이트 유전층(150)이 배치될 수 있으며, 수평부(SP)의 내부는 채널 영역(140)으로 채워질 수 있다. 다만, 수평부(SP) 내의 채널 영역(140) 및 게이트 유전층(150)의 배치는 이에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다.
수평 충전층(107)은 수평부(SP)와 제2 절연층(164) 사이의 공간을 매립하며, 수평부(SP)와 수평하게 배치될 수 있다. 즉, 수평 충전층(107)은 수평부(SP)와 함께 기판(101)의 상면에 평행한 하나의 층을 형성할 수 있다. 수평 충전층(107)은 도전성 물질, 예를 들어, 반도체 물질로 이루어질 수 있으나, 이에 한정되지는 않는다.
채널 영역들(140)의 상부에는 채널 패드들(170)이 배치될 수 있다. 채널 패드들(170)은 제1 내지 제3 채널 패드들(172, 174, 176)을 포함할 수 있다. 채널 패드(170)는 제1 절연층(162)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(170)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 제1 내지 제3 채널 패드들(172, 174, 176)은 동일한 형상을 가질 수 있으며, 다만, 포함하는 불순물이 상이하거나, 상부의 배치되는 배선 구조가 상이할 수 있다.
제1 채널 패드(172)는 도 3의 제1 채널홀(CH1)의 상단에 배치되며, 제1 도전형 불순물을 포함할 수 있다. 상기 제1 도전형 불순물은, 예를 들어, n형 불순물일 수 있으며, 인(P), 비소(As) 등을 포함할 수 있다. 제1 채널 패드(172)가 배치되는 채널홀(CH)은 메모리 셀 스트링으로 기능할 수 있다. 제1 채널 패드(172)는 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있다. 제1 채널 패드(172)는 콘택 플러그(195)에 의해 비트 라인(190)과 전기적으로 연결될 수 있다.
제2 채널 패드(174)는 도 3의 제2 채널홀(CH2)의 상단에 배치되며, 제1 채널 패드(172)와 마찬가지로 제1 도전형 불순물을 포함할 수 있다. 제2 채널 패드(174)가 배치되는 채널홀(CH)은 메모리 셀 스트링들의 공통 소스 라인(CSL)(도 1 및 도 2 참조)의 콘택 플러그로 기능할 수 있다. 제2 채널 패드(174)는 공통 소스 라인(CSL)으로 기능하는 제1 도전성 라인(182)과 연결될 수 있다. 예를 들어, 반도체 장치(100)의 읽기 동작 시, 전자가 제1 채널 패드(172) 하부의 채널 영역(140)으로부터, 수평부(SP) 및 제2 채널 패드(174) 하부의 채널 영역(140)을 통하여 제1 도전성 라인(182)으로 이동할 수 있다.
제3 채널 패드(176)는 도 3의 제3 채널홀(CH3)의 상단에 배치되며, 제2 도전형 불순물을 포함할 수 있다. 상기 제2 도전형 불순물은, 예를 들어, p형 불순물일 수 있으며, 붕소(B), 알루미늄(Al) 등을 포함할 수 있다. 제3 채널 패드(176)가 배치되는 채널홀(CH)은 메모리 셀 스트링들에 소거 전압이 인가되는 일종의 바디 또는 웰 콘택 플러그로 기능할 수 있다. 제3 채널 패드(176)는 제1 도전성 라인(182)과 다른 전기적 신호가 인가되는 제2 도전성 라인(184)과 연결될 수 있다. 예를 들어, 반도체 장치(100)의 소거 동작 시, 홀이 제3 채널 패드(176)로부터, 제3 채널 패드(176) 하부의 채널 영역(140) 및 수평부(SP)를 통하여 제1 채널 패드(172) 하부의 채널 영역(140)으로 이동할 수 있다.
제1 및 제2 도전성 라인들(182, 184)은 각각 제2 및 제3 채널 패드들(174, 176) 상에서 y 방향으로 연장될 수 있다. 제1 및 제2 도전성 라인들(182, 184)은 서로 평행하게 연장될 수 있으나, 이에 한정되지는 않는다. 제1 도전성 라인(182)은 공통 소스 라인(CSL)으로 기능할 수 있으며, 제2 도전성 라인(184)은 소거 전압이 인가되는 신호 라인으로 기능할 수 있다.
본 실시예에서, 제1 및 제2 도전성 라인들(182, 184)은 각각 제2 및 제3 채널 패드들(174, 176)과 직접 연결되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 일부 실시예들에서, 제1 및 제2 도전성 라인들(182, 184)과 제2 및 제3 채널 패드들(174, 176) 각각의 사이에는 콘택 플러그가 더 배치될 수도 있다.
제1 및 제2 도전성 라인들(182, 184)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속을 포함할 수 있다.
콘택 플러그들(195)이 제1 채널 패드들(172)의 상부에 배치될 수 있다. 콘택 플러그(195)에 의해 제1 채널 패드들(172)은 상부의 비트 라인들(190)과 전기적으로 연결될 수 있다. 일부 실시예들에서, 콘택 플러그들(195)는 하부로 갈수록 폭이 감소하는 형상을 가질 수도 있다.
비트 라인들(190)은 콘택 플러그들(195)의 상부에서 제1 및 제2 도전성 라인(182, 184)과 상이한 방향, 예를 들어, x 방향으로 연장될 수 있다. 또한, 비트 라인들(190)은 제1 및 제2 도전성 라인들(182, 184)과 서로 다른 높이에 위치할 수 있다. 이에 의해, 비트 라인들(190)은 제1 및 제2 도전성 라인들(182, 184)과 접촉되지 않을 수 있다. 일부 실시예들에서, 비트 라인들(190)은 하부 또는 상부에 위치하는 추가적인 배선 라인들 및 콘택 플러그들을 더 포함할 수도 있다.
콘택 플러그들(195) 및 비트 라인들(190)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속을 포함할 수 있다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 4의 'A' 영역에 대응되는 영역이 도시된다.
도 6a를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150) 및 채널 영역(140)이 도시된다. 게이트 유전층(150)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층(152), 전하 저장층(154) 및 블록킹층(156)을 포함할 수 있다.
터널링층(152)은 F-N 터널링 방식으로 전하를 전하 저장층(154)으로 터널링시킬 수 있다. 터널링층(152)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(154)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예시적인 실시예들에서, 전하 저장층(154)이 전하 트랩층인 경우, 전하 저장층(154)은 실리콘 질화물로 이루어질 수 있다.
블록킹층(156)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 6b를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150a) 및 채널 영역(140)이 도시된다. 게이트 유전층(150a)은 채널 영역(140)으로부터 순차적으로 터널링층(152), 전하 저장층(154) 및 블록킹층(156a)이 적층된 구조를 가질 수 있다. 게이트 유전층(150a)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
특히, 본 실시예의 게이트 유전층(150a)은 도 6a의 실시예에서와 달리, 터널링층(152) 및 전하 저장층(154)은 채널 영역(140)을 따라 수직하게 연장되도록 배치되지만, 블록킹층(156a)은 게이트 전극층(132)을 둘러싸도록 배치될 수 있다.
도 6c를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150b) 및 채널 영역(140)이 도시된다. 게이트 유전층(150b)은 채널 영역(140)으로부터 순차적으로 터널링층(152b), 전하 저장층(154b) 및 블록킹층(156b)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(150b)은 도 6a 및 도 6b의 실시예들에서와 달리, 터널링층(152b), 전하 저장층(154b) 및 블록킹층(156b)이 모두 게이트 전극층(132)을 둘러싸도록 배치될 수 있다. 일부 실시예들에서, 블록킹층(156b)의 일부는 채널 영역(140)을 따라 수직하게 연장되도록 배치되고, 일부는 게이트 전극층(132)을 둘러싸도록 배치될 수도 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 7a를 참조하면, 반도체 장치(100a)는, 게이트 적층물(GS), 게이트 적층물(GS)을 관통하여 배치되는 제1 내지 제3 채널홀들(CH1, CH2, CH3), 제1 내지 제3 채널홀들(CH1, CH2, CH3) 각각의 상부에 배치되는 제1 내지 제3 콘택 플러그들(CP1, CP2, CP3), 제1 콘택 플러그들(CP1)의 상부에 배치되는 비트 라인들(BL), 제2 콘택 플러그(CP2)의 상부에 배치되는 제1 도전성 라인(CL1), 및 제3 콘택 플러그(CP3)의 상부에 배치되는 제2 도전성 라인(CL2)을 포함할 수 있다.
본 실시예의 반도체 장치(100a)는, 도 3의 실시예에서와 달리, 제2 및 제3 채널홀들(CH2, CH3)의 상부에도 각각 제2 및 제3 콘택 플러그들(CP2, CP3)이 배치되어, 제2 및 제3 채널홀들(CH2, CH3)은 각각 제2 및 제3 콘택 플러그들(CP2, CP3)을 통해서 제1 및 제2 도전성 라인(CL1, CL2)과 연결될 수 있다. 이 경우, 제1 및 제2 도전성 라인들(CL1, CL2)은 비트 라인들(BL)과 접촉되지 않도록 서로 다른 높이에 배치될 수 있으며, 이에 따라, 제1 콘택 플러그들(CP1)의 높이는 제2 및 제3 콘택 플러그들(CP2, CP3)의 높이와 상이할 수 있다.
특히, 본 실시예에서와 같이 제2 채널홀(CH2)과 제3 채널홀(CH3)이 y 방향을 따라 일 열로 배열된 경우, 제2 및 제3 콘택 플러그들(CP2, CP3)을 이용함으로써, 제2 및 제3 채널홀들(CH2, CH3)이 서로 다른 배선 라인인 제1 및 제2 도전성 라인들(CL1, CL2)과 각각 연결되도록 할 수 있다. 제2 및 제3 콘택 플러그들(CP2, CP3)은 제2 및 제3 채널홀들(CH2, CH3)의 상부에서 서로 반대 방향으로 치우쳐지도록 배치될 수 있다.
다만, 제2 및 제3 콘택 플러그들(CP2, CP3) 및 제1 및 제2 도전성 라인들(CL1, CL2)의 크기 및 상대적인 배치는 도면에 도시된 것에 한정되지 않으며, 서로 전기적으로 단락되지 않고 연결될 수 있는 범위에서 다양하게 변경될 수 있다.
도 7b를 참조하면, 반도체 장치(100b)는, 게이트 적층물(GS), 게이트 적층물(GS)을 관통하여 배치되는 제1 내지 제3 채널홀들(CH1, CH2, CH3), 제1 채널홀들(CH1) 각각의 상부에 배치되는 콘택 플러그들(CP), 제2 및 제3 채널홀들(CH2, CH3)의 상부에 배치되는 도전성 라인(CL), 및 콘택 플러그들(CP)의 상부에 배치되는 비트 라인들(BL)을 포함할 수 있다.
본 실시예의 반도체 장치(100b)는, 도 3 및 도 7a의 실시예들에서와 달리, 제2 및 제3 채널홀들(CH2, CH3)이 하나의 도전성 라인(CL)과 연결될 수 있다. 따라서, 도전성 라인(CL)을 통해, 프로그램 또는 읽기 동작 시에는 접지 전압이 인가되고, 소거 동작 시에는 소거 전압이 인가될 수 있다. 이 경우에도, 제2 및 제3 채널홀들(CH2, CH3) 각각의 상단에 위치하는 제2 및 제3 채널 패드들(174, 176)(도 4 참조)은 서로 상이한 불순물들을 포함할 수 있으나, 이에 한정되지는 않는다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다. 도 8a 및 도 8b에서는 도 4의 제1 및 제2 도전성 라인들(182, 184), 콘택 플러그(195), 및 비트 라인(190)과 같은 채널 패드들(170)의 상부 구성 요소들을 생략하고 도시한다.
도 8a를 참조하면, 반도체 장치(100c)의 채널홀들(CH) 상단에 배치되는 채널 패드들(170a) 및 제2 절연층(164)을 관통하여 배치되는 도전층(105)이 도시된다.
본 실시예에서, 채널 패드들(170a)은 메모리 셀 스트링을 이루는 채널홀들(CH)의 상단에 배치되는 제1 채널 패드들(172), 및 소거 전압이 인가되는 제2 도전성 라인(184)(도 4 참조)이 상부에 배치되는 제3 채널 패드들(176)을 포함할 수 있다. 따라서, 도 4의 실시예에서와 달리, 공통 소스 라인(CSL)과 연결되는 제2 채널 패드들(174)이 채널홀들(CH)의 상단에 배치되지 않는다. 대신에, 공통 소스 라인(CSL)을 이루는 도전층(105)이 게이트 적층물(GS)의 적어도 일단에서 y 방향으로 연장되도록 배치될 수 있다. 도전층(105)은 일단이 기판(101)(도 4 참조)과 연결될 수 있다.
도 8b를 참조하면, 반도체 장치(100d)의 채널홀들(CH) 상단에 배치되는 채널 패드들(170b)이 도시된다.
본 실시예에서, 채널 패드들(170b)은 메모리 셀 스트링을 이루는 채널홀들(CH)의 상단에 배치되는 제1 채널 패드들(172), 공통 소스 라인(CSL)에 해당하는 제1 도전성 라인(182)(도 4 참조)이 상부에 배치되는 제2 채널 패드들(174), 소거 전압이 인가되는 제2 도전성 라인(184)(도 4 참조)이 상부에 배치되는 제3 채널 패드(176)를 포함할 수 있다.
다만, 도 4의 실시예에서와 달리, 제2 및 제3 채널 패드들(174, 176)이 각각 일 열로 배치되지 않고, 하나의 열을 이루어 배치될 수 있다. 또한, 도 7a 및 도 7b의 실시예들에서와 달리, 제2 및 제3 채널 패드들(174, 176)이 y 방향을 따라 교대로 배치되는 것이 아니라, 제2 채널 패드들(174)이 복수 개 배치된 후 제3 채널 패드(176)가 배치될 수 있다. 즉, 상대적으로 적은 개수의 제3 채널 패드(176)가 배치될 수 있다. 이와 같이, 제2 및 제3 채널 패드들(174, 176)의 배치, 반복 패턴, 개수 등은 실시예들에서 다양하게 변경될 수 있다.
도 9a 내지 도 10b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도들이다.
도 9a 및 도 9b를 참조하면, 도 9b는 도 9a의 절단선 B-B'를 따른 단면을 도시한다. 반도체 장치(100e)는, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 복수의 채널 영역들(140)이 내부에 배치되는 채널홀들(CH), 채널홀들(CH)의 상단에 배치되는 채널 패드들(170c), 채널홀들(CH)의 사이를 연결시키는 홀 연결부(CR), 및 채널 영역들(140)의 외측벽을 따라 적층된 복수의 층간 절연층들(120) 및 복수의 게이트 전극들(130)을 포함할 수 있다.
본 실시예의 반도체 장치(100e)는, 도 4의 실시예에서와 달리, 제2 채널 패드(174)와 제3 채널 패드(176)의 하부에서, 채널홀들(CH)의 사이를 일 측에서 수평하게 연결하는 홀 연결부(CR)를 더 포함할 수 있다.
홀 연결부(CR)는, 도 9b에 도시된 것과 같이, 스트링 선택 트랜지스터(SST)(도 2 참조)의 게이트 전극들(136, 137)이 위치하는 높이에서, 인접하게 배치되는 제2 및 제3 채널 패드들(174, 176) 하부의 채널홀들(CH)을 연결하도록 배치될 수 있다. 홀 연결부(CR)는 도 9a에 도시된 것과 같이, y 방향을 따라 연장되며, 제2 및 제3 채널 패드들(174, 176) 하부의 채널홀들(CH) 사이를 연결할 수 있다. 일부 실시예들에서, 홀 연결부(CR)는 y 방향으로 연장되지 않고, 각각 하나의 제2 및 제3 채널 패드들(174, 176) 사이만을 연결하도록 배치될 수도 있다.
홀 연결부(CR)의 폭(L1)은 다양하게 변경될 수 있으며, 상기 폭(L1)에 따라, 홀 연결부(CR)의 내부에 배치되는 층들이 달라질 수 있다. 예를 들어, 상기 폭(L1)이 상대적으로 넓은 경우, 도 9b에 도시된 것과 같이 홀 연결부(CR)의 중앙에는 제1 절연층(162) 물질이 배치될 수 있다. 일부 실시예들에서, 상기 폭(L1)이 상대적으로 좁은 경우, 홀 연결부(CR) 내에 제1 절연층(162) 물질이 배치되지 않고, 채널 영역(140)으로 채워질 수도 있다.
홀 연결부(CR)의 하면은 층간 절연층(126) 내에 위치하고, 상면은 최상부의 층간 절연층(128) 내에 위치할 수 있다. 다만, 홀 연결부(CR)의 길이(L2) 및 상면과 하면의 위치는 실시예들에서 다양하게 변경될 수 있다.
반도체 장치(100e)의 동작 시, 캐리어는 홀 연결부(CR) 내의 채널 영역(140)을 따라 이동할 수 있다. 따라서, 제2 채널 패드(174) 및 제3 채널 패드(176) 중 어느 하나에 전기적 신호가 인가되는 경우, 홀 연결부(CR)를 통해 전기적 신호가 인가되지 않은 채널 패드(170c) 하부의 채널 영역(140)으로도 캐리어가 이동할 수 있다.
도 10a 및 도 10b를 참조하면, 도 10a는 도 9b에 대응되는 단면을 도시하고, 도 10b는 도 9a의 절단선 ⅩB-ⅩB'를 따른 단면을 도시한다. 반도체 장치(100f)는, 도 9a 및 도 9b의 실시예에서와 달리, 홀 연결부(CRa)가 수평부(SP)와 연결되도록 배치될 수 있다. 홀 연결부(CRa)는 제2 채널 패드(174)와 제3 채널 패드(176)의 하부에서, 채널홀들(CH)의 사이를 수평하게 연결할 수 있으며, 채널홀들(CH)을 따라 상하로 연장되어 하부에서 수평부(SP)와 연결될 수 있다. 또한, 본 실시예에서, 홀 연결부(CRa)의 내부는 채널 영역(140) 및 게이트 유전층(150)으로 채워질 수 있다.
수평부(SP)의 상면으로부터의 홀 연결부(CRa)의 높이(L3)는 상면이 채널 패드들(170c)의 하부에 배치되는 범위에서 다양하게 변경될 수 있다. 홀 연결부(CRa)의 폭(L4)도 다양하게 변경될 수 있다.
도 11a 내지 도 11c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 11a 내지 도 11c는 도 4의 사시도의 절단선 B-B'를 따라 절단한 단면을 도시한다.
도 11a를 참조하면, 반도체 장치(100g)는, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 복수의 채널 영역들(140)이 내부에 배치되는 채널홀들(CH), 채널홀들(CH)의 상단에 배치되는 채널 패드들(170), 기판(101) 상에 배치되며 채널 영역(140)이 수평하게 연장된 영역을 포함하는 수평부(SPa), 수평부(SPa) 외측의 수평 충전층(107), 및 채널 영역들(140)의 외측벽을 따라 적층된 복수의 층간 절연층들(120a)과 복수의 게이트 전극들(130)을 포함할 수 있다.
본 실시예에서, 수평부(SPa)는 도 4의 실시예에서와 달리, 기판(101) 상의 최하층의 층간 절연층(121) 상에 배치될 수 있다. 일부 실시예들에서, 수평부(SPa)는 2 이상의 층들로 형성될 수도 있다. 또한, 채널홀들(CH)은 기판(101)을 소정 깊이로 리세스할 수 있다.
도 11b를 참조하면, 반도체 장치(100h)의 수평부(SPb)는 도 11a의 실시예에서와 달리, 기판(101) 내에 배치될 수 있다. 이러한 구조는 채널홀들(CH)을 형성한 후, 채널홀들(CH)을 통해 노출된 기판(101)을 소정 범위로 식각함으로써 형성할 수 있다. 따라서, 수평부(SPb)의 깊이, 하면의 형상 등은 제조 공정에 따라 다양하게 변경될 수 있다.
도 11c를 참조하면, 반도체 장치(100i)는, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 복수의 채널 영역들(140)이 내부에 배치되는 채널홀들(CH), 채널홀들(CH)의 상단에 배치되는 채널 패드들(170), 제2 채널 패드(174)가 배치된 채널홀(CH)의 하부의 제1 불순물 영역(102), 제3 채널 패드(176)가 배치된 채널홀(CH)의 하부의 제2 불순물 영역(103), 및 채널 영역들(140)의 외측벽을 따라 적층된 복수의 층간 절연층들(120) 및 복수의 게이트 전극들(130)을 포함할 수 있다.
본 실시예에서는, 도 4, 도 11a 및 도 11b의 실시예들에서와 달리, 게이트 전극들(130)의 하부에 수평부(SP, SPa, SPb)가 배치되지 않을 수 있다. 대신에, 제2 및 제3 채널 패드들(174, 176)이 배치된 채널홀들(CH)의 하부에 각각 제1 및 제2 불순물 영역들(102, 103)이 형성될 수 있다.
제1 및 제2 불순물 영역들(102, 103)은 서로 다른 도전형의 불순물들을 포함할 수 있다. 예를 들어, 제1 불순물 영역(102)은 제2 채널 패드(174)와 동일한 제1 도전형의 불순물을 포함하고, 제2 불순물 영역(103)은 제3 채널 패드(176)와 동일한 제2 도전형의 불순물을 포함할 수 있다. 또한, 기판(101)은 제2 불순물 영역(103)보다 적은 양의 제2 도전형의 불순물을 포함할 수 있다. 따라서, 제2 및 제3 채널 패드들(174, 176)로부터 인가되는 전기적 신호는 제1 및 제2 불순물 영역들(102, 103) 및 기판(101)을 통해 제1 채널 패드들(172)의 하부의 채널 영역들(140)로 전달될 수 있다.
도 12a 내지 도 12i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 12a 내지 도 12i에서는, 도 3 및 도 4의 반도체 장치(100)의 제조 방법이 설명되며, 도 4의 사시도의 절단선 B-B'를 따라 절단한 단면을 도시한다.
도 12a를 참조하면, 기판(101) 상에 수평 충전층(107)을 형성하고, 희생층들(111-118: 110) 및 층간 절연층들(120)을 교대로 적층할 수 있다. 후속 공정을 통해, 수평 충전층(107)은 일부가 도 4의 수평부(SP)으로 교체되며, 희생층들(110)은 게이트 전극(130)으로 교체될 수 있다.
먼저, 수평 충전층(107)을 형성하고, 희생층들(110) 및 층간 절연층들(120)을 도시된 것과 같이 기판(101) 상에 서로 교대로 적층할 수 있다. 수평 충전층(107) 및 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 수평 충전층(107) 및 희생층들(110)은, 수평 충전층(107) 및 희생층들(110)을 식각하는 공정 중에 층간 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity) 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 수평 충전층(107) 및 희생층들(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 수평 충전층(107) 및 희생층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 또한, 수평 충전층(107)은 희생층들(110)과 식각 선택성을 갖는 물질로 선택될 수 있다. 예를 들어, 수평 충전층(107)은 다결정 실리콘이고, 희생층들(110)은 실리콘 질화물일 수 있다.
도시된 바와 같이, 예시적인 실시예들에서 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 일부 실시예들에서, 도 2의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn)의 사이에 배치되는 층간 절연층들(122, 126)은 메모리 셀들(MC1~MCn) 사이에 배치되는 층간 절연층들(123-125)보다 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120), 수평 충전층(107) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(120), 수평 충전층(107) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
도 12b를 참조하면, 수직 방향으로 기판(101)까지 연장되는 채널홀들(CH)을 형성할 수 있다.
채널홀들(CH)은 수평 충전층(107), 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 서로 다른 종류의 막들을 포함한 적층 구조물을 식각하기 때문에, 채널홀들(CH)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 일부 실시예들에서, 채널홀들(CH)의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다.
일부 실시예들에서, 채널홀들(CH)에 의해 기판(101)의 일부가 리세스될 수 있다. 일부 실시예들에서, 채널홀들(CH)은 수평 충전층(107)이 노출되도록 수평 충전층(107)의 상면 또는 수평 충전층(107)의 내부까지만 연장될 수도 있다.
도 12c를 참조하면, 채널홀들(CH)을 통해 수평 충전층(107)의 일부를 제거하여 수평 터널부(LT)를 형성할 수 있다.
수평 충전층(107)은 예를 들어, GPE(Gas Phase Etch)와 같은 건식 식각 공정에 의해 층간 절연층들(120) 및 희생층들(110)을 잔존하게 하면서 선택적으로 제거될 수 있다. 또한, 공정 시간과 같은 공정 조건을 제어함으로써 채널홀(CH)로부터 소정 길이로 일부만 제거될 수 있다.
본 단계에서 수평 터널부(LT)가 형성됨으로써, 상부의 층간 절연층(120)과 희생층들(110)의 적층 구조물은 잔존하는 수평 충전층(107)에 의해 지지될 수 있다.
일부 실시예들에서, 수평 충전층(107)은 수평하게 배치되는 복수의 층으로 이루어지고, 그 중 하나의 층이 본 단계에서 제거되어 수평 터널부(LT)를 형성할 수도 있다.
도 12d를 참조하면, 채널홀들(CH) 내에, 게이트 유전층(150), 채널 영역(140), 제1 절연층(162) 및 예비 채널 패드들(170P)을 형성할 수 있다.
게이트 유전층(150)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(150)은 전부 또는 일부 형성될 수 있으며, 채널홀(CH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널 영역(140)은 채널홀들(CH) 내에서 게이트 유전층(150) 상에 형성될 수 있다.
게이트 유전층(150)은 수평 터널부(LT)의 내부에도 균일하게 형성될 수 있으며, 채널 영역(140)은 수평 터널부(LT) 내의 빈 공간을 충전하도록 형성될 수 있다. 이에 의해 수평부(SP)가 형성될 수 있다. 일부 실시예들에서, 채널 영역(140)은 수평 터널부(LT)을 충전하지 않고 수평 터널부(LT)의 내부에 게이트 유전층(150)을 따라 균일하게 형성될 수도 있다.
제1 절연층(162)은 채널홀들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 일부 실시예들에서는, 제1 절연층(162)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다.
예비 채널 패드(170P)는 도전성 물질로 이루어질 수 있다. 예비 채널 패드(170P)는, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 12e를 참조하면, 예비 채널 패드들(170P)에 불순물을 주입하여 제1 내지 제3 채널 패드(176)를 형성할 수 있다.
먼저, 제1 도전형의 불순물을 예비 채널 패드들(170P)에 주입하고, 예비 채널 패드들(170P) 상에 마스크층(IM)을 형성하여 제3 채널 패드(176)가 형성되는 영역만을 노출시킨 후, 제3 채널 패드(176)에 제2 도전형의 불순물을 주입할 수 있다. 또는, 제1 도전형의 불순물도 별도의 마스크층을 이용하여 제1 및 제2 채널 패드들(172, 174)이 형성되는 영역에만 주입할 수 있다.
일부 실시예들에서, 제1 및 제2 불순물을 이와 같은 이온 주입 공정을 통해서 주입하지 않고, 채널 패드들(170)의 형성 시에 주입할 수도 있다. 이 경우, 제1 도전형 불순물을 포함하는 제1 및 제2 채널 패드들(172, 174)과 제2 도전형 불순물을 포함하는 제3 채널 패드들(176)을 서로 다른 공정으로 형성할 수 있다.
도 12f를 참조하면, 개구부(OP)를 형성하고, 개구부(OP)를 통해 노출된 희생층들(110)을 제거할 수 있다.
희생층들(110)을 제거하기 전에, 채널 패드들(170) 및 하부의 채널 영역(140)을 보호하기 위하여, 채널 패드들(170)의 상부에 제3 절연층(166)이 더 형성될 수 있다.
희생층들(110)은 층간 절연층들(120) 및 수평 충전층(107)에 대하여 선택적으로 제거될 수 있다.
도 12g를 참조하면, 희생층들(110)이 제거된 영역에 게이트 전극들(130)을 형성하고, 개구부(OP)에 제2 절연층(164)을 형성할 수 있다.
게이트 전극들(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극들(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극들(130)을 형성할 수 있다.
게이트 전극들(130)을 형성한 후, 개구부(OP) 내에 형성된 게이트 전극들(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수 있다. 도면에 도시하지는 않았으나, 층간 절연층들(120)이 개구부(OP)를 향하여 게이트 전극들(130)보다 돌출되도록 게이트 전극들(130)이 형성될 수도 있다.
다음으로, 개구부(OP) 내에 제2 절연층(164)을 형성할 수 있다. 제2 절연층(164)은 인접하는 적층 구조물들 사이를 분리하는 분리 절연층으로, 게이트 전극들(130)과 같이 일 방향으로 연장될 수 있다.
도 12h를 참조하면, 제2 및 제3 채널 패드들(174, 176) 상에 각각 제1 및 제2 도전성 라인(182, 184)을 형성할 수 있다.
제1 및 제2 도전성 라인(182, 184)은 제2 및 제3 채널 패드들(174, 176)이 노출되도록 제3 절연층(166)을 패터닝한 후 도전성 물질을 증착하여 형성할 수 있다. 또는, 제1 및 제2 도전성 라인(182, 184)은 제3 절연층(166)을 제거한 후, 도전성 물질을 증착하고, 이를 패터닝하여 형성할 수도 있다.
다음으로, 제1 및 제2 도전성 라인(182, 184)을 덮는 제4 절연층(168)을 형성할 수 있다.
도 12i를 참조하면, 콘택 플러그들(195) 및 비트 라인들(190)을 형성할 수 있다.
먼저, 제3 및 제4 절연층들(166, 168)을 식각하여 제1 채널 패드들(172)을 노출시킨 후, 도전성 물질을 채워 콘택 플러그들(195)을 형성할 수 있다.
다음으로, 콘택 플러그들(195) 상에 비트 라인들(190) 및 제5 절연층(169)을 형성할 수 있다. 비트 라인들(190)은 x 방향(도 4 참조)에서 일 열로 배치된 제2 채널 패드들(172)이 서로 다른 비트 라인들(190)에 연결되도록 배치될 수 있으며, 이를 위해 추가적인 배선 라인 및 콘택 플러그들을 더 포함할 수도 있다.
도 13a 내지 도 13d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 13a 내지 도 13d에서는, 도 9a 및 도 9b의 반도체 장치(100e)의 제조 방법이 설명되며, 도 9a의 ⅩB-ⅩB'를 따른 단면이 도시될 수 있다. 이하에서, 도 12a 내지 도 12i를 참조하여 상술한 내용과 중복되는 설명은 생략한다.
먼저, 도 12a를 참조하여 상술한 것과 같이, 수평 충전층(107), 제1 희생층들(110) 및 층간 절연층(120)의 적층 구조물을 형성할 수 있다.
다음으로, 도 13a를 참조하면, 제1 희생층들(110)과 층간 절연층(120)의 일부를 제거하여 트렌치 영역(SE)을 형성할 수 있다.
트렌치 영역(SE)은 별도의 마스크층을 이용하여 식각 공정을 수행함으로써 형성될 수 있다. 트렌치 영역(SE)은 도 9a의 홀 연결부(CR)가 형성될 영역을 포함하며 y 방향으로 연장되는 트렌치 형태를 가질 수 있다. 트렌치 영역(SE)의 깊이는 형성하려고 하는 홀 연결부(CR)의 깊이를 고려하여 결정될 수 있으며, 트렌치 영역(SE)은 예를 들어, 스트링 선택 트랜지스터(SST)의 게이트 전극(136)의 하부에 배치될 층간 절연층(126) 내까지 연장될 수 있다.
도 13b를 참조하면, 트렌치 영역(SE)을 제2 희생층(119)으로 매립할 수 있다.
제2 희생층(119)은 제1 희생층들(110) 및 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제2 희생층(119)은 수평 충전층(107)과 동일한 물질로 이루어질 수 있으나, 이에 한정되지는 않는다.
도 13c를 참조하면, 수직 방향으로 기판(101)까지 연장되는 채널홀들(CH)을 형성하고, 채널홀들(CH)을 통해 수평 충전층(107)의 일부 및 제2 희생층(119)을 제거하여 제1 및 제2 수평 터널부(LT, LT')를 형성할 수 있다.
채널홀들(CH)을 형성하기 전에, 상부에 층간 절연층(120)을 이루는 물질을 추가적으로 증착할 수 있으며, 이에 의해 최상부의 층간 절연층(128)의 두께가 증가할 수 있다.
먼저, 기판(101)이 노출되도록 채널홀들(CH)을 형성한 후, GPE와 같은 건식 식각 공정에 의해 수평 충전층(107)의 일부 및 제2 희생층(119)을 제거할 수 있다. 이에 의해, 채널홀들(CH)의 하부에는 제1 수평 터널부(LT)가 형성되고, 제2 희생층(119)이 제거된 영역에는 제2 수평 터널부(LT')가 형성될 수 있다. 도 9a에 도시된 것과 같이, 홀 연결부(CR)의 위치에 형성된 제2 희생층(119)은 y 방향으로 일직선 상에 배치되는 채널홀들(CH)과 연결되므로, 이로부터 식각제가 유입되어 제2 희생층(119)가 제거됨으로써 제2 수평 터널부(LT')가 형성될 수 있다.
도 13d를 참조하면, 채널홀들(CH)과 제1 및 제2 수평 터널부(LT, LT') 내에, 게이트 유전층(150), 채널 영역(140) 및 제1 절연층(162)을 형성하고, 예비 채널 패드들(170P)을 형성할 수 있다.
게이트 유전층(150)은 제1 수평 터널부(LT)의 내부에도 균일하게 형성될 수 있으며, 채널 영역(140)은 제1 수평 터널부(LT) 내의 빈 공간을 충전하도록 형성될 수 있다. 이에 의해, 수평부(SP)가 형성될 수 있다.
또한, 게이트 유전층(150)은 제2 수평 터널부(LT')의 내부에도 균일하게 형성될 수 있으며, 채널 영역(140)은 게이트 유전층(150)을 따라 제2 수평 터널부(LT') 내에 균일하게 형성될 수 있다. 제2 수평 터널부(LT') 내의 나머지 공간은 제1 절연층(162)으로 충전될 수 있다. 이에 의해, 홀 연결부(CR)가 형성될 수 있다. 일부 실시예들에서, 제2 수평 터널부(LT')는 채널 영역(140)에 의해 충전될 수도 있다.
다음으로, 도 12e 내지 도 12i를 참조하여 상술한 공정이 수행되어, 도 9a 및 도 9b의 반도체 장치(100e)가 최종적으로 제조될 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 14를 참조하면, 반도체 장치(200)는 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(PERI)은 도 1의 메모리 셀 어레이(20)의 구동 회로(30)가 배치되는 영역에 해당할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 일부 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
셀 영역(CELL)은, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 복수의 채널 영역들(140)이 내부에 배치되는 채널홀들(CH), 채널홀들(CH)의 상단에 배치되는 채널 패드들(170), 기판(101) 상에 배치되며 채널 영역(140)이 수평하게 연장된 영역을 포함하는 수평부(SP), 수평부(SP) 외측의 수평 충전층(107), 및 채널 영역들(140)의 외측벽을 따라 적층된 복수의 층간 절연층들(120)과 복수의 게이트 전극들(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 게이트 유전층(150), 제1 및 제2 도전성 라인(182, 184), 콘택 플러그들(195) 및 비트 라인들(190)을 더 포함할 수 있다.
본 실시예에서, 셀 영역(CELL)은 도 4의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 셀 영역(CELL)은 예를 들어, 도 6a 내지 도 11c를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자(230)는 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 도핑 영역(205)이 배치되어, 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(244, 246, 248)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다.
콘택 플러그들(250)은 주변 영역 절연층(244)을 관통하여 도핑 영역(205)에 연결될 수 있다. 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 콘택 플러그들(250)가 연결될 수 있다. 배선 라인들(260)은 콘택 플러그들(250)과 연결될 수 있으며, 일부 실시예들에서, 복수의 층으로 배치될 수 있다.
주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 기판(101)은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자(230)와 전기적으로 연결될 수 있다. 또한, 제1 및 제2 도전성 라인(182, 184) 및 비트 라인들(190)은 각각 서로 다른 주변 회로 영역(PERI)의 회로 소자(230)에 연결될 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 15를 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 3 내지 도 11c를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 15에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 16을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 도 3 내지 도 11c를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 17을 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 3 내지 도 11c을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널홀 SP: 수평부
CR: 홀 연결부 100: 반도체 장치
101: 기판 102: 제1 불순물 영역
103: 제2 불순물 영역 105: 도전층
107: 수평 충전층 110: 제1 희생층
119: 제2 희생층 120: 층간 절연층
130: 게이트 전극 140: 채널 영역
150: 게이트 유전층 162: 제1 절연층
164: 제2 절연층 166: 제3 절연층
168: 제4 절연층 169: 제5 절연층
170: 채널 패드 172: 제1 채널 패드
174: 제2 채널 패드 176: 제3 채널 패드
182: 제1 도전성 라인 184: 제2 도전성 라인
190: 비트 라인 195: 콘택 플러그

Claims (10)

  1. 기판 상에 수직하게 적층되는 게이트 전극들을 포함하는 게이트 적층물;
    상기 게이트 적층물을 관통하여 상기 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들;
    상기 채널홀들 중 일부의 상단에 배치되며 제1 도전형 불순물을 포함하는 제1 채널 패드들; 및
    상기 채널홀들 중 일부의 상단에 배치되며 제2 도전형 불순물을 포함하는 제2 채널 패드들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 채널 패드들 중 적어도 일부와 연결되는 제1 배선 라인; 및
    상기 제2 채널 패드들과 연결되며, 상기 제1 배선 라인과 다른 전기적 신호가 인가되는 제2 배선 라인을 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 배선 라인과 상기 제2 배선 라인은 서로 다른 높이에 배치되는 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 채널 패드들 중 상기 제1 배선 라인과 연결되지 않는 상기 제1 채널 패드들은 상기 제2 배선 라인에 연결되는 반도체 장치.
  5. 제2 항에 있어서,
    상기 제1 채널 패드들 중 상기 제1 배선 라인과 연결되지 않는 상기 제1 채널 패드들과 연결되는 제3 배선 라인을 더 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 채널홀들 중 인접하는 두 개의 상기 채널홀들의 일 측에 배치되어 상기 채널홀들을 서로 연결하는 홀 연결부를 더 포함하고,
    상기 홀 연결부에 의해 연결되는 상기 채널홀들은 각각 상기 제1 채널 패드 및 상기 제2 채널 패드의 하부에 배치되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 게이트 적층물의 하부에 위치하며, 상기 채널홀들의 하부를 서로 연결하며 수평하게 연장되는 수평부를 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 수평부는 상기 게이트 전극들을 따라 일 방향으로 연장되는 판 형상을 갖는 반도체 장치.
  9. 기판 상에 수직하게 적층되는 게이트 전극들을 포함하는 게이트 적층물;
    상기 게이트 적층물을 관통하여 상기 기판에 수직하게 연장되는 채널홀들;
    상기 채널홀들 중 적어도 일부와 연결되는 제1 배선 라인;
    상기 채널홀들 중 적어도 일부와 연결되며, 상기 제1 배선 라인과 다른 방향으로 연장되는 제2 배선 라인; 및
    상기 채널홀들 중 적어도 일부와 연결되며, 상기 제1 배선 라인과 다른 방향으로 연장되고 상기 제2 배선 라인과 다른 전기적 신호가 인가되는 제3 배선 라인을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 및 상기 제3 배선 라인과 연결되는 상기 채널홀들의 상단에 배치되며 제1 도전형 불순물을 포함하는 제1 채널 패드들; 및
    상기 제2 배선 라인과 연결되는 상기 채널홀들의 상단에 배치되며 제2 도전형 불순물을 포함하는 제2 채널 패드들을 더 포함하는 반도체 장치.
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