KR20160000503A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20160000503A
KR20160000503A KR1020140077186A KR20140077186A KR20160000503A KR 20160000503 A KR20160000503 A KR 20160000503A KR 1020140077186 A KR1020140077186 A KR 1020140077186A KR 20140077186 A KR20140077186 A KR 20140077186A KR 20160000503 A KR20160000503 A KR 20160000503A
Authority
KR
South Korea
Prior art keywords
pad
region
source line
layer
gate
Prior art date
Application number
KR1020140077186A
Other languages
English (en)
Other versions
KR102150253B1 (ko
Inventor
이재구
박영우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140077186A priority Critical patent/KR102150253B1/ko
Priority to US14/662,919 priority patent/US9893074B2/en
Publication of KR20160000503A publication Critical patent/KR20160000503A/ko
Application granted granted Critical
Publication of KR102150253B1 publication Critical patent/KR102150253B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는, 셀 영역 및 셀 영역에 인접하는 패드 영역이 정의되는 기판, 셀 영역에서 기판의 상면에 수직한 방향으로 연장되는 복수의 채널들, 기판 상에 수직으로 서로 이격되어 배치되며, 셀 영역에서 복수의 채널들을 둘러싸고 패드 영역에서 서로 다른 길이로 연장되는 복수의 게이트 전극층들을 포함하는 게이트 적층물, 및 패드 영역에서 게이트 적층물이 두 개 이상의 영역들로 분리되도록 게이트 적층물을 가로지르며 연장되는 패드 분리부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 수직 구조를 가지는 반도체 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 있다. 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 셀 영역 및 상기 셀 영역에 인접하는 패드 영역이 정의되는 기판; 상기 셀 영역에서 상기 기판의 상면에 수직한 방향으로 연장되는 복수의 채널들; 상기 기판 상에 수직으로 서로 이격되어 배치되며, 상기 셀 영역에서 상기 복수의 채널들을 둘러싸고 상기 패드 영역에서 서로 다른 길이로 연장되는 복수의 게이트 전극층들을 포함하는 게이트 적층물; 및 상기 패드 영역에서 상기 게이트 적층물이 두 개 이상의 영역들로 분리되도록 상기 게이트 적층물을 가로지르며 연장되는 패드 분리부를 포함할 수 있다.
본 발명의 일 실시예에서, 복수의 게이트 전극층들 중 적어도 하나는 상기 셀 영역에서 하나의 영역을 이루고 상기 패드 영역에서 상기 패드 분리부에 의해 두 개 이상의 영역들로 분리될 수 있다.
본 발명의 일 실시예에서, 상기 게이트 적층물은 상기 셀 영역에서 상기 패드 영역을 향하는 방향인 제1 방향으로 연장되고, 상기 패드 분리부는 상기 제1 방향으로 연장되며 상기 제1 방향과 교차하는 제2 방향에서 상기 게이트 적층물의 상기 두 개 이상의 영역들 사이에 배치될 수 있다.
본 발명의 일 실시예에서, 상기 패드 분리부는, 더미 소스 라인 및 상기 더미 소스 라인을 상기 게이트 적층물과 전기적으로 분리하는 절연층을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 게이트 적층물의 적어도 일 측에 배치되며, 상기 셀 영역 및 상기 패드 영역을 따라 연장되는 공통 소스 라인을 더 포함하고, 상기 더미 소스 라인은 상기 공통 소스 라인과 동일하거나 유사한 형태를 가질 수 있다.
본 발명의 일 실시예에서, 상기 더미 소스 라인은 상기 공통 소스 라인과 평행하게 연장될 수 있다.
본 발명의 일 실시예에서, 상기 더미 소스 라인은, 상기 기판 상에 배치되며, 최상부에 배치된 상기 복수의 게이트 전극층보다 높게 연장될 수 있다.
본 발명의 일 실시예에서, 상기 더미 소스 라인은 상기 기판 내에 배치되는 도핑 영역일 수 있다.
본 발명의 일 실시예에서, 상기 패드 영역에서, 상기 게이트 적층물에 의해 둘러싸이도록 배치되는 더미 채널을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 더미 채널은 상기 채널보다 큰 평면적을 가질 수 있다.
본 발명의 일 실시예에서, 상기 패드 영역에서, 상기 복수의 게이트 전극층들 각각과 연결되는 복수의 콘택 플러그들을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 게이트 전극층들은 실리사이드 금속을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 패드 영역에서, 상기 실리사이드 금속은 완전 실리사이드(fully silicide) 금속일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 셀 영역 및 상기 셀 영역에 인접하는 패드 영역이 정의되는 기판; 상기 셀 영역에서 상기 기판의 상면에 수직한 방향으로 연장되는 복수의 채널들; 상기 기판 상에 수직으로 서로 이격되어 배치되며, 상기 셀 영역에서 상기 복수의 채널들을 둘러싸고 상기 패드 영역에서 서로 다른 길이로 연장되는 복수의 게이트 전극층들을 포함하는 게이트 적층물; 상기 게이트 적층물의 적어도 일 측에 배치되며, 상기 셀 영역 및 상기 패드 영역을 따라 연장되는 공통 소스 라인; 및 상기 패드 영역에서 상기 게이트 적층물 사이로 연장되는 더미 소스 라인을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 공통 소스 라인과 상기 더미 소스 라인은 전기적으로 연결되지 않을 수 있다.
패드 영역에서 게이트 적층물을 분리하는 패드 분리부를 형성하여, 제조 중에 게이트 전극층들이 완전 실리사이드화 되게 함으로써 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 4a 내지 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 4a의 확대도에 대응되는 영역이 도시된다.
도 6은 본 발명의 일 실시예에 따른 게이트 적층물의 개략적인 분해 사시도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 게이트 적층물의 개략적인 사시도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 11a 내지 도 11i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 12 및 도 13은 각각 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 평면도 및 사시도이다.
도 14a 내지 도 14d는 도 12 및 도 13의 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. 또한, 도면 상의 동일한 번호 또는 부호로 표시되는 요소는 동일한 요소를 의미한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보를 수신하고, 수신한 어드레스 정보를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 수직 구조의 반도체 장치(100A)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 3에서는 이해의 편의를 위하여, 패드 절연층(176)(도 4a 내지 도 4d 참조)과 같은 일부 구성 요소는 생략하고 도시된다.
도 4a 내지 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 4a 내지 도 4b는 각각 도 3의 절단선 IVa-IVa', IVb-IVb', IVc-IVc' 및 IVd-IVd'에 대응되는 단면을 도시한다.
도 3을 참조하면, 반도체 장치(100)는 셀 영역(CELL) 및 패드 영역(PAD)을 포함할 수 있다. 패드 영역(PAD)은 x 방향에서 셀 영역(CELL)의 적어도 일 단에 배치될 수 있다. 셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)에 해당할 수 있으며, 패드 영역(PAD)은 도 1의 메모리 셀 어레이(20)와 구동 회로(30)를 전기적으로 연결하는 영역에 해당할 수 있다.
또한, 반도체 장치(100)는 게이트 적층물들(130), 드레인 패드들(160), 더미 기둥(pillar)들(160D), 분리영역 더미 기둥들(165), 공통 소스 라인(180), 더미 공통 소스 라인(180D) 및 콘택 플러그들(191-196: 190)을 포함할 수 있다. 본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 반도체 장치(100) 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소에는 전기적 신호가 인가되지 않거나 전기적으로 특정 기능을 수행하지 않는다.
게이트 적층물들(130)은 셀 영역(CELL)으로부터 패드 영역(PAD)으로 연장되며 y 방향으로 서로 이격되어 배치될 수 있다. 하나의 게이트 적층물들(130)은 패드 영역(PAD)에서 패드 분리부에 의해 두 개의 서로 분리된 영역으로 구분될 수 있다. 상기 패드 분리부는 더미 공통 소스 라인(180D) 및 그 측면에 배치되는 제3 절연층(174)을 포함할 수 있다. 본 실시예에서, 상기 패드 분리부의 일 단은 셀 영역(CELL)과 패드 영역(PAD)의 경계에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 상기 패드 분리부의 일 단은, 셀 영역(CELL) 내의 드레인 패드(160)와 접촉되지 않는 범위 내에서 셀 영역(CELL)으로 더 연장될 수도 있다. 또는, 상기 패드 분리부의 일 단은, 패드 영역(PAD) 내에 배치될 수도 있다.
인접하는 게이트 적층물들(130) 사이의 이격 거리인 제1 및 제3 길이(L1, L3)는 서로 동일하거나 유사할 수 있으며, 하나의 게이트 적층물들(130)이 상기 패드 분리부에 의해 이격된 거리는 제2 길이(L2)도 제1 및 제3 길이(L1, L3)와 서로 동일하거나 유사할 수 있다. 다만, 제1 내지 제3 길이(L1, L2, L3)는 서로 다르게 선택될 수도 있다.
공통 소스 라인(180) 및 더미 공통 소스 라인(180D)은 x 방향으로 서로 평행하게 연장될 수 있다. 공통 소스 라인(180)은 셀 영역(CELL) 및 패드 영역(PAD)에서 연속적으로 연장되며, 더미 공통 소스 라인(180D)은 패드 영역(PAD)에만 배치될 수 있다. 공통 소스 라인(180)은 제1 내지 제3 길이(L1, L2, L3)보다 작은 제4 길이(L4)의 폭을 가질 수 있다.
도 3 및 도 4a를 참조하면, 반도체 장치(100)는 기판(101), 기판(101) 상에 z 방향으로 서로 이격되어 적층되어 게이트 적층물(130)을 이루는 게이트 전극층들(131-136), 게이트 전극층들(131-136)과 교대로 적층되는 복수의 층간 절연층들(121-127: 120) 및 게이트 유전층(150)을 더 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
도 2를 함께 참조하면, 게이트 전극층들(131-136) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 일부 게이트 전극층들(132-135)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 도 3 내지 도 4d의 실시예에서, 게이트 전극층(131-136)은 총 6개가 배열되는 것으로 도시되었으나, 이는 예시적인 것으로, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극층들(132-135)의 개수가 다양하게 선택될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극층들(132-135)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 x 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)은 x 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. 특히, 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)은 y 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수 있다. 도 3에 도시된 것과 같이, 하나의 게이트 적층물(130)을 이루는 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)은 라인 분리영역(SC)에 의해 전기적으로 분리될 수 있다. 이 경우, 라인 분리영역(SC) 내에는 도 4a에 도시된 것과 같이 제2 절연층(173)이 배치될 수 있다. 다만, 본 발명은 이와 같은 라인 분리영역(SC) 및 그 구조에 한정되지 않으며, 실시예에 따라, 다양한 형태로 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)은 y 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리될 수 있다.
일 실시예에서, 스트링 선택 트랜지스터(SST)의 게이트 전극층(136) 및 접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 각각 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-135)과 상이한 구조를 가질 수도 있다.
게이트 전극층들(131-136)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, 코발트(Co), 니켈(Ni), 하프늄(Hf), 백금(Pt), 텅스텐(W) 및 티타늄(Ti) 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 또는, 게이트 전극층들(131-136)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 게이트 전극층들(131-136)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 층간 절연층들(121-127: 120)이 게이트 전극층들(131-136)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극층들(131-136)과 마찬가지로 z 방향으로 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
복수의 채널들(140)은 셀 영역(CELL)에 배치되며, 각각의 채널(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있다. 복수의 채널들(140)은 x 방향과 y 방향으로 서로 이격되어 규칙적으로 배치될 수 있다. 다만, 복수의 채널들(140)의 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다.
각각의 복수의 채널들(140)은 기둥 형상을 가질 수 있으며, 기판(101)의 상면에 수직한 방향인 z 방향으로 연장되도록 배치될 수 있다. 복수의 채널들(140)은 내부의 제1 절연층(172)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 이에 한정되지 않으며, 각기둥 형상 또는 제1 절연층(172)이 없는 원기둥 형상을 가질 수도 있다. 또한, 복수의 채널들(140)은 기판(101)에 대하여 수직하게 도시되었으나, 종횡비가 증가함에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
복수의 채널들(140)은 하면에서 기판(101)과 직접 접촉되어 전기적으로 연결될 수 있다. 복수의 채널들(140)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
게이트 유전층(150)이 게이트 전극층(131-136)과 채널(140)의 사이에 배치될 수 있다. 도 4a 내의 확대도에 구체적으로 도시된 것과 같이, 게이트 유전층(150)은 채널(140)으로부터 순차적으로 적층된 터널링층(152), 전하 저장층(154), 및 블록킹층(156)을 포함할 수 있다.
터널링층(152)은 F-N 방식으로 전하를 상기 전하 저장층으로 터널링시킬 수 있다. 터널링층(152)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(154)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 블록킹층(156)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 다만, 게이트 유전층(150)의 구조는 본 실시예에 한정되지 않으며, 이에 대해서는 하기에 도 5a 및 도 5b를 참조하여 더욱 상세히 설명한다.
메모리 셀 스트링의 상단에서, 드레인 패드(160)가 제1 절연층(172)의 상면을 덮고 채널(140)과 전기적으로 연결되도록 배치될 수 있다. 드레인 패드(160)는 예컨대, 도핑된 폴리 실리콘을 포함할 수 있다. 드레인 패드(160)는 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있으며, 상부에 배치되는 비트 라인(BL1~BLm)(도 2 참조)과 전기적으로 연결될 수 있다.
더미 기둥들(160D) 및 분리영역 더미 기둥(165)은 하기에 도 11e를 참조하여 설명하는 반도체 장치(100)의 제조 공정 중에, 층간 절연층(120)을 지지하기 위해 배치될 수 있다. 더미 기둥들(160D)은 셀 영역(CELL)에 배치되는 드레인 패드(160) 및 그 하부에 배치되는 채널(140), 게이트 유전층(150)의 적어도 일부 및 제1 절연층(172)을 포함하는 채널 기둥들과 동일한 구조를 가질 수 있다. 특히, 더미 기둥들(160D)은 x-y 평면 상에서 상기 채널 기둥보다 큰 평면적을 가질 수 있다. 분리영역 더미 기둥(165)은 라인 분리영역(SC) 내에 배치될 수 있으며, 상기 채널 기둥과 동일한 구조를 갖거나, 절연물질만으로 이루어질 수 있다.
도 3, 도 4b 및 도 4d를 참조하면, 공통 소스 라인(180) 및 더미 공통 소스 라인(180D)은 각각 기판(101) 내에 배치되는 도핑 영역(105) 및 더미 도핑 영역(105D)의 상면으로부터 상부로 연장될 수 있다. 공통 소스 라인(180)과 더미 공통 소스 라인(180D)은 제3 절연층(174)에 의해 게이트 적층물(130)과 분리될 수 있다.
공통 소스 라인(180)은 게이트 적층물(130) 하나마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 공통 소스 라인(180) 및 더미 공통 소스 라인(180D)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다. 본 실시예에서, 더미 공통 소스 라인(180D)은 공통 소스 라인(180)과 동일한 공정 단계에서 형성되어 동일하거나 유사한 형태를 가질 수 있다. 즉, 도 4b에 도시된 것과 같이, 적어도 일 단면에서 동일한 구조 및 주변부와의 배치 관계를 가질 수 있으며, 도 3에 도시된 것과 같이 평면 상에서는 서로 연장되는 길이 및 영역이 상이할 수 있다.
도 3 및 도 4c를 참조하면, 게이트 적층물(130)은 패드 영역(PAD)에서는 서로 다른 길이로 연장되어 계단 형태의 단차를 이룰 수 있다. 상기 단차는, 하부에 배치되는 게이트 전극층(131-136)이 인접한 상부에 배치되는 게이트 전극층(131-136)보다 소정 길이만큼 길게 연장되어 형성될 수 있다. 이러한 계단 형태의 단차 구조를 형성함으로써, 복수의 게이트 콘택들(190) 각각이 게이트 전극층(131-136) 각각과 연결되도록 배치될 수 있다. 콘택 플러그들(190)은 계단 형태의 단차에 의하여 제4 절연층(176) 및 각각의 층간 절연층(120)을 관통하여 게이트 전극층들(131-136)과 연결될 수 있다. 콘택 플러그들(190)은 도전성 물질, 예를 들어 텅스텐(W)을 포함할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 4a의 확대도에 대응되는 영역이 도시된다.
도 5a를 참조하면, 메모리 셀 스트링들의 게이트 전극층(136), 게이트 유전층(150a), 채널(140) 및 제1 절연층(172)이 도시된다. 게이트 유전층(150a)은 채널(140)로부터 순차적으로 적층된 터널링층(152a), 전하 저장층(154a), 및 블록킹층(156a)이 적층된 구조를 가질 수 있다. 게이트 유전층(150a)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
특히, 본 실시예의 게이트 유전층(150a)은 도 4a의 실시예에서와 달리, 터널링층(152a), 전하 저장층(154a), 및 블록킹층(156a) 모두가 게이트 전극층(136)을 둘러싸도록 배치될 수 있다.
터널링층(152)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(154)이 플로팅 게이트인 경우에는, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 전하 저장층(154)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
블록킹층(156a)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 5b를 참조하면, 메모리 셀 스트링들의 게이트 전극층(136), 게이트 유전층(150b), 채널(140) 및 제1 절연층(172)이 도시된다. 게이트 유전층(150b)은 채널(140)로부터 순차적으로 적층된 터널링층(152b), 전하 저장층(154b), 및 블록킹층(156b1, 156b2)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(150b)은 도 4a 및 도 5a의 실시예에서와 달리, 블록킹층(156b1, 156b2)이 두 개의 층을 포함하며, 제1 블록킹층(156b1)은 채널(140)과 같이 수직으로 연장되고, 제2 블록킹층(156b2)은 게이트 전극층(136)을 둘러싸도록 배치될 수 있다. 예를 들어, 제1 블록킹층(156b1)은 상대적으로 저유전율층이고, 제2 블록킹층(156b2)은 고유전율층일 수 있다. 이 경우, 제1 블록킹층(156b1)이 제2 블록킹층(156b2)의 측면에 배치함으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 반도체 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 게이트 적층물의 개략적인 분해 사시도이다.
도 6을 참조하면, 게이트 적층물(130)은 게이트 전극층들(131-136)을 포함할 수 있다. 게이트 전극층들(131-136)은 패드 영역(PAD)에서 제1 및 제2 영역들(130F, 130S)로 분리될 수 있다.
최상부의 게이트 전극층(136)은 셀 영역(CELL)과 패드 영역(PAD) 모두에서 제1 및 제2 영역들(136b1, 136b2)로 나누어져 서로 이격되어 배치될 수 있다. 하부의 게이트 전극층들(131-135)은 셀 영역(CELL)에서는 하나의 영역을 갖는 단일한 층으로 형성되지만, 패드 영역(PAD)에서는 제1 및 제2 영역들(130F, 130S)로 분리될 수 있다. 제1 및 제2 영역들(130F, 130S)의 사이에는 패드 분리 영역(H)이 형성될 수 있다. 패드 분리 영역(H)에는 도 3을 참조하여 상술한 것과 같이 더미 공통 소스 라인(180D)을 포함하는 패드 분리부가 배치될 수 있다.
패드 분리 영역(H)의 너비(D1)는, 예를 들어, 게이트 적층물(130)의 전체 너비의 10 % 내지 30 %의 범위에서 선택될 수 있다. 패드 분리 영역(H)의 너비(D1)가 상대적으로 큰 경우, 콘택 플러그들(190)(도 3 참조)이 형성될 공간을 확보하고 구조적 안정성을 확보하기 어려울 수 있으며, 상대적으로 작은 경우, 패드 분리 영역(H)에 의해 셀 영역(CELL)과 패드 영역(PAD) 사이의 게이트 전극층들(131-136)의 부피차가 소정 범위 이내로 작아지지 못할 수 있다. 이에 대해서는 하기에 도 11g를 참조하여 더욱 상세히 설명한다.
패드 분리 영역(H)의 너비(D1)는 최상부의 게이트 전극층(136)의 제1 및 제2 영역들(136b1, 136b2) 사이의 이격 거리보다 클 수 있으나, 실시예에 따라 동일하거나 작을 수도 있다. 또한, 일 실시예에서, 채널(140)(도 4a 참조)의 배치 형태에 따라, 최상부의 게이트 전극층(136)도 셀 영역(CELL)에서 하나의 영역을 갖는 단일한 층으로 형성될 수도 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 게이트 적층물의 개략적인 사시도이다.
도 7a를 참조하면, 게이트 적층물(130a)은 게이트 전극층들(131a-136a)을 포함할 수 있다. 게이트 전극층들(131a-136a)은 패드 영역(PAD)에서 제1 내지 제3 영역들(130F, 130S, 130T)로 분리될 수 있다. 제1 내지 제3 영역들(130F, 130S, 130T)의 사이에는 패드 분리 영역(H1, H2)이 형성될 수 있다. 패드 분리 영역(H1, H2)에는 도 3을 참조하여 상술한 것과 같이 더미 공통 소스 라인(180D)을 포함하는 패드 분리부가 각각 배치될 수 있다.
최상부의 게이트 전극층(136a)은 셀 영역(CELL)에서 두 개의 영역들로 나누어지고, 패드 영역(PAD)에서는 패드 분리 영역(H1, H2)에 의해 더 나누어져서, 총 네 개의 영역들로 나누어질 수 있다. 이는 패드 분리 영역(H1, H2)이 형성되는 단부가 최상부의 게이트 전극층(136a) 내에 위치하기 때문이다. 하부의 게이트 전극층들(131a-135a)은 셀 영역(CELL)에서는 도 6의 실시예와 같이 하나의 영역을 갖는 단일한 층으로 형성되지만, 패드 영역(PAD)에서는 제1 내지 제3 영역들(130F, 130S, 130T)로 분리될 수 있다.
예를 들어, 패드 분리 영역(H1, H2)의 너비(D2, D3)는 서로 동일하거나 상이할 수 있으며, 각각은 도 6의 실시예에서의 패드 분리 영역(H)의 너비(D1)보다 작을 수 있다.
실시예들에서, 패드 영역(PAD)에서 게이트 적층물(130a)이 분리되어 형성되는 영역들의 개수는 도시된 것에 한정되지 않고 두 개 이상의 임의의 개수의 영역들로 분리될 수 있다. 또한, 패드 분리 영역(H1, H2)이 형성되는 단부도 게이트 전극층(136a) 내에 위치하지 않을 수 있다.
도 7b를 참조하면, 게이트 적층물(130b)은 게이트 전극층들(131b-136b)을 포함할 수 있다. 게이트 전극층들(131b-136b)은 패드 영역(PAD)에서 제1 및 제2 영역들(130F, 130S)로 분리될 수 있다. 제1 및 제2 영역들(130F, 130S)의 사이에는 패드 분리 영역(Ha)이 형성될 수 있다. 이와 같이, 본 실시예에서는 패드 분리 영역(Ha)일 게이트 전극층들(131b-136b) 중 일부에만 형성될 수 있다. 이에 따라, 또한, 패드 분리 영역(Ha)이 형성되는 단부가 패드 영역(PAD) 내에 위치할 수 있다.
최상부의 게이트 전극층(136b)은 셀 영역(CELL) 및 패드 영역(PAD) 모두에서 두 개의 영역들로 나누어질 수 있다. 하부의 일부 게이트 전극층들(134b, 135b)은 셀 영역(CELL) 및 패드 영역(PAD) 모두에서 하나의 영역을 갖는 단일한 층으로 형성될 수 있다. 하부의 다른 일부 게이트 전극층들(131b, 132b, 133b)은, 셀 영역(CELL)과, 패드 영역(PAD)의 일부에서는 하나의 영역을 갖는 단일한 층으로 형성되지만, 패드 영역(PAD)의 다른 일부에서는 제1 및 제2 영역들(130F, 130S)로 분리될 수 있다.
실시예들에서, 패드 분리 영역(Ha)이 형성되는 게이트 전극층들(131b-136b)의 수는 임의로 선택될 수 있으며, 패드 영역(PAD)에서 가장 길게 연장되는 최하부의 게이트 전극층(131b)으로부터 순차적으로 선택될 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 8을 참조하면, 반도체 장치(100a)는 게이트 적층물들(130), 드레인 패드들(160), 더미 기둥들(160Da), 분리영역 더미 기둥들(165), 공통 소스 라인(180), 더미 공통 소스 라인(180D) 및 콘택 플러그들(191a-196a: 190a)을 포함할 수 있다.
본 실시예에서는 도 3의 실시예와 비교하여, 패드 영역(PAD)에 배치되는 더미 기둥(160Da) 및 콘택 플러그들(190a)의 배치가 상이하다. 구체적으로, 본 실시예의 콘택 플러그들(190a)은, 더미 공통 소스 라인(180D)에 의해 분리되는 게이트 적층물(130)의 일 영역에서, y 방향에서의 중심선 상에 배치될 수 있다. 또한, 더미 기둥(160Da)은 콘택 플러그들(190a)을 향하지 않는 방향으로 연장된 타원 형상을 가질 수 있다. 더미 기둥(160Da)은 y 방향으로의 장축의 길이(L5)보다 x 방향으로의 단축의 길이(L6)가 작은 타원 형상을 가질 수 있다. 이와 같은 형상에 의해, 더미 기둥(160Da)이 도 11e를 참조하여 하기에 설명하는 희생층(110) 제거 공정에서 층간 절연층(120)을 충분히 지지할 수 있도록 일정 이상의 크기를 가지도록 하면서도, 더미 기둥(160Da)과 콘택 플러그들(190a) 사이의 공간을 확보하여 전기적 단락을 방지할 수 있다.
일 실시예에서, 더미 기둥(160Da)의 형상은 다양하게 변화될 수 있으며, 예를 들어, 직사각형을 포함하는 다각형의 형상을 가질 수도 있다.
도 9를 참조하면, 반도체 장치(100b)는 게이트 적층물들(130), 드레인 패드들(160), 더미 기둥들(160Db), 분리영역 더미 기둥들(165), 공통 소스 라인(180), 더미 공통 소스 라인(180D) 및 콘택 플러그들(190a)을 포함할 수 있다.
본 실시예에서는 도 3의 실시예와 비교하여, 패드 영역(PAD)에 배치되는 더미 기둥(160Db) 및 콘택 플러그들(190a)의 배치가 상이하다. 구체적으로, 본 실시예의 더미 기둥(160Db)은 x 방향에서 일직선 상에 배치되지 않고, 각각의 콘택 플러그들(190a)의 사이에서 y 방향으로 서로 다른 선 상에 배치될 수 있다. 또한, 더미 기둥(160Db)의 직경은 채널(160D)의 직경과 동일하거나 유사할 수 있다.
다만, 더미 기둥(160Db) 및 콘택 플러그들(190a)의 형상 및 배치는, 셀 영역(CELL) 및 패드 영역(PAD)에 배치되는 드레인 패드(160) 하부의 채널 기둥과 더미 기둥(160Db)의 밀도, 패드 영역(PAD)에 형성되는 게이트 적층물들(130)의 단차 길이 및 폭 등을 고려하여, 실시예에 따라 다양하게 변형될 수 있다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 10a 및 도 10b는 각각 도 4b 및 도 4d에 대응되는 단면을 도시한다.
도 10a 및 도 10b를 참조하면, 본 실시예의 반도체 장치(100c)는, 도 4a 내지 도 4d의 실시예와 달리, 본 실시예의 공통 소스 라인(180a) 및 더미 공통 소스 라인(180Da)이 기판(101) 상에 배치되지 않고, 기판(101)의 상면에 인접하여 x 방향으로 연장될 수 있다. 공통 소스 라인(180a) 및 더미 공통 소스 라인(180Da)은 불순물을 포함하는 불순물 영역 또는 도핑 영역일 수 있다. 공통 소스 라인(180a) 및 더미 공통 소스 라인(180Da) 상에는 제3 절연층(174a)이 배치될 수 있다. 더미 공통 소스 라인(180Da) 및 제3 절연층(174a)은 패드 분리 영역을 이루어, 하나의 게이트 적층물(130)을 패드 영역(PAD)(도 3 참조)에서 두 개의 영역으로 분리할 수 있다.
공통 소스 라인(180a)이 기판(101)과 반대의 도전형을 갖는 경우, 공통 소스 라인(180a)은 인접한 접지 선택 트랜지스터들(GST)(도 2 참조)의 소스 영역으로 작용할 수 있다. 일 실시예에서, 공통 소스 라인(180a)이 기판(101)과 동일한 도전형을 갖는 경우, 공통 소스 라인(180a)은 메모리 셀 스트링들의 블록 단위의 소거 동작을 위한 포켓 P 웰(pocket P well) 콘택으로 작용할 수도 있다. 이 경우, 상기 포켓 P 웰 콘택 전극을 통해 고전압이 기판(101)에 인가됨으로써, 기판(101)의 해당 메모리 셀 블록 내의 모든 메모리 셀에 저장된 데이터가 소거될 수 있다.
본 실시예에서, 더미 공통 소스 라인(180Da)은 공통 소스 라인(180a)과 동일한 공정 단계에서 형성되어 적어도 일 단면에서 동일한 구조를 가질 수 있다.
도 11a 내지 도 11i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 11a를 참조하면, 기판(101) 상에 희생층들(111-116: 110) 및 층간 절연층들(120)이 교대로 적층될 수 있다. 층간 절연층들(120)과 희생층들(110)은 도시된 것과 같이 제1 층간 절연층(121)을 시작으로 기판(101) 상에 서로 교대로 적층될 수 있다.
층간 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 층간 희생층들(110)은, 층간 희생층들(110)을 식각하는 공정 중에 층간 절연층들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity) 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 층간 희생층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 층간 희생층(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 층간 절연층(120)과 다른 물질일 수 있다.
도시된 바와 같이, 일 실시예에서 상기 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 중 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(127)은 상대적으로 두껍게 형성될 수 있다. 하지만, 층간 절연층들(140) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(140) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
도 11b를 참조하면, 기판(101) 상에 교대로 적층된 희생층들(110) 및 층간 절연층들(120)을 식각하여 계단 형상의 단차들(S)을 갖는 패드 영역을 마련할 수 있다.
z축 방향으로 인접한 희생층(110)과 층간 절연층(120)의 사이에 단차(S)를 형성하기 위해, 기판(101) 상의 희생층들(110)과 층간 절연층들(120)의 적층물 상에 소정의 마스크층을 형성하고, 마스크층에 의해 노출된 희생층(110) 및 층간 절연층(120)을 식각할 수 있다. 상기 마스크층을 소정 단위로 트리밍(trimming) 하면서 상기 마스크층에 의해 노출되는 희생층(110) 및 층간 절연층(120)을 식각하는 공정을 복수 회 반복하여 수행함으로써, 계단 형상의 단차들(S)을 형성할 수 있다.
본 실시예에서, 하나의 희생층(110)과 층간 절연층(120)이 쌍(pair)을 이루며, x 방향을 따라 서로 동일한 길이로 연장될 수 있다. 다만, 최하부의 층간 절연층(121)은 최하부의 희생층(111)과 동일한 길이로 연장될 수 있다.
도 11c를 참조하면, 희생층들(110) 및 층간 절연층들(120)을 덮는 제4 절연층(176)을 형성한 후, 희생층들(110) 및 층간 절연층들(120) 관통하는 터널링층(152), 전하 저장층(154) 및 채널(140)을 형성할 수 있다. 채널(140) 상에는 드레인 패드(160)가 더 형성될 수 있다.
먼저, 제4 절연층(176)은 상기 패드 영역을 덮도록 형성될 수 있다. 또한, 제4 절연층(176)은, 도시되지 않은 영역에서, 최하단의 희생층(111)이 x 방향으로 연장된 일 단을 덮도록 배치될 수 있다.
다음으로, 희생층들(110) 및 층간 절연층들(120) 관통하는 홀(hole) 형태의 개구부들을 형성할 수 있다. 상기 개구부들은 z 방향으로 기판(101)까지 연장될 수 있다. 상기 개구부들은 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 두 종류의 서로 다른 막들을 포함한 적층 구조물을 식각하기 때문에, 상기 개구부들의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 상기 개구부들의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다. 상기 개구부들은 과도식각(over-etch)되어 기판(101)의 상부면이 소정 깊이로 리세스(recess)될 수 있다. 일 실시예에서는, 채널(140)의 하부의 기판(101) 상에 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 소정 높이의 에피택시층을 형성할 수도 있다.
다음으로, 상기 개구부들 내에 게이트 유전층(150)의 일부인 터널링층(152)과 전하 저장층(154)을 형성하고 채널(140)을 형성할 수 있다. 다음으로, 상기 개구부들을 매립하는 제1 절연층(172) 및 제1 절연층(172) 상의 드레인 패드(160)가 형성될 수 있다.
희생층들(110) 및 층간 절연층들(120)의 단차(S) 상에도 이를 관통하는 더미 기둥들(160D)이 형성될 수 있다. 더미 기둥들(160D)은 채널(140), 터널링층(152), 전하 저장층(154) 및 드레인 패드(160)를 포함하는 채널 기둥들과 동일한 공정을 이용하여 형성되므로, 동일한 구조를 가질 수 있다.
도 11c에는 구체적으로 도시되지 않았으나, 일 실시예에서, 도 4a의 제2 절연층(173) 또는 이에 대응되는 구조물이 본 단계에서 형성될 수 있다.
도 11d를 참조하면, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 분리 개구부(WC) 및 패드 분리 영역(H)을 형성할 수 있다.
분리 개구부(WC) 및 패드 분리 영역(H)의 형성 전에, 최상부의 층간 절연층(127) 및 드레인 패드(160) 상에 추가로 제5 절연층(178)을 형성하여, 드레인 패드(160) 및 그 하부의 채널(140) 등의 손상을 방지할 수 있다.
분리 개구부(WC)는 채널들(140)의 사이에서 기판(101)을 노출하며, 패드 분리 영역(H)은 더미 기둥들(160D)의 사이에서 기판(101)을 노출할 수 있다. 분리 개구부(WC)는 x 방향으로 연장되는 라인 형태일 수 있으며, 이에 의해 서로 이격되는 게이트 적층물들(130)이 정의될 수 있다. 분리 개구부(WC)에 의해 정의되는 하나의 게이트 적층물(130)을 패드 영역(PAD)(도 3 참조)에서 x 방향으로 가로지르는 패드 분리 영역(H)이 분리 개구부(WC)와 함께 형성될 수 있다. 분리 개구부(WC) 및 패드 분리 영역(H)에 의해 노출된 기판(101)에는 후속에서 각각 공통 소스 라인(180)(도 3 참조) 및 더미 소스 라인(180D)이 형성될 수 있다.
분리 개구부(WC) 및 패드 분리 영역(H)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다.
도 11e를 참조하면, 분리 개구부(WC) 및 패드 분리 영역(H)를 통해 노출된 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(120) 사이에 정의되는 복수의 측면 개구부들(LT)이 형성될 수 있다. 측면 개구부들(LT)을 통해 채널(140)의 일부 측벽들이 노출될 수 있다.
본 공정에서, 상기 패드 영역에도 소정 간격으로 더미 기둥들(160D)이 형성되어 있으므로, 희생층들(110)이 제거된 후에도 층간 절연층(120)이 휘어지지 않도록 안정적으로 지지될 수 있다.
도 11f를 참조하면, 블록킹층(156) 및 게이트 도전층(131P-136P: 130P)이 측면 개구부들(LT) 내에 형성될 수 있다.
먼저, 블록킹층(156)이 분리 개구부(WC), 패드 분리 영역(H) 및 측면 개구부들(LT)에 의해 노출되는 전하 저장층(154), 층간 절연층들(120) 및 기판(101)을 균일하게 덮도록 형성될 수 있다. 다음으로, 게이트 도전층(130P)이 측면 개구부들(LT)을 매립하도록 형성될 수 있다.
게이트 도전층(130P)은 예를 들어, 폴리 실리콘일 수 있다. 블록킹층(156) 및 도전층(130P)은 ALD, CVD 또는 물리 기상 증착(Physical Vapor Deposition, PVD)을 이용하여 형성될 수 있다.
측면 개구부들(LT) 내에만 블록킹층(156) 및 도전층(130P)이 형성되도록, 분리 개구부(WC) 및 패드 분리 영역(H)에 형성된 블록킹층(156) 및 도전층(130P)을 이루는 물질은 추가적인 공정을 통하여 제거될 수 있다. 다만, 이러한 공정은 이후의 공정 단계에서 수행될 수도 있다.
도 11g를 참조하면, 게이트 도전층(130P)을 덮도록 분리 개구부(WC) 및 패드 분리 영역(H) 내에 금속층(135)을 형성하여 게이트 도전층(130P)을 실리사이드화하는 공정이 수행될 수 있다.
금속층(135)은 폴리실리콘의 도전층들(130P)을 금속 실리사이드로 만들기 위한 물질일 수 있다. 금속층(135)은 예를 들어, 코발트(Co), 니켈(Ni), 하프늄(Hf), 백금(Pt), 텅스텐(W) 및 티타늄(Ti) 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 금속층(135)의 형성 후, 열처리 공정을 수행함으로써 금속층(135)의 금속들이 확산되어 도전층들(130P)이 실리사이드화되어 도 11h의 게이트 전극층(130)이 형성될 수 있으며, 이에 의해 저항이 감소될 수 있다. 다음으로, 잔존하는 금속층(135)들은 제거될 수 있다.
패드 분리 영역(H)가 형성되지 않는 경우, 패드 영역은 상대적으로 채널 기둥이 높은 밀도로 형성되는 셀 영역보다 실리사이드화 되어야 하는 도전층(130P)의 부피가 클 수 있다. 이 경우, 패드 영역의 도전층(130P)의 부피에 맞추어 실리사이드화 시간을 증가시키는 경우, 상하로 배치된 도전층(130P)이 실리사이드화되면서 분리 개구부(WC)에서 서로 접촉되어 브릿지가 형성될 수 있다. 또한, 셀 영역의 도전층(130P)의 부피에 맞추어 실리사이드화 시간을 결정하는 경우, 패드 영역의 도전층(130P)이 충분히 실리사이드화되지 못하며, 후속에서 콘택 플러그(190)(도 3 참조) 형성 시, 콘택 플러그(190)가 하부의 게이트 전극층(131-136)과 연결되는 펀칭이 발생할 수 있다.
본 실시예에서는 패드 분리 영역(H)가 형성됨에 따라, 패드 영역에서, 실리사이드화 되어야 하는 도전층(130P)의 부피가 감소할 수 있다. 또한, 패드 분리 영역(H)에 의해, 채널(140)이 고밀도로 형성되는 셀 영역과 패드 영역 사이에서 발생할 수 있는 도전층(130P)의 부피차를 최소화할 수 있다. 따라서, 도전층(130P)은 셀 영역과 패드 영역 모두에서 완전 실리사이드화될 수 있다. 예를 들어, 상기 부피차는, 하나의 도전층(130P)에 대하여 셀 영역을 기준으로 패드 영역에서의 부피가 0.5배 내지 1.5배 이내의 범위일 수 있다.
도 11h를 참조하면, 분리 개구부(WC) 및 패드 분리 영역(H) 내의 기판(101)에 도핑 영역(105)을 형성하고, 도핑 영역(105) 상에 공통 소스 라인(180) 및 더미 공통 소스 라인(180D)을 형성할 수 있다.
먼저, 분리 개구부(WC) 및 패드 분리 영역(H)에 의해 노출된 기판(101) 내에 불순물을 주입함으로써 도핑 영역(105)이 형성될 수 있다. 다음으로, 분리 개구부(WC) 및 패드 분리 영역(H)의 측벽에 제3 절연층(174)을 형성하고, 각각 공통 소스 라인(180) 및 더미 공통 소스 라인(180D)을 형성할 수 있다. 공통 소스 라인(180) 및 더미 공통 소스 라인(180D)은 본 공정 단계에서 동시에 형성되므로, 동일한 물질을 포함할 수 있다.
일 실시예에서, 도핑 영역(105)은 제3 절연층(174)을 형성한 후 형성될 수도 있으며, 고농도 영역 및 그 양 단에 배치되는 저농도 도핑 영역을 포함하도록 구성될 수도 있다. 또한, 일 실시예에서, 도핑 영역(105)은 도 11g를 참조하여 상술한 단계에서, 금속층(135)에 의해 실리사이드화되어 형성될 수도 있다.
도 11i를 참조하면, 패드 영역에서 각 게이트 전극층(131-136)과 연결되는 콘택 플러그(190)를 형성할 수 있다.
제4 및 제5 절연층(176, 178)을 식각하여 하기 게이트 전극층(131-136)과 연결되는 개구부(CT)를 먼저 형성한 후, 전도성 물질을 증착하여 콘택 플러그(190)를 형성할 수 있다. 개구부(CT)는 게이트 전극층(131-136)의 적어도 일부를 관통하도록 형성될 수도 있다.
개구부(CT)의 형성 시, 완전히 실리사이드화된 게이트 전극층(131-136) 및 예를 들어, 실리콘 산화물로 이루어진 제4 및 제5 절연층(176, 178)과의 사이에서 상대적으로 큰 선택 선택성을 가지는 식각제를 이용할 수 있어, 콘택 플러그(190) 형성 시 발생할 수 있는 게이트 전극층(131-136)의 상하층 간의 브릿지(bridge) 불량을 방지할 수 있다. 예를 들어, 게이트 전극층(131-136)의 일부가 실리사이드화 되지 못하고 폴리 실리콘으로 잔존하는 경우에는 상대적으로 제4 및 제5 절연층(176, 178)과의 식각 선택성이 낮아 일부의 게이트 전극층(131-136)에서 개구부(CT)가 하부의 층간 절연층(120)을 관통함으로써, 게이트 전극층(131-136)의 상하층 간의 브릿지가 발생할 수 있다.
도 11i에서는 콘택 플러그(190)가 게이트 전극층(131-136)의 일부를 리세스하여 채워진 형태로 도시되었으나, 콘택 플러그(190)는 게이트 전극층(131-136)의 상면과 접촉되도록 형성될 수도 있다.
도 12 및 도 13은 각각 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 평면도 및 사시도이다.
도 12 및 도 13을 참조하면, 반도체 장치(100d)는 기판(101), 기판(101) 상에 z 방향으로 서로 이격되어 적층되어 게이트 적층물(130')을 이루는 게이트 전극층들(131'-136'), 게이트 전극층들(131'-136')과 교대로 적층되는 복수의 층간 절연층들(120) 및 게이트 유전층(150c)을 포함할 수 있다. 또한, 반도체 장치(100d)는 드레인 패드들(160), 공통 소스 라인(180), 더미 공통 소스 라인(180D) 및 콘택 플러그들(190)을 더 포함할 수 있다.
본 실시예의 반도체 장치(100d)는 도 3 내지 도 4d의 실시예에서와 달리, 게이트 유전층(150c)의 배치가 상이할 수 있다. 또한, 반도체 장치(100d)는 더미 기둥(160D) 및 분리영역 더미 기둥(165)이 포함하지 않을 수 있으며, 이는 본 실시예의 경우, 각각 도 11a 및 도 11e를 참조하여 상술한 희생층(110)의 형성 및 제거 공정이 수행되지 않기 때문일 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 일 실시예에서 반도체 장치는 더미 기둥(160D) 및 분리영역 더미 기둥(165)에 대응되는 구조물을 포함할 수도 있다.
게이트 유전층(150c)은 게이트 전극층(131-136)과 채널(140)의 사이에 배치되며, 채널(140)을 따라 기판(101) 상에 수직하여 연장되도록 배치될 수 있다. 도 13 내의 확대도에 구체적으로 도시된 것과 같이, 게이트 유전층(150c)은 채널(140)으로부터 순차적으로 적층된 터널링층(152c), 전하 저장층(154c), 및 블록킹층(156c)을 포함할 수 있다.
도 14a 내지 도 14d는 도 12 및 도 13의 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 이하에서는, 도 11a 내지 도 11i를 참조하여 상술한 실시예와 다른 부분을 중심으로 설명한다.
도 14a를 참조하면, 기판(101) 상에 복수의 층간 절연층(120) 및 복수의 게이트 도전층(131P'-136P': 130P')이 교대로 적층될 수 있다. 층간 절연층들(120)과 게이트 도전층들(130P')은 폴리 실리콘으로 이루어질 수 있다.
도 14b를 참조하면, 도 11b 및 도 11c를 참조하여 상술한, 패드 영역의 단차 형성 공정 및 채널 기둥 형성 공정이 유사하게 수행될 수 있다. 다만, 본 공정에서는 터널링층(152c), 전하 저장층(154c), 및 블록킹층(156c)을 포함하는 게이트 유전층(150c) 전체가 채널(140)의 형성 전에 형성될 수 있다.
도 14c를 참조하면, 도 11d를 참조하여 상술한 것과 유사하게, 층간 절연층들(120) 및 게이트 도전층들(130P')의 적층물을 소정 간격으로 분리하는 분리 개구부(WC) 및 패드 분리 영역(H)을 형성할 수 있다.
도 14d를 참조하면, 도 11g를 참조하여 상술한 것과 유사하게, 게이트 도전층(130P')을 덮도록 분리 개구부(WC) 및 패드 분리 영역(H) 내에 금속층(135)을 형성하여 게이트 도전층(130P')을 실리사이드화하는 공정이 수행될 수 있다.
다음으로, 도 11h 및 도 11i를 참조하여 상술한 것과 같이, 도핑 영역(105)을 형성하고, 도핑 영역(105) 상에 공통 소스 라인(180) 및 더미 공통 소스 라인(180D)을 형성할 수 있다. 또한, 패드 영역에서 각 게이트 전극층(131'-136')과 연결되는 콘택 플러그(190)를 형성할 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 15를 참조하면, 반도체 장치의 일부 배선 구조가 도시된다. 반도체 장치는 셀 영역의 드레인 패드(160)와 연결되는 비트 라인들(211-215; 210), 패드 영역의 콘택 플러그들(190)과 연결되는 제1 배선 라인들(221-226: 220) 및 공통 소스 라인(180)과 연결되는 제2 배선 라인(230)을 포함할 수 있다.
각각의 비트 라인(210)은 y 방향으로 동일한 열에 배열되는 채널 기둥들의 드레인 패드들(160)에 연결되며 연장될 수 있다. 본 실시예에서, 비트 라인(210)은 라인 분리영역(SC)의 분리영역 더미 기둥(165)과는 전기적으로 연결되지 않을 수 있다. 또한, 비트 라인(210)은 더미 기둥(160D)과도 전기적으로 연결되지 않을 수 있다.
각각의 제1 배선 라인들(220)은 y 방향으로 동일한 열에 배열되는 콘택 플러그들(190)에 연결되며 연장될 수 있다. 제2 배선 라인(230)은, 반도체 장치의 일 영역에서 공통 소스 라인(180)과 소스 콘택(240)을 통해 연결될 수 있다. 다만, 제2 배선 라인(230)은 더미 소스 라인(180D)과는 전기적으로 연결되지 않을 수 있다. 따라서, 도시된 것과 같이, 더미 소스 라인(180D) 상에는 소스 콘택(240)이 배치되지 않을 수 있다. 다만, 일 실시예에서, 제2 배선 라인(230)은 다양한 방식으로 공통 소스 라인(180)과 연결되고 더미 소스 라인(180D)과는 전기적으로 연결되지 않을 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 16을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 1 내지 도 15를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 16에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 17을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 도 1 내지 도 15를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 도핑 영역
110: 희생층 120: 층간 절연층
130: 게이트 적층물 140: 터널
150: 게이트 유전층 152: 터널링층
154: 전하 저장층 156: 블록킹층
160: 드레인 패드 160D: 더미 기둥
165: 분리영역 더미 기둥 172: 제1 절연층
173: 제2 절연층 174: 제3 절연층
176: 제4 절연층 178: 제5 절연층
180: 공통 소스 라인 180D: 더미 소스 라인
190: 콘택 플러그 210: 비트 라인
220: 제1 배선 라인 230: 제2 배선 라인
240: 소스 콘택

Claims (10)

  1. 셀 영역 및 상기 셀 영역에 인접하는 패드 영역이 정의되는 기판;
    상기 셀 영역에서 상기 기판의 상면에 수직한 방향으로 연장되는 복수의 채널들;
    상기 기판 상에 수직으로 서로 이격되어 배치되며, 상기 셀 영역에서 상기 복수의 채널들을 둘러싸고 상기 패드 영역에서 서로 다른 길이로 연장되는 복수의 게이트 전극층들을 포함하는 게이트 적층물; 및
    상기 패드 영역에서 상기 게이트 적층물이 두 개 이상의 영역들로 분리되도록 상기 게이트 적층물을 가로지르며 연장되는 패드 분리부를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 복수의 게이트 전극층들 중 적어도 하나는 상기 셀 영역에서 하나의 영역을 이루고 상기 패드 영역에서 상기 패드 분리부에 의해 두 개 이상의 영역들로 분리되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 게이트 적층물은 상기 셀 영역에서 상기 패드 영역을 향하는 방향인 제1 방향으로 연장되고,
    상기 패드 분리부는 상기 제1 방향으로 연장되며 상기 제1 방향과 교차하는 제2 방향에서 상기 게이트 적층물의 상기 두 개 이상의 영역들 사이에 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 패드 분리부는, 더미 소스 라인 및 상기 더미 소스 라인을 상기 게이트 적층물과 전기적으로 분리하는 절연층을 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 게이트 적층물의 적어도 일 측에 배치되며, 상기 셀 영역 및 상기 패드 영역을 따라 연장되는 공통 소스 라인을 더 포함하고,
    상기 더미 소스 라인은 상기 공통 소스 라인과 동일하거나 유사한 형태를 가지는 반도체 장치.
  6. 제1 항에 있어서,
    상기 패드 영역에서, 상기 게이트 적층물에 의해 둘러싸이도록 배치되는 더미 채널을 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 더미 채널은 상기 채널보다 큰 평면적을 가지는 반도체 장치.
  8. 제1 항에 있어서,
    상기 복수의 게이트 전극층들은 실리사이드 금속을 포함하고,
    상기 패드 영역에서, 상기 실리사이드 금속은 완전 실리사이드(fully silicide) 금속인 반도체 장치.
  9. 셀 영역 및 상기 셀 영역에 인접하는 패드 영역이 정의되는 기판;
    상기 셀 영역에서 상기 기판의 상면에 수직한 방향으로 연장되는 복수의 채널들;
    상기 기판 상에 수직으로 서로 이격되어 배치되며, 상기 셀 영역에서 상기 복수의 채널들을 둘러싸고 상기 패드 영역에서 서로 다른 길이로 연장되는 복수의 게이트 전극층들을 포함하는 게이트 적층물;
    상기 게이트 적층물의 적어도 일 측에 배치되며, 상기 셀 영역 및 상기 패드 영역을 따라 연장되는 공통 소스 라인; 및
    상기 패드 영역에서 상기 게이트 적층물 사이로 연장되는 더미 소스 라인을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 공통 소스 라인과 상기 더미 소스 라인은 전기적으로 연결되지 않는 반도체 장치.
KR1020140077186A 2014-06-24 2014-06-24 반도체 장치 KR102150253B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140077186A KR102150253B1 (ko) 2014-06-24 2014-06-24 반도체 장치
US14/662,919 US9893074B2 (en) 2014-06-24 2015-03-19 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140077186A KR102150253B1 (ko) 2014-06-24 2014-06-24 반도체 장치

Publications (2)

Publication Number Publication Date
KR20160000503A true KR20160000503A (ko) 2016-01-05
KR102150253B1 KR102150253B1 (ko) 2020-09-02

Family

ID=54870407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140077186A KR102150253B1 (ko) 2014-06-24 2014-06-24 반도체 장치

Country Status (2)

Country Link
US (1) US9893074B2 (ko)
KR (1) KR102150253B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170086746A (ko) * 2016-01-18 2017-07-27 삼성전자주식회사 메모리 장치
KR20180103233A (ko) * 2017-03-09 2018-09-19 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
KR20180138380A (ko) * 2017-06-21 2018-12-31 삼성전자주식회사 반도체 장치
KR20190009070A (ko) * 2017-07-18 2019-01-28 삼성전자주식회사 반도체 장치
KR20190023950A (ko) * 2017-08-30 2019-03-08 삼성전자주식회사 수직형 메모리 장치
KR20210141577A (ko) * 2020-04-24 2021-11-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 드레인 선택 게이트 컷 구조체를 구비한 3차원 메모리 소자 및 그 형성 방법
US12035528B2 (en) 2017-07-18 2024-07-09 Samsung Electronics Co., Ltd. Semiconductor device

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9613976B2 (en) * 2014-09-05 2017-04-04 Kabushiki Kaisha Toshiba Three-dimensional semiconductor memory device
KR102635843B1 (ko) * 2016-02-26 2024-02-15 삼성전자주식회사 반도체 장치
KR102607749B1 (ko) * 2016-08-02 2023-11-29 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102650994B1 (ko) * 2016-10-14 2024-03-26 삼성전자주식회사 메모리 장치
KR102346409B1 (ko) 2017-03-08 2021-12-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
KR102411067B1 (ko) 2017-05-10 2022-06-21 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR102368932B1 (ko) 2017-06-01 2022-03-02 삼성전자주식회사 반도체 메모리 장치
KR102385564B1 (ko) 2017-06-13 2022-04-12 삼성전자주식회사 반도체 소자
KR102378431B1 (ko) 2017-07-25 2022-03-25 삼성전자주식회사 반도체 장치
KR102428273B1 (ko) * 2017-08-01 2022-08-02 삼성전자주식회사 3차원 반도체 소자
KR102471273B1 (ko) 2017-08-22 2022-11-28 삼성전자주식회사 적층 구조체와 트렌치들을 갖는 반도체 소자
KR102401178B1 (ko) 2017-11-03 2022-05-24 삼성전자주식회사 3차원 반도체 소자
KR102344984B1 (ko) * 2017-11-10 2021-12-29 삼성전자주식회사 수직형 반도체 소자
US11764062B2 (en) * 2017-11-13 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
KR102522164B1 (ko) * 2017-11-20 2023-04-17 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102570901B1 (ko) * 2017-11-20 2023-08-25 삼성전자주식회사 3차원 반도체 소자
KR102565002B1 (ko) * 2017-11-21 2023-08-08 삼성전자주식회사 3차원 반도체 메모리 장치
KR102576211B1 (ko) * 2018-01-31 2023-09-07 삼성전자주식회사 반도체 장치
KR102619625B1 (ko) 2018-05-18 2024-01-02 삼성전자주식회사 반도체 소자
KR102667899B1 (ko) * 2018-10-02 2024-05-23 삼성전자주식회사 3차원 반도체 메모리 장치
US10985112B2 (en) * 2018-11-09 2021-04-20 SK Hynix Inc. Memory device and method for fabricating the memory device
KR102546653B1 (ko) * 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
KR20200080464A (ko) 2018-12-26 2020-07-07 삼성전자주식회사 3차원 반도체 메모리 장치
US11271002B2 (en) * 2019-04-12 2022-03-08 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
KR20210016214A (ko) 2019-08-02 2021-02-15 삼성전자주식회사 반도체 장치
KR20210051275A (ko) * 2019-10-30 2021-05-10 삼성전자주식회사 수직형 메모리 장치
KR20210082976A (ko) 2019-12-26 2021-07-06 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
CN112424934B (zh) * 2020-05-27 2024-04-09 长江存储科技有限责任公司 三维存储器件
US20210375915A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
KR20210156014A (ko) * 2020-06-17 2021-12-24 삼성전자주식회사 메모리 소자 및 이를 포함하는 시스템
KR20210156460A (ko) * 2020-06-18 2021-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20220050602A (ko) 2020-10-16 2022-04-25 에스케이하이닉스 주식회사 메모리 장치
US11605642B2 (en) * 2020-12-16 2023-03-14 Micron Technology, Inc. Microelectronic devices including stair step structures, and related memory devices, electronic systems, and methods
US11696449B2 (en) * 2021-04-16 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US20230137958A1 (en) * 2021-11-02 2023-05-04 Micron Technology, Inc. Integrated Circuitry, Memory Circuitry Comprising Strings Of Memory Cells, And Method Of Forming Integrated Circuitry

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100295136B1 (ko) * 1998-04-13 2001-09-17 윤종용 불휘발성메모리장치및그제조방법
KR20110042619A (ko) * 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20110070142A (ko) * 2009-12-18 2011-06-24 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20120103044A (ko) * 2011-03-09 2012-09-19 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101216876B1 (ko) * 2011-09-20 2012-12-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US20140199815A1 (en) * 2013-01-17 2014-07-17 Sung-Min Hwang Methods of manufacturing a semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101493874B1 (ko) 2008-11-12 2015-02-16 삼성전자주식회사 비휘발성 메모리 소자
JP5395460B2 (ja) 2009-02-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20110015337A (ko) 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
JP2011066060A (ja) 2009-09-15 2011-03-31 Tokyo Electron Ltd 金属シリサイド膜の形成方法
JP2011187794A (ja) 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
JP2012204493A (ja) 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
KR20130006272A (ko) 2011-07-08 2013-01-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9755085B2 (en) 2011-07-08 2017-09-05 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20130066950A (ko) 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130072522A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
JP5919010B2 (ja) 2012-02-06 2016-05-18 株式会社日立製作所 半導体記憶装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100295136B1 (ko) * 1998-04-13 2001-09-17 윤종용 불휘발성메모리장치및그제조방법
KR20110042619A (ko) * 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20110070142A (ko) * 2009-12-18 2011-06-24 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20120103044A (ko) * 2011-03-09 2012-09-19 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101216876B1 (ko) * 2011-09-20 2012-12-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US20140199815A1 (en) * 2013-01-17 2014-07-17 Sung-Min Hwang Methods of manufacturing a semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170086746A (ko) * 2016-01-18 2017-07-27 삼성전자주식회사 메모리 장치
KR20180103233A (ko) * 2017-03-09 2018-09-19 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
KR20180138380A (ko) * 2017-06-21 2018-12-31 삼성전자주식회사 반도체 장치
KR20190009070A (ko) * 2017-07-18 2019-01-28 삼성전자주식회사 반도체 장치
US12035528B2 (en) 2017-07-18 2024-07-09 Samsung Electronics Co., Ltd. Semiconductor device
KR20190023950A (ko) * 2017-08-30 2019-03-08 삼성전자주식회사 수직형 메모리 장치
KR20210141577A (ko) * 2020-04-24 2021-11-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 드레인 선택 게이트 컷 구조체를 구비한 3차원 메모리 소자 및 그 형성 방법

Also Published As

Publication number Publication date
US20150372101A1 (en) 2015-12-24
US9893074B2 (en) 2018-02-13
KR102150253B1 (ko) 2020-09-02

Similar Documents

Publication Publication Date Title
US10854623B2 (en) Memory device
KR102150253B1 (ko) 반도체 장치
US10522562B2 (en) Memory device
KR102307059B1 (ko) 반도체 장치
US10204919B2 (en) Vertical memory device
KR102188501B1 (ko) 반도체 장치
US10211220B2 (en) Semiconductor device
KR102565716B1 (ko) 메모리 장치
KR102421728B1 (ko) 메모리 장치 및 그 제조 방법
KR102282139B1 (ko) 반도체 장치
KR102150251B1 (ko) 반도체 장치
KR20150055310A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20160000512A (ko) 메모리 장치
KR20160038145A (ko) 메모리 장치 및 그 제조 방법
KR102378821B1 (ko) 반도체 장치
KR20170014036A (ko) 반도체 장치
KR20170055077A (ko) 메모리 장치 및 그 제조 방법
KR20170042449A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant