JP5919010B2 - 半導体記憶装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 86
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 230000015654 memory Effects 0.000 claims description 114
- 230000008859 change Effects 0.000 claims description 104
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 33
- 229920005591 polysilicon Polymers 0.000 claims description 33
- 238000006243 chemical reaction Methods 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 27
- 229910021332 silicide Inorganic materials 0.000 claims description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 11
- 230000002265 prevention Effects 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000010941 cobalt Substances 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- 239000010408 film Substances 0.000 description 196
- 229910021417 amorphous silicon Inorganic materials 0.000 description 28
- 239000012535 impurity Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000012782 phase change material Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 101150002414 GLC3 gene Proteins 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 101100341122 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) IRA1 gene Proteins 0.000 description 2
- 101100341123 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) IRA2 gene Proteins 0.000 description 2
- 101100477857 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SNF1 gene Proteins 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 101100278877 Triticum aestivum GLC1 gene Proteins 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- -1 silicide compound Chemical class 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/10—Phase change RAM [PCRAM, PRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
- H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
- H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
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Description
本発明は、半導体記憶装置およびその製造技術に関し、特に、電流を流すことによって電気的特性が変化する物質を利用して情報を記憶する、電気的書き換えが可能な不揮発性半導体記憶装置およびその製造技術に関する。
近年、微細化の限界に近付いているフラッシュメモリに代わるメモリとして、抵抗変化型メモリが研究されており、その一例として、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料を記録材料に用いた相変化メモリが盛んに研究されている。
相変化メモリは、記録材料が相状態によって異なる抵抗値を持つことを利用して情報を記憶する抵抗変化型メモリであり、その構造は、相変化材料からなる薄膜（相変化膜）を一対の金属電極で挟んだものである。Ｇｅ２Ｓｂ２Ｔｅ５に代表される相変化材料は、アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。従って、情報の読み出しは、メモリセルの両端に電位差を与えたときに相変化膜に流れる電流を測定し、高抵抗状態／低抵抗状態を判別することによって行う。
また、相変化メモリでは、電流により発生するジュール熱によって相変化膜の電気抵抗を異なる状態に変化させ、情報の書き換え行う。リセット動作、すなわち相変化膜を高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化膜を溶解させた後、電流を急減させて相変化膜を急冷することにより行う。一方、セット動作、すなわち相変化膜を低抵抗の結晶状態へ変化させる動作は、相変化膜を結晶化温度に保持するのに十分な電流を長時間流すことによって行う。
上述した相変化メモリは、微細化を進めるにつれて相変化膜の相状態を変化させるために必要となる電流が小さくなるという特徴があり、原理上、微細化に向いていることから、研究が盛んに行われている。
特許文献１には、相変化メモリを高集積化する方法として、半導体基板上にゲート電極と絶縁膜とを交互に複数層積層した後、この積層体にその全層を貫く複数の貫通孔を一括加工で形成し、これらの貫通孔の内側にゲート絶縁膜、チャネル層および相変化膜を堆積することによって、縦型トランジスタと相変化素子とが並列接続されたメモリセルを形成する技術が開示されている。
なお、非特許文献１には、上述した特許文献１と同様の積層構造を有するＮＡＮＤ型フラッシュメモリが開示されている。
Symposium on VLSI technology, pp.136-137 (2009).
しかしながら、本発明者等が前述の特許文献１を検討した結果、この文献に記載された相変化メモリには重大な課題が存在することが判明した。以下に、その課題について説明する。
まず、特許文献１に記載された相変化メモリの動作方法について説明する。前述したように、この相変化メモリは、ゲート電極と絶縁膜とを交互に複数層積層した積層体に複数の貫通孔を形成し、これらの貫通孔内に形成した複数の縦型トランジスタを直列に接続した構造を有しており、上記複数の縦型トランジスタのそれぞれには相変化膜（相変化素子）が並列に接続されている。
図１（ａ）は、上記貫通孔内に形成された複数のメモリセルの一部（２個のメモリセル）を示す断面図であり、同図（ｂ）は、その等価回路を示している。一つの貫通孔１１０の内部には、その中心側から側壁側に向かって相変化膜１２１、反応防止膜１１３、シリコン膜で構成されたチャネル膜１１２が形成されている。また、貫通孔１１０の側壁近傍には、酸化シリコン膜で構成されたゲート絶縁膜１１１を介してゲート電極２１、２２が配置されている。さらに、ゲート電極２１とゲート電極２２との間には絶縁膜１１、１２、１３が形成されている。
縦型トランジスタがオン状態の場合、電流は縦型トランジスタのチャネル膜１１２を流れる。これは、相変化膜１２１が低抵抗状態にある場合でも、その抵抗は、縦型トランジスタのオン抵抗より大きいからである。図１に示すメモリセルに情報を書き込む場合は、選択セル（ここでは図１の下側のメモリセル）の縦型トランジスタをオフ状態にする。縦型トランジスタがオフ状態にある選択セルでは、電流はチャネル膜１１２を流れることができず、相変化膜１２１側を迂回して流れる。すなわち、電流は、図１（ａ）の矢印で示す経路に沿って流れる。このとき、通電された相変化膜１２１にはジュール熱が発生するので、その抵抗が変化する。従って、この電流の大きさを変えることにより、選択セルの動作（書き込み、消去、読出し）を行なうことが可能となる。
このような構造を有する相変化メモリの課題は、１個のメモリセルを構成する縦型トランジスタと相変化膜１２１とが並列接続された接続部の抵抗が非常に高いという点である。特許文献１の相変化メモリでは、チャネル膜１１２と相変化膜１２１との間に反応防止膜１１３が設けられている。この反応防止膜１１３は、書き込み動作および消去動作の際に選択セルの相変化膜１２１が高温になり、この相変化膜１２１が隣接するチャネル膜１１２と反応あるいは相互拡散して性能が劣化するのを防止する膜であり、例えば厚さ１ｎｍ程度の薄いＳｉＮ膜で構成されている。
上記反応防止膜１１３は、貫通孔１１０内の全体に渡って形成されているので、選択セルの相変化膜１２１に電流を流すためには、反応防止膜１１３を横切って電流を流す必要がある。反応防止膜１１３には、およそ数１０μＡの電流を流すことができるが、その抵抗が非常に高いため、相変化膜１２１に電流を流すためには高い電圧が必要となる。
すなわち、特許文献１の相変化メモリは、図１（ｂ）の等価回路図に示すように、互いに並列に接続された縦型トランジスタと相変化膜１２１とが非常に大きな抵抗１１３Ｒを介して接続されている。従って、チャネル膜１１２を回避して相変化膜１２１に電流を流すためには大きな電圧を必要とし、場合によっては、その電圧がオフ状態にある縦型トランジスタのソース、ドレイン間耐圧を超え、縦型トランジスタを破壊してしまう可能性すらある。また、縦型トランジスタと相変化膜１２１との接続部の抵抗が高くなると、相変化膜１２１が高抵抗状態と低抵抗状態との間で変化しても、読出し抵抗値のコントラストが低くなるため、高抵抗状態と低抵抗状態との判別が困難になるという問題もある。
特許文献１に記載された相変化メモリのもう一つの課題は、図１（ｂ）の等価回路図に示すように、貫通孔の上下方向に互いに隣接し、直列に接続された縦型トランジスタ同士の間にも抵抗２１Ｒが存在することである。この接続部分に形成されたチャネル膜１１２は、ゲート電圧によってコンダクタンスを制御できないため、大きな抵抗成分として寄与する。また、抵抗２１Ｒにも電圧が掛かるため、低電圧動作の妨げになるという問題が生じる。
上記接続部分の長さを短くするために、ゲート電極２１とゲート電極２２との間に形成された絶縁膜１１、１２、１３の膜厚を薄くする方法を採用することも可能である。しかし、その場合は、隣り合う上下のメモリセル間の距離が短くなり、選択セルに情報を書き込む際に発生したジュール熱が、隣接する非選択メモリセルの相変化膜１２１にまで伝搬するため、非選択セルに記録された情報を消去してしまう、いわゆる熱ディスターブの問題が発生する恐れがある。
なお、非特許文献１に示されたＮＡＮＤ型フラッシュメモリは、ゲート電極に高電圧を印加し、ゲート電極とチャネルとの間にある電荷トラップ膜に電子を保持させることで情報を書き込む方式を採用しているため、電流を記憶素子そのものに流す抵抗変化型メモリとはその書き込み原理が大きく異なる。従って、ＮＡＮＤ型フラッシュメモリに適用された技術をそのまま抵抗変化型メモリに適用することはできない。
本発明の目的は、縦型トランジスタと相変化抵抗膜とが並列に接続された相変化メモリを有する半導体記憶装置において、相変化メモリの動作時における上記のような課題を解決し、より低電圧で信頼性の高い選択動作（書き込み、消去、読出し）を行なうことが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の一態様である半導体記憶装置は、縦型トランジスタと、電流によって抵抗値が変化する相変化素子とが並列に接続されてなるメモリセルが半導体基板の主面に垂直な第１方向に沿って複数形成された半導体記憶装置であって、
前記半導体基板の主面上には、Ｎ＋１層（Ｎは自然数）の絶縁膜とＮ層のゲート半導体層とが交互に積層されてなる積層体と、前記第１方向に沿って前記積層体を貫通する複数の貫通孔とが形成され、
前記複数の貫通孔のそれぞれの内部には、前記縦型トランジスタのゲート絶縁膜と、前記縦型トランジスタのチャネル膜と、反応防止膜と、前記相変化素子を構成する相変化膜とが形成されており、
前記反応防止膜は、前記第１方向に沿って複数形成された前記メモリセルの間の領域で互いに分離されているものである。
前記半導体基板の主面上には、Ｎ＋１層（Ｎは自然数）の絶縁膜とＮ層のゲート半導体層とが交互に積層されてなる積層体と、前記第１方向に沿って前記積層体を貫通する複数の貫通孔とが形成され、
前記複数の貫通孔のそれぞれの内部には、前記縦型トランジスタのゲート絶縁膜と、前記縦型トランジスタのチャネル膜と、反応防止膜と、前記相変化素子を構成する相変化膜とが形成されており、
前記反応防止膜は、前記第１方向に沿って複数形成された前記メモリセルの間の領域で互いに分離されているものである。
（２）本発明の一態様である半導体記憶装置は、縦型トランジスタと、電流によって抵抗値が変化する相変化素子とが並列に接続されてなるメモリセルが半導体基板の主面に垂直な第１方向に沿って複数形成された半導体記憶装置であって、
前記半導体基板の主面上には、Ｎ＋１層（Ｎは自然数）の絶縁膜とＮ層のゲート半導体層とが交互に積層されてなる積層体と、前記第１方向に沿って前記積層体を貫通する複数の貫通孔とが形成され、
前記複数の貫通孔のそれぞれの内部には、前記縦型トランジスタのゲート絶縁膜と、前記縦型トランジスタのチャネル膜と、金属シリサイド膜と、前記相変化素子を構成する相変化膜とが形成されており、
前記チャネル膜は、前記第１方向に沿って複数形成された前記メモリセルの間の領域で互いに分離され、かつ、前記金属シリサイド膜を介して互いに接続されているものである。
前記半導体基板の主面上には、Ｎ＋１層（Ｎは自然数）の絶縁膜とＮ層のゲート半導体層とが交互に積層されてなる積層体と、前記第１方向に沿って前記積層体を貫通する複数の貫通孔とが形成され、
前記複数の貫通孔のそれぞれの内部には、前記縦型トランジスタのゲート絶縁膜と、前記縦型トランジスタのチャネル膜と、金属シリサイド膜と、前記相変化素子を構成する相変化膜とが形成されており、
前記チャネル膜は、前記第１方向に沿って複数形成された前記メモリセルの間の領域で互いに分離され、かつ、前記金属シリサイド膜を介して互いに接続されているものである。
（３）本発明の一態様である半導体記憶装置の製造方法は、縦型トランジスタと、電流によって抵抗値が変化する相変化素子とが並列に接続されてなるメモリセルが半導体基板の主面に垂直な第１方向に沿って複数形成された半導体記憶装置の製造方法であって、
（ａ）前記半導体基板の主面上に、Ｎ＋１層（Ｎは自然数）の絶縁膜とＮ層のゲート半導体層とを交互に積層した積層体を形成する工程と、
（ｂ）前記第１方向に沿って前記積層体を貫通する複数の貫通孔を形成する工程と、
（ｃ）前記複数の貫通孔内の側壁に露出した前記Ｎ層のゲート半導体層を等方的にエッチングして側方に後退させる工程と、
（ｄ）前記（ｃ）工程の後、前記複数の貫通孔内に、前記縦型トランジスタのゲート絶縁膜と、前記縦型トランジスタのチャネル膜と、反応防止膜とをこの順に埋め込む工程と、
（ｅ）前記反応防止膜を異方的にエッチングすることにより、前記反応防止膜を前記第１方向に沿って複数形成された前記メモリセルの間の領域で互いに分離する工程と、
（ｆ）前記（ｅ）工程の後、前記複数の貫通孔内に、前記相変化素子を構成する相変化膜を埋め込む工程と、
を有するものである。
（ａ）前記半導体基板の主面上に、Ｎ＋１層（Ｎは自然数）の絶縁膜とＮ層のゲート半導体層とを交互に積層した積層体を形成する工程と、
（ｂ）前記第１方向に沿って前記積層体を貫通する複数の貫通孔を形成する工程と、
（ｃ）前記複数の貫通孔内の側壁に露出した前記Ｎ層のゲート半導体層を等方的にエッチングして側方に後退させる工程と、
（ｄ）前記（ｃ）工程の後、前記複数の貫通孔内に、前記縦型トランジスタのゲート絶縁膜と、前記縦型トランジスタのチャネル膜と、反応防止膜とをこの順に埋め込む工程と、
（ｅ）前記反応防止膜を異方的にエッチングすることにより、前記反応防止膜を前記第１方向に沿って複数形成された前記メモリセルの間の領域で互いに分離する工程と、
（ｆ）前記（ｅ）工程の後、前記複数の貫通孔内に、前記相変化素子を構成する相変化膜を埋め込む工程と、
を有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
より低電圧で動作し、信頼性の高い選択動作（書き込み、消去、読出し）が可能な半導体記憶装置を実現することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。
図２は、本実施の形態の半導体記憶装置の全体平面図である。図２に示すように、本実施の形態の半導体記憶装置は、外部装置（図示せず）との情報のやり取りを行うための入出力バッファなどを備えるＩ／Ｏインタフェース１００１と、メモリセルアレイ１００２と、互いに異なる複数の電圧を供給するための複数の電源１００３〜１００６と、これらの電源１００３〜１００６からの電圧を選ぶ電圧セレクタ１００７と、電圧セレクタ１００７からの出力の接続先をメモリセルアレイ１００２の配線（後述するビット線、ワード線等）の内から選ぶ配線セレクタ１００８と、装置全体の制御を行う制御部１００９とを備えている。配線セレクタ１００８には、センスアンプ等を有する読み取り部１０１０が接続されている。
外部装置からＩ／Ｏインタフェース１００１へ情報の入力があった場合には、制御部１００９は、電圧セレクタ１００７で情報の書き込み用電圧を選び、電源１００３〜１００６のいずれかで電圧パルスを生成し、配線セレクタ１００８を用いてメモリセルアレイ１００２の所定の配線に電圧パルスを供給する。これにより、メモリセルアレイ１００２内の相変化メモリセルに情報を書き込む。
また、外部装置からＩ／Ｏインタフェース１００１へ情報の読み出し信号が入力された場合には、制御部１００９は、電圧セレクタ１００７で情報の読み出し用電圧を選び、電源１００３〜１００６のいずれかで電圧を生成し、配線セレクタ１００８でメモリセルアレイ１００２の所定の配線に電圧を供給する。電圧を供給した結果、読み出された電流は読み取り部１０１０で読み取られ、これが記憶された情報の再生となり、制御部１００９、Ｉ／Ｏインタフェース１００１を介して外部装置へ情報が供給される。
図３は、本実施の形態の半導体記憶装置の一部を模式的に示す斜視図であり、メモリセルアレイＭＡ、配線、コンタクトの各一部が示されている。具体的には、金属配線からなるワード線２、ワード線２と図２に示した配線セレクタ１００８とを接続するワード線コンタクトＷＬＣ、ｐ型不純物がドープされたポリシリコン層４ｐと低濃度の不純物がドープされたポリシリコン層５ｐとｎ型不純物がドープされたポリシリコン層６ｐとからなるダイオードＰＤ、ゲートポリシリコン層（ゲート半導体層）２１ｐ、２２ｐ、２３ｐ、２４ｐ、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐに給電するためのゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐとゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４とをそれぞれ接続するコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４と配線セレクタ１００８とを接続するコンタクトＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４、金属配線からなるビット線３、ビット線３と図２に示した配線セレクタ１００８とを接続するコンタクトＢＬＣ、ダイオードＰＤとゲートポリシリコン層２１ｐとの間の絶縁膜層１１、ゲートポリシリコン層２２ｐ、２３ｐ、２４ｐ間の絶縁膜１２、１３、１４、ゲートポリシリコン層２４ｐとビット線３との間の絶縁膜１５から構成される部分が図３に示されている。
なお、ここでは４層のゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐを積層した例を示したが、ゲートポリシリコン層の積層数は任意に定めることが可能である。
図４は、図３に示したメモリセルアレイＭＡの構成を詳細に示した斜視図である。同図には示さない半導体基板の上部には、複数のワード線２がＸ方向に延在している。複数のワード線２の上部には、Ｘ方向およびＹ方向に沿って複数のダイオードＰＤ（ポリシリコン層４ｐ、５ｐ、６ｐ）が格子状に配置されている。半導体基板の最上部には、複数のビット線３がＹ方向に延在している。
ビット線３とダイオードＰＤとの間には、絶縁膜１１、１２、１３、１４、１５とゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐとが交互に積層されている。また、ワード線２とビット線３とが交差する領域には、絶縁膜１１、１２、１３、１４、１５とゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐとを貫通する複数の貫通孔が形成されている。そして、各貫通孔の内部には、ゲート絶縁膜１１１、チャネル膜１１２、反応防止膜１１３、反応防止膜１１３よりも低抵抗の金属シリサイド膜１１５、相変化膜（相変化素子）１２１、埋込み絶縁膜１２２からなる複数の縦型チェインメモリが形成されている。
図４に示すように、上記チャネル膜１１２および反応防止膜１１３は、半導体基板の主面に垂直な方向に沿って配置された複数のメモリセルの間の領域で互いに分離されている。また、各メモリセルのチャネル膜１１２は、複数のメモリセルの間の領域に設けられた金属シリサイド膜１１５によって接続されている。
本実施の形態の半導体記憶装置は、相変化膜１２１を構成するＧｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態とで異なることを利用してメモリセル情報を記憶する。Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料は、アモルファス状態で抵抗が高く、結晶状態で抵抗が低いため、情報の読み出しは、相変化膜１２１の両端に電位差を与え、相変化膜１２１内を流れる電流を測定し、高抵抗状態と低抵抗状態とを判別することによって行う。
図５は、本実施の形態の半導体記憶装置の書換え動作時における相変化膜の温度変化を示すグラフである。
相変化膜を高抵抗状態（アモルファス状態）から低抵抗状態（結晶状態）に変化させる動作、すなわちセット動作と、これとは逆に低抵抗状態（結晶状態）から高抵抗状態（アモルファス状態）に変化させる動作、すなわちリセット動作とは、相変化膜に図５に示すような温度変化を与えることによって行う。具体的には、アモルファス状態の相変化膜を結晶化温度以上に加熱して１０−６秒程度以上保持することにより、結晶状態にする。また、結晶状態の相変化膜は、融点以上の温度まで加熱して溶融状態にした後、急冷することにより、アモルファス状態にすることができる。
次に、図６を用いてメモリセルの動作を説明する。図６は、図３および図４に示したメモリセルアレイの一部（１本のワード線２と１本のビット線３との交差部）を示す図であり、同図（ａ）は断面図、同図（ｂ）は同図（ａ）に示された絶縁膜１４を上方から見た平面図、同図（ｃ）は同図（ａ）に示されたゲートポリシリコン層２１ｐを上方から見た平面図、同図（ｄ）は同図（ａ）の等価回路図である。なお、図３および図４では省略したが、図６（ａ）に示すように、ワード線２と絶縁膜１１との間の領域には、隣り合うダイオードＰＤ同士を電気的に分離するための絶縁膜３２が形成されている。
まず、選択セルＳＭＣのゲートポリシリコン層２１ｐに接続されたゲート配線ＧＬ１に０Ｖを印加し、選択セルＳＭＣのトランジスタをＯＦＦ状態にする。また、非選択セルＵＳＭＣのゲートポリシリコン層２２ｐ、２３ｐ、２４ｐに接続されたゲート配線ＧＬ２、ＧＬ３、ＧＬ４に５Ｖを印加し、非選択セルＵＳＭＣのトランジスタをＯＮ状態にする。さらに、ビット線ＢＬ１には０Ｖを印加し、ワード線ＷＬ１にはリセット動作時、セット動作時、読み出し動作時にそれぞれ５Ｖ、４Ｖ、２Ｖを印加する。
このとき、トランジスタがＯＮ状態にある非選択セルＵＳＭＣではチャネル膜１１２の抵抗が低くなるので、相変化膜１２１の状態に依らず、電流はチャネル膜１１２を流れる。一方、トランジスタがＯＦＦ状態にある選択セルＳＭＣでは、電流は相変化膜１２１を流れる。そこで、リセット動作時およびセット動作時には、選択セルＳＭＣの相変化膜１２１を流れる電流によって相変化膜１２１の抵抗値を変化させる。また、読出し動作時には、選択セルＳＭＣの相変化膜１２１を流れる電流値を判定する。
前述の特許文献１に示されたメモリセル構成では、電流が選択セルＳＭＣのチャネル膜１１２を回避して相変化膜１２１側に流れる際、反応防止膜１１３を横切る必要がある。しかし、本実施の形態のメモリセル構成では、反応防止膜１１３がメモリセルとメモリセルとの接続部で分断されており、接続部には反応防止膜１１３よりも低抵抗の金属シリサイド膜１１５が設けられている。そのため、電流は、高抵抗の反応防止膜１１３を横切る必要が無く、低抵抗の金属シリサイド膜１１５を横切るため、より低い電圧でリセット動作、セット動作、読出し動作が可能となる。
また、本実施の形態のメモリセル構成では、相変化膜１２１の電流が流れる部分とチャネル膜１１２との間に反応防止膜１１３が形成されており、動作中に相変化膜１２１が高温になった際、相変化材料（相変化膜１２１）とポリシリコン（チャネル膜１１２）との反応や相互拡散によって特性が劣化してしまうことを防止できる。また、上記接続部の抵抗が低いままで、接続部の長さ、すなわちゲート間の絶縁層１２、１３、１４の厚さを大きくすることができるので、隣接セル間での熱ディスターブの悪影響も少なくすることが可能となる。
本実施の形態のメモリセルアレイは、複数のワード線２、複数のビット線３、複数の縦型チェインメモリ、および複数のダイオードＰＤで構成されている。そのため、実際のリセット動作、セット動作、読出し動作は、例えば図７に示すように、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４の電位を制御することによって行う。
図６を用いた前述の説明と同様、ワード線ＷＬ１にはリセット動作時、セット動作時、読み出し動作時にそれぞれ５Ｖ、４Ｖ、２Ｖを印加する。図７に示した他の端子の電位も同様、左から順にリセット動作時、セット動作時、読出し動作時の電位を表している。
ビット線側がビット線ＢＬ２、ＢＬ３またはＢＬ４に接続され、ワード線側がワード線ＷＬ１に接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読み出し動作時には共に２Ｖであり、電位差がないので電流が流れない。
また、ビット線側がビット線ＢＬ１、ワード線側がワード線ＷＬ２またはＷＬ３に接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、電位差がないので電流が流れない。
また、ビット線側がビット線ＢＬ２、ＢＬ３またはＢＬ４、ワード線側がワード線ＷＬ２またはＷＬ３に接続された縦型チェインメモリでは、リセット動作時にはワード線とビット線にそれぞれ０Ｖと５Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加される。
縦型チェインメモリを選択するダイオードＰＤの逆バイアス方向に電圧が印加される。ダイオードＰＤの耐圧は、５Ｖより大きくなるように作製することができ、そうすることによって電流が流れないようにすることができる。従って、ビット線側がビット線ＢＬ１、ワード線側がワード線ＷＬ１に接続された縦型チェインメモリのみ、ダイオードＰＤに順バイアスを印加して電流を流すことができる。図６で説明した方法により、縦型チェインメモリ内の所望のメモリセルを選択し、動作させることができるので、図７に示すメモリアレイ内の所望のメモリセルを選択し、動作させることができる。
なお、ここでは、リセット動作時、セット動作時、読出し動作時の電位をそれぞれ５Ｖ／４Ｖ／２Ｖとして説明した。しかしながら、リセット動作時、セット動作時、読出し動作時の順に電位は高くなるものの、利用する回路素子によって動作に要求される電圧が変動するので、上記の電圧に限定されるものではない。
図６のように、相変化膜１２１を用いたチェイン型メモリアレイは、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと、絶縁膜１１、１２、１３、１４、１５とを交互に形成した積層体を有し、前記積層体を貫通する貫通孔の内部に、ポリシリコンからなるチャネル層１１２と相変化膜１２１とを設けてメモリセルを形成している。反応防止膜１１３は、チャネル層１１２と相変化膜１２１との間に設けられているが、貫通孔内の側壁全体には形成されておらず、縦方向に分断されている。本構成により、メモリセル選択の際に、電流が反応防止膜１１３を横切って流れることを回避し、より低電圧の動作を実現できる。
さらに、本実施の形態では、メモリセルの接続部、すなわち貫通孔の内部のうち、ゲート間の絶縁膜１１、１２、１３、１４、１５が形成されている高さに相当する領域に金属シリサイド膜１１５が形成されている。本構成により、メモリセルの接続部の抵抗を下げ、より低電圧の動作を実現することができる。
次に、図８〜図２７を参照しながら、本実施の形態の半導体記憶装置の製造方法について説明する。
まず、図８（図４に対応するメモリセルアレイの斜視図）に示すように、単結晶シリコンからなる半導体基板１上に絶縁膜３０、ワード線となるタングステン膜２ａ、ｐ型不純物がドープされたアモルファスシリコン層４ａ、低濃度の不純物がドープされたアモルファスシリコン層５ａ、ｎ型不純物がドープされたアモルファスシリコン層６ａをこの順に堆積する。なお、図示は省略するが、図８に示すメモリセルアレイ領域の周囲には、図２に示した周辺回路、および図３に示したワード線コンタクトＷＬＣが予め形成されている。
次に、図９に示すように、公知のフォトリソグラフィ技術を用いて上記アモルファスシリコン層４ａ、５ａ、６ａおよびタングステン膜２ａを図のＸ方向（ワード線方向）に沿ってストライプ状にパターニングし、タングステン膜２ａからなるワード線２を形成する。このように、ワード線２をアモルファスシリコン層４ａ、５ａ、６ａに対して自己整合で形成した場合には、ワード線方向については、ストライプ状のアモルファスシリコン層４ａ、５ａ、６ａとワード線２との間に位置ずれが発生しないので、メモリセルの書換え動作の信頼性を高めることができる。
次に、図１０に示すように、アモルファスシリコン層４ａ、５ａ、６ａおよびワード線２のスペースを絶縁膜３１で埋め込んだ後、図１１に示すように、絶縁膜３１およびアモルファスシリコン層４ａ、５ａ、６ａを図のＹ方向に沿ってストライプ状にパターニングし、ワード線２の上部にアモルファスシリコン層４ａ、５ａ、６ａからなる四角柱状のダイオードＰＤを形成する。
次に、図１２に示すように、ダイオードＰＤと絶縁膜３１とを覆う絶縁膜３２を堆積した後、図１３に示すように、化学的機械研磨（ＣＭＰ）法で絶縁膜３１、３２の一部を除去し、ダイオードＰＤの上面（アモルファスシリコン層６ａ）を露出させる。
次に、図１４に示すように、ダイオードＰＤの上部に絶縁膜１１、アモルファスシリコン層２１ａ、絶縁膜１２、アモルファスシリコン層２２ａ、絶縁膜１３、アモルファスシリコン層２３ａ、絶縁膜１４、アモルファスシリコン層２４ａおよび絶縁膜１５をこの順に堆積する。
次に、図１５に示すように、図１４の工程で堆積した積層膜を貫通し、絶縁膜１５の上面からダイオードＰＤの上面（アモルファスシリコン層６ａ）に至る貫通孔１１０を形成する。なお、図１４および図１５では、隣り合うダイオードＰＤ同士を電気的に分離する絶縁膜３１、３２の図示を省略した。
図１６は、図１５のＡ−Ａ線に沿った断面図である。図１６に示すように、貫通孔１１０の底面の直径は、ダイオードＰＤの上面の一辺の長さとほぼ同一にしてよいが、ダイオードＰＤの上面の一辺の長さより小さくすることもできる。これにより、貫通孔１１０とダイオードＰＤとの位置ずれのマージンを確保することができる。また、後の工程で貫通孔１１０の内部に形成されるチャネル膜１１２とダイオードＰＤとの接触面積のばらつきも低減できるので、電流経路の減少を抑制することができる。
また、図１５では省略されているが、図１３に示されているように、ダイオードＰＤの周囲には絶縁膜３１、３２が埋め込まれている。そのため、貫通孔１１０を形成する際に貫通孔１１０とダイオードＰＤとの間に位置ずれが生じると、ダイオードＰＤの周囲の絶縁膜３１、３２が削られてしまう恐れがある。
その対策として、絶縁膜３１、３２と絶縁膜１１〜１５とを、エッチング選択比が互いに異なる絶縁材料で構成することが望ましい。これにより、貫通孔１１０とダイオードＰＤとの間に位置ずれが生じた場合でも、絶縁膜３１、３２の削れを最小限に留めることができる。従って、絶縁膜３１、３２の削れによって生じた空間に絶縁材料以外の材料が埋め込まれる不具合を防止することができ、メモリセルの動作信頼性を高めることができる。エッチング選択比が異なる絶縁材料の組み合わせとしては、例えば酸化シリコン膜と窒化シリコン膜との組み合わせを挙げることができる。
次に、図１７に示すように、絶縁膜１１〜１５をエッチングせず、シリコン（アモルファスシリコン層２１ａ、２２ａ、２３ａ、２４ａ）を等方的にエッチングする条件で貫通孔１１０の内部をエッチングし、貫通孔１１０の側壁に露出しているアモルファスシリコン層２１ａ、２２ａ、２３ａ、２４ａを側方に後退させる。このとき、貫通孔１１０の底面に露出しているダイオードＰＤのアモルファスシリコン層６ａの表面もエッチングされるので、ここでのエッチング量を考慮し、あらかじめアモルファスシリコン層６ａを厚く形成しておくことが望ましい。
次に、図１８に示すように、絶縁膜１５の上面と貫通孔１１０の側壁および底面とを覆うゲート絶縁膜１１１を形成した後、図１９に示すように、絶縁膜１５の上面および貫通孔１１０の底面のゲート絶縁膜１１１を異方性エッチングにより除去し、貫通孔１１０の側壁にゲート絶縁膜１１１を残す。
次に、図２０に示すように、絶縁膜１５の上面と貫通孔１１０の側壁および底面とを覆うアモルファスシリコン層１１２ａと窒化シリコンからなる反応防止膜１１３とを形成した後、アモルファスシリコン層４ａ、５ａ、６ａ、１１２ａ、２１ａ、２２ａ、２３ａ、２４ａの結晶化とこれらに含まれている不純物の活性化のための熱処理を行う。
この熱処理により、図２１に示すように、ダイオードＰＤを構成するアモルファスシリコン層４ａ、５ａ、６ａがそれぞれポリシリコン層４ｐ、５ｐ、６ｐとなる。また、アモルファスシリコン層２１ａ、２２ａ、２３ａ、２４ａがそれぞれゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐとなり、アモルファスシリコン層１１２ａがポリシリコン層１１２ｐとなる。
次に、図２２に示すように、反応防止膜１１３を異方的にエッチングし、貫通孔１１０の側壁の一部（図１７に示す工程でアモルファスシリコン層２１ａ、２２ａ、２３ａ、２４ａを後退させた領域）のみに残す。
次に、図２３に示すように、絶縁膜１５の上面と貫通孔１１０の側壁および底面とを覆う金属膜１１４を形成する。金属膜１１４の材料としては、８００℃以下の低温でシリコンと反応し、低抵抗のシリサイド化合物を形成する材料、例えばチタン、ニッケル、コバルト等が好ましい。
次に、図２４に示すように、熱処理によってポリシリコン層１１２ｐと金属膜１１４とを反応させて金属シリサイド膜１１５を形成した後、未反応の金属シリサイド膜１１５をエッチングにより除去する。金属シリサイド膜１１５は、例えばチタンシリサイド、ニッケルシリサイド、コバルトシリサイド等からなる。
ポリシリコン層１１２ｐと金属膜１１４とを反応させて金属シリサイド膜１１５を形成する際、ポリシリコン層１１２ｐと金属膜１１４との間に反応防止膜１１３が形成されている領域ではシリサイド化反応が起こらないので、この領域に残ったポリシリコン層１１２ｐによってチャネル膜１１２が形成される。
次に、図２５に示すように、貫通孔１１０の内部に相変化膜１２１および埋め込み絶縁膜１２２を形成する。このとき、埋め込み絶縁膜１２２は、貫通孔１１０の内部を完全に埋め込むように形成する。
なお、埋め込み絶縁膜１２２を省略し、相変化膜１２１のみで貫通孔１１０の内部を完全に埋め込んでもよい。しかし、埋め込み絶縁膜１２２で貫通孔１１０の内部を完全に埋め込んだ場合には、メモリセルの動作時にゲートがオフにされ、相変化膜１２１に電流が流れる際、埋め込み絶縁膜１２２が形成されている部分には電流が流れない。これにより、相変化膜１２１に流れる電流の経路を一部限定し、抵抗値の変化を起こす領域を減らすことができるので、より少ない電流でメモリセルの動作を行うことができる。
次に、図２６に示すように、貫通孔１１０の外部の相変化膜１２１と埋め込み絶縁膜１２２とをエッチバックにより除去した後、図２７に示すように、ビット線となるタングステン膜３ａを形成する。
その後、ワード線２と直交する方向（Ｙ方向）に沿ってタングステン膜３ａをストライプ状にパターニングし、ビット線３を形成することにより、図４に示す本実施の形態のメモリセルアレイが完成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、相変化メモリを有する半導体記憶装置に利用することができる。
１ 半導体基板
２、ＷＬ１、ＷＬ２、ＷＬ３ ワード線
２ａ タングステン膜
３、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４ ビット線
４ａ、５ａ、６ａ アモルファスシリコン層
４ｐ、５ｐ、６ｐ ポリシリコン層
１１、１２、１３、１４、１５ 絶縁膜
２１、２２ ゲート電極
２１ａ、２２ａ、２３ａ、２４ａ アモルファスシリコン層
２１ｐ、２２ｐ、２３ｐ、２４ｐ ゲートポリシリコン層（ゲート半導体層）
３０、３１、３２ 絶縁膜
１１０ 貫通孔
１１１ ゲート絶縁膜
１１２ チャネル膜
１１２ａ アモルファスシリコン層
１１２ｐ ポリシリコン層
１１３ 反応防止膜
１１４ 金属膜
１１５ 金属シリサイド膜
１２１ 相変化膜（相変化素子）
１２２ 埋め込み絶縁膜
１００１ Ｉ／Ｏインタフェース
１００２ メモリセルアレイ
１００３〜１００６ 電源
１００７ 電圧セレクタ
１００８ 配線セレクタ
１００９ 制御部
１０１０ 読み取り部
ＢＬＣ コンタクト
ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４ コンタクト
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４ ゲート配線
ＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４ コンタクト
ＭＡ メモリセルアレイ
ＰＤ ダイオード
ＷＬＣ ワード線コンタクト
２、ＷＬ１、ＷＬ２、ＷＬ３ ワード線
２ａ タングステン膜
３、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４ ビット線
４ａ、５ａ、６ａ アモルファスシリコン層
４ｐ、５ｐ、６ｐ ポリシリコン層
１１、１２、１３、１４、１５ 絶縁膜
２１、２２ ゲート電極
２１ａ、２２ａ、２３ａ、２４ａ アモルファスシリコン層
２１ｐ、２２ｐ、２３ｐ、２４ｐ ゲートポリシリコン層（ゲート半導体層）
３０、３１、３２ 絶縁膜
１１０ 貫通孔
１１１ ゲート絶縁膜
１１２ チャネル膜
１１２ａ アモルファスシリコン層
１１２ｐ ポリシリコン層
１１３ 反応防止膜
１１４ 金属膜
１１５ 金属シリサイド膜
１２１ 相変化膜（相変化素子）
１２２ 埋め込み絶縁膜
１００１ Ｉ／Ｏインタフェース
１００２ メモリセルアレイ
１００３〜１００６ 電源
１００７ 電圧セレクタ
１００８ 配線セレクタ
１００９ 制御部
１０１０ 読み取り部
ＢＬＣ コンタクト
ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４ コンタクト
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４ ゲート配線
ＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４ コンタクト
ＭＡ メモリセルアレイ
ＰＤ ダイオード
ＷＬＣ ワード線コンタクト
Claims (10)
- 縦型トランジスタと、電流によって抵抗値が変化する相変化素子とが並列に接続されてなるメモリセルが半導体基板の主面に垂直な第１方向に沿って複数形成された半導体記憶装置であって、
前記半導体基板の主面上には、Ｎ＋１層（Ｎは自然数）の絶縁膜とＮ層のゲート半導体層とが交互に積層されてなる積層体と、前記第１方向に沿って前記積層体を貫通する複数の貫通孔とが形成され、
前記複数の貫通孔のそれぞれの内部には、前記縦型トランジスタのゲート絶縁膜と、前記縦型トランジスタのチャネル膜と、反応防止膜と、前記相変化素子を構成する相変化膜とが形成されており、
前記反応防止膜は、前記第１方向に沿って複数形成された前記メモリセルの間の領域で互いに分離されていることを特徴とする半導体記憶装置。 - 前記複数の貫通孔のそれぞれの内部において、前記相変化膜よりもさらに中心側には、埋め込み絶縁膜が形成されていることを特徴とする請求項１記載の半導体記憶装置。
- 縦型トランジスタと、電流によって抵抗値が変化する相変化素子とが並列に接続されてなるメモリセルが半導体基板の主面に垂直な第１方向に沿って複数形成された半導体記憶装置であって、
前記半導体基板の主面上には、Ｎ＋１層（Ｎは自然数）の絶縁膜とＮ層のゲート半導体層とが交互に積層されてなる積層体と、前記第１方向に沿って前記積層体を貫通する複数の貫通孔とが形成され、
前記複数の貫通孔のそれぞれの内部には、前記縦型トランジスタのゲート絶縁膜と、前記縦型トランジスタのチャネル膜と、金属シリサイド膜と、前記相変化素子を構成する相変化膜とが形成されており、
前記チャネル膜は、前記第１方向に沿って複数形成された前記メモリセルの間の領域で互いに分離され、かつ、前記金属シリサイド膜を介して互いに接続されていることを特徴とする半導体記憶装置。 - 前記複数の貫通孔のそれぞれの内部において、前記相変化膜よりもさらに中心側には、埋め込み絶縁膜が形成されていることを特徴とする請求項３記載の半導体記憶装置。
- 前記金属シリサイド膜は、チタンシリサイド、ニッケルシリサイド、またはコバルトシリサイドで構成されることを特徴とする請求項４記載の半導体記憶装置。
- 縦型トランジスタと、電流によって抵抗値が変化する相変化素子とが並列に接続されてなるメモリセルが半導体基板の主面に垂直な第１方向に沿って複数形成された半導体記憶装置の製造方法であって、
（ａ）前記半導体基板の主面上に、Ｎ＋１層（Ｎは自然数）の絶縁膜とＮ層のゲート半導体層とを交互に積層した積層体を形成する工程と、
（ｂ）前記第１方向に沿って前記積層体を貫通する複数の貫通孔を形成する工程と、
（ｃ）前記複数の貫通孔内の側壁に露出した前記Ｎ層のゲート半導体層を等方的にエッチングして側方に後退させる工程と、
（ｄ）前記（ｃ）工程の後、前記複数の貫通孔内に、前記縦型トランジスタのゲート絶縁膜と、前記縦型トランジスタのチャネル膜と、反応防止膜とをこの順に埋め込む工程と、
（ｅ）前記反応防止膜を異方的にエッチングすることにより、前記反応防止膜を前記第１方向に沿って複数形成された前記メモリセルの間の領域で互いに分離する工程と、
（ｆ）前記（ｅ）工程の後、前記複数の貫通孔内に、前記相変化素子を構成する相変化膜を埋め込む工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 前記（ｅ）工程の後、前記（ｆ）工程に先立ち、
（ｇ）前記複数の貫通孔内に金属膜を埋め込む工程と、
（ｈ）熱処理により、前記メモリセルの間の領域の前記チャネル膜と前記金属膜とを反応させることにより、金属シリサイド膜を形成する工程と、
（ｉ）前記（ｈ）工程の後、未反応の前記金属膜をエッチングにより除去する工程と、
をさらに有することを特徴とする請求項６記載の半導体記憶装置の製造方法。 - 前記（ｆ）工程の後、前記複数の貫通孔内に埋め込み絶縁膜を形成することを特徴とする請求項６記載の半導体記憶装置の製造方法。
- 前記Ｎ層のゲート半導体層は、ポリシリコンで構成されることを特徴とする請求項６記載の半導体記憶装置の製造方法。
- 前記金属シリサイド膜は、チタンシリサイド、ニッケルシリサイド、またはコバルトシリサイドで構成されることを特徴とする請求項７記載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012023345A JP5919010B2 (ja) | 2012-02-06 | 2012-02-06 | 半導体記憶装置およびその製造方法 |
| US13/759,346 US20130200331A1 (en) | 2012-02-06 | 2013-02-05 | Semiconductor storage device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012023345A JP5919010B2 (ja) | 2012-02-06 | 2012-02-06 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013161978A JP2013161978A (ja) | 2013-08-19 |
| JP5919010B2 true JP5919010B2 (ja) | 2016-05-18 |
Family
ID=48902115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012023345A Expired - Fee Related JP5919010B2 (ja) | 2012-02-06 | 2012-02-06 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20130200331A1 (ja) |
| JP (1) | JP5919010B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10332935B2 (en) | 2017-09-20 | 2019-06-25 | Toshiba Memory Corporation | Storage apparatus |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5808708B2 (ja) | 2012-04-10 | 2015-11-10 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US9099385B2 (en) * | 2013-11-08 | 2015-08-04 | Sandisk 3D Llc | Vertical 1T-1R memory cells, memory arrays and methods of forming the same |
| KR20150139255A (ko) | 2014-06-03 | 2015-12-11 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR102150253B1 (ko) | 2014-06-24 | 2020-09-02 | 삼성전자주식회사 | 반도체 장치 |
| WO2016018412A1 (en) * | 2014-07-31 | 2016-02-04 | Hewlett-Packard Development Company, L.P. | 3d resistive memory |
| KR20160145322A (ko) * | 2015-06-10 | 2016-12-20 | 에스케이하이닉스 주식회사 | 전자 장치 |
| US9595324B1 (en) | 2015-09-23 | 2017-03-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9865656B2 (en) * | 2016-02-12 | 2018-01-09 | Toshiba Memory Corporation | Semiconductor memory device |
| US9728585B1 (en) | 2016-03-11 | 2017-08-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP6775349B2 (ja) * | 2016-08-09 | 2020-10-28 | 東京エレクトロン株式会社 | 不揮発性記憶装置の製造方法 |
| JP6758124B2 (ja) * | 2016-08-29 | 2020-09-23 | 富士通セミコンダクターメモリソリューション株式会社 | ３次元積層チェーン型メモリ装置の製造方法 |
| JP2019054171A (ja) | 2017-09-15 | 2019-04-04 | 東芝メモリ株式会社 | 記憶装置 |
| JP2019057556A (ja) | 2017-09-20 | 2019-04-11 | 東芝メモリ株式会社 | 記憶装置 |
| US10833078B2 (en) * | 2017-12-04 | 2020-11-10 | Tokyo Electron Limited | Semiconductor apparatus having stacked gates and method of manufacture thereof |
| TWI720547B (zh) * | 2019-03-22 | 2021-03-01 | 日商東芝記憶體股份有限公司 | 半導體記憶裝置 |
| KR20210039522A (ko) | 2019-10-01 | 2021-04-12 | 삼성전자주식회사 | 메모리 장치 |
| KR20210107304A (ko) | 2020-02-24 | 2021-09-01 | 삼성전자주식회사 | 수직형 가변 저항 메모리 장치 및 수직형 가변 저항 메모리 장치의 동작 방법 |
| US11469321B2 (en) * | 2020-02-27 | 2022-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device |
| KR20220031835A (ko) | 2020-09-04 | 2022-03-14 | 삼성전자주식회사 | 메모리 소자 및 그 제조방법 |
| JP2022052081A (ja) * | 2020-09-23 | 2022-04-04 | キオクシア株式会社 | 半導体記憶装置 |
| US20230068754A1 (en) * | 2021-08-30 | 2023-03-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Embedded backside pcram device structure |
| JP2023041280A (ja) | 2021-09-13 | 2023-03-24 | キオクシア株式会社 | 記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7816240B2 (en) * | 2006-02-23 | 2010-10-19 | Acorn Technologies, Inc. | Method for making semiconductor insulated-gate field-effect transistor having multilayer deposited metal source(s) and/or drain(s) |
| JP2008160004A (ja) * | 2006-12-26 | 2008-07-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP5091491B2 (ja) * | 2007-01-23 | 2012-12-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR20090108747A (ko) * | 2008-04-14 | 2009-10-19 | 삼성전자주식회사 | 가변적 원자층 적층 온도를 이용한 반도체 및 그 제조 방법 |
| JP5378722B2 (ja) * | 2008-07-23 | 2013-12-25 | ルネサスエレクトロニクス株式会社 | 不揮発性記憶装置およびその製造方法 |
| KR101549858B1 (ko) * | 2009-07-31 | 2015-09-03 | 삼성전자주식회사 | 수직 채널 구조의 플래쉬 메모리 소자 |
| TWI492432B (zh) * | 2009-12-17 | 2015-07-11 | Hitachi Ltd | Semiconductor memory device and manufacturing method thereof |
| JP2011199215A (ja) * | 2010-03-24 | 2011-10-06 | Hitachi Ltd | 半導体記憶装置 |
| JP5073014B2 (ja) * | 2010-06-11 | 2012-11-14 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2012004473A (ja) * | 2010-06-21 | 2012-01-05 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
2012
- 2012-02-06 JP JP2012023345A patent/JP5919010B2/ja not_active Expired - Fee Related
-
2013
- 2013-02-05 US US13/759,346 patent/US20130200331A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10332935B2 (en) | 2017-09-20 | 2019-06-25 | Toshiba Memory Corporation | Storage apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013161978A (ja) | 2013-08-19 |
| US20130200331A1 (en) | 2013-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20141118 |
|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151015 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151027 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160329 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| LAPS | Cancellation because of no payment of annual fees |