JP2011204296A - 半導体記憶装置 - Google Patents

Abstract

【課題】微細化が進展してもデータの信頼性を維持することのできる半導体記憶装置を提供する。
【解決手段】メモリセルＭＴｒは、半導体基板１１上に形成されるゲート絶縁膜１３、ゲート絶縁膜１３上に形成されるゲート電極１４、及びゲート電極１４上に形成される抵抗変化膜１５を有する。メモリセルＭＴｒを直列接続してなるメモリストリングが、カラム方向を長手方向として複数配列される。ワード線ＷＬは、ロウ方向を長手方向として配列される。ゲート電極１４と共に可変抵抗膜１５を挟むようにプレート線３３が配置される。
【選択図】図２

Description

本発明は、半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルに２ビット以上の情報を記憶することのできる多値記憶技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。ＮＡＮＤ型フラッシュメモリは、例えばフローティングゲート型のメモリセルを用い、フローティングゲートに電荷を蓄積させ、これによりメモリセルの閾値電圧を変化させることによりメモリセルにデータを記憶させている。

しかし、このようにフローティングゲートに電荷を蓄積させることによりデータを記憶する方式では、微細化の進展により、データの信頼性の維持が困難になりつつある。すなわち、セルの微細化が進んだ高集積化フラッシュメモリでは、隣接セル間の干渉により、閾値電圧分布が変動し、データの信頼性に影響するという問題が生じている。閾値電圧分布の変動を防止するため、様々な技術が提案されているが（例えば、特許文献１参照）、根本的な解決には至っていない。従って、微細化が進展しても隣接メモリセルの影響によりデータが変動する虞の無いメモリセルの開発が望まれている。

特開２００４−１９２７８９号公報

本発明は、微細化が進展してもデータの信頼性を維持することのできる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、半導体基板上に形成されるゲート絶縁膜、前記ゲート絶縁膜上に形成されるゲート電極、及び前記ゲート電極上に形成され抵抗値が変化し得る抵抗変化材料からなる抵抗変化膜を有するメモリトランジスタを備えると共に、複数の前記メモリトランジスタを直列接続してなるメモリストリングを、第１方向を長手方向として複数配列してなるメモリセルアレイと、第１方向とは直交する第２方向を長手方向として配列され、前記第２方向に並ぶ複数の前記メモリトランジスタのゲート電極に共通に接続されるワード線と、前記ゲート電極と共に前記可変抵抗膜を挟むように配置されるプレート線と、複数の前記メモリストリングのそれぞれの第１の端部に所定の電圧を供給するための第１電圧端子と、複数の前記メモリストリングのそれぞれの第２の端部に所定の電圧を供給するための第２電圧端子とを備えたことを特徴とする。

この発明によれば、微細化が進展してもデータの信頼性を維持することのできる半導体記憶装置を提供することができる。

本発明の第１の実施の形態の半導体記憶装置の構成を示す平面図である。 図１のＡ−Ａ’断面図である。 本発明の第１の実施の形態の半導体記憶装置のセット動作を示す概念図である。 本発明の第１の実施の形態の半導体記憶装置のセット動作を示す概念図である。 本発明の第１の実施の形態の半導体記憶装置のリセット動作を示す概念図である。 本発明の第１の実施の形態の半導体記憶装置のリード動作を示す概念図である。 本発明の第２の実施の形態の半導体記憶装置の構成を示す平面図である。 図２のＡ−Ａ’断面図である。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態の半導体記憶装置の構成を示す平面図である。また、図２は、図１のＡ−Ａ’断面図である。図１に示すように、この半導体記憶装置は、メモリセルアレイ１と、電圧制御回路２と、センスアンプ回路３とを備えている。

メモリセルアレイ１は、電界効果型トランジスタ（ＭＯＳＦＥＴ）の構造を有するメモリセルＭＴｒを複数個配列して構成されている。このメモリセルアレイ１では、図１に示すカラム方向において複数のメモリセルＭＴｒ（メモリトランジスタ）が複数個直列接続されてメモリストリングＭＳを構成している。すなわち、カラム方向に一列に並ぶｎ個のメモリセルＭＴｒ１−ｉ〜ＭＴｒｎ−ｉは、図２に示すように、半導体基板１１上に形成されたソース／ドレイン拡散層１２を共有する形で直列接続されている。

なお、メモリストリングＭＳは、メモリセルアレイ１中において、カラム方向と直交する方向であるロウ方向に沿って複数個配列されている。この図１では、説明の簡単化のため、２個のメモリストリングＭＳのみが図示されているが、本発明がこれに限定されるものではないことは言うまでもない。

各メモリセルＭＴｒは、ソース／ドレイン拡散層１２の間の半導体基板１１上に、ゲート絶縁膜１３を介して、ゲート電極１４、可変抵抗膜１５をその順に積層させる形で有している。ゲート絶縁膜１３は、例えばシリコン酸化膜（ＳｉＯ２）から構成される。ゲート電極１４は、例えばｎ型不純物を添付されたポリシリコンから構成される。可変抵抗膜１５は、一例として炭素（Ｃ）や、酸化チタンなどの金属酸化膜などから構成され得る。所定のパルス電圧が可変抵抗膜１５に印加されることにより、この可変抵抗膜１５の抵抗値が変化する。これにより、データの書き込み（セット動作）、又は消去（リセット動作）が実行される。また、ゲート電極１４は、図２の紙面垂直方向（ロウ方向）を長手方向として形成され、ワード線ＷＬを構成する。

メモリストリングＭＳの一端には、選択トランジスタＳＴｒ１−ｉが接続されている。この選択トランジスタＳＴｒ１−ｉも、ＭＯＳＦＥＴ構造を有しているが、メモリセルＭＴｒとは異なり、可変抵抗膜１５は有しておらず、ゲート絶縁膜２１、及びゲート電極２２のみを有している。ゲート電極２２は例えばｎ型のポリシリコンにより形成される。ゲート電極２２上には、例えばタングステン等からなる金属配線である選択ゲート線３２が形成されている。

選択トランジスタＳＴｒ１−ｉのドレインには、第１電圧端子３１−ｉが接続されている。この第１電圧端子３１−ｉは、実行しようとする動作の種類、及び選択されるメモリセルＭＴｒの位置に応じて、様々な電圧を電圧制御回路２から印加される。

また、選択トランジスタＳＴｒ−ｉのソースは、メモリストリングＭＳの一端（メモリセルＭＴｒ１−ｉ）に接続されていると共に、プレート線３３を接続されている。このプレート線３３は、可変抵抗膜１５の上面とも接するように配設され、プレート線３３とゲート電極１４とにより可変抵抗膜１５を挟むようにされている。なお、プレート線３３には、プレート線３３の電圧を制御するための第３電圧端子３５が接続されている。

なお、図１の例では、複数のメモリストリングＭＳ中の全てのメモリセルＭＴｒが１つのプレート線３３に共通に接続される構造を示しているが、これに代えて、メモリストリングＭＳ毎に異なるプレート線を用意し、個々のプレート線が個別に電圧制御回路２により電圧制御されるようにすることも可能である。

また、メモリストリングＭＳの他端には、第２電圧端子３４−ｉが接続されている。この第２電圧端子３４−ｉは、１つのメモリストリングＭＳに対し１つずつ用意されている。第２電圧端子３４−ｉは、電圧制御回路２から各種動作に必要な電圧を供給されると共に、センスアンプ回路３の入力端子にも接続されている。

［セット動作（書き込み）］
次に、この第１の実施の形態の半導体記憶装置のセット動作を、図３を参照して説明する。ここでは、１本目のメモリストリングＭＳ中のメモリセルＭＴｒ１−１がセット動作の対象（選択セル）とされる場合を例にとって説明する。

まず、選択メモリセルＭＴｒ１−１に接続されるワード線ＷＬ（ゲート電極１４）は、図示しない転送トランジスタをカットオフして、フローティング状態に維持する。残りのワード線ＷＬ（ゲート電極１４）には、メモリセルが導通し得る程度のｂ（Ｖ）の電圧を印加する。

また、第１電圧端子３１−１、３１−２には電圧ｃ（Ｖ）（ｃ＞ｂ）を印加する。一方、第２電圧端子３４−１には０（Ｖ）を印加する一方、第２電圧端子３４−２には電圧ｃ（Ｖ）を印加する。また、第３電圧端子３５はフローティング状態にする。

この状態において、選択ゲート線３２に電圧ｃ’（Ｖ）（ｃ’＞ｃ）を印加すると、選択トランジスタＳＴｒ１−１、ＳＴｒ１−２が導通状態（ＯＮ）となる。これにより、プレート線３３に電圧ｃ（Ｖ）が供給されるので、フローティング状態の選択メモリセルＭＴｒ１−１のワード線ＷＬの電圧は、容量カップリングにより上昇する。従って、選択メモリセルＭＴｒ１-１、非選択メモリセルＭＴｒ１−２はともに導通状態に切り替わる。

しかし、図４に示すように、選択メモリセルＭＴｒ１−１では、そのソースに、第２電圧端子３４−１から、ほぼ０Ｖに近い電圧を与えられる。一方、非選択メモリセルＭＴｒ１−２では、そのソースに、第２電圧端子３４−２から、ｃ（Ｖ）が供給される。
選択メモリセルＭＴｒ１−１では、図４左側に示すように、ｐｎ接合による内蔵電位差により、そのチャネル部分の電圧がｃ／２（Ｖ）程度になる。このため、選択メモリセルＭＴｒ１−１においては、ゲート電極１４とプレート線３３との間の電位差が大きくなり、これにより、両者の間に挟まれた可変抵抗膜１５に大きな電圧が印加され、セット動作が実行される。

一方、非選択メモリセルＭＴｒ１−２では、図４右側に示すように、チャネル部分の電圧はほぼｃ（Ｖ）となり、このため、非選択メモリセルＭＴｒ１−２では、ゲート電極１４とプレート線３３との間の電位差は略０であり、セット動作は実行されない。

［リセット動作（消去）］
次に、この第１の実施の形態の半導体記憶装置のリセット動作を、図５を参照して説明する。ここでも、１本目のメモリストリングＭＳ中のメモリセルＭＴｒ１−１がリセット動作の対象（選択セル）とされる場合を例にとって説明する。

まず、選択メモリセルＭＴｒ１−１に接続されるワード線ＷＬ（ゲート電極１４）には、０Ｖを与える。残りのワード線ＷＬ（ゲート電極１４）には、メモリセルが導通し得る程度の正の電圧ａ（Ｖ）を印加する。
一方、第１電圧端子３１−１には電圧ａ（Ｖ）を印加し、第１電圧端子３１−２には０（Ｖ）を与える。更に、第２電圧端子３４−１、３４−２にはいずれもａ（Ｖ）を与える。また、第３電圧端子３５はフローティング状態にする。

この状態において、選択ゲート線３２に電圧ａ’（Ｖ）（a’＞a）を印加すると、選択トランジスタＳＴｒ１−１、ＳＴｒ１−２が導通状態（ＯＮ）となる。これにより、プレート線３３に電圧ａ（Ｖ）が供給されるので、選択メモリセルＭＴｒ１−１が接続されたワード線１４とプレート線３３の間にａ（Ｖ）の電圧が印加される。選択メモリセルＭＴｒ１−１では、第１電圧端子３１−１、第２電圧端子３４−１がいずれもａ（Ｖ）を印加されているため、多くの電流がプレート線３３から可変抵抗膜１５を介してワード線１４（ＷＬ０）に流れ込む。従って、選択メモリセルＭＴｒ１−１では、リセット動作が実行される。

一方、非選択メモリセルＭＴｒ１−２では、同じようにワード線１４とプレート線３３との間にａ(Ｖ）の電圧が印加されるが、第１電圧端子３１−２が０（Ｖ）とされているため、多くの電流はワード線１４（ＷＬ０）には向かわず第１電圧端子３１−２に向かう。従って、非選択メモリセルＭＴｒ１−２では、リセット動作は実行されない。

［リード動作（読み出し）］
次に、この第１の実施の形態の半導体記憶装置のリード動作を、図６を参照して説明する。ここでも、１本目のメモリストリングＭＳ中のメモリセルＭＴｒ１−１がリセット動作の対象（選択セル）とされる場合を例にとって説明する。
まず、選択メモリセルＭＴｒ１−１に接続されるワード線ＷＬ（ゲート電極１４）は、フローティング状態とする。残りのワード線ＷＬ（ゲート電極１４）には、正の電圧ｆ（Ｖ）を印加する。この電圧ｆ（Ｖ）の印加により、メモリストリングＭＳ中の非選択メモリセルは、その保持データに拘わらず導通状態となる。
一方、第１電圧端子３１−１、３１−２には電圧ｄ（Ｖ）を印加する。更に、第２電圧端子３４−１、３４−２にはそれぞれ０（Ｖ）、ｄ（Ｖ）を与える。選択ゲート線３２には０（Ｖ）を与え、選択トランジスタＳＴｒ１−１、及びＳＴｒ１−２は非導通状態（ＯＦＦ）にする。また、第３電圧端子３５には電圧ｄ（Ｖ）を与え、プレート線３３にｄ（Ｖ）を印加する。

このとき、非選択のメモリストリングＭＳ（メモリセルＭＴｒ１−２〜ＭＴｒｎ−１−２）では、第２電圧端子３４−２がｄ（Ｖ）とされているため、メモリストリングＭＳには、メモリセルＭＴｒ−１−２の保持データ（可変抵抗膜１５の状態）に拘わらず、電流は流れない。

一方、選択メモリセルＭＴｒ１−１を含むメモリストリングＭＳの電流は、選択メモリセルＭＴｒ１−１の可変抵抗膜１５の状態に従って、次のように変化する。
選択メモリセルＭＴｒ１−１の可変抵抗膜１５が高抵抗状態にあるならば、プレート線３３から可変抵抗膜１５を通ってワード線１４に向かう電流経路には、電流は殆ど流れず、従って、選択メモリセルＭＴｒ１−１のワード線１４の電圧は上昇せず、選択メモリセルＭＴｒ１−１は導通状態とならない。従って、選択メモリセルＭＴｒ１−１を含むメモリストリングＭＳには電流は流れない。
逆に、選択メモリセルＭＴｒ１−１の可変抵抗膜１５が低抵抗状態にあるならば、プレート線３３から可変抵抗膜１５を通ってワード線１４に向かう電流経路に多くの電流が流れる。これにより、フローティング状態にあるワード線１４の電圧が上昇して選択メモリセルＭＴｒ１−１が導通状態となり、従って、選択メモリセルＭＴｒ１−１を含むメモリストリングＭＳには電流が流れる。
この電流の有無に基づく第２電圧端子３４−１の電位変化をセンスアンプ回路３で検知することにより、選択メモリセルＭＴｒ１−１の保持データを読み出すことができる。

［第２の実施の形態］
図７は、本発明の第２の実施の形態の半導体記憶装置の構成を示す平面図である。また、図８は、図７のＡ−Ａ’断面図である。この第２の実施の形態の半導体装置は、第１の実施の形態の装置の構成に加え、メモリストリングの他端に別の選択トランジスタＳＴｒ２−１、ＳＴｒ２−２を接続している点で、第１の実施の形態と異なっている。セット、リセット、リード動作は、第１の実施の形態と略同様である。この実施の形態によれば、センスアンプ回路３を使用しないセット／リセット動作時において、センスアンプ回路３等の外部回路とメモリストリングとの電気的接続を選択トランジスタＳＴｒ２−１、２−２を用いて切断することができる。このため、外部回路における意図しない電気的擾乱の影響がメモリストリングに及ぶことを防止することができる。この点において、第２の実施の形態は、第１の実施の形態に比べ好適である。

［その他］
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において様々な変更、置換、追加、削除、組合せ、転用等が可能である。

１・・・メモリセルアレイ、 ２・・・電圧制御回路、 ３・・・センスアンプ回路、 ＭＴｒ・・・メモリセル１１・・・半導体基板、 １２・・・ソース／ドレイン拡散層、 １３・・・ゲート絶縁膜、 １４・・・ゲート電極、 １５．・・・可変抵抗膜、 ３１−ｉ・・・第１電圧端子、 ３２・・・選択ゲート線、 ３３・・・プレート線、 ３４−ｉ・・・第２電圧端子。

Claims (5)

1. 半導体基板上に形成されるゲート絶縁膜、前記ゲート絶縁膜上に形成されるゲート電極、及び前記ゲート電極上に形成され抵抗値が変化し得る抵抗変化材料からなる抵抗変化膜を有するメモリトランジスタを備えると共に、複数の前記メモリトランジスタを直列接続してなるメモリストリングを、第１方向を長手方向として複数配列してなるメモリセルアレイと、
   第１方向とは直交する第２方向を長手方向として配列され、前記第２方向に並ぶ複数の前記メモリトランジスタのゲート電極に共通に接続されるワード線と、
   前記ゲート電極と共に前記可変抵抗膜を挟むように配置されるプレート線と、
   複数の前記メモリストリングのそれぞれの第１の端部に所定の電圧を供給するための第１電圧端子と、
   複数の前記メモリストリングのそれぞれの第２の端部に所定の電圧を供給するための第２電圧端子と
   を備えたことを特徴とする半導体記憶装置。
2. 前記第１電圧端子と前記第１の端部との間、又は前記第２電圧端子と前記第２の端部との間に接続され前記メモリストリングを選択する場合に導通する選択トランジスタを更に備えたことを特徴とする請求項１記載の半導体記憶装置。
3. 前記プレート線は、前記選択トランジスタに一端を接続されている請求項２記載の半導体記憶装置。
4. 前記メモリセルへの書き込みを実行する場合において、
   書き込み対象としての前記メモリセルに接続される前記ワード線はフローティング状態とされる一方、その他の前記ワード線は前記プレート線に与えられる電圧との電位差により前記可変抵抗膜の抵抗値が変化させない電圧を与えられることを特徴とする請求項１記載の半導体記憶装置。
5. 前記メモリセルへの書き込みを実行する場合において、
   書き込み対象としての前記メモリセルは、そのソース・ドレイン間に所定の電位差が生じるように前記第１電圧端子及び前記第２電圧端子から電圧を与えられ、
   書き込み対象でない前記メモリセルは、そのソース・ドレイン間に同一の電圧が与えられるよう前記第１電圧端子及び前記第２電圧端子から電圧を与えられる
   ことを特徴とする請求項４記載の半導体記憶装置。

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