WO2010004652A1 - 相変化メモリ、半導体装置及びｒｆｉｄモジュール - Google Patents

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WO2010004652A1
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phase change
change memory
mos transistor
memory
line
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好和 飯田
利広 田中
加藤　章
貴志 山木
由紀子 梅本
次郎 石川
武文 遠藤
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株式会社ルネサステクノロジ
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    • G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver

Definitions

  • the present invention relates to a semiconductor device including a memory for storing information using a change in resistance value.
  • a phase change memory using a phase change element as a memory cell and further, RFID (Radio Frequency Identification) equipped with a phase change memory
  • the present invention relates to a technology effective when applied to a chip.
  • Phase change memory as an integrated circuit utilizes the fact that GeSbTe and other materials (hereinafter referred to as phase change materials) have a significant difference in electrical resistance due to phase change between crystalline and amorphous states (amorphous states). And hold the information.
  • phase change materials GeSbTe and other materials
  • Tx crystallization temperature
  • Tx crystallization temperature
  • Tx crystallization temperature
  • Tx crystallization temperature
  • amorphous states it is rapidly cooled after heating to the melting point or higher.
  • an electric current is passed through the phase change material itself, and Joule heat generated is used.
  • an electric current is passed through the heating element adjacent to the phase change material, and the generated Joule heat is used. Reading is performed by passing a current through the phase change material and discriminating a change in the resistance value depending on the state.
  • a selection element for selectively flowing a current to the specific phase change material is required in order to obtain an array memory, and the selection element is connected in series to the phase change element.
  • a memory cell is configured.
  • the selection element a MOS transistor, a PN junction diode, a bipolar transistor or the like is usually used.
  • phase change memory that stores information according to the two states of the phase change element does not require a high voltage unlike a flash memory.
  • the phase change memory can be operated with a single power supply shared with the control logic, eliminating the need for a booster circuit that requires a large area, greatly reducing the area occupied by the chip, and eliminating the need for a booster circuit. Power consumption can be kept low by reducing power consumption. As a result, the phase change memory has the merit that cost reduction and performance improvement can be realized. In this respect, the phase change memory is suitable for low voltage operation and low power consumption operation.
  • Documents describing the phase change memory include the following documents 1 and 2.
  • the inventor examined the layout of the phase change memory. Since the phase change memory changes the state by passing a current through the element, there is a possibility that the state may change due to disturbance due to noise, reading, or the like. For this reason, in order to ensure reliability, it is necessary to reduce the disturbance to the memory cell, and the reduction of the disturbance was examined from the viewpoint of layout.
  • the resistance of the selected element needs to be a certain value or less in order to flow a current exceeding a certain level necessary for rewriting. Since the operating voltage of built-in elements has been decreasing in recent years, as the need for low-voltage operation increases, it is important to lower the resistance of the selected element in order to pass a current above a certain level even at low voltages. It was. For this reason, for example, in the selection MOS transistor, the resistance can be reduced by increasing the gate width, but there is a problem that the layout area is increased and the manufacturing cost is increased.
  • An object of the present invention is to reduce the chip occupation area of the phase change memory.
  • Another object of the present invention is to realize an array configuration with less disturb in the phase change memory.
  • Still another object of the present invention is to provide an RFID module with low power consumption.
  • the number of gate folds of the selection MOS transistor in series with the phase change element is changed according to the required gate width.
  • an isolation gate constituting an off-state parasitic MOS transistor is used for isolation between adjacent memory cells.
  • the redundancy is increased by making the number of phase change elements per bit plural.
  • phase change memory part is created with a limited wiring layer so that the wiring on the phase change memory can be used for other purposes.
  • an array configuration in which floating of unselected bit lines is eliminated to prevent disturbance.
  • the direction of the gate and wiring is unified in units such as the phase change memory portion and the peripheral circuit, thereby reducing the disturb current and improving the resistance to the memory.
  • the chip occupying area of the phase change memory can be reduced.
  • FIG. 1 is a block diagram illustrating an RFID tag module which is an example of a semiconductor device according to the present invention.
  • FIG. 2 is a characteristic diagram illustrating characteristics of a memory element using a phase change material.
  • FIG. 3 is a plan view of a memory cell adopting a configuration in which the phase change film is connected to the drain side of the selection MOS transistor. 4 is a cross-sectional view taken along line AA in FIG.
  • FIG. 5 is a plan view of a memory cell adopting a configuration in which the phase change film is connected to the source side of the selection MOS transistor. 6 is a cross-sectional view taken along the line BB in FIG. FIG.
  • FIG. 7 is a plan view of a memory array employing a memory structure in which one selection MOS transistor gate is passed per bit.
  • FIG. 8 is a plan view of a memory array employing a memory structure in which two selection MOS transistors are provided per bit and the gate width is half that of FIG.
  • FIG. 9 is a plan view of a memory array that employs a memory structure in which three selection MOS transistors have one gate per bit and the gate width is 1/3 of FIG.
  • FIG. 10 is a plan view of a memory array adopting a memory structure in which four selection MOS transistors have one gate per bit and the gate width is 1 ⁇ 4 that of FIG.
  • FIG. 11 is a plan view of a memory cell that employs an isolation gate instead of STI isolation.
  • FIG. 12 is a cross-sectional view taken along the line CC of FIG.
  • FIG. 13 is a plan view of a memory cell using a diode CTD as a selection element.
  • 14 is a cross-sectional view taken along the line DD in FIG.
  • FIG. 15 is a plan view of a memory cell using a diode CTD as a selection element and employing a separation gate.
  • 16 is a cross-sectional view taken along the line EE of FIG.
  • FIG. 17 is a plan view of a memory cell having a structure in which the phase change film 20 is not separated for each memory cell.
  • FIG. 18 is a plan view of a memory cell that shares the phase change film 20 with adjacent memory cells.
  • FIG. 18 is a plan view of a memory cell that shares the phase change film 20 with adjacent memory cells.
  • FIG. 19 is a cross-sectional view of a memory cell in which the phase change film is disposed between the first-layer metal wiring M1 and the second-layer metal wiring M2.
  • FIG. 20A is an explanatory diagram for calculating which area is smaller in the case of FIG. 7 and
  • FIG. 20B is an explanatory diagram showing the relationship between the gate width and the chip area in the memory cell structure with one gate in FIG. 7 and the memory cell structure with two gates in FIG.
  • FIG. 21 is an explanatory diagram showing the relationship between the number of word lines and the number of bit lines in the memory array with respect to the number of I / Os, N (natural number), and the total number of bits.
  • FIG. 20A is an explanatory diagram for calculating which area is smaller in the case of FIG. 7
  • FIG. 20B is an explanatory diagram showing the relationship between the gate width and the chip area in the memory cell structure with one gate in FIG. 7 and the memory cell structure with two gates in FIG.
  • FIG. 21 is an explanatory diagram showing
  • FIG. 24 is a circuit diagram illustrating the structure of a memory array in which phase change elements are coupled to the bit line BL side.
  • FIG. 25 is a circuit diagram illustrating the structure of a memory array in which phase change elements are coupled to the source line side.
  • FIG. 26 is a circuit diagram showing that the bit line deselected by the Y gate is brought into a floating state.
  • 27 is a circuit diagram illustrating a memory array in which the unselected bit line is connected to Vss to eliminate the floating state.
  • FIG. 28 is a circuit diagram illustrating a memory array having a structure in which a diode is a selection element and a phase change element is coupled to a word line.
  • FIG. 29 is a circuit diagram illustrating a memory array having a structure in which a cathode of a diode is coupled to a word line.
  • FIG. 30 is a circuit diagram illustrating the configuration of a memory array in which the direction of the diode is changed with respect to FIG.
  • FIG. 31 is a circuit diagram illustrating the configuration of a memory array in which the direction of the diode is changed with respect to FIG. FIG.
  • FIG. 32 is a circuit diagram illustrating a configuration of a memory array in which the bit line has a two bit line pair structure and the selection MOS transistor is connected to each bit via another phase change element to make the phase change element redundant. is there.
  • FIG. 33 is a plan view illustrating the layout structure of the memory cell of FIG.
  • FIG. 34 is an explanatory diagram assuming a state in which a defect is generated at locations 1 and 2 when the bit lines of group A and the bit lines of group B of FIG. 32 are alternately arranged one by one.
  • FIG. 35 is an explanatory diagram assuming a state in which a defect is generated at locations 1 and 2 when the group A bit lines and the group B bit lines in FIG. 32 are alternately arranged as one set.
  • FIG. 33 is a plan view illustrating the layout structure of the memory cell of FIG.
  • FIG. 34 is an explanatory diagram assuming a state in which a defect is generated at locations 1 and 2 when the bit lines of group A and the bit lines of group B of FIG
  • FIG. 36 is a circuit diagram illustrating a configuration of a memory array in which two phase change elements are arranged in parallel on the source side of the selection MOS transistor to make the phase change elements redundant.
  • FIG. 37 is a circuit diagram illustrating another configuration of the memory array in which two phase change elements are arranged in parallel on the source side of the selection MOS transistor to make the phase change elements redundant.
  • FIG. 38 is a flowchart schematically showing a test procedure of the memory portion before the phase change element is made redundant.
  • FIG. 39 is a flowchart schematically showing a test procedure for a memory portion in which phase change elements are made redundant.
  • FIG. 5 is a plan view showing a layout example of a phase change memory in which wiring necessary for operation is limited to a second-layer metal wiring M2.
  • 41 is a cross-sectional view taken along the line FF of FIG. 42 is a cross-sectional view taken along the line GG in FIG.
  • FIG. 43 shows a state in which the wiring layer used in the memory array is limited as shown in FIG. 40 so that the wiring higher than the third-layer metal wiring M3 on the memory array can be used as a wiring path for other circuits.
  • FIG. 44 is a plan view showing a state in which a MIM capacitor is formed using metal wiring above M2.
  • FIG. 45 is a cross section of the MIM capacitor.
  • FIG. 46 is a plan view illustrating a state where the gate directions of the selection MOS transistor of the phase change memory and the transistors of the peripheral circuit are aligned.
  • FIG. 47 is a plan view illustrating a state in which the gate directions of the same kind of MOS transistors are aligned in a plurality of regions of the phase change memory.
  • FIG. 48 is a plan view illustrating a case where the shapes of the diffusion layer, the polysilicon wiring, the metal wiring, and the like are rectangular.
  • FIG. 49 is a plan view illustrating a case where the width around the VIA is increased with respect to FIG.
  • FIG. 50 is an explanatory diagram showing a specific example in which the chip occupation area can be reduced when a structure in which the number of gate folds of the selection MOS transistor is changed according to the required gate width is adopted.
  • RFID module 1 RFID module 2 RFID chip (semiconductor device) DESCRIPTION OF SYMBOLS 3 Antenna 4 Transmission / reception part 5 Rectification part 6 Logic part 7 Phase change memory Vdd Power supply voltage PCR Phase change element CT Selection transistor CTD Diode 11 Memory cell BL Bit line WL Word line SA Sense amplifier BLSW Rewriting circuit 20 Phase change film 21 Sea surface film 22 Upper electrode 24 Upper contact 25 Lower contact 26 Gate 27 Diffusion layer 29 Contact to M1 30 Separation gate
  • phase change memory (7) a selection MOS transistor (CT) is connected in series to a phase change element (PCR), and a bit line (BL) is connected to one of the series ends.
  • a plurality of phase change memory cells (11) having a source line (SL) connected to the other series end and a word line (WL) connected to the gate wiring (26) of the selection MOS transistor are provided.
  • the selection MOS transistor has a required gate width of a plurality of gate wirings disposed in the unit region above the semiconductor region where the source and drain are formed. In short, the number of gate folding of the selection MOS transistor is changed according to the required gate width.
  • the adjacent source and drain in the MOS transistor element (CT_U) for each gate wiring can be led out toward the bit line (or source line) and the phase change element through the common via.
  • the dimension of the gate wiring in the parallel direction can be reduced by the amount of common use (contact) (FIG. 50C with respect to FIG. 50B).
  • the phase change memory cell has an even number of gate wirings (FIGS. 8 and 10).
  • One first electrode region shared with a unit region of an adjacent memory cell and used as a source or a drain is connected to an upper metal wiring through a via.
  • the other second electrode region which is a source or a drain is connected to the phase change element through a via (25).
  • the common terminal (29) connected to the common bit line or source line with the adjacent memory cell can be provided on both sides of the unit area of the memory cell, and the area for separation between the adjacent memory cells can be obtained. This also contributes to the reduction of the chip occupation area.
  • the arrangement of vias connecting the other second electrode region, which is a source or a drain, to the phase change element is arranged near the center with respect to the gate width direction of the semiconductor region. It is assumed to be a place. Compared with the case of connecting at a plurality of places, it becomes possible to obtain Joule heat required for phase change with a small current, which can contribute to low current or constant voltage operation.
  • the first electrode region is connected to a bit line, and the second electrode region is connected to a source line via a phase change element (FIGS. 5 and 6).
  • the first electrode region is connected to a source line, and the second electrode region is connected to a bit line via a phase change element (FIGS. 3 and 4).
  • an electrode region connected to a phase change element through a via and serving as a source or drain is a parasitic MOS transistor in an off state between adjacent unit regions of memory cells. It isolate
  • the phase change element includes a plane of a phase change film common to a plurality of phase change memory cells and an electrode unique to each phase change memory cell and sandwiches the phase change film. It consists of an electrode (FIG. 17, FIG. 18). Since the phase change film can be regarded as an insulator, the memory cell can be formed without requiring fine patterning of the phase change film for each memory cell.
  • Word disturb countermeasure array In the phase change memory according to item 1, a memory cell having the same number of bit lines as the number of parallel data input / output bits with the outside and sharing the selected word line performs a parallel read operation. (FIG. 22). All of the bit lines connected to the selected word line become the read operation selection target bit lines, and no floating unselected bit lines are generated, thereby suppressing word disturb.
  • ⁇ Word disturb countermeasure Y gate In the phase change memory according to item 1, a selection switch (18_P) for selecting the bit line and connecting to the amplifier (16) in a read operation, and a switch complementary to the selection switch A discharge switch (18_N) for connecting the controlled and unselected bit line to the source line potential. A non-selected bit line in a floating state is not generated, and thereby word disturb can be suppressed.
  • the memory cell includes two phase change elements having one end commonly connected to a selection MOS transistor, One of the two phase change elements is connected to the first local bit line, and the other of the two phase change elements is connected to the second local bit line, and selectively selects the first local bit line or the second local bit line.
  • a selection switch connected to the global bit line (FIG. 32). The failure of one phase change element can be remedied by the other phase change element.
  • the first local bit lines and the second local bit lines are alternately arranged in pairs in a memory array in which a plurality of the phase change memory cells are arranged. (FIG. 35).
  • a defect occurs in a range that spreads to two wirings, there is a possibility that the defect is limited to either the first local bit line or the second local bit line.
  • the memory cell has two phase change elements having one end commonly connected to a selection MOS transistor, One of the two phase change elements is connected to the first local source line, and the other of the two phase change elements is connected to the second local source line, and selectively selects the first local source line or the second local source line. And a selection switch connected to the global source line (FIGS. 36 and 37). The failure of one phase change element can be remedied by the other phase change element.
  • the first local source lines and the second local source lines in the memory array in which the plurality of phase change memory cells are arranged are alternately arranged in pairs. .
  • the defect occurs in a range that affects two wirings, there is a possibility that the defect is limited to one of the first local source line and the second local source line.
  • a semiconductor device includes the phase change memory according to item 1 and a logic unit (6) for controlling access to the phase change memory.
  • the phase change memory can operate with the same power supply as the logic unit.
  • the semiconductor device further rectifies an input from the antenna, and a transmission / reception unit (4) connected to the logic unit (6) by performing a proximity non-contact signal via the antenna (3).
  • a transmission / reception unit (4) connected to the logic unit (6) by performing a proximity non-contact signal via the antenna (3).
  • an RFID chip (2) having a rectifying unit (5) for generating a power supply voltage, and the power supply voltage generated by the rectifying unit is supplied as operating power for the memory, logic unit, and transmitting / receiving unit Composed.
  • a phase change memory can stably operate in an RFID chip that requires low voltage and constant power consumption.
  • the RFID module (1) includes the semiconductor device according to Item 15 and an antenna connected thereto.
  • a diode is connected in series to a phase change element, a bit line is connected to one series end, and a word line is connected to the other series end.
  • the diode is formed by a pn junction between a first conductivity type semiconductor region and a second conductivity type semiconductor region stacked above the first conductivity type semiconductor region, and the first conductivity type semiconductor region is between the unit regions of adjacent diodes.
  • the isolation gate that forms an off-state parasitic MOS transistor.
  • the chip occupation area can be reduced in that both the selection element is a diode and the element is separated by the separation gate.
  • a selection MOS transistor is connected in series to a phase change element, a bit line is connected to one series end, and a source line is connected to the other series end.
  • a phase change memory having a plurality of phase change memory cells each having a word line connected to a gate line of the selection MOS transistor;
  • a selection MOS transistor is connected in series to a phase change element, a bit line is connected to one series end, and a source line is connected to the other series end.
  • a phase change memory having a plurality of phase change memory cells each having a word line connected to a gate wiring of the selection MOS transistor.
  • a selection switch that selects the bit line in a read operation and connects it to an amplifier, and a discharge switch that is switch-controlled complementarily to the selection switch and connects a read unselected bit line to a source line potential.
  • a non-selected bit line in a floating state is not generated, and thereby word disturb can be suppressed.
  • a phase change memory has a selection MOS transistor connected in series to a phase change element, a bit line connected to one serial end, And a plurality of phase change memory cells each having a word line connected to a gate line of the selection MOS transistor.
  • the memory cell has two phase change elements whose one ends are commonly connected to the selection MOS transistor, and one of the two phase change elements is connected to the first local bit line, and the other of the two phase change elements. Are connected to the second local bit line.
  • a selection switch for selectively connecting the first local bit line or the second local bit line to the global bit line; The failure of one phase change element can be remedied by the other phase change element.
  • the first local bit lines and the second local bit lines in the memory array in which the plurality of phase change memory cells are arranged are alternately arranged in pairs. .
  • the defect is limited to either the first local bit line or the second local bit line.
  • a phase change memory has a selection MOS transistor connected in series to a phase change element, a bit line connected to one series end, And a plurality of phase change memory cells each having a word line connected to a gate line of the selection MOS transistor.
  • the memory cell has two phase change elements, one end of which is commonly connected to the selection MOS transistor, and one of the two phase change elements is connected to the first local source line, and the other of the two phase change elements. Are connected to the second local source line.
  • a selection switch for selectively connecting the first local source line or the second local source line to the global source line; The failure of one phase change element can be remedied by the other phase change element.
  • the first local source lines and the second local source lines in the memory array in which the plurality of phase change memory cells are arranged are alternately arranged in pairs. .
  • the defect occurs in a range that affects two wirings, there is a possibility that the defect is limited to one of the first local source line and the second local source line.
  • FIG. 1 illustrates an RFID (Radio Frequency Identification) tag module as an example of a semiconductor device according to the present invention.
  • the RFID tag module (RFID MDL) 1 shown in FIG. 1 includes a FRID chip (RFID CIP) 2 and an antenna (ANTN) 3, and reads and writes codes and identification data by near field communication (NFC). It is configured as a wireless tag that can be loaded, and is applied to various uses such as distribution management and traceability.
  • the RFID chip 2 includes a transmission / reception unit 4, a rectifier circuit 5, a control logic 6, and a phase change memory (PRAM) 7.
  • the rectifier circuit 5 rectifies the AC signal received by the antenna 3 and generates a power supply voltage Vdd by making the voltage constant with a regulator.
  • the transmission / reception unit 4 connected to the antenna 3 transmits and receives radio waves in a predetermined frequency band and generates a clock signal from the reception signal of the antenna 3.
  • the control logic 6 controls the operation according to the received command in synchronization with the generated clock signal. That is, operation control of the transmission / reception unit 4 and access control of the phase change memory 7 are performed.
  • the phase change memory 7 holds ID data and other data in a rewritable manner.
  • the phase change memory 7 that can operate at a low voltage and consumes less power is employed as the nonvolatile memory.
  • the phase change memory stores information using the state change of the phase change material that can vary in resistance value according to the stored information, and detects the resistance difference based on the information to discriminate the information.
  • a booster circuit is required, and the area and current consumption increase.
  • phase change memory 7 can be operated with a single power source shared with the control logic circuit 6, a booster circuit that requires a large chip occupation area is not required, and the area is greatly reduced and the power consumption is kept low. (The amount of power consumed by the booster circuit and the amount of power reduced by the same power supply as the control logic), and the effects of cost reduction and performance improvement are achieved.
  • FIG. 1 shows a schematic configuration of the phase change memory 7.
  • the memory array (MARY) 10 includes word lines WL0 to WLn, bit lines BL0 to BLk, and a plurality of memory cells 11 (M00 to Mnk) arranged at each intersection of the word lines and the bit lines. The details of various configurations of the memory cell 11 will be described later.
  • a configuration using a selection transistor CT as a selection element and a storage element PCR as a phase change element using a phase change material is shown.
  • the memory cell 11 is configured by connecting a selection transistor CT and a storage element PCR in series from the bit line to the power supply line of the ground voltage Vss.
  • the connection order of the selection transistor CT and the storage element PCR may be reversed.
  • the storage element PCR is made of, for example, a phase change material (or chalcogenide material) such as Ge—Sb—Te system or Ag—In—Sb—Te system containing at least antimony (Sb) and tellurium (Te) as a material for the recording layer. It is used as.
  • the storage element using the phase change material when storing storage information “0” in this storage element, the storage element using the phase change material is rapidly cooled after the storage element is heated to the melting point Ta or higher of the phase change material.
  • a reset pulse is caused to flow from the bit line to the memory cell.
  • the phase change material becomes a high-resistance amorphous state (reset state).
  • the memory element when the memory information '1' is written, the memory element is kept in a temperature region lower than the melting point and higher than the crystallization temperature Tx equal to or higher than the glass transition point.
  • a set pulse is passed from the bit line to the memory cell.
  • the phase change material becomes a low resistance polycrystalline state (set state).
  • the time t2 required for crystallization varies depending on the composition of the phase change material, but is, for example, 1 ⁇ s.
  • the temperature of the element shown in the figure depends on Joule heat generated by the memory element itself and thermal diffusion to the surroundings.
  • the amorphous state is associated with the storage information '0' and the crystal state is associated with the storage information '1'.
  • the amorphous state is associated with the storage information '1'
  • the crystal state is associated with the storage information '0'. You may make it correspond.
  • an address line ADRL, a data line DATL, and a control signal line CNTL are connected to a phase change memory 7 with a control logic 6.
  • a read permission signal / RE, a rewrite permission signal / WE, a reset signal / RES, and the like are transmitted to the control signal line CNTL.
  • Address information is supplied to the address line ADRL.
  • Data information is transmitted to the data signal line DATL.
  • Address information supplied to the address line ADRL is held in an address buffer (ADB) 13.
  • the X address information selectively drives the word lines WL0,..., WLn via the word line decoder (XDEC) 14 and the word line driver (WLD) 15.
  • the bit lines BL0 to BLk of the memory cell are connected to a sense amplifier (SA) 16, and the sense amplifier 16 amplifies the bit line information. For example, when the information held in the memory cell 11 is binary, Whether the information stored in the memory cell is “0” or “1” is determined.
  • the output of the sense amplifier 16 is supplied to a data buffer (DTB) 19 via a Y gate (YSW) 18.
  • the data buffer 19 holds a read result, outputs read data to the data line DATL, and receives and holds write information from the data line DTL.
  • Write information held in the data buffer 19 is written in the memory cell of the bit line selected by the Y gate 18, and a rewrite circuit (BLSW) 21 supplies a write current for writing.
  • BLSW rewrite circuit
  • Y address information is decoded by a Y gate decoder (YDEC) 22, and the bit line selection operation by the Y gate 18 is controlled by the decoded signal.
  • Y gate 18 is disposed between the sense amplifier 16 and the data buffer 19 in FIG. 1, it may be disposed between the bit line and the sense amplifier.
  • Rewrite of the stored information is performed by controlling the bit line by the rewrite circuit 21, but if the control of the word line is also necessary, a rewrite control circuit is also arranged on the word driver side.
  • a memory control circuit (MCONT) 23 connected to the control signal line CNTL performs overall control of the phase change memory 7.
  • FIG. 3 illustrates a plan view of the memory cell including the phase change film
  • FIG. 4 is a cross-sectional view taken along line AA in FIG.
  • FIG. 3 illustrates a pair of adjacent memory cells 11 sharing a source.
  • a unit cell region surrounded by a broken line constitutes one memory cell 11.
  • the phase change memory includes a phase change element PCR having a structure in which a compound of Ge, Sb, and Te, for example, a compound of Ge, Sb, and Te is sandwiched between an interface film 21 and an upper electrode 22 to retain information depending on the level of resistance value.
  • the upper electrode 22 is connected to, for example, the bit line BL formed in the metal wiring layer M1 through the upper contact 24, and is connected to the drain of the selection MOS transistor CT through the lower contact 25 with the interface film 21 interposed therebetween. Yes.
  • the gate 26 made of, for example, polysilicon of the selection MOS transistor CT is connected to the word line WL, and the source and well terminals are connected to the ground potential Vss (0 V).
  • the diffusion layer 27 is formed on the main surface of the semiconductor substrate and is separated from the surrounding diffusion layers by a shallow trench isolation (STI) structure.
  • STI shallow trench isolation
  • the lower contact 25 one in the diffusion layer of the selection MOS transistor CT, near the center in the extending direction of the gate 26, for example, near the center in the lateral direction (gate width direction) of the diffusion layer 27 in FIG. So that the center of the lower contact comes to a position in the range of 20% to 80%, and more effectively, the center of the lower contact comes to a position in the range of 40% to 60% closer to the center of the length. As a best practice, the lower contact should be centered at the center of the length.
  • the memory cell 11 may be configured to connect the phase change film 20 to the source side of the selection MOS transistor CT as illustrated in the plan view of FIG. 6 shows a cross-sectional view taken along the line BB of FIG.
  • the phase change film 20 in FIG. 3 is connected to the drain side of the selection MOS transistor CT
  • the center of the lower contact 25 is more effectively positioned in the vicinity of the center of the lateral length of the diffusion layer 27 in FIG.
  • the memory array 10 of the phase change memory 7 can be formed in such a shape that one gate 26 of the selection MOS transistor CT is passed per bit.
  • FIG. 8 it is possible to pass two gates 26 of the selection MOS transistor CT per bit and make the gate width 1 ⁇ 2.
  • the smaller one of FIGS. 7 and 8 is used.
  • one or two selection MOS transistors CT per one memory cell 11 have been described with the gate 26, but three, four, etc. are used, and the gate width is 1/3, 1/4, etc., respectively. It is good.
  • FIG. 9 shows an example in which three gates 26 are passed through one memory cell 11, and FIG.
  • FIGS. 7 to 10 show an example in which four gates 26 are passed through one memory cell 11. 8 to 10, in the portion where the memory cell 11 is adjacent to the M1 through the contact, the contact 29 to the M1 becomes a potential common terminal with the adjacent memory cell, so that an isolation region is formed in that portion. Is not required.
  • FIGS. 7 to 10 the fact that the chip occupation area can be reduced when a structure in which the gate folding number of the selection MOS transistor is changed according to the required gate width can be further described in detail. .
  • the number of gate wirings is an odd number, for example, three will be described.
  • 50A shows a case where one gate wiring is used in the unit cell region, and FIG.
  • FIG. 50C shows a case where vias are shared with three gate wirings and a diffusion layer width of 1/3. A minimum layout is shown, and (B) shows a layout when three gate wirings are used and the width of the diffusion layer is 1/3 and no via is shared.
  • (B) has a layout in which the unit area of (A) is divided into three parts and the upper contacts 25 that are required to be arranged vertically are additionally arranged. The chip occupation area is not reduced at all.
  • an upper contact 25 is adjacent to a MOS transistor element for each gate wiring or a contact 29 to M1 is adjacent, but the adjacent contacts are common as shown in (C). It can be derived toward the bit line BL (or source line SL) and the phase change element PCR.
  • the dimension of the gate wiring 26 in the parallel direction can be reduced by the amount of the common contact as shown in FIG.
  • a common terminal connected to a common bit line BL or source line SL between adjacent memory cells. 29 can be provided on both sides of the unit area of the memory cell, and an area for separation between adjacent memory cells becomes unnecessary, which also contributes to reduction of the chip occupation area.
  • an isolation gate can be used for element isolation in the word line direction instead of the above STI isolation.
  • a voltage such as 0 V is applied to the isolation gate 30 provided in parallel with the gate 26 of the selection MOS transistor CT so that the parasitic MOS transistor formed in the isolation gate portion becomes non-conductive.
  • the drain-side diffusion layer 27 can be electrically isolated from adjacent memory cells.
  • FIG. 12 shows a cross section taken along the line CC of FIG.
  • a diode CTD may be used as a selection element, and the device structure of the memory cell 11 in that case is shown in the plan view of FIG. FIG. 14 is a sectional view taken along the line DD in FIG.
  • the diode CTD is connected in series between the word WL line and the bit line BL.
  • the bit line BL is configured by word shunting from the diffusion layer 31 to the M2 wiring layer
  • the word line WL is configured by word shunting.
  • the diode CTD is the bit line side p + semiconductor region (diffusion layer), constituted by PN connection between n + semiconductor region of the diffusion layer 31 side (diffusion layer).
  • the selected word line is driven to the ground voltage Vss.
  • the connection form of the diode CTD between the bit line and the word line may be forward or reverse. Accordingly, the word line and bit line selection drive format and precharge method are determined.
  • the isolation gate 32 can be used to electrically isolate the diffusion layer 31 constituting the word line WL from the adjacent memory cell.
  • the isolation gate 32 is made of polysilicon like the MOS transistor gate.
  • FIG. 16 shows a cross section taken along line EE of FIG.
  • the phase change film 20 is separated for each memory cell, but a structure in which the phase change film 20 is not separated for each memory cell can be applied to the structures of FIGS.
  • a structure in which the phase change film 20 is not separated for each memory cell can be applied to the structures of FIGS.
  • the patterning of the phase change film 20 is not necessary.
  • FIG. 18 it can be shared with adjacent memory cells.
  • the present invention can be similarly applied to an upper wiring structure portion, for example, between the second-layer metal wiring M2 and the third-layer metal wiring M3. The more the phase change film is in the upper layer (closer to the surface), the less the cumulative effect of heat from the manufacturing process.
  • the phase change film 20 functions as a resistance element. For this reason, as shown in FIG. 3, when the phase change film 20 is connected to the drain side of the selection MOS transistor CT, it is possible to suppress the characteristic variation caused by the increase in the threshold voltage of the selection MOS transistor CT due to the substrate effect. Therefore, it is possible to flow a current for reading and rewriting stably. As shown in FIG. 5, when connected to the source side, the source voltage of the selection MOS transistor CT becomes higher than the substrate voltage due to a potential drop in the portion of the phase change film 20 when a current is passed.
  • the phase change film 20 has a high resistance and a low resistance at the time of reading. In this case, the current change can be increased.
  • a current hardly flows to the selection MOS transistor CT due to the substrate effect. Therefore, care must be taken so that a sufficient current for rewriting does not flow.
  • the lower contact 25 is disposed in the diffusion layer 27 of the selection MOS transistor CT in the vicinity of the center in the extending direction of the gate 26. This is to minimize the value of the parasitic resistance of the diffusion layer 27 that enters in series. In the case of being arranged in the center, the value of the parasitic resistance of the diffusion layer 27 is minimized, and the value of the parasitic resistance increases as the position becomes farther from the center. Since the voltage applied to the phase change film increases as the value of the parasitic resistance of the diffusion layer 27 in series with the phase change film 20 becomes smaller, the voltage operation is reduced and the power consumption is reduced. Further, since the voltage drop at the selection MOS transistor CT is reduced, the gate width W of the selection MOS transistor CT can be reduced. For this reason, the area is also reduced.
  • the lower contact 25 moves away from the diffusion layer 27 as the lower contact 25 is closer to the center in the direction in which the gate 16 extends.
  • the mask misalignment amount is increased.
  • the margin for mask displacement increases as the lower contact 25 is closer to the center of the diffusion layer 27.
  • the area is determined by the product of X and Y, there is an optimal cell shape depending on W.
  • FIG. 20B the gate width W of the selection MOS transistor CT of the memory cell 11 is about 1.08 ⁇ m or more, the shape of FIG. 8 has a smaller area, and if it is less than about 1.08 ⁇ m, the shape of FIG. Low area.
  • the lower contact 25 is arranged near the center in the direction of the gate 26 of the selection MOS transistor CT, so that the parasitic resistance value of the diffusion layer from the lower contact 25 to the active region under the gate 26 is increased. Can be reduced. For this reason, as described above, it is effective for low voltage operation, low power consumption, and small area.
  • the gate width of the selection MOS transistor CT is halved compared to the shape of FIG. 7, so that the parasitic resistance of the diffusion layer from the lower contact 25 to the active region under the gate 26 is reduced. The value is also halved. Therefore, this decrease in resistance value is also effective for lower voltage operation, lower power consumption, and smaller area.
  • the two gates 26 are selected together, and a current of twice is supplied, and the temperature of the phase change film 20 is rapidly increased.
  • a current of twice is supplied, and the temperature of the phase change film 20 is rapidly increased.
  • one gate 26 is not selected and the current is reduced.
  • the phase change film is kept at a temperature equal to or higher than the crystallization temperature, and a set operation (an operation for crystallizing the phase change film to lower the resistance value) is performed.
  • the time required for the set operation is shortened as compared with the set operation when one gate 26 is not selected from the beginning and the other gate 26 is selected.
  • current may flow too much and the phase change film may reach the melting temperature or higher.
  • the isolation gate 30 shown in FIG. 11 and the like is the distance of about the gate length used in the standard logic gate of the MOS transistor to separate adjacent diffusion layers. I only need it. In general, when the diffusion layer is separated by STI or the like, a distance more than twice the above gate length is required. Therefore, if the diffusion layer 27 is separated by the separation gate 30, the memory cell size is reduced and the chip area can be reduced. Since the phase change memory requires only a voltage of about 1.5 V, which is the same as the standard logic, for rewriting, only a voltage of about 1.5 V can enter the diffusion layer. For this reason, the isolation gate 30 may have the same structure as the standard logic, like the selection MOS transistor CT. Similarly to the selection MOS transistor, the gate length of the isolation gate 30 may be the minimum gate length, so that the isolation region of the diffusion layer can be minimized.
  • the distance necessary for the isolation region of the diffusion layer 27 is shortened as in the case of the selection MOS transistor CT, so that the chip area can be reduced.
  • the area can be reduced as compared with the case where the MOS transistor CT is used as a selection element. This is because the area of the diode that can be formed by one diffusion layer having the minimum area can be smaller than that of the MOS transistor that needs to form the drain, source, and gate regions.
  • the PN junction diode is used as the selection element, the voltage of 0.7 to 0.8V is required for silicon (Si) because the PN junction of the diode is sufficiently turned on. It is necessary to apply the total voltage required for rewriting the phase change film according to 20. For this reason, there are certain limits to lowering voltage and lowering power consumption.
  • This limit value can be lowered by lowering the voltage required to turn on the diode CTD, such as by using a Schottky barrier diode.
  • the diode CTD is used as a selection element as shown in FIG. 13, the effect of reducing the number of the lower contacts 25 and the effect of disposing it near the center of the diffusion layer 27 are the same as those of the selection MOS transistor CT. It is.
  • the phase change film 20 has a high resistance value immediately after manufacture, and may be regarded as an insulator. In that case, as shown in FIG. 17, a structure in which one phase change film 20 is shared in the memory array, or as shown in FIG. 18, one phase change film 20 is shared by adjacent memory cells. A structure is also possible. In these cases, the resistance value of only a partial region of the phase change film 20 between the lower contact 25 and the upper electrode 22 of each memory cell changes, and the other portions remain almost insulators. Even if the change film 20 is shared, it operates as a memory.
  • the optimization of the number of selection MOS transistors CT per memory cell, the reduction in area by using the isolation gate 30, and the like are similarly achieved.
  • the size of the memory cell is determined not by the size of the selection MOS transistor but by the size of the phase change film 20, for example, by forming the phase change film 20 vertically or obliquely, not parallel to the substrate, The projected area of the phase change film on the substrate can be reduced. For this reason, by forming the phase change film 20 perpendicularly or obliquely to the substrate, by excluding the area of the phase change film 20 from the determining factor of the size of the memory cell, the selection MOS per one memory cell described above. Effects such as optimization of the number of gates of the transistor CT and reduction in area due to the use of a separation gate can be obtained.
  • the phase change memory 7 is a non-volatile memory that operates with low voltage and low consumption.
  • An RFID chip is a wireless tag that can read and write codes and identification data without contact. It is expected to be used for various applications such as distribution management and traceability. There is a strong demand for low prices because it does not increase the value of the product itself.
  • the RFID chip receives the radio wave and generates operating power for the IC. For this reason, the power supply is limited, and the power consumption of the IC is required to be as small as possible.
  • the control logic 6 controls the operation according to the received command.
  • the nonvolatile memory stores data written and read by the user. When an EEPROM is used for the nonvolatile memory, a booster circuit is required, and the area and current consumption increase.
  • phase change memory 7 can be operated with a single power source shared with the control logic 6, applying the phase change memory to the nonvolatile memory 7 eliminates the need for a booster circuit and reduces the area and power consumption. This reduces the cost and performance of RFID chips and RFID modules.
  • N 1
  • the number of bit lines the number of I / Os
  • the configuration is as shown in FIG.
  • the total number of bits is 2560 bits and the number of I / Os is 16 bits.
  • the number of bit lines is 16.
  • N the number of total bits divided by the number of I / Os
  • the number of word lines becomes 1, and the configuration is as shown in FIG.
  • the total number of bits is 2560 bits and the number of I / Os is 16 bits.
  • the number of word lines is 1
  • the number of bit lines is 2560, which is the same as the total number of bits.
  • the phase change memory 7 changes the state of the phase change film 20 by flowing an electric current, corresponds to information 0 and 1, and holds information. Therefore, when a certain amount of current flows through the phase change film 20, the state of the phase change film 20 changes and the stored information may be lost. For this reason, except during rewriting, reducing the current flowing through the phase change film 20 as much as possible leads to an improvement in the reliability of the phase change memory.
  • FIG. 24 illustrates the structure of the memory array 10 in which phase change elements are coupled to the bit line BL side. This figure shows the state of the memory array when the word line WL and the bit line BL are selected, unselected, and when the bit line BL is in a floating state.
  • phase change elements (R00 to R12) 20 are indicated by resistance symbols. A current continues to flow through R00 of the selected phase change element on the selected word line WL0 side.
  • the common source line SL is 0V
  • the floating bit line BL1 becomes higher than 0V due to coupling or the like, a current for discharging BL1 first flows in the phase change element R01 on the selected word line WL0 side.
  • a current for charging the diffusion layer on the drain side of BL0 to M10 to 1.5 V first flows, and stops flowing when the charging is finished.
  • the current for charging the diffusion layer on the drain side of M11 flows from R1 to the non-selected word line WL1 side.
  • the voltage of BL1 changes, a current for charging or discharging the diffusion layer on the drain side of M11 flows until the voltage of the diffusion layer on the drain side of M11 matches the voltage of BL1.
  • BL1 is 0V, no current flows. No current flows through R12 on the unselected word line WL1 side from either the BL2 side or the SL side.
  • FIG. 25 shows the structure of the memory array 10 in which the phase change elements are coupled to the source line side.
  • This figure shows the state of the memory array when the word line WL and the bit line BL are selected, unselected, and when the bit line BL is in a floating state.
  • Current continues to flow through R00 of the selected cell on the selected word line WL0 side.
  • the common source line SL is 0V
  • the current that discharges BL1 flows to R01 on the selected word line WL0 side when BL1 in the floating state becomes higher than 0V due to coupling or the like.
  • the process ends and the potential of BL1 drops to 0V the current stops flowing.
  • the bit line BL1 is 0V, no current flows.
  • the common source line SL floats by 0.1 V due to the current flowing through the selected cell, for example, when R1 is at a potential higher than 0.1 V due to coupling or the like, the current that discharges BL1 is initially in R01. Although current flows, the current stops flowing when BL1 discharge ends and the potential of BL1 drops to 0.1V.
  • BL1 is a voltage lower than 0.1V
  • initially a current for charging BL1 flows, but when BL1 is charged and the potential of BL1 rises to 0.1V, the current stops flowing.
  • the SL voltage changes a current for charging or discharging BL1 flows until the BL1 voltage matches the SL voltage.
  • R02 on the selected word line does not flow current from the BL2 side, but when the common source line SL floats, for example, by 0.1 V due to the current flowing through the selected memory cell, this voltage causes the BL2 side to rise from the source line SL side. A small current flows through.
  • the current does not flow from the bit line BL side to R10, R11, R12 on the unselected word line WL1 side.
  • the common source line SL floats, for example, by 0.1V due to the current flowing through the selected memory cell, this voltage causes a current to charge the diffusion layer on the source side of M10, M11, and M12 to 0.1V. When it finishes, it stops flowing.
  • the SL voltage changes, a current that charges or discharges the diffusion layer on the source side of M10, M11, M12 flows until the voltage of the diffusion layer on the source side of M10, M11, M12 matches the SL voltage .
  • the structure of FIG. 25 does not flow current due to charging / discharging of the bit line to the phase change element PCR connected to the unselected word line WL1. In terms, it is excellent.
  • the phase change element PCR is attached as a resistance component to the source side of the selection MOS transistor CT. Therefore, the selection MOS is affected by the potential drop due to the phase change element PCR.
  • the voltage on the source side of the transistor CT rises with respect to the well voltage, and the selection MOS transistor CT is back biased. For this reason, in order for the threshold voltage of the selection MOS transistor to rise and the same current to flow, it is necessary to increase the gate width of the selection MOS transistor CT and increase the area of the memory cell compared to the configuration of FIG. To do.
  • the total number of bits is 2560 bits and the number of I / Os is 16 bits.
  • the number of word lines is 16 bits.
  • the number of bit lines is the same as the number of I / O bits, and the configuration as shown in FIG. 22 eliminates unselected bit lines at the time of reading. That is, since the cells in the state of R01 or R02 in FIG. 24 or FIG. 25 are eliminated, unnecessary current does not flow through the phase change film, and reliability degradation due to word disturb is improved.
  • the bit line directly enters the sense amplifier without passing through the Y gate, deterioration of the read signal caused by passing through the Y gate 18, for example, fluctuations in the bit line voltage due to variations in characteristics of MOS transistors constituting the Y gate 18. Etc. are lost. For this reason, the operation margin in the read operation is increased, and stable read can be performed. Further, since the Y gate 18 is unnecessary, the area is reduced accordingly.
  • the decrease in reliability is improved in the rewriting as in the case of the above reading.
  • the number of bit lines is set to a multiple N of the number of I / O bits, and the number of bit lines is smaller than when the multiple is set to 2 or more. , The decrease in reliability is improved as compared with the case of N ⁇ 2.
  • N the number of unselected memory cells connected to the selected bit line.
  • N 1
  • N ⁇ 2 as shown in FIG. 21 is adopted.
  • the bit line is short, the reading operation can be speeded up.
  • the number of word lines is set to one and the number of bit lines is equal to the total number of memories. It is also possible to prevent disturbance.
  • a mechanism to select the bit line by Y gate is required.
  • the configuration is as shown in FIG.
  • a floating bit line can be formed as shown in FIG. 26, and a large number of memories corresponding to R01 in FIG. 24 or FIG.
  • Vss for example, 0 V
  • the Y gate 18 is composed of a p-channel MOS transistor 18_P, and the signal of the Y gate is input to the gate of the n-channel MOS transistor 18_N connecting the bit line L and the ground voltage Vss.
  • the unselected bit line becomes the ground voltage Vss, and the worst state disturbance that the floating bit line receives can be suppressed.
  • phase change element PCR is connected to the drain side or the source side of the selection MOS transistor CT.
  • diode CTD is used as a selection element, the same effect can be expected by changing the configuration of the memory array as described above, regardless of whether the phase change element is connected to the anode side or the cathode side.
  • FIG. 28 illustrates a configuration of a memory array using diodes (D00 to D12) CTD as selection elements.
  • Current continues to flow through R00 of the selected memory cell on the selected word line WL0 side.
  • the selected word line WL0 is 0V
  • the discharge of BL1 ends and the potential of BL1 drops to a voltage necessary to turn on the diode CTD, no current flows.
  • the voltage required to turn on the diode is about 0.7 to 0.8V.
  • R10, R11, and R12 on the unselected word line WL1 side are respectively connected to D10, D11, and D12 from the unselected word line WL1 when WL1 is raised from 0 V to 1.5 V, for example, when the power is turned on.
  • a current that charges the parasitic capacitance on the cathode side to 1.5V flows, and it stops flowing when charging is finished.
  • FIG. 29 illustrates a memory array having a structure in which a cathode of a diode is coupled to a word line.
  • Current continues to flow through R00 of the selected memory cell on the selected word line WL0 side.
  • the selected word line WL0 is 0V
  • the BL1 in the floating state becomes higher than 0V and the total voltage necessary for turning on the diode due to coupling or the like
  • a current that discharges BL1 initially flows through R01.
  • BL1 is 0V
  • the selected word line WL0 is floated by 0.1V due to the current flowing through the selected memory cell, for example, when the potential of BL1 in the floating state becomes higher than the sum of 0.1V and the voltage necessary for turning on the diode due to coupling or the like, R01 At first, a current for discharging BL1 flows. However, when the discharge of BL1 ends and the potential of BL1 drops to 0.1V and the total voltage necessary for turning on the diode, the current stops flowing.
  • the current for charging the parasitic capacitance on the anode side of BL0 to D10 to 1.5V flows to R10 on the unselected word line WL1 side, and stops flowing when charging is finished.
  • R1 on the non-selected word line WL1 side becomes a potential higher than 0 V due to coupling or the like
  • a current for charging the parasitic capacitance on the door node side of D11 flows from BL1 and stops flowing when charging is finished.
  • BL1 is 0V
  • FIG. 30 illustrates a configuration of a memory array in which the direction of the diode is changed with respect to FIG.
  • Current continues to flow through R00 of the selected cell on the selected word line WL0 side.
  • the current that charges BL1 flows through R01 at the beginning, but the charging of BL1 ends.
  • the potential of BL1 rises to 1.5V minus the voltage required to turn on the diode, current stops flowing.
  • BL1 is 1.5V, no current flows. No current flows through R02 on the selected word line WL0 side. No current flows through R10, R11, and R12 on the unselected word line WL1 side in FIG.
  • FIG. 31 illustrates the configuration of a memory array in which the direction of the diode is changed with respect to FIG.
  • a current continues to flow through R00 of the selected memory cell on the selected word line WL0 side.
  • R01 when BL1 in a floating state becomes a potential lower than the value obtained by subtracting the voltage required to turn on the diode from 1.5V due to coupling or the like, the current for charging BL1 flows at first, but the charging of BL1 is terminated.
  • the potential of BL1 drops to 1.5V minus the voltage required to turn on the diode, current stops flowing.
  • a current for charging the parasitic capacitance on the cathode side of BL2 to D02 to 1.5 V first flows through R02 on the selected word line WL0 side, and stops flowing when charging is completed.
  • R11 on the unselected word line WL1 side has a parasitic capacitance on the cathode side of BL1 to D11 when BL1 in the floating state becomes a potential lower than 1.5V minus a voltage necessary for turning on the diode due to coupling or the like.
  • the charging current flows, and when charging is finished, it stops flowing.
  • BL1 is 1.5V, no current flows.
  • a current for charging the parasitic capacitance on the cathode side of BL2 to D12 to 1.5 V first flows through R12 on the unselected word line side, and stops flowing when charging is finished.
  • the gate width of the selection MOS transistor CT needs to be several ⁇ m in order to pass a current of several hundreds of ⁇ A necessary for rewriting at 1.5V. Therefore, the size of the selection MOS transistor CT is larger than the area of the phase change film 20, and a plurality of phase change films 20 can be provided in the memory cell.
  • the bit line has a two bit line pair structure, and a selection MOS transistor CT is connected to each via another phase change film. To do.
  • R00VA is connected to BL0A
  • R00B is connected to BL0B
  • R00A and R00B are commonly connected to the drain of the selection MOS transistor M00.
  • the group A bit line selection signal is SA
  • the group B bit line selection signal is SB
  • one of the two bit line pairs is selected by setting one of the selection signals SA and SB to a high level. It is possible to choose which to use.
  • FIG. 33 shows a layout example of the memory cell in this case.
  • Two bit lines per memory cell are arranged in the wiring layer M2.
  • 34 and 35 show examples of bit line arrangement.
  • a group of bit lines selected by the selection signal SA is group A
  • a group of bit lines selected by the selection signal SB is group B.
  • bit lines are alternately arranged in the A group and the B group.
  • the bit lines may be arranged in groups of two in the groups A and B, and alternately arranged.
  • FIG. 36 and FIG. 37 are shown as an example of a circuit having redundancy as described above when the phase change element is connected to the source side of the selection MOS transistor.
  • phase change elements connected to the same bit line are included in the same group.
  • R00A and R10A connected to BL0 are connected to the source line SLA
  • R00B and R10B connected to BL0 are connected to the source line SLB.
  • phase change elements corresponding to the same word line are included in the same group.
  • R00A and R01A connected to WL0 are connected to the source line SLA
  • R00B and R01B connected to WL1 are connected to the source line SL.
  • the test method for the memory part is changed.
  • the phase change element reset operation (Sres) may be added before the repair, and the test procedure shown in FIG. By the reset operation, all the memory elements that operate are brought into a high resistance state before relief is performed.
  • bit lines of the same group are alternately arranged in units of two as shown in FIG. 35 is the unit of FIG.
  • the manufacturing yield of the memory array is improved as compared with the configuration in which the groups are alternately changed.
  • FIG. 34 when the bit lines are alternately arranged in the A group and the B group, even if the short circuit between the bit lines occurs at either the position 1 or the position 2, both the A group and the B group are in that place. Since they become defective, none of them can be used for relief.
  • FIG. 35 when the bit lines are grouped into two groups in each of groups A and B and are alternately arranged, if a short circuit occurs between the bit lines at position 1, By using the bit line, normal operation of the memory can be performed.
  • the resistance values of the unused group B phase change elements should be sufficiently high so that the currents flowing through R10A, R10B, and R00B are sufficiently small.
  • the resistance value of the phase change memory may be increased (Sres) before the repair is performed in the normal test procedure shown in FIG. In other words, a phase change element resetting operation may be added before the repair, and the test procedure shown in FIG. Further, when the initial state of the phase change film is high resistance, it may be left in the initial state.
  • the word line WL is a polysilicon wiring 26
  • the source line SL is a first-layer metal wiring M1, and is provided in parallel with the word line WL.
  • the wiring M2 is a cross-sectional view taken along the line FF in FIG. 40
  • FIG. 42 is a cross-sectional view taken along the line GG in FIG. Since the wiring layers used in the memory array can be limited as described above, as shown in FIG.
  • FIG. 44 illustrates a cross section of the MIM capacitor.
  • the wiring that conventionally used the wiring area outside the phase change memory 7 is moved to the phase change memory 7. I can do it. For this reason, the chip size of the semiconductor element including the phase change memory 7 can be reduced. Furthermore, since it is not necessary for the wiring to bypass the phase change memory 7 portion, the wiring length is shortened and the parasitic capacitance of the wiring is reduced. This is effective not only in reducing the area by reducing the size of the driver that drives the wiring, but also in the high-speed operation and low power consumption of the system.
  • the chip size can be reduced by arranging the MIM capacitor for stabilizing the power supply etc. on the phase change memory 7.
  • the effect of shortening the wiring length by reducing the chip size is effective in reducing the area of the system, operating at high speed, and reducing power consumption, as in the above case.
  • the memory array 10 not only the memory array 10 but also all or part of the direct peripheral circuits and indirect peripheral circuits of the phase change memory 7 are similarly limited to use up to the M2 wiring layer, so that other circuits can be used. Since the wiring path, the MIM capacitor, and the like can be arranged also in the peripheral circuit portion of the phase change memory, the above effect is further increased.
  • FIG. 46 schematically shows a state in which the gate directions of the selection MOS transistor of the phase change memory and the peripheral circuit are aligned as much as possible. Although it is most effective to arrange them completely, a configuration in which all circuits of a low voltage system, for example, a power supply voltage 1.5 V system, except for an I / O circuit composed of high withstand voltage elements may be prepared.
  • the gate directions of the same type of MOS transistors are arranged in a specific region, and there are a plurality of regions, and the gate directions may be different between the regions.
  • the wiring layer is also aligned in the direction as much as possible in each layer to improve the yield. In this case, the wiring efficiency is improved by tilting the extending direction of the wiring layer that moves up and down by 90 degrees or 45 degrees.
  • the shape of the diffusion layer, polysilicon gate wiring, metal wiring, etc. is made as rectangular as possible. A higher proportion of rectangles is desirable.
  • the margin around the VIA is eliminated and the shape is rectangular.
  • the ion implantation direction can be reduced to half that when the gate directions are not aligned. Therefore, there are effects such as a reduction in manufacturing cost, an improvement in yield, and a reduction in variation in transistor characteristics caused by ion implantation. Further, since the shape of the polysilicon can be easily formed, the yield is also improved.
  • the yield of the metal wiring layer is improved by aligning the direction in each layer.
  • the wiring efficiency is increased and the chip size is reduced.
  • the shape of the diffusion layer, polysilicon wiring, metal wiring, etc. is rectangular, so that OPC correction at the time of mask creation is simplified, and the accuracy of the exposure process is increased. Also goes up. Further, even if mask misalignment occurs, the influence on the variation in element characteristics can be reduced. Similarly, the margin around the VIA as shown in FIG. 49 is eliminated, and the shape is rectangular as shown in FIG. As a result, the fine processing is stabilized, and the stability of characteristics against mask displacement and the like is improved.
  • the logic configuration of the timing generation circuit for reading and writing and the circuit configuration of various drivers are not shown in the figure, but they can be changed as appropriate. Further, the word line book on the unit cell region of the memory cell, the mat configuration of the memory array, and the like can be appropriately changed.
  • the present invention is not limited to being applied to an RFID chip or an RFID module, but is not limited thereto, and can be widely applied to a data processing LSI such as a microcomputer and a single memory LSI.

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Abstract

　相変化メモリ（７）は、相変化素子(ＰＣＲ)に選択ＭＯＳトランジスタ(ＣＴ)が直列され、一方の直列端にビット線が接続され、他方の直列端にソース線が接続され、前記選択ＭＯＳトランジスタのゲート配線にワード線が接続された相変化メモリセル(１１)を複数個有する。前記選択ＭＯＳトランジスタはその単位領域に、ソース及びドレインが形成される半導体領域の上方に配置された複数本のゲート配線(２６)による所要のゲート幅を有する。要するに、必要なゲート幅に応じて、選択ＭＯＳトランジスタのゲートの折り返し数を変える。これにより、夫々のゲート配線毎のＭＯＳトランジスタ要素(ＣＴ_Ｕ)における隣接するソース，ドレインを共通のビアを介してビット線（又はソース線）と相変化素子に向けて導出することができるから、ビアの共通化（図５０の（Ｂ）に対する図５０の（Ｃ））の分だけゲート配線の並列方向の寸法も縮小する事ができる。

Description

相変化メモリ、半導体装置及びＲＦＩＤモジュール
　本発明は抵抗値変化を利用して情報を記憶するメモリを備えた半導体装置に関し、例えば相変化素子をメモリセルに用いた相変化メモリ、更には相変化メモリを搭載したRFID（Radio Frequency Identification）チップに適用して有効な技術に関する。
　集積回路としての相変化メモリは、GeSbTe等の物質(以降、相変化物質と呼ぶ)が、結晶状態とアモルファス状態（非晶状態）という相の変化で電気抵抗に有意な差があることを利用して、情報を保持する。通常、結晶状態にするには、結晶化温度Tx以上かつ融点未満の状態まで加熱し、一定時間保持する。また、アモルファス状態とするには、融点以上に加熱後、急冷する。加熱には、相変化物質自体に電流を流し、発生するジュール熱を利用する。あるいは、相変化物質に隣接する発熱体に電流を流し、発生するジュール熱を利用する。読出しは、相変化物質に電流を流し、状態による抵抗値の変化を判別して行う。
　また、アレイ状のメモリとするためには、相変化物質の他に、特定の相変化物質に選択的に電流を流すための、選択素子が必要とされ、相変化素子に選択素子が直列接続されてメモリセルが構成される。選択素子には、通常、ＭＯＳトランジスタ、ＰＮ接合ダイオード、バイポーラトランジスタ等が使用される。
　相変化素子の２つの状態によって情報を記憶する相変化メモリに対するデータの書き込みにはフラッシュメモリのように高電圧を必要としない。相変化メモリは、制御ロジックと共用の単一電源で動作が可能な為、大きな面積を必要とする昇圧回路が不要となり大幅にチップ占有面積を低減でき、更に、昇圧回路不要と単一電源化による低電力化により消費電力を低く抑えることができる。これによって相変化メモリにはコスト低減及び性能向上を実現することができるというメリットがある。この点で、相変化メモリは低電圧動作並びに低消費電力動作に好適とされる。相変化メモリについて記載された文献には下記文献１，２がある。
S. Hanzawa, et al., "A 512kB Embedded Phase Change Memory with 418kB/s Write Throughput at 100μA Cell Write Current", ISSCC Dig. Tech. Papers, pp.474～475, 2007. K. J. Lee, et al., "A90nm 1.8V 512Mb Diode-Switch PRAM with 266MB/s Read Throughpput", ISSCC Dig. Tech. Papers, pp.472～473, 2007.
　本発明者は相変化メモリのレイアウトについて検討した。相変化メモリは、素子に電流を流して状態を変化させるため、ノイズ、読出し等によっても、ディスターブにより状態が変化してしまう可能性がある。このため、信頼性を確保するためには、メモリセルへのディスターブを減らすことが必要であり、レイアウトの観点よりディスターブを減らすことについて検討した。
　また、書換えに電流を流すことによって発生するジュール熱を利用して書き換えを行うため、書換えに必要な一定以上の電流を流すためには、選択素子の抵抗も一定値以下である必要がある。近年組み込み用の素子の動作電圧が低下しているので、低電圧動作の必要性が増すにつれ、低電圧でも一定以上の電流を流すために、選択素子の抵抗を下げることの重要性が高くなった。このため、例えば選択ＭＯＳトランジスタでは、ゲート幅を大きくすれば低抵抗化できるが、レイアウト面積が大きくなり、製造原価が上がるという問題点がある。
　本発明の目的は、相変化メモリのチップ占有面積を縮小することにある。
　本発明の別の目的は、相変化メモリにおいてディスターブの少ないアレイ構成を実現することにある。
　本発明の更に別の目的は電力消費の少ないＲＦＩＤモジュールを提供することにある。
　本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
　チップ占有面積縮小のために、相変化素子に直列される選択ＭＯＳトランジスタのゲートの折り返し数を必要なゲート幅に応じて変える。別の手段として隣接メモリセル間の分離にオフ状態の寄生ＭＯＳトランジスタを構成する分離用ゲートを採用する。
　別の手段として１ビット当たりの相変化素子の数を複数とすることで、冗長性を高くする。
　別の手段として、相変化メモリ部分を限定した配線層で作成し、相変化メモリ上の配線を、他用途に使えるようにする。
　更に別の手段として、非選択ビット線のフローティングを解消してディスターブが掛かりにくいアレイ構成とする。別の手段として相変化メモリ部分、周辺回路分等まとまった単位でゲートや配線の向きを統一することで、ディスターブ電流を減らし、メモリの対ディスターブ性を向上させる。
　本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
　相変化メモリのチップ占有面積を縮小することができる。
　相変化メモリにおいてディスターブの少ないアレイ構成を実現することができる。
図１は本発明に係る半導体装置の一例であるＲＦＩＤタグモジュールを例示するブロックダイヤグラムである。 図２は相変化材料を用いた記憶素子の特性を例示する特性図である。 図３は相変化膜を選択ＭＯＳトランジスタのドレイン側に接続する構成を採用したメモリセルの平面図である。 図４は図３のＡ－Ａ矢視断面図である。 図５は相変化膜を選択ＭＯＳトランジスタのソース側に接続する構成を採用したメモリセルの平面図である。 図６は図５のＢ－Ｂ矢視断面図である。 図７は選択ＭＯＳトランジスタのゲートを１ビット当たり１本通すメモリ構造を採用したメモリアレイの平面図である。 図８は選択ＭＯＳトランジスタのゲートを１ビット当たり２本通しゲート幅を図７の半分にしたメモリ構造を採用したメモリアレイの平面図である。 図９は選択ＭＯＳトランジスタのゲートを１ビット当たり３本通しゲート幅を図７の１／３にしたメモリ構造を採用したメモリアレイの平面図である。 図１０は選択ＭＯＳトランジスタのゲートを１ビット当たり４本通しゲート幅を図７の１／４にしたメモリ構造を採用したメモリアレイの平面図である。 図１１はＳＴＩ分離に代えて分離用ゲートを採用したメモリセルの平面図である。 図１２は図１１のＣ－Ｃ矢視断面図である。 図１３は選択素子にダイオードＣＴＤを使用したメモリセルの平面図である。 図１４は図１３のＤ－Ｄ矢視断面図である。 図１５は選択素子にダイオードＣＴＤを使用し且つ分離用ゲートを採用したメモリセルの平面図である。 図１６は図１５のＥ－Ｅ矢視断面図である。 図１７は相変化膜２０をメモリセル毎に分離しない構造を持つメモリセルの平面図である。 図１８は隣接メモリセルとの間で相変化膜２０を共通化するメモリセルの平面図である。 図１９は相変化膜を１層目の金属配線Ｍ１と２層目の金属配線Ｍ２の間に配置したメモリセルの断面図である。 図２０Ａは図７の場合と図８の場合でどちらの面積が小さくなるかを計算するときの説明図である。 図２０Ｂは図７のゲート１本のメモリセル構造と図８のゲート２本のメモリセル構造とにおけるゲート幅とチップ面積との関係を示す説明図である。 図２１はI/O数、N（自然数）及び総ビット数に対するメモリアレイにおけるワード線数とビット線数との関係を示す説明図である。 図２２はN＝1としたときのメモリアレイにおけるワード線数とビット線数との関係を示す説明図である。 図２３はワード線数＝１としたときのメモリアレイにおけるビット線数を示す説明図である。 図２４は相変化素子がビット線ＢＬ側に結合されたメモリアレイの構造を例示する回路図である。 図２５は相変化素子がソース線側に結合されたメモリアレイの構造を例示する回路図である。 図２６はYゲートにより非選択にされたビット線が浮遊状態にされることを示す回路図である。 図２７非選択ビット線をＶｓｓに接続して浮遊状態を解消したメモリアレイを例示する回路図である。 図２８はダイオードを選択素子とし相変化素子をワード線に結合した構造のメモリアレイを例示する回路図である。 図２９はダイオードのカソードをワード線に結合した構造のメモリアレイを例示する回路図である。 図３０は図２８に対してダイオードの向きを変えたメモリアレイの構成を例示する回路図である。 図３１は図２９に対してダイオードの向きを変えたメモリアレイの構成を例示する回路図である。 図３２はビット線を２本のビット線ペア構造とし夫々に別の相変化素子を介して選択ＭＯＳトランジスタを接続するようにして相変化素子を冗長化したメモリアレイの構成を例示する回路図である。 図３３は図３２のメモリセルのレイアウト構造を例示する平面図である。 図３４は図３２のＡ群のビット線とＢ群のビット線を交互に１本づつ配置した場合に１，２の場所に欠陥を生じた状態を想定する説明図である。 図３５は図３２のＡ群のビット線とＢ群のビット線を２本１組として交互に配置した場合に１，２の場所に欠陥を生じた状態を想定する説明図である。 図３６は選択ＭＯＳトランジスタのソース側に相変化素子を並列に２個配置して相変化素子を冗長化したメモリアレイの構成を例示する回路図である。 図３７は選択ＭＯＳトランジスタのソース側に相変化素子を並列に２個配置して相変化素子を冗長化したメモリアレイの別の構成を例示する回路図である。 図３８は相変化素子を冗長化する前におけるメモリ部分のテスト手順を概略的に示すフローチャートである。 、図３９は相変化素子を冗長化したメモリ部分のテスト手順を概略的に示すフローチャートである。 図４０はワード線ＷＬをポリシリコン配線とし、ソース線ＳＬを１層目の金属配線Ｍ１で、ワード線ＷＬと並行に設け、２層目の金属配線Ｍ２をビット線ＢＬとすることにより、メモリ動作に必要な配線を２層目の金属配線Ｍ２までに限定した相変化メモリのレイアウト例を示す平面図である。 図４１は図４０のＦ－Ｆ矢視断面図である。 図４２は図４０のＧ－Ｇ矢視断面図である。 図４３は図４０の如くメモリアレイで使用する配線層を限定することによってメモリアレイ上の３層目の金属配線Ｍ３以上の配線を他の回路のための配線経路として使用可能にされた状態を示す平面図である。 図４４はＭ２より上層の金属配線を利用してMIM容量を形成した状態を示す平面図である。 図４５はMIM容量の断面である。 図４６は相変化メモリの選択ＭＯＳトランジスタ及び周辺回路のトランジスタのゲートの方向を揃えた状態を例示する平面図である。 図４７は相変化メモリの複数領域の領域内で同種のＭＯＳトランジスタのゲート方向を揃えた状態を例示する平面図である。 図４８は拡散層、ポリシリコン配線、及び金属配線等の形状を長方形とした場合を例示する平面図である。 図４９は図４８に対してVIA周辺の幅を大きくした場合を例示する平面図である。 図５０は必要なゲート幅に応じて選択ＭＯＳトランジスタのゲートの折り返し数を変える構造を採用した場合にチップ占有面積を縮小できることについて具体例を示す説明図である。
符号の説明
　１　ＲＦＩＤモジュール
　２　ＲＦＩＤチップ（半導体装置）
　３　アンテナ
　４　送受信部
　５　整流部
　６　ロジック部
　７　相変化メモリ
　Ｖｄｄ　電源電圧
　ＰＣＲ　相変化素子
　ＣＴ　選択トランジスタ
　ＣＴＤ　ダイオード
　１１　メモリセル
　ＢＬ　ビット線
　ＷＬ　ワード線
　ＳＡ　センスアンプ
　ＢＬＳＷ　書換え回路
　２０　相変化膜
　２１　海面膜
　２２　上部電極
　２４　上部コンタクト
　２５　下部コンタクト
　２６　ゲート
　２７　拡散層
　２９　Ｍ１へのコンタクト
　３０　分離ゲート
１．実施の形態の概要
　先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
　〔１〕《複数ゲート》本発明に係る相変化メモリ（７）は、相変化素子(ＰＣＲ)に選択ＭＯＳトランジスタ(ＣＴ)が直列され、一方の直列端にビット線(ＢＬ)が接続され、他方の直列端にソース線(ＳＬ)が接続され、前記選択ＭＯＳトランジスタのゲート配線(２６)にワード線(ＷＬ)が接続された相変化メモリセル(１１)を複数個有する。前記選択ＭＯＳトランジスタはその単位領域に、ソース及びドレインが形成される半導体領域の上方に配置された複数本のゲート配線による所要のゲート幅を有する。要するに、必要なゲート幅に応じて、選択ＭＯＳトランジスタのゲートの折り返し数を変える。これにより、夫々のゲート配線毎のＭＯＳトランジスタ要素(ＣＴ＿Ｕ)における隣接するソース，ドレインを共通のビアを介してビット線（又はソース線）と相変化素子に向けて導出することができるから、ビア（コンタクト）の共通化（図５０の(Ｂ)に対する図５０の（Ｃ））の分だけゲート配線の並列方向の寸法も縮小する事ができる。
　〔２〕項１の相変化メモリにおいて、前記相変化メモリセルは偶数本のゲート配線を有する（図８、図１０）。隣接メモリセルの単位領域と共有され、ソース又はドレインとされる一方の第１電極領域はビアを介して上層の金属配線に接続する。ソース又はドレインとされる他方の第２電極領域はビア(２５)を介して相変化素子に接続される。これにより、隣接メモリセルとの間で共通のビット線又はソース線に接続するコモン端子（２９）をメモリセルの単位領域の両側に持つことができ、隣接するメモリセル間の分離のための領域が不要になり、この点においてもチップ占有面積の縮小に寄与する。
　〔３〕項２の相変化メモリにおいて、ソース又はドレインとされる他方の第２電極領域を相変化素子に接続するビアの配置は、前記半導体領域のゲート幅方向に対してその中央寄りの一箇所とされる。複数個所で接続する場合に比べて少ない電流で相変化に必要なジュール熱を得ることが可能になり、低電流ないし定電圧動作に資することができる。
　〔４〕項２の相変化メモリにおいて、前記第１電極領域はビット線に接続し、前記第２電極領域は相変化素子を介してソース線に接続する（図５、図６）。これにより、基板効果により、読出し時において相変化素子が高抵抗の場合と低抵抗の場合の電流変化を大きくすることができる。
　〔５〕項２の相変化メモリにおいて、前記第１電極領域はソース線に接続し、前記第２電極領域は相変化素子を介してビット線に接続する（図３、図４）。これにより、基板効果による選択ＭＯＳトランジスタの閾値電圧上昇に起因する特性変動を押さえることができ、安定して、メモリセルに読出し、書換えの電流を流すことができる。
　〔６〕項１の相変化メモリにおいて、ビアを介して相変化素子に接続されソース又はドレインとされる電極領域は、隣接するメモリセルの単位領域との間が、オフ状態の寄生ＭＯＳトランジスタを構成する分離ゲート(３０)によって分離される。ＳＴＩ又はロコス等による素子分離に比べてチップ占有面積を縮小することができる。
　〔７〕項１の相変化メモリにおいて、相変化素子は、複数の相変化メモリセルに共通の相変化膜のプレーンと、個々の相変化メモリセルに固有の電極であって相変化膜を挟む電極とからなる（図１７、図１８）。相変化膜は当所絶縁体とみなすことができるから、相変化膜をメモリセル毎に細かくパターンニングすることを要せずにメモリセルを構成することができる。
　〔８〕《ワードディスターブ対策アレイ》項１の相変化メモリにおいて、外部との並列データ入出力ビット数に等しい数のビット線を有し、選択されたワード線を共有するメモリセルが並列読出し動作の対象にされる（図２２）。選択されたワード線に接続するビット線の全てが読出し動作選択対象のビット線になり、フローティング状態の非選択ビット線を生ぜず、これによってワードディスターブを抑止することができる。
　〔９〕《ワードディスターブ対策Ｙゲート》項１の相変化メモリにおいて、読出し動作において前記ビット線を選択してアンプ（１６）に接続する選択スイッチ（１８_Ｐ）と、前記選択スイッチと相補的にスイッチ制御され読み出し非選択のビット線をソース線電位に接続するディスチャージスイッチ（１８_Ｎ）とを有する。フローティング状態の非選択ビット線を生ぜず、これによってワードディスターブを抑止することができる。
　〔１０〕《相変化素子の冗長化とローカルビット線の多重化》項１の相変化メモリにおいて、前記メモリセルは一端が選択ＭＯＳトランジスタに共通接続された２個の相変化素子を有し、２個の相変化素子の一方は第１ローカルビット線に接続され、２個の相変化素子の他方は第２ローカルビット線に接続され、第１ローカルビット線又は第２ローカルビット線を選択的にグローバルビット線に接続する選択スイッチを有する（図３２）。一方の相変化素子の不良を他方の相変化素子で救済することができる。
　〔１１〕項１０の相変化メモリにおいて、複数の前記相変化メモリセルが配置されるメモリアレイには前記第１ローカルビット線と第２ローカルビット線がそれぞれ２本一組で交互に配列される（図３５）。配線２本に波及する範囲で欠陥が生じたとき、その欠陥が前記第１ローカルビット線又は第２ローカルビット線の何れか一方に限定される可能性を生じ、これが冗長による救済の実効性を向上させる。
　〔１２〕《相変化素子の冗長化とローカルソース線の多重化》項１の相変化メモリにおいて、前記メモリセルは一端が選択ＭＯＳトランジスタに共通接続された２個の相変化素子を有し、２個の相変化素子の一方は第１ローカルソース線に接続され、２個の相変化素子の他方は第２ローカルソース線に接続され、第１ローカルソース線又は第２ローカルソース線を選択的にグローバルソース線に接続する選択スイッチを有する（図３６、図３７）。一方の相変化素子の不良を他方の相変化素子で救済することができる。
　〔１３〕項１２の相変化メモリにおいて、複数の前記相変化メモリセルが配置されるメモリアレイにおける前記第１ローカルソース線と第２ローカルソース線は、それぞれ２本一組で交互に配列される。配線２本に波及する範囲で欠陥が生じたとき、その欠陥が前記第１ローカルソース線又は第２ローカルソース線の何れか一方に限定される可能性を生じ、これが冗長による救済の実効性を向上させる。
　〔１４〕本発明に係る半導体装置は、項１の相変化メモリと、前記相変化メモリをアクセス制御するロジック部（６）とを有する。相変化メモリはロジック部と同一電源で動作可能である。
　〔１５〕項１４の半導体装置は更に、アンテナ（３）を介して近接非接触通信号を行って前記ロジック部（６）に接続される送受信部（４）と、前記アンテナからの入力を整流して電源電圧を生成する整流部（５）とを有し、前記整流部で生成された電源電圧が前記メモリ、ロジック部、及び送受信部の動作電源として供給される、ＲＦＩＤチップ（２）として構成される。低電圧及び定消費電力が要求されるＲＦＩＤチップにおいて相変化メモリは安定動作することができる。
　〔１６〕ＲＦＩＤモジュール（１）は項１５の半導体装置と、これに接続されたアンテナとを有して構成される。
　〔１７〕《ＰＮ接続による選択素子》本発明の相変化メモリは、相変化素子にダイオード(ＣＴＤ)が直列され、一方の直列端にビット線が接続され、他方の直列端にワード線が接続された相変化メモリセルを複数個有する。前記ダイオードは第１導電型の半導体領域とその上方に重ねられた第２導電型の半導体領域とのｐｎ接合により構成され、第１導電型の半導体領域は、隣接するダイオードの単位領域との間が、オフ状態の寄生ＭＯＳトランジスタを構成する分離ゲートによって分離される。選択素子をダイオードによること、分離ゲートで素子分離を行なうことの双方に点で、チップ占有面積を縮小することができる。
　〔１８〕《ワードディスターブ対策アレイ》本発明に係る半導体装置は、相変化素子に選択ＭＯＳトランジスタが直列され、一方の直列端にビット線が接続され、他方の直列端にソース線が接続され、前記選択ＭＯＳトランジスタのゲート配線にワード線が接続された相変化メモリセルを複数個有する相変化メモリを備える。外部との並列データ入出力ビット数に等しい数のビット線を有し、選択されたワード線を共有するメモリセルが並列読出し動作の対象にされる（図２２）。選択されたワード線に接続するビット線の全てが読出し動作選択対象のビット線になり、フローティング状態の非選択ビット線を生ぜず、これによってワードディスターブを抑止することができる。
　〔１９〕《ワードディスターブ対策Ｙゲート》本発明に係る半導体装置は、相変化素子に選択ＭＯＳトランジスタが直列され、一方の直列端にビット線が接続され、他方の直列端にソース線が接続され、前記選択ＭＯＳトランジスタのゲート配線にワード線が接続された相変化メモリセルを複数個有する相変化メモリを備える。読出し動作において前記ビット線を選択してアンプに接続する選択スイッチと、前記選択スイッチと相補的にスイッチ制御され読み出し非選択のビット線をソース線電位に接続するディスチャージスイッチとを有する。フローティング状態の非選択ビット線を生ぜず、これによってワードディスターブを抑止することができる。
　〔２０〕《相変化素子の冗長化とローカルビット線の多重化》本発明に係る相変化メモリは、相変化素子に選択ＭＯＳトランジスタが直列され、一方の直列端にビット線が接続され、他方の直列端にソース線が接続され、前記選択ＭＯＳトランジスタのゲート配線にワード線が接続された相変化メモリセルを複数個有する。前記メモリセルは一端が選択ＭＯＳトランジスタに共通接続された２個の相変化素子を有し、２個の相変化素子の一方は第１ローカルビット線に接続され、２個の相変化素子の他方は第２ローカルビット線に接続される。第１ローカルビット線又は第２ローカルビット線を選択的にグローバルビット線に接続する選択スイッチを有する。一方の相変化素子の不良を他方の相変化素子で救済することができる。
　〔２１〕項２０の相変化メモリにおいて、複数の前記相変化メモリセルが配置されるメモリアレイにおける前記第１ローカルビット線と第２ローカルビット線は、それぞれ２本一組で交互に配列される。配線２本に波及する範囲で欠陥が生じたとき、その欠陥が前記第１ローカルビット線又は第２ローカルビット線の何れか一方に限定される可能性を生じ、これが冗長による救済の実効性を向上させる。
　〔２２〕《相変化素子の冗長化とローカルソース線の多重化》本発明に係る相変化メモリは、相変化素子に選択ＭＯＳトランジスタが直列され、一方の直列端にビット線が接続され、他方の直列端にソース線が接続され、前記選択ＭＯＳトランジスタのゲート配線にワード線が接続された相変化メモリセルを複数個有する。前記メモリセルは一端が選択ＭＯＳトランジスタに共通接続された２個の相変化素子を有し、２個の相変化素子の一方は第１ローカルソース線に接続され、２個の相変化素子の他方は第２ローカルソース線に接続される。第１ローカルソース線又は第２ローカルソース線を選択的にグローバルソース線に接続する選択スイッチを有する。一方の相変化素子の不良を他方の相変化素子で救済することができる。
　〔２３〕項２２に相変化メモリにおいて、複数の前記相変化メモリセルが配置されるメモリアレイにおける前記第１ローカルソース線と第２ローカルソース線は、それぞれ２本一組で交互に配列される。配線２本に波及する範囲で欠陥が生じたとき、その欠陥が前記第１ローカルソース線又は第２ローカルソース線の何れか一方に限定される可能性を生じ、これが冗長による救済の実効性を向上させる。
　２．実施の形態の詳細
　実施の形態について更に詳述する。以下、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
　《ＲＦＩＤタグモジュール》
　図１には本発明に係る半導体装置の一例としてＲＦＩＤ（Radio Frequency Identification）タグモジュールが例示される。同図に示されるＲＦＩＤタグモジュール（ＲＦＩＤＭＤＬ）１は、ＦＲＩＤチップ（ＲＦＩＤＣＩＰ）２とアンテナ(ＡＮＴＮ)３から成り、近接非接触通信（ＮＦＣ：Near Field Communication）によってコードや識別データを読み出したり、書き込んだりすることが可能な無線タグとして構成され、例えば、流通管理やトレーサビリティ等、多種多様な用途に適用される。ＲＦＩＤチップ２は、送受信部４、整流回路５、制御ロジック６及び相変化メモリ（PRAM:Phase change RAM）７より構成されている。整流回路５は、アンテナ３で受信した交流信号を整流しレギュレータにて定電圧化することで電源電圧Ｖｄｄを生成する。アンテナ３に接続された送受信部４は所定周波数帯で電波の送受信を行うと共に、アンテナ３の受信信号からクロック信号を生成する。制御ロジック６は生成された前記クロック信号に同期して、受信したコマンドに応じた動作の制御を行う。すなわち、送受信部４の動作制御を行うと共に相変化メモリ７のアクセス制御を行う。相変化メモリ７は、ＩＤデータやその他のデータを書換え可能に保有する。
　ＲＦＩＤチップ２は受信電波に基づいて動作電源電圧を生成するから、電力供給能力が限られ、低消費電力および低電圧動作可能であることが要求される。この点で、不揮発性メモリとして、低電圧動作可能であって電力消費の少ない相変化メモリ７を採用する。相変化メモリは記憶情報に応じて抵抗値に差ができる相変化材料の状態変化を利用して情報を記憶し、その情報による抵抗差を検出して情報を弁別するものである。ＥＥＰＲＯＭ若しくはフラッシュメモリのように高電圧若しくは高電界を用いて自由電子を移動させたりする記憶形式を有するメモリでは昇圧回路が必要となり面積及び消費電流が増大することになる。この相変化メモリ７は、制御ロジック回路６と共用の単一電源で動作が可能な為、大きなチップ占有面積を必要とする昇圧回路が不要であり、大幅な面積低減、そして消費電力を低く抑えることができ（昇圧回路の消費電力分と制御ロジックと同一電源化による低電力化分）、コスト低減と性能向上という効果を奏する。
　《相変化メモリ》
　図１には相変化メモリ７の概略的な構成が示される。メモリアレイ(ＭＡＲY)１０はワード線ＷＬ０～ＷＬｎ、とビット線ＢＬ０～ＢＬｋと、ワード線とビット線の各交点に配置された複数個のメモリセル１１（Ｍ００～Ｍｎｋ）から構成される。メモリセル１１の種々の構成についてはその詳細を後述するが、ここではその一例として、選択素子としての選択トランジスタＣＴと相変化材料を用いた相変化素子としての記憶素子ＰＣＲとによる構成を示す。メモリセル１１は、ビット線から接地電圧Ｖｓｓの給電線の方向に、選択トランジスタＣＴと記憶素子ＰＣＲが直列接続されて構成される。選択トランジスタＣＴと記憶素子ＰＣＲの接続順序は逆になってもかまわない。記憶素子ＰＣＲは、例えば、少なくともアンチモン（Sb）とテルル（Te）を含むＧｅ－Ｓｂ－Ｔｅ系、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ系などの相変化材料（または、カルコゲナイド材料）を記録層の材料として用いている。
　相変化材料を用いた記憶素子の特性は、例えば、図２に示すように、この記憶素子に記憶情報‘０’を書き込む場合は、記憶素子を相変化材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスをビット線からメモリセルに流す。リセットパルスを短くして与える全エネルギーを小さくし、冷却時間ｔ１を短く設定することにより、相変化材料は高抵抗の非晶質状態（リセット状態）となる。同図に示すように、逆に、記憶情報‘１’を書き込む場合は、記憶素子を融点よりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスをビット線からメモリセルに流す。このようなセットパルスを印加することにより、相変化材料は低抵抗の多結晶状態（セット状態）となる。結晶化に要する時間ｔ２は、相変化材料の組成によって異なるが、例えば１μｓである。同図に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。ここでは、非晶質状態を記憶情報‘０’、結晶状態を記憶情報‘１’に対応させたが、もちろん、非晶質状態を記憶情報‘１’、結晶状態を記憶情報‘０’に対応させてもよい。
　相変化メモリの説明を続ける。図１において、相変化メモリ７は制御ロジック６との間で、アドレス線ＡＤＲＬ、データ線ＤＡＴＬ及び制御信号線ＣＮＴＬが接続される。制御信号線ＣＮＴＬには、読出し許可信号／ＲＥ、書換え許可信号／ＷＥ、リセット信号／ＲＥＳ等が伝達される。アドレス線ＡＤＲＬにはアドレス情報が供給される。データ信号線ＤＡＴＬにはデータ情報が伝達される。アドレス線ＡＤＲＬに供給されるアドレス情報はアドレスバッファ(ＡＤＢ)１３に保持される。このアドレス情報のうちのＸアドレス情報はワード線デコーダ(ＸＤＥＣ)１４とワード線ドライバ(ＷＬＤ)１５を介してワード線ＷＬ０，…，ＷＬｎを選択的に駆動する。メモリセルのビット線ＢＬ０～ＢＬｋは、センスアンプ(ＳＡ)１６に接続しており、センスアンプ１６はビット線の情報を増幅し、例えばメモリセル１１に保持されている情報が２値の場合は、メモリセルに保持されている情報が‘０’か‘１’かを判定する。センスアンプ１６の出力は、Yゲート（YSW）１８を介して、データバッファ(ＤＴＢ)１９に供給される。データバッファ１９は、読出し結果を保持して、データ線ＤＡＴＬに読出しデータを出力し、また、データ線ＤＴＬから書き込み情報を受取って保持する。データバッファ１９が保持する書き込み情報はＹゲート１８で選択されるビット線のメモリセルに書き込まれ、書き込みのための書き込み電流の供給は書き換え回路（ＢＬＳＷ）２１が行う。アドレスバッファ１３に保持されたアドレス情報のうちＹアドレス情報はＹゲートデコーダ(ＹＤＥＣ)２２でデコードされ、そのデコード信号によってＹゲート１８によるビット線選択動作が制御される。図１ではセンスアンプ１６とデータバッファ１９の間にＹゲート１８を配置しているが、ビット線とセンスアンプとの間に置いてもよい。記憶情報の書換えは書換え回路２１によりビット線を制御して行うが、ワード線の制御も必要な場合にはワードドライバ側にも書換え制御回路を配置する。制御信号線ＣＮＴＬに接続されるメモリ制御回路（ＭＣＯＮＴ）２３は、相変化メモリ７の全体的な制御を行う。
　《相変化メモリのメモリセル》
　ここでは相変化メモリの選択素子としてＭＯＳトランジスタを使った選択トランジスタＣＴ（選択ＭＯＳトランジスタＣＴと記す）を想定する。図３は、相変化膜まで含めたメモリセルの平面図を例示し、図４は図３のＡ－Ａ矢視断面図である。図３にはソースを共有して隣接する一対のメモリセル１１が例示される。破線で囲まれた単位セル領域が1個のメモリセル１１を構成する。相変化メモリは、抵抗値の高低によって情報を保持する相変化膜２０、例えばGe、Sb、Teの化合物を、界面膜２１と上部電極２２で挟んだ構造の相変化素子ＰＣＲを有する。上部電極２２は、上部コンタクト２４を介して、例えば金属配線層Ｍ１に形成されたビット線ＢＬと接続し、界面膜２１を挟んで下部コンタクト２５を介し、選択ＭＯＳトランジスタＣＴのドレインに接続している。選択ＭＯＳトランジスタＣＴの例えばポリシリコンからなるゲート２６は、ワード線ＷＬに接続し、ソースおよびウエル端子は、接地電位Ｖｓｓ(0V)に接続している。拡散層２７は半導体基板の主面に形成され、シャロー・トレンチ・アイソレーション（ＳＴＩ）構造によって周囲の拡散層から分離されている。下部コンタクト２５については、選択ＭＯＳトランジスタＣＴの拡散層に1つ、ゲート２６の伸びる方向の中央付近、例えば図３では当該拡散層２７の図の横方向（ゲート幅方向）長さの中央寄りの２割から８割の範囲の位置に下部コンタクトの中心が来るように、より効果的には当該長さの中央寄りの４割から６割の範囲の位置に下部コンタクトの中心が来るように、最良として当該長さの中央に下部コンタクトの中心が来るように配置するのがよい。
　メモリセル１１は図５の平面図に例示されるように、相変化膜２０を選択ＭＯＳトランジスタＣＴのソース側に接続する構成とすることも可能である。図６は図５のＢ－Ｂ矢視断面図を示す。図３の相変化膜２０を選択ＭＯＳトランジスタＣＴのドレイン側に接続する構成と同様に、図５の選択ＭＯＳトランジスタＣＴのソース側に相変化膜２０を接続する場合も、上記同様に、ゲート２６の伸びる方向の中央付近、例えば図５では当該拡散層２７の図の横方向長さの中央寄りの２割から８割の範囲の位置に下部コンタクト２５の中心が来るように、より効果的には当該長さの中央寄りの４割から６割の範囲の位置に下部コンタクト２５の中心が来るように、最良な形態として該長さの中央に下部コンタクト２５の中心が来るように配置するのがよい。
　相変化メモリ７のメモリアレイ１０は、図７に示すように、選択ＭＯＳトランジスタＣＴのゲート２６を、１ビット当たり1本通す形状に形成することができる。また、別の形状例として、図８に示すように、選択ＭＯＳトランジスタＣＴのゲート２６を、１ビット当たり２本通し、ゲート幅を１／２の長さにすることも可能である。選択ＭＯＳトランジスタＣＴのゲート幅によって、図７、図８の何れか面積の小さくなる方を使用する。上記の説明では、１個のメモリセル１１当り１本又は２本の選択ＭＯＳトランジスタＣＴのゲート２６で説明したが、３本、４本等とし、それぞれゲート幅を１／３、１／４等としてもよい。図９には１個のメモリセル１１当り３本のゲート２６を通した場合の例を、図１０には１個のメモリセル１１当り４本のゲート２６を通した場合の例を示す。図８乃至図１０においてメモリセル１１がＭ１へのコンタクトを介して隣接する部分ではＭ１へのコンタクト２９が電位的に隣接メモリセルと共通端子になるからその部分でには分離領域を形成することを要しない。ここで、上記図７乃至図１０に示されるように、必要なゲート幅に応じて、選択ＭＯＳトランジスタのゲートの折り返し数を変える構造を採用した場合にチップ占有面積を縮小できることについて更に詳述する。先ず、ゲート配線数を奇数例えば３本にするば場合について説明する。図５０の（Ａ）は単位セル領域においてゲート配線を１本とした場合を示し、（Ｃ）はゲート配線を３本とし拡散層の幅を１／３としてビアの共通化を行った場合の最小レイアウトを示し、（Ｂ）はゲート配線を３本とし拡散層の幅を１／３としてビアの共通化を行わなかった場合のレイアウトを示す。（Ｂ）については（Ａ）の単位領域を３分割して縦に並べ必要な上部コンタクト２５を追加配置したレイアウトになっている。チップ占有面積は全く縮小されない。（Ｂ）において、夫々のゲート配線毎のＭＯＳトランジスタ要素には上部コンタクト２５が隣接し又はＭ１へのコンタクト２９が隣接しているが、隣接しているコンタクトは（Ｃ）のように共通してビット線ＢＬ（又はソース線ＳＬ）と相変化素子ＰＣＲに向けて導出することができる。従って、（Ｃ）のようにコンタクトの共通化の分だけゲート配線２６の並列方向の寸法も縮小する事ができる。更に、単位セル領域上のゲート配線２６を偶数本にする場合には、図８及び図１０に示されるように隣接メモリセルとの間で共通のビット線ＢＬ又はソース線ＳＬに接続するコモン端子２９をメモリセルの単位領域の両側に持つことができ、隣接するメモリセル間の分離のための領域が不要になり、この点においてもチップ占有面積の縮小に寄与する。
　その他の形状としては、上述のＳＴＩ分離に代えてワード線方向の素子分離に分離用ゲートを使うことも出来る。図１１に示すように、選択ＭＯＳトランジスタＣＴのゲート２６と並行に設けられた分離用ゲート３０に、分離用ゲート部分に形成される寄生ＭＯＳトランジスタが非導通となるような電圧、例えば０Ｖを与えることにより、隣接メモリセルとの間でドレイン側の拡散層２７を、電気的に分離することができる。図１２には図１１のＣ－Ｃ矢視断面が示される。
　他のメモリアレイの構成法として、選択素子にダイオードＣＴＤを使用する場合も有り、その場合のメモリセル１１のデバイス構造を図１３の平面図に示す。図１４には図１３のＤ－Ｄ矢視断面図が示される。ダイオードＣＴＤはワードＷＬ線とビット線ＢＬとの間に直列接続される。例えばビット線ＢＬはＭ１配線層、ワード線ＷＬは拡散層３１からＭ２配線層にワードシャントされて構成される。ここではダイオードＣＴＤはビット線側のｐ＋半導体領域（拡散層）と、拡散層３１側のｎ＋半導体領域（拡散層）とのＰＮ接続によって構成される。この構成では、選択ワード線が接地電圧Ｖｓｓに駆動される。ビット線とワード線との間におけるダイオードＣＴＤの接続形態は順方向であっても逆方向であってもよい。それに応じてワード線及びビット線の選択駆動形式やプリチャージ方式が決定される。
　図１１の分離用ゲート３０を使用する例は、選択素子としてダイオードＣＴＤを用いる場合にも適用可能である。例えば図１５の平面図に示すように、ワード線ＷＬを構成する拡散層３１を隣接メモリセルと電気的に分離するために分離ゲート３２を使用することが出来る。分離ゲート３２はＭＯＳトランジスタゲートと同じくポリシリコンで構成する。図１６には図１５のＥ－Ｅ矢視断面が示される。
　上述のメモリセル構造では相変化膜２０がメモリセル毎に分離しているが、相変化膜２０をメモリセル毎に分離しない構造を図３乃至図１６の構造に適用することが可能である。例えば図１７、図１８のように構成することも可能である。図１７の場合は相変化膜２０のパターンニングが不要である。図１８の場合は隣接メモリセルと共通化することができる。当然、相変化膜２０が１層目の金属配線Ｍ１の下に有る場合だけでなく、図１９に示すように、１層目の金属配線Ｍ１と２層目の金属配線Ｍ２の間にある場合や、さらに上の配線構造部分、例えば２層目の金属配線Ｍ２と３層目の金属配線Ｍ３の間にある場合にも、同様に適用できる。相変化膜が上層にあるほど（表面に近いほど）、製造プロセスによる熱の累積的な影響が少なくなる。
　上記層変化メモリのメモリセル１１の構造によれば以下の作用効果を得ることができる。
　〔１〕相変化膜２０は、抵抗素子として働く。このため、図３に示すように、選択ＭＯＳトランジスタＣＴのドレイン側に相変化膜２０を接続した方が、基板効果による選択ＭＯＳトランジスタＣＴの閾値電圧上昇に起因する、特性変動を抑えることが出来るので、安定して読出し、書換え用の電流を流すことができる。図５に示すように、ソース側に接続した場合は、電流を流したときの相変化膜２０の部分の電位降下で、選択ＭＯＳトランジスタＣＴのソース電圧が基板電圧より高くなる。このため、選択ＭＯＳトランジスタＣＴのオン抵抗に対して、相変化膜２０の抵抗値の変化範囲を適切に選ぶことで、基板効果により、読出し時に相変化膜２０が高抵抗の場合と低抵抗の場合の電流変化を、大きくすることが出来る。しかし、書換え時に、特に相変化膜２０が高抵抗の場合に、基板効果で選択ＭＯＳトランジスタＣＴに電流が流れにくくなる。このため、十分な書換え用の電流が流れなくならないように注意することが必要である。
　〔２〕下部コンタクト２５の数を1つとする理由は、相変化膜２０に流れる電流が１つのコンタクトに集中することにより、電流密度が上がり、ジュール熱による発熱が下部コンタクト２５近傍での狭い領域に集中する。このため、１つしかない下部コンタクト２５近傍の相変化膜２０の温度が、下部コンタクト２５が２つ以上ある場合より小さい電流で、書換えに必要な温度まで到達する。このため、下部コンタクト２５の数を２つ以上とする場合と比較して、より小さい電流で書換え動作を実現でき、低消費電力化につながる。当然、相変化膜２０に印加する電圧も少なくてすむため、低電圧動作化も同時に達成できる。
　〔３〕図３、図５、図７に示すように、下部コンタクト２５を選択ＭＯＳトランジスタＣＴの拡散層２７の中で、ゲート２６の伸びる方向の中央付近に配置するのは、相変化膜２０と直列に入る、拡散層２７の寄生抵抗の値を最小にするためである。中央に配置する場合が拡散層２７の寄生抵抗の値が最小になり、中央から離れた位置になるに従って、寄生抵抗の値が大きくなる。相変化膜２０と直列に入る拡散層２７の寄生抵抗の値は、小さいほど相変化膜にかかる電圧が増加するため、低電圧動作化および、低消費電力化になる。さらに、選択ＭＯＳトランジスタＣＴ部分での電圧降下が小さくなるので、選択ＭＯＳトランジスタＣＴのゲート幅Ｗを小さくすることができる。このため、小面積化にもなる。
　また、ゲートの伸びる方向に、拡散層とコンタクトのマスクの合わせずれが起こった場合、下部コンタクト２５が、ゲート１６の伸びる方向の中央に近い位置にあるほど、下部コンタクト２５が拡散層２７から外れて形成されるようになる、マスクの合わせずれ量は大きくなる。このため、マスクずれに対する余裕も、下部コンタクト２５が拡散層２７の中央に近いほど大きくなる。
　〔４〕レイアウト形状が図７の場合と、図８の場合で、どちらの面積が小さくなるかは、メモリ部分のレイアウトルールによって変わるが、下記の様に計算で判断することが出来る。図２０Ａのように、メモリセル１１の大きさをX、Yとする。この場合、ワード線ＷＬ（ゲート２６）と直行する方向の長さYは、形状が図７の場合、図８の場合それぞれで固定値であり、レイアウトルールが変わらない限り一定である。一方Xは、メモリセル１１の選択ＭＯＳトランジスタＣＴのゲート幅Ｗによって変わる。また、別の制約として、X方向は、メモリセル（相変化メモリ素子）１１のピッチで決まる最低値があり、それ以上小さくはならない。よって、X、Yは下記のように
(1) 図７の形状の場合
X＝r+s+t+c+u+v (W+a ≦ r+s+t+c+u+v)
 ＝W+a (W+a ＞ r+s+t+c+u+v)
Y=a/2+b+c+d+e+f+g/2、
(2)図８の形状場合
X＝r+s+t+c+u+v (W/2+a ≦ r+s+t+c+u+v)
 ＝W/2+a (W/2+a ＞ r+s+t+c+u+v)
Y=c+2d+2e+2f+g、
となる。
　面積はXとYの積で決まるので、Ｗによって最適なセル形状がある。一例として、a＝0.4μm、b＝c＝d＝e＝f＝g＝p＝r＝s＝t＝u＝v＝0.2μm、q＝0.1μmとして、１個のメモリセルの面積を計算した結果が図２０Ｂに示される。この例の場合は、メモリセル１１の選択ＭＯＳトランジスタＣＴのゲート幅Wが約1.08μm以上なら、図８の形状の方が低面積になり、約1.08μm未満なら、図７の形状の方が低面積となる。
　図８の場合も、下部コンタクト２５を、選択ＭＯＳトランジスタＣＴのゲート２６の方向の中央付近に配置することにより、下部コンタクト２５からゲート２６の下の活性領域までの、拡散層の寄生抵抗の値を小さくすることが出来る。このため、前述のように、低電圧動作化、低消費電力化および、小面積化に効果がある。また、図８の形状では、図７の形状と比較して、選択ＭＯＳトランジスタＣＴのゲート幅が半分になるため、下部コンタクト２５からゲート２６の下の活性領域までの、拡散層の寄生抵抗の値も約半分になる。よって、この分の抵抗値の低下も、低電圧動作化、低消費電力化および、小面積化に効果がある。
　また、図８の形状では、選択ＭＯＳトランジスタＣＴのゲート２６が、1ビット当たり２本あるので、一方のゲート２６に、選択ＭＯＳトランジスタＣＴが導通するような電圧、例えば1.5Vを与え、他方のゲート２６に、選択ＭＯＳトランジスタＣＴが非導通となるような電圧、例えば0Vを与えることにより、両方のゲート２６，２６に、選択ＭＯＳトランジスタＣＴが導通するような電圧、例えば1.5Vを与える場合と比較して、相変化膜に流れる電流を、変えることが可能になる。
　例えば、最初に２本のゲート２６を共に選択して、２倍の電流を流し、相変化膜２０の温度を急激に上げる。次に、結晶化温度以上になったところで、１本のゲート２６を非選択とし、電流を絞る。この電流で相変化膜を結晶化温度以上に保ち、セット動作(相変化膜を結晶化して抵抗値を下げる動作)を行う。この場合は、最初から１本のゲート２６を非選択、他方のゲート２６を選択とした場合のセット動作と比較して、セット動作に必要な時間が短くなる。また、２本のゲート２６に共に同じ信号を入れる場合は、電流が流れすぎて、相変化膜が融解温度以上になる場合がある。この場合、相変化膜を結晶化するには、ゲート電圧を下げて電流を減らすか、ビット線に流れる電流を制限する必要がある。２本のゲート２６の信号を独立に制御する場合は、これらの制御を行う機構が不要であり、簡略な回路による低面積化が出来る。もちろん、回路が簡略になることにより、不良率も低下する。
　図９、図１０に示す、選択ＭＯＳトランジスタＣＴのゲート２６が１ビット当たり３本以上の場合も、同様に考えて、メモリの選択ＭＯＳトランジスタＣＴに必要なゲート幅Wがある値以上の場合は、選択ＭＯＳトランジスタＣＴのゲートを１ビット当たり３本以上としたほうが、メモリセル面積が小さくなる。同一メモリセルにある、複数のゲート２６を独立に制御して、書換え動作の高速化、あるいは、低面積化が可能なのも、上記の２本の場合と同様である。
　〔５〕図１１等に示す、分離用ゲート３０の使用による、拡散層２７の分離は、隣接する拡散層間の分離に、ＭＯＳトランジスタの標準的な論理ゲートで使用しているゲート長程度の距離しか必要としない。一般に、拡散層をＳＴＩ等で分離する場合は、上記のゲート長の２倍以上の距離を必要とする。このため、分離用ゲート３０で拡散層２７を分離した方が、メモリセルサイズが小さくなり、チップ面積の縮小ができる。相変化メモリは、書換えに標準ロジックと同様の1.5V程度の電圧しか必要ないので、拡散層にも1.5V程度の電圧しか入らない。このため、分離用ゲート３０も、選択ＭＯＳトランジスタＣＴと同様に、標準ロジックと同様の構造でよい。分離用ゲート３０のゲート長も、選択ＭＯＳトランジスタと同様に、最小ゲート長でよいので、拡散層の分離領域を最小限にすることが出来る。
　図１５で示した、選択素子にダイオードＣＴＤを使用する場合も、選択ＭＯＳトランジスタＣＴでの場合と同様に、拡散層２７の分離領域に必要な距離が短くなるので、チップ面積の縮小ができる。
　〔６〕図１３に一例を示した、ダイオードＣＴＤを選択素子にする場合は、ＭＯＳトランジスタＣＴを選択素子にする場合より、低面積化が可能である。これは、ドレイン、ソース、ゲート領域を形成する必要のあるＭＯＳトランジスタより、最小面積の拡散層1つで形成できるダイオードの方が、面積を小さくできるからである。選択素子をＰＮ接合ダイオードとした場合は、ダイオードのＰＮ接合が十分オンするために、シリコン（Si）の場合は0.7～0.8V程度の電圧が必要なため、この分の電圧と、相変化膜２０にかかる相変化膜の書換えに必要な電圧の合計を、印加する必要がある。このため、低電圧化、低消費電力化には一定の限界が有る。ショットキーバリアダイオードを利用する等で、ダイオードＣＴＤのオンに必要な電圧を下げることで、この限界値を下げることが出来る。図１３に一例を示した、ダイオードＣＴＤを選択素子にする場合も、下部コンタクト２５の数を１つにする効果、拡散層２７の中央付近に配置する効果は、選択ＭＯＳトランジスタＣＴの場合と同様である。
　〔７〕相変化膜２０は、製造直後は抵抗値が高く、ほぼ絶縁体とみなすことが出来る場合がある。その場合は、図１７で示すように、メモリアレイ内で、１つの相変化膜２０を共有する構造や、図１８に示したように、隣接するメモリセルで1つの相変化膜２０を共有する構造も可能である。これらの場合、各メモリセルの、下部コンタクト２５と上部電極２２に挟まれた、相変化膜２０の部分的な領域のみの抵抗値が変化し、その他の部分はほぼ絶縁体のままなので、相変化膜２０を共有してもメモリとして動作する。
　図１７、図１８、図１９等に示した構造でも、前記した、１メモリセル当たりの選択ＭＯＳトランジスタＣＴのゲート本数最適化や、分離用ゲート３０の使用による低面積化等は、同様に成り立つ。メモリセルの大きさが、選択ＭＯＳトランジスタの大きさではなく、相変化膜２０の大きさによって決まる場合は、例えば、相変化膜２０を基板と平行ではなく、垂直あるいは斜めに形成することで、相変化膜の基板への投影面積を減らすことが出来る。このため、相変化膜２０を基板と垂直あるいは斜めに形成することで、メモリセルの大きさの決定要因から、相変化膜２０の面積を除外することで、前記した１メモリセル当たりの選択ＭＯＳトランジスタＣＴのゲート本数最適化や、分離用ゲートの使用による低面積化等の効果を、得ることが出来る。
　〔８〕相変化メモリ７は、低電圧・低消費で動作する不揮発性メモリである。RFIDチップとは、非接触でコードや識別データを読み出したり、書き込んだりすることが可能な無線タグである。流通管理やトレーサビリティ等、いろいろなアプリへの利活用が期待されている。製品そのものの価値をアップさせるものではないため、低価格の要求が強い。RFIDチップは、電波を受けてＩＣの動作電力を生成する。この為、供給電力が限られ、ＩＣの消費電力は極力小さいことが要求される。制御ロジック６は、受信したコマンドに応じた動作の制御を行う。不揮発メモリは、ユーザが書き込んだり読み出したりするデータの保管を行う。不揮発メモリにEEPROMを使用する場合には、昇圧回路が必要となり面積及び消費電流が増大する。これに対して相変化メモリ７は、制御ロジック６と共用の単一電源で動作が可能な為、不揮発メモリ７に相変化メモリを適用する事により、昇圧回路が不要となり面積、消費電力が低く抑えられ、RFIDチップやRFIDモジュールのコスト低減及び性能が向上する。
　《相変化メモリのメモリアレイ》
　メモリアレイ(ＭＡＲＹ)１０は、図２１に示すように、ビット線(ＢＬ)数をI/O数（並列データ入出力ビット数）のN倍(N：自然数、より最適には、N＝1、2、4、8、・・・の2の倍数)とし、ワード線(ＷＬ)数は総ビット数をI/O数とNで割った数にする。Nは、メモリ７のディスターブ特性に基づいて、最適な値を決める。ディスターブとしては、ワード線ＷＬに電圧がかることにより、非選択のメモリセル１１にワードディスターブがかかる。また、選択ビット線ＢＬに接続している非選択メモリセル１１には、ビットディスターブがかかる。さらに、読出し選択メモリセル１１には、電流が流れるため、リードディスターブがかかる。
　このとき、N＝1とすると、ビット線数＝I/O数、ワード線数＝総ビット数をI/O数で割った数＝アドレス数となり、図２２のように構成される。例えば、総ビット数を2560ビット、I/O数を16ビットとする。このとき、ワード線数は2560÷16＝160本、ビット線数は16本となる。
　また、N＝総ビット数をI/O数で割った数とすると、ワード線数は１になり、図２３のように構成される。例えば、総ビット数を2560ビット、I/O数を16ビットとする。このとき、N＝2560÷16＝160で、ワード線数は1本、ビット線数は総ビット数と同じ2560本となる。
　相変化メモリ７は、電流を流すことにより、相変化膜２０の状態を変えて、情報の0、1に対応させ、情報を保持する。よって、相変化膜２０にある程度の電流が流れると、相変化膜２０の状態が変わり、保持していた情報が消失する場合がある。このため、書換え時以外は、相変化膜２０に流れる電流は、出来るだけ減らすことが、相変化メモリの信頼性向上につながる。
　メモリの信頼上問題になるディスターブには、いくつかの種類がある。まず、ワード線ＷＬに電圧がかることにより、選択ワード線ＷＬに接続している非選択のメモリセル１１に、ワードディスターブがかかる。また、選択ビット線ＢＬに電圧がかかるので、選択ビット線ＢＬに接続している非選択メモリセル１１には、ビットディスターブがかかる。さらに、読出し時には、選択メモリセル１１には、電流が流れるため、リードディスターブがかかる。もちろん、選択ＭＯＳトランジスタＣＴだけでなく、ダイオードＣＴＤを選択素子とした場合も、同様のディスターブが掛かる。
　図２４には相変化素子がビット線ＢＬ側に結合されたメモリアレイ１０の構造が例示される。同図にはワード線ＷＬ、ビット線ＢＬが選択、非選択、およびビット線ＢＬが浮遊の状態となったときの、メモリアレイの様子を示す。図２４において、相変化素子（Ｒ００～Ｒ１２）２０は、抵抗の記号で表示してある。選択ワード線ＷＬ０側の選択相変化素子のＲ００には、電流が流れ続ける。共通のソース線SLが0Vの場合、選択ワード線ＷＬ０側の相変化素子Ｒ０１には、浮遊状態のビット線BL1がカップリング等により0Vより高い電位になると、最初はBL1を放電する電流が流れるが、BL1の放電が終わり、BL1の電位が0Vまで低下すると、電流は流れなくなる。BL1が0Vの場合は、電流は流れない。共通のソース線SLが、選択セルＲ００を通して流れる電流により、例えば0.1V浮く場合は、R01には、浮遊状態のBL1がカップリング等により0.1Vより高い電位になると、最初はBL1を放電する電流が流れるが、BL1の放電が終わり、BL1の電位が0.1Vまで低下すると、電流は流れなくなる。あるいは、BL1が0.1Vよりも低い電圧の場合は、最初はBL1を充電する電流が流れるが、BL1の充電が終わり、BL1の電位が0.1Vまで上昇すると、電流は流れなくなる。ソース線SLの電圧が変わる場合は、BL1の電圧がソース線SLの電圧と一致するまで、BL1を充電又は放電する電流が流れる。選択ワード線側のR02には、BL2側から電流は流れないが、共通のソース線SLが、選択セルを通して流れる電流により、例えば0.1V浮く場合は、この電圧により、ソース線側よりBL2側に小さな電流が流れる。
　非選択ワード線ＷＬ１側のR10には、最初はBL0からM10のドレイン側の拡散層を1.5Vに充電する電流が流れ、充電が終わると流れなくなる。非選択ワード線ＷＬ１側のR11には、浮遊状態のBL1がカップリング等により0Vより高い電位になると、BL1からM11のドレイン側の拡散層を充電する電流が流れ、充電が終わると流れなくなる。BL1の電圧が変わる場合は、M11のドレイン側の拡散層の電圧がBL1の電圧と一致するまで、M11のドレイン側の拡散層を充電又は放電する電流が流れる。BL1が0Vの場合は、電流は流れない。非選択ワード線ＷＬ１側のR12には、BL2側からも、SL側からも電流は流れない。
　図２５に相変化素子がソース線側に結合されたメモリアレイ１０の構造が示される。同図にはワード線ＷＬ、ビット線ＢＬが選択、非選択、およびビット線ＢＬが浮遊の状態となったときの、メモリアレイの様子を示す。選択ワード線ＷＬ０側の選択セルのR00には、電流が流れ続ける。共通のソース線SLが0Vの場合、選択ワード線ＷＬ０側のR01には、浮遊状態のBL1がカップリング等により0Vより高い電位になると、最初はBL1を放電する電流が流れるが、BL1の放電が終わり、BL1の電位が0Vまで低下すると、電流は流れなくなる。ビット線BL1が0Vの場合は、電流は流れない。共通のソース線SLが、選択セルを通して流れる電流により、例えば0.1V浮く場合は、R01には、浮遊状態のBL1がカップリング等により0.1Vより高い電位になると、最初はBL1を放電する電流が流れるが、BL1の放電が終わり、BL1の電位が0.1Vまで低下すると、電流は流れなくなる。あるいは、BL1が0.1Vよりも低い電圧の場合は、最初はBL1を充電する電流が流れるが、BL1の充電が終わり、BL1の電位が0.1Vまで上昇すると、電流は流れなくなる。SLの電圧が変わる場合は、BL1の電圧がSLの電圧と一致するまで、BL1を充電又は放電する電流が流れる。選択ワード線上のR02には、BL2側から電流は流れないが、共通のソース線SLが、選択メモリセルを通して流れる電流により、例えば0.1V浮く場合は、この電圧により、ソース線ＳＬ側よりBL2側に小さな電流が流れる。
　非選択ワード線ＷＬ１側のR10、R11、R12には、ビット線ＢＬ側からは、電流が流れない。しかし、共通のソース線SLが、選択メモリセルを通して流れる電流により、例えば0.1V浮く場合は、この電圧により、M10、M11、M12のソース側の拡散層を0.1Vに充電する電流が流れ、充電が終わると流れなくなる。SLの電圧が変わる場合は、M10、M11、M12のソース側となる拡散層の電圧がSLの電圧と一致するまで、M10、M11、M12のソース側の拡散層を充電又は放電する電流が流れる。
　相変化膜２０に不要な電流を流さないという点では、図２５の構造の方が、非選択ワード線ＷＬ１に接続している相変化素子ＰＣＲに、ビット線の充放電による電流が流れないという点で、優れている。しかし、読出し、書換え等で、メモリセルに電流を流す場合は、選択ＭＯＳトランジスタＣＴのソース側に、抵抗成分として相変化素子ＰＣＲが付くため、相変化素子ＰＣＲによる電位降下の影響で、選択ＭＯＳトランジスタＣＴのソース側の電圧がウエル電圧に対して上昇し、選択ＭＯＳトランジスタＣＴにバックバイアスがかかった状態になる。このため、選択ＭＯＳトランジスタの閾値電圧が上昇し、同じ電流を流すためには、図２４の構成の場合よりも、選択ＭＯＳトランジスタＣＴのゲート幅を大きくする必要があり、メモリセルの面積が増加する。
　メモリアレイ１０は、ビット線数をI/O数のN倍(N：自然数、より最適には、N＝1、2、4、8、・・・の2の倍数)とし、ワード線数は総ビット数をI/O数とNで割った数にする。このとき、N＝1とすると、ビット線数＝I/O数、ワード線数＝総ビット数をI/O数で割った数＝アドレス数となる。この場合、選択ワード線には、書換え、あるいは読出しデータ分のメモリセルしか接続しないため、ワードディスターブの発生が最小になる。例えば、総ビット数を2560ビット、I/O数を16ビットとする。このとき、ワード線数を2560÷16＝160本、ビット線数を16本とすることにより、ワードディスターブが最小のメモリアレイ構成になる。
　例えば、ＲＦＩＤチップ２に内蔵するメモリでは、ビット数がせいぜい数千ビット程度のものが多い。このように小規模なメモリの場合は、ビット線数をI/Oのビット数と同じとした、図２２のような構成とすることで、読出し時に非選択のビット線がなくなる。すなわち、図２４、又は図２５のR01又はR02の状態のセルがなくなるため、相変化膜に不要な電流が流れず、ワードディスターブによる信頼性の低下が改善する。また、Yゲートを介さず、ビット線が直接センスアンプに入るため、Yゲート１８を通すことによる、読出し信号の劣化、例えば、Yゲート１８を構成するＭＯＳトランジスタの特性ばらつきによるビット線電圧の変動等、が無くなる。このため、読出し動作における動作余裕が増え、安定に読み出すことが出来る。また、Yゲート１８が不要なので、その分の面積も減る。
　書換え時も、１個のI/O分のビットを同時に書換える場合は、書換えにおいても、上記の読み出しの場合と同様、信頼性の低下が改善する。一方、書換えを、１個のI/O分のビット未満の単位で行う場合は、必ず非選択のビット線ができる。この場合も、図２１の様に、ビット線数をI/Oのビット数の倍数Nとし、倍数を2以上にした場合よりも、ビット線数が少なくなるので、ディスターブのかかかる回数が減るため、N≧2の場合よりも信頼性の低下が改善される。
　一方、Nを大きくすることで、選択ビット線に接続している非選択メモリセルの数を小さくすることができる。ビットディスターブの特性が悪い場合は、Nを大きくしてビットディスターブの発生を抑える構成にする。先の総ビット数が2560ビット、I/O数が16ビットの例では、N＝1の場合、選択ビット線に接続している非選択メモリセル数は159である。N＝2、4、8、とすると、選択ビット線に接続している非選択メモリセル数は、それぞれ79、39、19となり、ビットディスターブの発生が抑えられる。
　よって、上記のワードディスターブが信頼性上問題にならない場合は、図２１に示すような、N≧2の構成にする。この場合は、図２２に示すN＝1の構成よりもビット線の長さを短くすることが出来る。N≧2の構成にすることで、N＝1の構成よりも、選択ビット線に接続しているメモリセルの数が減るので、ビット線の充放電に起因する等の、ディスターブによる信頼性の低下が改善する。また、ビット線が短いので、読出し動作を高速化することが可能である。
　メモリセルの特性上、ビットディスターブの影響が大きい場合は、小規模なメモリの場合、図２３に示すように、ワード線を1本にし、ビット線を総メモリ数と等しくすることで、上記のディスターブが掛からないようにすることも出来る。
　N≧2とした場合は、Yゲートにより、ビット線を選択する機構が必要になる。例えば、図２６に示すような、構成である。このように、Yゲートにより、読出しビット線を選択する構成では、図２６に示すように、浮遊状態のビット線が出来、図２４、又は図２５のR01相当のメモリが多数を占める。この場合、浮遊状態のビット線が受ける、最悪の状態のディスターブを規定することが困難になる。よって、例えば、図２７に示すように、非選択ビット線をＶｓｓ（例えば0V）等の電圧に固定する回路を、追加する。この回路の追加により、非選択ビット線の電圧が決まるので、最悪の状態のディスターブを規定することができ、評価、試験等の内容を、明確にすることが出来る。例えば、図２７の場合は、Yゲート１８をｐチャンネル型ＭＯＳトランジスタ１８_Ｐで構成し、Yゲートの信号を、ビット線Ｌと接地電圧Ｖｓｓを結ぶｎチャンネル型ＭＯＳトランジスタ１８_Ｎのゲートに入れることにより、非選択ビット線が接地電圧Ｖｓｓとなり、上記浮遊状態のビット線が受ける、最悪の状態のディスターブを抑制することができる。
　上記の説明は、相変化素子ＰＣＲを選択ＭＯＳトランジスタＣＴのドレイン側に接続しても、ソース側に接続しても、同様に成り立つ。また、ダイオードＣＴＤを選択素子とする場合は、アノード側、カソード側のどちらに相変化素子を接続しても、上記のようにメモリアレイの構成を変えることで、同様の効果が期待できる。
　例えば、図２８にはダイオード（Ｄ００～Ｄ１２）ＣＴＤを選択素子とするメモリアレイの構成が例示される。選択ワード線ＷＬ０側の選択メモリセルのR00には、電流が流れ続ける。選択ワード線ＷＬ０が0Vの場合、R01には、浮遊状態のBL1がカップリング等により0VとダイオードＣＴＤのオンに必要な電圧の合計より高い電位になると、最初はBL1を放電する電流が流れるが、BL1の放電が終わり、BL1の電位がダイオードＣＴＤのオンに必要な電圧まで低下すると、電流は流れなくなる。通常、PN接合ダイオードでは、ダイオードのオンに必要な電圧は0.7～0.8V程度である。BL1が0Vの場合は、電流は流れない。選択ワード線ＷＬ０が、選択メモリセルを通して流れる電流により、例えば0.1V浮く場合は、浮遊状態のBL1がカップリング等により、0.1VとダイオードＣＴＤのオンに必要な電圧の合計より高い電位になると、R01には、最初はBL1を放電する電流が流れるが、BL1の放電が終わり、BL1の電位が0.1VとダイオードＣＴＤのオンに必要な電圧の合計まで低下すると、電流は流れなくなる。選択ワード線ＷＬ０の電圧が変わる場合は、BL1の電圧がＷＬ０の電圧とダイオードのオンに必要な電圧の合計が高い期間は、２つの電圧が一致するまで、BL1を放電する電流が流れる。選択ワード線ＷＬ０側のR02には、BL2側から電流は流れないが、選択ワード線WＷＬ０が、選択メモリセルを通して流れる電流により、例えば0.1V浮く場合は、D02のカソード側の寄生容量を0.1Vに充電するまで、電流が流れる。選択ワード線ＷＬ０の電圧が変わる場合は、D02のカソード側の電圧がW0の電圧と一致するまで、D02のカソード側の寄生容量を充電又は放電する電流が流れる。
　図２８において、非選択ワード線ＷＬ１側のR10、R11、R12には、電源投入時等、WL1を例えば0Vから1.5Vに上げるとき、非選択ワード線ＷＬ１からそれぞれD10、D11、D12の各々のカソード側にある寄生容量を1.5Vに充電する電流が流れ、充電が終わると流れなくなる。
　図２９にはダイオードのカソードをワード線に結合した構造のメモリアレイが例示される。選択ワード線ＷＬ０側の選択メモリセルのR00には、電流が流れ続ける。選択ワード線ＷＬ０が0Vの場合、浮遊状態のBL1がカップリング等により0Vとダイオードのオンに必要な電圧の合計より高い電位になると、R01には、最初はBL1を放電する電流が流れるが、BL1の放電が終わり、BL1の電位がダイオードのオンに必要な電圧まで低下すると、電流は流れなくなる。BL1が0Vの場合は、電流は流れない。選択メモリセルを通して流れる電流により、選択ワード線ＷＬ０が例えば0.1V浮く場合は、浮遊状態のBL1がカップリング等により、0.1Vとダイオードのオンに必要な電圧の合計より高い電位になると、R01には、最初はBL1を放電する電流が流れるが、BL1の放電が終わり、BL1の電位が0.1Vとダイオードのオンに必要な電圧の合計まで低下すると、電流は流れなくなる。ワード線ＷＬ０の電圧が変わる場合は、BL1の電圧がワード線ＷＬ０の電圧とダイオードのオンに必要な電圧の合計が高い期間は、2つの電圧が一致するまで、BL1を放電する電流が流れる。選択ワード線ＷＬ０側のR02には、電流は流れない。
　非選択ワード線ＷＬ１側のR10には、最初はBL0からD10のアノード側の寄生容量を1.5Vに充電する電流が流れ、充電が終わると流れなくなる。非選択ワード線ＷＬ１側のR11には、浮遊状態のBL1がカップリング等により0Vより高い電位になると、BL1からD11のドアノード側の寄生容量を充電する電流が流れ、充電が終わると流れなくなる。BL1が0Vの場合は、電流は流れない。非選択ワード線ＷＬ１側のR12には、BL2側からも、W1側からも電流は流れない。
　図３０には図２８に対してダイオードの向きを変えたメモリアレイの構成が例示される。選択ワード線ＷＬ０側の選択セルのR00には、電流が流れ続ける。浮遊状態のBL1がカップリング等により1.5VからダイオードのONに必要な電圧を引いた値より低い電位になると、R01には、最初はBL1を充電する電流が流れるが、BL1の充電が終わり、BL1の電位が1.5VからダイオードのONに必要な電圧を引いた値まで上昇すると、電流は流れなくなる。BL1が1.5Vの場合は、電流は流れない。選択ワード線ＷＬ０側のR02には、電流は流れない。図３０の非選択ワード線ＷＬ１側のR10、R11、R12には、電流が流れない。
　図３１には図２９に対してダイオードの向きを変えたメモリアレイの構成が例示される。図３１の場合、選択ワード線ＷＬ０側の選択メモリセルのR00には、電流が流れ続ける。R01には、浮遊状態のBL1がカップリング等により1.5VからダイオードのONに必要な電圧を引いた値より低い電位になると、最初はBL1を充電する電流が流れるが、BL1の充電が終わり、BL1の電位が1.5VからダイオードのONに必要な電圧を引いた値まで低下すると、電流は流れなくなる。選択ワード線ＷＬ０側のR02には、最初はBL2からD02のカソード側の寄生容量を1.5Vに充電する電流が流れ、充電が終わると流れなくなる。
　非選択ワード線ＷＬ１側のR10には、電流は流れない。非選択ワード線ＷＬ１側のR11には、浮遊状態のBL1がカップリング等により1.5VからダイオードのONに必要な電圧を引いた値より低い電位になると、BL1からD11のカソード側の寄生容量を充電する電流が流れ、充電が終わると流れなくなる。BL1が1.5Vの場合は、電流は流れない。非選択ワード線側のR12には、最初はBL2からD12のカソード側の寄生容量を1.5Vに充電する電流が流れ、充電が終わると流れなくなる。
　選択素子としてダイオードＣＴＤを用いる場合にも図２１，２２，２３で説明したメモリアレイの構成を採用することにより、ＭＯＳトランジスタを選択素子とした場合と同様の効果が得られる。
　《１ビット当たりの相変化素子数の多重化》
　選択ＭＯＳトランジスタＣＴに、ゲート長0.18μmの世代のトランジスタを使う場合、1.5Vでの書換えに必要な数100μAの電流を流すために、選択ＭＯＳトランジスタＣＴのゲート幅は、数μm必要となる。このため、相変化膜２０の面積に対して、選択ＭＯＳトランジスタＣＴの大きさが大きく、メモリセル内に複数の相変化膜２０を設けることが可能になる。例えば、図３２に示すように、ＢＬ０Ａ，ＢＬ０Ｂに代表されるように、メモリアレイにおいてビット線を２本のビット線ペア構造とし、それぞれに別の相変化膜を介して選択ＭＯＳトランジスタＣＴを接続する。例えばＲ００ＶＡをＢＬ０Ａに、Ｒ００ＢをＢＬ０Ｂに接続し、Ｒ００Ａ及びＲ００Ｂを選択ＭＯＳトランジスタＭ００のドレインに共通接続する。Ａ群のビット線の選択信号をＳＡ、Ｂ群のビット線の選択信号をＳＢとし、選択信号SA、SBのいずれかをハイレベルにすることにより、２本のビット線ペアの内で何れを使うかを選択することが可能にされる。
　この場合のメモリセルのレイアウト例を図３３に示す。１メモリセル当たり２本のビット線が、配線層Ｍ２に配置してある。図３４と、図３５にはビット線の配置例を示す。選択信号ＳＡで選択するビット線群をＡ群、選択信号ＳＢで選択するビット線群をＢ群とする。図３４では、ビット線をＡ群、Ｂ群で交互に配置する。一方、図３５に示す様に、ビット線をＡ群、Ｂ群の各群内でビット線を２本組みにし、交互に配置してもよい。
　相変化素子を、選択ＭＯＳトランジスタのソース側に接続した場合に、上記のような冗長性を持たせる回路の例として、図３６、図３７を示す。図３６では、同一ビット線に接続する相変化素子を同じ群に含む様にする。例えばＢＬ０に接続するＲ００Ａ、Ｒ１０Ａはソース線ＳＬＡに、ＢＬ０に接続するＲ００Ｂ、Ｒ１０Ｂはソース線ＳＬＢに接続する。図３７の場合は、同一ワード線に対応する相変化素子を同じ群に含めるようにする。例えばＷＬ０に接続するＲ００Ａ、Ｒ０１Ａはソース線ＳＬＡに、ＷＬ１に接続するＲ００Ｂ、Ｒ０１Ｂはソース線ＳＬに接続する。１メモリセル当たり２つの相変化素子を持つ例を挙げたが、３つ以上の場合は容易に類推可能であるから特に図示はしない。
　上述のように、複数のビット線を持つなどして、冗長化した場合は、メモリ部分の試験法を変更する。例えば、図３８に示した通常の試験手順において、救済を行う前に、相変化素子のリセット動作（Ｓｒｅｓ）を追加して、図３９に示す試験手順とすればよい。リセット動作により、救済を行う前に、動作するメモリ素子は、全て高抵抗状態にされる。
　上記相変化素子の多重化によれば以下の作用効果を得る。
　〔１〕図３２に例示されるように、相変化メモリのメモリセル内で相変化素子に冗長性を持たせることにより、メモリアレイサイズの増加なしに、相変化メモリの歩留まりを向上させることが可能になる。
　〔２〕相変化素子を多重化するときのビット線配列に関し図３５のように同じ群のビット線を２本単位で交互に群を変えて配列する形態の方が、図３５の１本単位で交互に群を変えて配列する形態に比べて、メモリアレイの製造歩留りが向上する。図３４のように、ビット線をA群、B群で交互に配置すると、1の位置、2の位置どちらでビット線間の短絡が起こっても、その場所ではＡ群とＢ群の双方が不良になるので何れも救済に用いることが不可能になる。一方、図３５に示す様に、ビット線をA群、B群の各群内で2本組みにし、交互に配置すると、1の位置でビット線間の短絡が起こった場合は、A群のビット線を使用することにより、メモリの正常な動作を行うことが出来る。
　このように、選択ＭＯＳトランジスタに複数の相変化素子を接続した場合、未使用側の相変化素子の抵抗が低いと、誤動作の原因になる。例えば、図３２で、A群の相変化素子を使用する場合を考える。R00Aがリセット状態で、抵抗が高い場合、R00Aの情報を読み出すために、たとえば、BL0に0.5V、W0に1.5V、W1に0V、SAに1.5V、SBに0Vを印加する。R00B等が無い場合は、R00Aの抵抗が高いため選択MOSトランジスタM00を通る電流は小さく、BL0の電位はほとんど下がらないので、R00Aは高抵抗(論理値1)と判定される。しかし、R10A、R10B、R00B、が存在するため、これらの抵抗値が低いと、R10A、R10B、R00Bを通してM00に大きな電流が流れ、BL0の電位が下がって、R00Aは低抵抗(論理値0)と、誤判定される。この誤判定を防ぐためには、未使用としたB群の相変化素子の抵抗値を、充分高くして、R10A、R10B、R00Bを通して流れる電流が、充分小さくなる様にすればよい。このためには、図３８に示した通常の試験手順で救済を行う前に相変化メモリの抵抗値を高くしておけばよい（Ｓｒｅｓ）。すなわち、救済の前に、相変化素子のリセット動作を追加し、図３９に示す試験手順とすればよい。また、相変化膜の初期状態が高抵抗の場合は、初期状態のままほっておいてもよい。
　《メモリアレイに使用する配線層の制限》
　図４０に示した、相変化メモリのレイアウト例では、ワード線ＷＬをポリシリコン配線２６とし、ソース線ＳＬを１層目の金属配線Ｍ１で、ワード線ＷＬと並行に設け、２層目の金属配線Ｍ２をビット線ＢＬとすることにより、メモリ動作に必要な配線は、２層目の金属配線Ｍ２までに限定できる。また、図４１は図４０のＦ－Ｆ矢視断面図、図４２は図４０のＧ－Ｇ矢視断面図である。上記のようにメモリアレイで使用する配線層を限定できるので、図４３に示すように、メモリアレイ上は、３層目の金属配線Ｍ３以上の配線を、他の回路のための配線経路として使用することができる。あるいは、図４４に示すように、Ｍ２より上層の金属配線を利用してMetal-Insulator-Metal (MIM)容量を形成することも可能である。図４５にはMIM容量の断面が例示される。
　図４３に示すように、相変化メモリ７のメモリアレイ１０上を、配線チャネルとして使うことにより、従来は相変化メモリ７の外の配線領域を使っていた配線を、相変化メモリ７上に移すことが出来る。このため、相変化メモリ７を含む、半導体素子のチップサイズを小さくすることが出来る。さらに、配線が相変化メモリ７部分を迂回する必要が無いため、配線長が短くなり、配線の寄生容量が減る。このため、配線を駆動するドライバの大きさの削減による低面積化はもちろん、システムの高速動作や低消費電力化にも効果がある。
　また、図４４に示すように、電源の安定化用のMIM容量等を相変化メモリ７の上に重ねて配置することにより、チップサイズを小さくすることが出来る。チップサイズの縮小により、配線長が短くなる効果で、システムの低面積化、高速動作や低消費電力化に効果があるのは、上記の場合と同様である。もちろん、メモリアレイ１０だけでなく、相変化メモリ７の直接周辺回路ならびに間接周辺回路等の全部あるいは、一部も、同様にＭ２配線層までの使用に制限することにより、他の回路のための配線経路、MIM容量等を、相変化メモリの周辺回路部分にも配置できるため、上記の効果は、より大きくなる。
　《ゲート及び配線の向き統一化》
　図４６には相変化メモリの選択ＭＯＳトランジスタや、周辺回路のトランジスタの、ゲートの方向をできるだけ揃えた状態を模試的に示す。完全にそろえるのが、最も効果が有るが、高耐圧素子で構成したI/O回路を除く、低電圧系、例えば、電源電圧1.5V系の回路を全て揃える構成でもよい。図４７に示すように、特定の領域内で、同種のＭＯＳトランジスタのゲート方向が揃っている構成とし、この領域が複数あり、各領域間では、ゲートの方向が異なっていても良い。同様に配線層も、各層で可能な限り方向を揃えることにより、歩留りが向上する。この場合、上下する配線層の延在方向を90度あるいは、45度傾けることにより配線の効率が上がる。
　また、図３、図４０、および図４８等に示したように、拡散層、ポリシリコンゲート配線、金属配線等の形状を、できるだけ長方形とする。長方形の占める比率が高い方が望ましい。特に、図４９に示したように、VIA周辺の余裕をなくし、形状を長方形とする。
　図４６に示すように、相変化メモリの選択ＭＯＳトランジスタや、周辺回路のトランジスタの、ゲートの方向を揃えることにより、LDDの下に低濃度の拡散層を形成する等の目的で行う斜め方向からのイオン注入の方向を、ゲートの方向がそろっていない場合の半分に減らすことが出来る。このため、製造コストの削減、歩留りの向上、イオン注入に起因するトランジスタ特性のばらつきを低減する等の効果がある。また、ポリシリコンの形状形成が容易になるので、歩留りも向上する。
　同様に金属配線層も、各層で方向を揃えることにより、歩留りが向上する。この場合、上下する配線層を形成する方向を90度あるいは、45度傾けることにより配線の効率が上がり、チップサイズが小さくなる。
　また、図３、図４０等に示したように、拡散層、ポリシリコン配線、金属配線等の形状を、長方形とすることで、マスク作成時のOPC補正が単純になり、露光の工程の精度も上がる。また、マスクの合わせずれが起きても、素子特性のばらつきに与える影響を小さくすることができる。同様に、図４９のようなVIA周辺の余裕をなくし、図４８のように形状を長方形とする。これによって、微細加工が安定し、マスクずれ等に対する、特性の安定性も良くなる。
　以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
　例えば読出しや書き込みのためのタイミング生成回路の論理構成や各種ドライバの回路構成等については図示を省略したがそれらについれは適宜変更することが可能である。また、メモリセルの単位セル領域上のワード線本、メモリアレイのマット構成等についても適宜変更可能である。
　本発明はＲＦＩＤチップやＲＦＩＤモジュールへの適用はもとより、それに限定されず、マイクロコンピュータ等のデータ処理ＬＳＩ、更には単体のメモリＬＳＩ等に広く適用することができる。

Claims (23)

  1. 　相変化素子に選択ＭＯＳトランジスタが直列され、一方の直列端にビット線が接続され、他方の直列端にソース線が接続され、前記選択ＭＯＳトランジスタのゲート配線にワード線が接続された相変化メモリセルを複数個有する相変化メモリであって、
    　前記選択ＭＯＳトランジスタはその単位領域に、ソース及びドレインが形成される半導体領域の上方に配置された複数本のゲート配線による所要のゲート幅を有する、相変化メモリ。
  2. 　前記相変化メモリセルは偶数本のゲート配線を有し、
    　隣接メモリセルの単位領域と共有されソース又はドレインとされる一方の第１電極領域はビアを介して上層の金属配線に接続し、
    　ソース又はドレインとされる他方の第２電極領域はビアを介して相変化素子に接続される、請求項１記載の相変化メモリ。
  3. 　ソース又はドレインとされる他方の第２電極領域を相変化素子に接続するビアの配置は、前記半導体領域のゲート幅方向に対してその中央寄りの一箇所とされる、請求項２記載の相変化メモリ。
  4. 　前記第１電極領域はビット線に接続し、前記第２電極領域は相変化素子を介してソース線に接続する、請求項２記載の相変化メモリ。
  5. 　前記第１電極領域はソース線に接続し、前記第２電極領域は相変化素子を介してビット線に接続する、請求項２記載の相変化メモリ。
  6. 　ビアを介して相変化素子に接続されソース又はドレインとされる電極領域は、隣接するメモリセルの単位領域との間が、オフ状態の寄生ＭＯＳトランジスタを構成する分離ゲートによって分離される、請求項１記載の相変化メモリ。
  7. 　相変化素子は、複数の相変化メモリセルに共通の相変化膜のプレーンと、個々の相変化メモリセルに固有の電極であって相変化膜を挟む電極とから成る、請求項１記載の相変化メモリ。
  8. 　外部との並列データ入出力ビット数に等しい数のビット線を有し、選択されたワード線を共有するメモリセルが並列読出し動作の対象にされる、請求項１記載の相変化メモリ。
  9. 　読出し動作において前記ビット線を選択してアンプに接続する選択スイッチと、前記選択スイッチと相補的にスイッチ制御され読み出し非選択のビット線をソース線電位に接続するディスチャージスイッチとを有する、請求項１記載の相変化メモリ。
  10. 　前記メモリセルは一端が選択ＭＯＳトランジスタに共通接続された２個の相変化素子を有し、２個の相変化素子の一方は第１ローカルビット線に接続され、２個の相変化素子の他方は第２ローカルビット線に接続され、
    　第１ローカルビット線又は第２ローカルビット線を選択的にグローバルビット線に接続する選択スイッチを有する、請求項１記載の相変化メモリ。
  11. 　複数の前記相変化メモリセルが配置されるメモリアレイにおいて、前記第１ローカルビット線と第２ローカルビット線は、それぞれ２本一組で交互に配列される、請求項１０記載の相変化メモリ。
  12. 　前記メモリセルは一端が選択ＭＯＳトランジスタに共通接続された２個の相変化素子を有し、２個の相変化素子の一方は第１ローカルソース線に接続され、２個の相変化素子の他方は第２ローカルソース線に接続され、
    　第１ローカルソース線又は第２ローカルソース線を選択的にグローバルソース線に接続する選択スイッチを有する、請求項１記載の相変化メモリ。
  13. 　複数の前記相変化メモリセルが配置されるメモリアレイにおいて、前記第１ローカルソース線と第２ローカルソース線は、それぞれ２本一組で交互に配列される、請求項１２記載の相変化メモリ。
  14. 　請求項１記載の相変化メモリと、前記相変化メモリをアクセス制御するロジック部とを有する、半導体装置。
  15. 　アンテナを介して近接非接触通信号を行って前記ロジック部に接続される送受信部と、前記アンテナからの入力を整流して電源電圧を生成する整流部とを更に有し、前記整流部で生成された電源電圧が前記メモリ、ロジック部、及び送受信部の動作電源として供給される、ＲＦＩＤチップとして構成される、請求項１４記載の半導体装置。
  16. 　請求項１５記載の半導体装置と、これに接続されたアンテナとを有する、ＲＦＩＤモジュール。
  17. 　相変化素子にダイオードが直列され、一方の直列端にビット線が接続され、他方の直列端にワード線が接続された相変化メモリセルを複数個有する相変化メモリであって、
    　前記ダイオードは第１導電型の半導体領域とその上方に重ねられた第２導電型の半導体領域とのｐｎ接合により構成され、第１導電型の半導体領域は、隣接するダイオードの単位領域との間が、オフ状態の寄生ＭＯＳトランジスタを構成する分離ゲートによって分離される、相変化メモリ。
  18. 　相変化素子に選択ＭＯＳトランジスタが直列され、一方の直列端にビット線が接続され、他方の直列端にソース線が接続され、前記選択ＭＯＳトランジスタのゲート配線にワード線が接続された相変化メモリセルを複数個有する相変化メモリを備えた半導体装置であって、
    　外部との並列データ入出力ビット数に等しい数のビット線を有し、選択されたワード線を共有するメモリセルが並列読出し動作の対象にされる、半導体装置。
  19. 　相変化素子に選択ＭＯＳトランジスタが直列され、一方の直列端にビット線が接続され、他方の直列端にソース線が接続され、前記選択ＭＯＳトランジスタのゲート配線にワード線が接続された相変化メモリセルを複数個有する相変化メモリを備えた半導体装置であって、
    　読出し動作において前記ビット線を選択してアンプに接続する選択スイッチと、前記選択スイッチと相補的にスイッチ制御され読み出し非選択のビット線をソース線電位に接続するディスチャージスイッチとを有する、半導体装置。
  20. 　相変化素子に選択ＭＯＳトランジスタが直列され、一方の直列端にビット線が接続され、他方の直列端にソース線が接続され、前記選択ＭＯＳトランジスタのゲート配線にワード線が接続された相変化メモリセルを複数個有する相変化メモリであって、
    　前記メモリセルは一端が選択ＭＯＳトランジスタに共通接続された２個の相変化素子を有し、２個の相変化素子の一方は第１ローカルビット線に接続され、２個の相変化素子の他方は第２ローカルビット線に接続され、
    　第１ローカルビット線又は第２ローカルビット線を選択的にグローバルビット線に接続する選択スイッチを有する、相変化メモリ。
  21. 　複数の前記相変化メモリセルが配置されるメモリアレイにおいて、前記第１ローカルビット線と第２ローカルビット線は、それぞれ２本一組で交互に配列される、請求項２０記載の相変化メモリ。
  22. 　相変化素子に選択ＭＯＳトランジスタが直列され、一方の直列端にビット線が接続され、他方の直列端にソース線が接続され、前記選択ＭＯＳトランジスタのゲート配線にワード線が接続された相変化メモリセルを複数個有する相変化メモリであって、
    　前記メモリセルは一端が選択ＭＯＳトランジスタに共通接続された２個の相変化素子を有し、２個の相変化素子の一方は第１ローカルソース線に接続され、２個の相変化素子の他方は第２ローカルソース線に接続され、
    　第１ローカルソース線又は第２ローカルソース線を選択的にグローバルソース線に接続する選択スイッチを有する、相変化メモリ。
  23. 　複数の前記相変化メモリセルが配置されるメモリアレイにおいて、前記第１ローカルソース線と第２ローカルソース線は、それぞれ２本一組で交互に配列される、請求項２２記載の相変化メモリ。
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