CN109215710A - 存储单元及存储器 - Google Patents

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Abstract

本发明实施例提供了一种存储单元及存储器，包括：开关模块和存储元件，所述存储元件的第一极与所述开关模块的第一端相连，所述存储元件的第二极与电源模块相连，所述开关模块的第二端与字线相连，用于选通所述存储元件的所述字线；所述开关模块的控制端与位线连接。本发明实施例提供了一种存储单元及存储器，提高了非易失性存储器的集成度以及非易失性存储器的存储性能。

Description

存储单元及存储器
技术领域
本发明实施例涉及非易失性存储器技术领域，尤其涉及一种存储单元及存储器。
背景技术
Flash非易失性存储器技术主要利用浮栅存储电荷技术来改变MOS管的阈值特性来实现数据的存储，但是随着特征尺寸的减少，Flash非易失性存储器面临诸多问题，例如电荷保持机制不确定，导致对浮栅存储器的读、写和擦除操作结果与实际浮栅存储器的状态不符合等等。
因此寻找一种新的存储机制的不挥发存储器来替代现有的存储器，是今后存储器发展的必然趋势。
发明内容
有鉴于此，本发明实施例提供了一种存储单元及存储器，提高了非易失性存储器的集成度以及非易失性存储器的存储性能。
第一方面，本发明实施例提供了一种存储单元，包括：
开关模块和存储元件，所述存储元件的第一极与所述开关模块的第一端相连，所述存储元件的第二极与电源模块相连，所述开关模块的第二端与字线相连，用于选通所述存储元件的所述字线；所述开关模块的控制端与位线连接。
可选地，所述开关模块为MOS管，所述存储元件的第一极与所述MOS管的漏极相连；所述MOS管的栅极与所述字线相连，所述MOS管的源极与所述位线连接。
可选地，所述存储元件包括阻变存储元件，相变存储元件以及磁阻存储元件中的任意一种。
可选地，所述MOS管的个数大于或等于1；当所述MOS管的个数大于1时，所述MOS管的数量和所述存储元件数量相等，一个所述存储元件的第一极与一个所述MOS管的漏极相连组成一个存储子单元；每个所述MOS管的栅极与所述字线相连，每个所述MOS管的源极与所述位线连接，每个所述存储元件的第二极与所述电源模块相连。
可选地，所述存储元件的个数大于或等于1；当所述存储元件的个数大于1时，所述MOS管的数量为1个，多个所述存储元件的第一极与所述MOS管的漏极相连，多个所述存储元件的第二极与所述电源模块相连。
第二方面，本发明实施例提供了一种存储器，包括：
字线和位线，所述字线和所述位线与存储单元阵列包含的存储单元相连，所述存储单元阵列包括可以划分为m行n列的多个存储单元，同一行的所述存储单元共用一条字线，同一列的所述存储单元共用一条位线，所述存储单元为上述技术方案中任意一项所述的存储单元；
位线选通电路，所述位线选通电路与所述位线相连，用于选通多条所述位线中的一条或多条；
所述m为大于或等于1的正整数；所述n为大于或等于1的正整数。
可选地，所述位线选通电路包括多级位线选通单元、全局位线和局部位线。
可选地，还包括：
灵敏放大器，所述灵敏放大器通过所述全局位线与所述位线选通电路相连。
可选地，每级所述位线选通单元包括多个选通MOS管，每个所述选通MOS管的栅极与驱动信号线相连，所述驱动信号线用于选通或者关断所述选通MOS管；
所述第一级位线选通单元的选通MOS管的漏极通过所述全局位线与所述灵敏放大器相连；
相邻两级所述位线选通单元中的上一级所述选通MOS管的源极和下一级所述选通MOS管的漏极通过所述局部位线相连；紧邻所述存储单元阵列的最后一级所述位线选通单元的所述选通MOS管的源极通过所述位线与所述存储单元阵列的所述存储单元相连。
可选地，所述位线选通电路包括两级位线选通单元，所述第一级位线选通单元包括4个MOS管；所述第二级位线选通单元分为4个第二子级位线选通单元，所述每个第二子级位线选通单元包括4个MOS管。
本发明实施例提供了一种存储单元及存储器，通过字线控制开关模块的关断和导通，当开关模块处于导通状态时，该存储单元处于被选中的状态，可以通过控制位线接入的电压的数值来实现在存储元件的第一极所加电压信号有所不同，在存储元件的第二极所接入的电源模块中的电源的电压值不变的情况下，来实现存储元件两极(第一极和第二极)之间的电压变化，带来存储元件内部的物理状态发生变化，来实现存储元件的编程和/或擦除功能。或者还可以使得位线端的电压保持不变，通过控制存储元件的第二极所接入的电源模块中的电源的电压变化的情况下，来实现存储元件两极(第一极和第二极)之间的电压变化，带来存储元件内部的物理状态发生变化，来实现存储元件的编程和/或擦除功能。相比传统的浮栅存储单元(通过隧穿效应实现编程和/或擦除功能)，本发明实施例提供了一种的存储单元和采用上述存储单元组成的存储器，从制作工艺来说，一个存储单元仅需要一个开关模块和一个具有两极的存储元件电连接，省去传统的浮栅存储单元中层层堆叠、光刻以及离子注入等一系列的复杂工艺流程；从器件尺寸来说，一个开关模块和一个具有两极的存储元件电连接的存储单元的尺寸可以做的更小，提高了非易失性存储器的集成度；从存储性能来说，通过开关模块控制存储元件第一极的电压信号就可以实现存储单元的存储，减小了存储单元之间的干扰，提高了可操作性，从而提高了非易失性存储器的存储性能。
附图说明
图1为本发明实施例一提供的一种存储单元的等效电路图；
图2本发明实施例一提供的又一种存储单元的等效电路图；
图3本发明实施例一提供的又一种存储单元的等效电路图；
图4本发明实施例一提供的又一种存储单元的等效电路图；
图5为本发明实施例二提供的一种存储器的等效电路图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图1为本发明实施例一提供的一种存储单元的等效电路图；图2本发明实施例一提供的又一种存储单元的等效电路图；图3本发明实施例一提供的又一种存储单元的等效电路图；图4本发明实施例一提供的又一种存储单元的等效电路图。
参见图1，本发明实施例提供了一种存储单元，该存储单元1包括：开关模块2和存储元件3，存储元件3的第一极31与开关模块2的第一端21相连，存储元件3的第二极32与电源模块4相连，开关模块2的第二端22与字线(word line，WL)相连，用于选通存储元件3的字线WL；开关模块2的控制端23与位线(bit line，BL)连接。
在本实施例中，可选地，存储元件包括阻变存储元件，相变存储元件以及磁阻存储元件中的任意一种。阻变存储元件，相变存储元件以及磁阻存储元件为新型的存储元件，一般具有金属-绝缘体-金属的结构，即在两层金属电极之间加入一层具有阻变特性的介质薄膜材料。有相当多的物理机制可以造成非易失性的阻变现象，包括纳米机械记忆效应、分子阻变效应、静电/电子记忆效应、电化学金属化记忆效应、价变记忆效应、热化学记忆效应、相变记忆效应、磁阻记忆效应以及铁电隧穿效应等。这些情形都是电致激发的阻变现象，即施加在存储元件的两个极之间的电压变化所导致的。需要说明的是，阻变存储元件，相变存储元件以及磁阻存储元件为新型的存储元件的物理机制可以造成非易失性的阻变现象，这个阻变的过程需要一个较大的电流脉冲才可以实现。在本实施例中，以相变存储元件(相变记忆效应造成非易失性的阻变现象的阻变存储元件称之为相变存储元件)为例子，多晶转非晶的过程称之为“Reset”，需要使存储单元通过一个幅度较高，持续时间短，下降边沿比较陡的电流脉冲，在这样的电流脉冲作用下，阻变存储元件内部来不及成键，进入非晶状态。对于处于非晶态的相变存储元件，当其两端所述的电压超过阈值电压的时候，就会出现负阻现象，如果通过它的电流使其温度维持在长晶的范围，那么一段时间以后就会由“高阻态”变回到“低阻态”，这一过程称之为“set”过程。相变材料“多晶”和“非晶”两种稳定的状态构成了非易失性存储实现的基础。
本发明实施例提供了一种存储单元1，通过字线WL控制开关模块2的关断和导通，当开关模块2处于导通状态时，该存储单元1处于被选中的状态，可以通过控制位线BL接入的电压的数值来实现在存储元件3的第一极31所加电压信号有所不同，在存储元件3的第二极所接入的电源模块4中的电压值不变的情况下，来实现存储元件两极(第一极和第二极)之间的电压变化，带来存储元件内部的物理状态发生变化，来实现存储元件的编程和/或擦除功能。或者还可以使得位线BL接入的电压数值保持不变，通过控制存储元件3的第二极32所接入的电源模块4的电压变化的情况下，来实现存储元件两极(第一极和第二极)之间的电压变化，带来存储元件内部的物理状态发生变化，来实现存储元件的编程和/或擦除功能。相比传统的浮栅存储单元(通过隧穿效应实现编程和/或擦除功能)，本发明实施例提供了一种存储单元，从制作工艺来说，一个存储单元仅需要一个开关模块和一个具有两极的存储元件电连接，省去传统的浮栅存储单元中层层堆叠、光刻以及离子注入等一系列的复杂工艺流程；从器件尺寸来说，一个开关模块和一个具有两极的存储元件电连接的存储单元的尺寸可以做的更小，提高了非易失性存储器的集成度；从存储性能来说，通过开关模块控制存储元件第一极的电压信号就可以实现存储单元的存储，减小了存储单元之间的干扰，提高了可操作性，从而提高了非易失性存储器的存储性能。
可选地，在上述技术方案的基础上，具体地参见图2，开关模块为MOS管，存储元件3的第一极与MOS管的漏极相连；MOS管的栅极与字线WL相连，MOS管的源极与位线BL连接。当MOS导通时，存储元件3的第一极31接入的是位线BL信号。通过改变位线BL上的电压的大小，便可以使得施加在存储元件3的两极之间的电压值得到改变，来实现控制存储元件3中，阻变存储元件为例，阻变存储元件中的阻变材料的电阻值在高低电阻态之间转换，以实现对存储单元1的编程操作和/或擦除操作。
可选地，参见图3，MOS管的个数大于或等于1；当MOS管的个数大于1时，图3仅示出了2个MOS管，MOS管的数量和存储元件数量相等，一个存储元件3的第一极31与一个MOS管的漏极相连组成一个存储子单元；每个MOS管的栅极与字线相连，每个MOS管的源极与位线连接，每个存储元件3的第二极32与电源模块4相连。需要说明的是，电源模块中可以设置多个字电源，2个存储元件3的第二极32可以与同一子电源信号相连，也可以与2个电源信号相连，当与同一个电源相连时，图3示例性地，示出了两个存储单元并联的电路。当2个存储元件3的第二极32与2个子电源信号相连时，可以通过控制与第二极32相连的子电源信号，控制2个存储单元处于不同的状态(编程和/或擦除)，且本实施例对于存储单元的个数并不作限定。
可选地，存储元件的个数大于或等于1；当存储元件的个数大于1时，MOS管的数量为1个，多个存储元件的第一极与MOS管的漏极相连，多个存储元件的第二极与电源模块相连。
图4示例性地，示出了两个存储元件3共用一个选通开关模块2(MOS管)的等效电路结构。2个存储元件3的第一极31与MOS管的漏极相连，当2个存储元件的第二极32与电源模块4中的同一子电源电压信号相连时，当MOS管导通时，同一位线BL信号接至存储元件的第一极，两个存储元件3并联。当2个存储元件的第二极32分别连接不同子电源的电压信号时，同一位线BL信号接至存储元件3的第一极31，一条位线BL信号可以控制2个存储元件3处于不同的状态(编程和/或擦除)。本实施例对于存储单元并联的个数并不作限定。共享MOS管的存储单元，相比一个MOS管控制一个存储元件的存储器，在减小存储器的面积上有很大的优势，提高了存储器件的集成度。
实施例二
图5为本发明实施例二提供的一种存储器的等效电路图。
基于同一构思发明，在上述实施例的基础上，本发明实施例提供了一种存储器，包括：字线和位线，字线和位线与存储单元阵列包含的存储单元相连，存储单元阵列包括可以划分为m行n列的多个存储单元，同一行的存储单元共用一条字线，同一列的存储单元共用一条位线，存储单元为上述实施例中的存储单元；位线选通电路，位线选通电路与位线相连，用于选通多条位线中的一条或多条；m为大于或等于1的正整数；n为大于或等于1的正整数。
可选地，参见图5，在本实施例中示例性地，示出了3行16列的存储阵列，字线WL和位线BL与存储单元阵列包含的存储单元相连。第一行的存储单元共用字线WL0，第二行的存储单元共用字线WL1，第三的存储单元共用字线WL2。本实施例中的技术方案以上述实施例的技术方案为基础，本实施例中的存储单元为上述实施例中提到的存储单元。位线选通电路5与16条位线BL相连，用于选通多条位线中的一条或多条。
可选地，参见图5，位线选通电路5包括多级位线选通单元(图中示出2多级位线选通单元)、全局位线(图中示出1条)和局部位线(图中示出4条)。
可选地，还包括：灵敏放大器6(sense amplifier，SA)，SA 6通过全局位线(globalbit line，GBL)与位线选通电路5相连。
可选地，每级位线选通单元包括多个选通MOS管，每个选通MOS管的栅极与驱动信号线相连，驱动信号线用于选通或者关断选通MOS管；参见图5示出的位线选通电路5包括两级位线选通单元，第一级位线选通单元包括4个MOS管，分别为YM[1]、YM[2]、YM[3]以及YM[4]；第二级位线选通单元分为4个第二子级位线选通单元，每个第二子级位线选通单元包括4个MOS管，分别是YN[1]、YN[2]、YN[3]以及YN[4]。每个选通MOS管的栅极与驱动信号线相连，驱动信号线用于选通或者关断选通MOS管；可选地，第一级位线选通单元的选通MOS管的漏极通过全局位线GBL与SA6相连。
相邻两级位线选通单元中的上一级选通MOS管的源极和下一级选通MOS管的漏极通过局部位线相连；紧邻存储单元阵列的最后一级位线选通单元的选通MOS管的源极通过位线与存储单元阵列的存储单元相连。参见图5示出的第一级位线选通单元中的YM[1]、YM[2]、YM[3]以及YM[4]和第二级的位线选通单元的4个第二子级位线选通单元4组MOS管(YN[1]、YN[2]、YN[3]以及YN[4])之间通过4条局部位线LBL相连。4个第二子级位线选通单元包括的4组MOS管(YN[1]、YN[2]、YN[3]以及YN[4])的源极通过16条位线与存储单元阵列的存储单元相连。
本发明实施例提供的一种存储器，通过字线和位线与存储单元阵列包含的存储单元相连，存储单元阵列包括可以多行多列的存储单元，同一行的存储单元共用一条字线，同一列的存储单元共用一条位线，每个存储单元都是上述实施例提供的存储单元，有益效果不再赘述，采用上述存储单元组成的存储器，从制作工艺来说，一个存储单元仅需要一个开关模块和一个具有两极的存储元件电连接，省去传统的浮栅存储单元中层层堆叠、光刻以及离子注入等一系列的复杂工艺流程；从器件尺寸来说，一个开关模块和一个具有两极的存储元件电连接的存储单元的尺寸可以做的更小，提高了非易失性存储器的集成度；从存储性能来说，通过开关模块控制存储元件第一极的电压信号就可以实现存储单元的存储，减小了存储单元之间的干扰，提高了可操作性，从而提高了非易失性存储器的存储性能。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种存储单元，其特征在于，包括：
开关模块和存储元件，所述存储元件的第一极与所述开关模块的第一端相连，所述存储元件的第二极与电源模块相连，所述开关模块的第二端与字线相连，用于选通所述存储元件的所述字线；所述开关模块的控制端与位线连接。
2.根据权利要求1所述的存储单元，其特征在于，
所述开关模块为MOS管，所述存储元件的第一极与所述MOS管的漏极相连；所述MOS管的栅极与所述字线相连，所述MOS管的源极与所述位线连接。
3.根据权利要求1所述的存储单元，其特征在于，所述存储元件包括阻变存储元件，相变存储元件以及磁阻存储元件中的任意一种。
4.根据权利要求2所述的存储单元，其特征在于，所述MOS管的个数大于或等于1；当所述MOS管的个数大于1时，所述MOS管的数量和所述存储元件数量相等，一个所述存储元件的第一极与一个所述MOS管的漏极相连组成一个存储子单元；每个所述MOS管的栅极与所述字线相连，每个所述MOS管的源极与所述位线连接，每个所述存储元件的第二极与所述电源模块相连。
5.根据权利要求2所述的存储单元，其特征在于，所述存储元件的个数大于或等于1；当所述存储元件的个数大于1时，所述MOS管的数量为1个，多个所述存储元件的第一极与所述MOS管的漏极相连，多个所述存储元件的第二极与所述电源模块相连。
6.一种存储器，其特征在于，包括：
字线和位线，所述字线和所述位线与存储单元阵列包含的存储单元相连，所述存储单元阵列包括可以划分为m行n列的多个存储单元，同一行的所述存储单元共用一条字线，同一列的所述存储单元共用一条位线，所述存储单元为如权利要求1-5任意一项所述的存储单元；
位线选通电路，所述位线选通电路与所述位线相连，用于选通多条所述位线中的一条或多条；
所述m为大于或等于1的正整数；所述n为大于或等于1的正整数。
7.根据权利要求6所述的存储器，其特征在于，
所述位线选通电路包括多级位线选通单元、全局位线和局部位线。
8.根据权利要求7所述的存储器，其特征在于，还包括：
灵敏放大器，所述灵敏放大器通过所述全局位线与所述位线选通电路相连。
9.根据权利要求8所述的存储器，其特征在于，
每级所述位线选通单元包括多个选通MOS管，每个所述选通MOS管的栅极与驱动信号线相连，所述驱动信号线用于选通或者关断所述选通MOS管；
所述第一级位线选通单元的选通MOS管的漏极通过所述全局位线与所述灵敏放大器相连；
相邻两级所述位线选通单元中的上一级所述选通MOS管的源极和下一级所述选通MOS管的漏极通过所述局部位线相连；紧邻所述存储单元阵列的最后一级所述位线选通单元的所述选通MOS管的源极通过所述位线与所述存储单元阵列的所述存储单元相连。
10.根据权利要求9所述的存储器，其特征在于，
所述位线选通电路包括两级位线选通单元，所述第一级位线选通单元包括4个MOS管；所述第二级位线选通单元分为4个第二子级位线选通单元，所述每个第二子级位线选通单元包括4个MOS管。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023208088A1 (zh) * 2022-04-28 2023-11-02 华为技术有限公司 存储芯片、存储装置和电子设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010004652A1 (ja) * 2008-07-11 2010-01-14 株式会社ルネサステクノロジ 相変化メモリ、半導体装置及びｒｆｉｄモジュール
CN102347064A (zh) * 2010-07-29 2012-02-08 索尼公司 可变电阻存储器件
JP2013140667A (ja) * 2013-03-11 2013-07-18 Hitachi Ltd 半導体装置
CN103262171A (zh) * 2010-10-07 2013-08-21 科洛斯巴股份有限公司 用于并发读取操作的电路及其方法
US20150109851A1 (en) * 2013-10-17 2015-04-23 Sony Corporation Memory device and access method
WO2015140946A1 (ja) * 2014-03-19 2015-09-24 株式会社日立製作所 半導体記憶装置
CN106104790A (zh) * 2014-03-06 2016-11-09 株式会社 东芝 磁阻存储器件
CN106558344A (zh) * 2015-09-25 2017-04-05 北京兆易创新科技股份有限公司 一种基于具有动态存储单元的灵敏放大器编程方法和装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010004652A1 (ja) * 2008-07-11 2010-01-14 株式会社ルネサステクノロジ 相変化メモリ、半導体装置及びｒｆｉｄモジュール
CN102347064A (zh) * 2010-07-29 2012-02-08 索尼公司 可变电阻存储器件
CN103262171A (zh) * 2010-10-07 2013-08-21 科洛斯巴股份有限公司 用于并发读取操作的电路及其方法
JP2013140667A (ja) * 2013-03-11 2013-07-18 Hitachi Ltd 半導体装置
US20150109851A1 (en) * 2013-10-17 2015-04-23 Sony Corporation Memory device and access method
CN106104790A (zh) * 2014-03-06 2016-11-09 株式会社 东芝 磁阻存储器件
WO2015140946A1 (ja) * 2014-03-19 2015-09-24 株式会社日立製作所 半導体記憶装置
CN106558344A (zh) * 2015-09-25 2017-04-05 北京兆易创新科技股份有限公司 一种基于具有动态存储单元的灵敏放大器编程方法和装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023208088A1 (zh) * 2022-04-28 2023-11-02 华为技术有限公司 存储芯片、存储装置和电子设备

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